JP2009187647A - 半導体記憶装置 - Google Patents

Abstract

【課題】強誘電体キャパシタ及びトランジスタから構成されるメモリセルを複数直列に接続して構成される半導体記憶装置において、複数のトランジスタに同時に電圧を印加して、信頼性試験の時間を短縮する半導体記憶装置を提供する。
【解決手段】本発明の実施の形態に係る半導体記憶装置は、強誘電体キャパシタの両電極がそれぞれトランジスタのソース及びドレインに接続されて構成されるメモリセルを複数直列に接続したメモリブロックと、前記メモリセルの各トランジスタのゲートにそれぞれ対応して接続された複数のワード線と、前記メモリブロックの一端に接続されたプレート線と、前記メモリブロックの他端にブロック選択用スイッチ素子を介して接続されたビット線と、前記メモリブロック内の前記複数のトランジスタ及び前記ブロック選択用スイッチ素子を制御して前記複数の強誘電体キャパシタのうち2つ以上に同時に電圧を印加する制御回路と、を具備する。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、特に強誘電体キャパシタを備えた半導体記憶装置に関する。

分極特性を有する強誘電体キャパシタを不揮発性メモリセルとして利用した半導体記憶装置が開発されている。なお、強誘電体キャパシタとは、強誘電体を電極間の絶縁膜に用いた情報記憶用のキャパシタである。

上記強誘電体キャパシタを利用した半導体記憶装置としては、例えば、１つの強誘電体キャパシタと１つのトランジスタから構成されるメモリセルを複数直列に接続したメモリセルユニット（メモリブロック）を具備するものがある。

上記メモリセルユニット（メモリブロック）を具備する半導体記憶装置としては、例えば、特許文献１に記載された強誘電体メモリがある。この強誘電体メモリでは、通常動作モード及びスクリーニングモードを有し、スクリーニングモード時に通常動作モード時に選択されるメモリセルより多数のメモリセルを同時に選択し、そのメモリセル内の強誘電体キャパシタの両電端間に極性が交互に反転するパルス電圧を任意の回数印加するスクリーニング回路を具備している。
特開平７−２８７９９９号公報

本発明は、強誘電体キャパシタ及びトランジスタから構成されるメモリセルを複数直列に接続して構成される半導体記憶装置において、複数のトランジスタに同時に電圧を印加して、信頼性試験の時間を短縮する半導体記憶装置を提供する。

本発明の実施の形態に係る半導体記憶装置は、強誘電体キャパシタの両電極がそれぞれトランジスタのソース及びドレインに接続されて構成されるメモリセルを複数直列に接続したメモリブロックと、前記メモリセルの各トランジスタのゲートにそれぞれ対応して接続された複数のワード線と、前記メモリブロックの一端に接続されたプレート線と、前記メモリブロックの他端にブロック選択用スイッチ素子を介して接続されたビット線と、前記メモリブロック内の前記複数のトランジスタ及び前記ブロック選択用スイッチ素子を制御して前記複数の強誘電体キャパシタのうち2つ以上に同時に電圧を印加する制御回路と、を具備することを特徴とする。

本発明よれば、強誘電体キャパシタ及びトランジスタから構成されるメモリセルを複数直列に接続して構成される半導体記憶装置において、複数のトランジスタに同時に電圧を印加して、信頼性試験の時間を短縮することが可能になる。

以下、本発明の実施の形態を、図面を参照して説明する。実施の形態に係る半導体記憶装置は、ここでは強誘電メモリを例に取って説明する。なお、実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。

（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る強誘電体メモリの全体構成を示すブロック図である。図１において、強誘電体メモリ１００は、タイミング制御回路１１と、テストモード制御回路１２と、メモリセルアレイ１３と、ワード線ドライバ（以下、ＷＬドライバという）１４と、センスアンプ，ビット線ドライバ（以下、Ｓ／Ａ，ＢＬドライバという）１５と、プレート線ドライバ（以下、ＰＬドライバという）１６と、Ｉ／Ｏバス１７と、アドレスバス１８と、を具備する。

タイミング制御回路１１は、強誘電体メモリ１００が接続される外部の電子機器等（図示せず）から入力される外部制御信号に応じて、テストモード制御回路１２を除く強誘電体メモリ１００内の各部の動作タイミングを制御して、メモリセルアレイ１３に対するデータ書き込み動作、データ読み出し動作、又はデータ消去動作等を実行させる。なお、本第１の実施の形態では、データ書き込み動作、データ読み出し動作、及びデータ消去動作を「通常動作」と呼ぶこととする。

テストモード制御回路１２（制御回路）は、後述する信頼性試験を実行するための試験プログラムを記憶するＲＯＭ等（図示せず）を具備する。テストモード制御回路１２は、強誘電体メモリ１００が接続される外部のテスト装置（図示せず）から入力されるテスト制御信号に応じて、上記試験プログラムに基づいてタイミング制御回路１１を除く強誘電体メモリ１００内の各部の動作を制御して、メモリセルアレイ１３に対する信頼性試験を実行する。なお、この信頼性試験の詳細については、後述する図４に示すフローチャートにおいて説明する。

メモリセルアレイ１３は、複数のメモリブロックを具備する。１つのメモリブロックの回路構成の一例を図２に示す。図２において、メモリブロック２００は、複数のメモリセルＭＣ１〜ＭＣ４が直列に接続されて構成されている。各メモリセルＭＣ１〜ＭＣ４は、それぞれ強誘電体キャパシタＣ１〜Ｃ４とトランジスタＴｒ１〜Ｔｒ４から構成される。各強誘電体キャパシタＣ１〜Ｃ４は、各両電極がトランジスタＴｒ１〜Ｔｒ４のソース及びドレインに接続されている。各トランジスタＴｒ１〜Ｔｒ４のゲートには、それぞれワード線ＷＬ１〜ＷＬ４が接続されている。メモリブロック２００は、一端（図中の右端）にプレート線ＰＬが接続され、他端（図中の左端）にブロック選択トランジスタ（ブロック選択用スイッチ素子）ＢＬＳＷを介してビット線ＢＬが接続されている。ブロック選択トランジスタＢＬＳＷのゲートには、ブロック選択電圧が印加されるブロック選択線ＢＳが接続されている。なお、図２に示すメモリブロック２００では、４つのメモリセルＭＣ１〜ＭＣ４が直列に接続されて構成される場合を示したが、メモリセルを直列に接続する個数を限定するものではない。

ＷＬドライバ１４は、上記ワード線ＷＬ１〜ＷＬ４を駆動する回路である。ＷＬドライバ１４は、通常モード動作時は、タイミング制御回路１１から入力される制御信号と、アドレスバス１８を介して入力されるアドレス情報に基づいて、上記メモリブロック２００内の動作対象となるメモリセルのトランジスタを通常動作させる電圧を、動作対象のブロック選択トランジスタＢＬＳＷに接続されたブロック選択線ＢＳ及びメモリセルに接続されたワード線ＷＬに印加する。また、ＷＬドライバ１４は、上記信頼性試験中のテストモード動作時は、テストモード制御回路１２から入力される制御信号に基づいて、上記メモリブロック２００内のテスト対象となるメモリセルのトランジスタをテスト動作させる電圧を、テスト対象のブロック選択トランジスタＢＬＳＷに接続されたブロック選択線ＢＳ及びメモリセルに接続されたワード線ＷＬに印加する。

Ｓ／Ａ，ＢＬドライバ１５は、上記ビット線ＢＬを駆動するとともに、ビット線ＢＬに印加する電圧を増幅して動作対象のメモリセルからデータを読み出す回路である。Ｓ／Ａ，ＢＬドライバ１５は、通常モード動作時は、タイミング制御回路１１から入力される制御信号と、Ｉ／Ｏバス１７を介して入力されるコマンドや書き込み用データに基づいて、上記メモリブロック２００内の動作対象となるメモリセルのトランジスタの通常動作に関わる電圧をビット線ＢＬに印加する。また、Ｓ／Ａ，ＢＬドライバ１５は、上記信頼性試験中のテストモード動作時は、テストモード制御回路１２から入力される制御信号に基づいて、上記メモリブロック２００内のテスト対象となるメモリセルのトランジスタのテスト動作に関わる電圧をビット線ＢＬに印加する。

ＰＬドライバ１６は、プレート線ＰＬを駆動する回路である。ＰＬドライバ１６は、通常モード動作時は、タイミング制御回路１１から入力される制御信号に基づいて、上記メモリブロック２００内の動作対象となるメモリセルのトランジスタの通常動作に関わる電圧をプレート線ＰＬに印加する。また、ＰＬドライバ１６は、上記信頼性試験中のテストモード動作時は、テストモード制御回路１２から入力される制御信号に基づいて、上記メモリブロック２００内のテスト対象となるメモリセルのトランジスタのテスト動作に関わる電圧をプレート線ＰＬに印加する。

Ｉ／Ｏバス１７は、強誘電体メモリ１００が接続される外部の電子機器等との間で各種コマンド、書き込みデータや読み出しデータを授受するためのバスである。

アドレスバス１８は、強誘電体メモリ１００が接続される外部の電子機器等からアドレス情報を受信するためのバスである。

次に、強誘電体メモリ１００において実行される通常モード動作について、図３に示すメモリブロック２００の動作例を参照して説明する。

図３は、通常モード動作時にメモリブロック２００内のメモリセルＭＣ２からデータを読み出す場合を示している。図３のメモリブロック２００において、ブロック選択トランジスタＢＬＳＷのゲートに接続されたブロック選択線ＢＳに電圧を印加し、ブロック選択トランジスタＢＬＳＷをオンし、読み出し対象のメモリセルＭＣ２のトランジスタＴｒ２をオフし、他のメモリセルＭＣ１，ＭＣ３，ＭＣ４の各トランジスタＴｒ１，Ｔｒ３，Ｔｒ４をオンする。このように、メモリブロック２００内のブロック選択トランジスタＢＬＳＷ及びトランジスタＴｒ１〜Ｔｒ４を動作させることで、読み取り対象の強誘電体キャパシタＣ２に電圧が印加され、強誘電体キャパシタＣ２に記憶されているデータがＳ／Ａ，ＢＬドライバ１５により読み出される。すなわち、メモリブロック２００の通常モード動作では、動作対象となるメモリセルは一つである。

ところで、強誘電体メモリでは、信頼性不良になる原因の一つとしてスタティック・インプリント（以下、インプリントと略記する）という現象が知られている。インプリントとは、強誘電体メモリを高温中に放置した場合に、強誘電体キャパシタに蓄えられている分極が焼き付き、この分極と逆方向の分極が書き込みにくくなる現象である。この現象は、強誘電体キャパシタに蓄えられている自発分極により強誘電体膜中の電荷が再配置を起こして定着し、自発分極とは逆の電界が作られるためであると考えられている。強誘電体膜中の電荷が再配置を起こす原因は、強誘電体中の分極であり、分極が大きいほど電荷の再配置は起こりやすくなる。従って、例えば、外部から電界をかけて強誘電体キャパシタ内部の電極を大きくすると（データ“０”又は“１”を書き込んだ状態）、外部から電界をかけない場合に比べて、インプリントは早く進行する。

また、強誘電体メモリが信頼性不良になる別の原因としてダイナミック・インプリントという現象が知られている。ダイナミック・インプリントとは、同じデータ（“０”又は“１”）を読み出し続けたり、書き込み続けると、そのデータが強誘電体キャパシタ内で焼き付いてしまい、逆方向のデータが書き込みにくくなる現象である。上述した外部電界下でインプリントが早く進行する現象は、ダイナミック・インプリントと類似する現象である。

上述のように、強誘電体メモリのインプリントを加速させるためには、外部からセルの強誘電体キャパシタの分極を増加させる方向の電界を印加することが有効であり、これによって信頼性不良を起こしそうなセルをあらかじめスクリーニングすることができる。しかし、図３に示したメモリブロック２００の通常モード動作では、動作対象となるメモリセルは一つである。このため、信頼性不良を起こしそうなメモリセルをスクリーニングするためには、メモリブロック２００内のメモリセル毎に外部電界を印加することになる。その結果、出荷前の信頼性試験にかかる時間が長くなり、強誘電体メモリのコストを増加させる原因となる。

また、上記に上げた方法とは別のスクリーニング方法として、強誘電体キャパシタに書き込まれている分極を反転させる方向の微小電界を印加する方法も考えられる。つまり、強誘電体キャパシタが十分に書き込まれていない場合は、微小電界を印加することにより分極の一部が反転し、その後のデータ読み出し動作において正常にデータが読み出せなくなる。従って、例えば、「データ書き込み」→「微小反転電界の印加」→「データ読み出し」という動作シーケンスにより信頼性不良を起こしたメモリセルは、通常の動作試験において正常に動作したとしても、後で信頼性不良が起こる可能性があるメモリセルとしてスクリーニングし、リダンダンシ用のメモリセル等を用いて救済することが可能になる。この動作を適用して信頼性試験の時間を短縮するためには、複数のメモリセルに対して同時に反転電界を印加できるこが望ましい。しかし、図３に示したメモリブロック２００の通常モード動作では、動作対象となるメモリセルは一つであるため、信頼性試験の時間を短縮することは困難である。

本第１の実施の形態に係る図１に示した強誘電体メモリ１００では、テストモード制御回路１２を具備することにより、メモリブロック２００の信頼性試験中にテストモード動作を実行し、複数のメモリセルに同時に電界を印加して、信頼性不良を起こしそうなメモリセルをスクリーニングする時間を短縮することを可能にしている。

次に、本第１の実施の形態に係る図１に示した強誘電体メモリ１００において実行される信頼性試験の試験方法について、図４に示すフローチャートを参照して説明する。また、この信頼性試験中に、テストモード制御回路１２おいて実行されるテストモード動作について、図５及び図６に示すメモリブロック２００の電圧印加例を参照して説明する。このテストモードは、インプリントおよびダイナミック・インプリントで不良を起こしそうなセルを発見することを目的としている。

テストモード制御回路１２は、強誘電体メモリ１００が接続される外部のテスト装置（図示せず）から入力されるテスト制御信号に応じて、上記試験プログラムに基づいて、図４に示す信頼性試験を開始する。

まず、ステップＳ１において、テストモード制御回路１２は、初期動作試験として、メモリセルアレイ１３に含まれる複数のメモリブロックの各メモリセルを試験動作させて、初期不良のメモリセルをスクリーニングする。この初期動作試験では、試験対象の強誘電体メモリ１００は、組立工程を経て、パッケージに収まっているものとする。

次いで、ステップＳ２において、強誘電体メモリ１００をテストモード下でメモリブロック２００内の強誘電体キャパシタＣ１〜Ｃ４に電圧を印加しながら高温放置試験を行う。この場合、強誘電体キャパシタ１００は、パッケージに収まっているため、例えば、バーンイン装置等を用いて複数の強誘電体メモリ１００に同時に電圧を印加できるような環境で高温放置試験を行う。試験に先立ち、メモリセルにはあらかじめ決めておいたデータが書き込まれており、各メモリセルの強誘電体キャパシタ１００にはデータに応じた分極が生じているものとする。そして、この試験でテストモードを用いて強誘電体キャパシタ１００に印加される電圧は、強誘電体キャパシタ１００の分極を増加させる方向である。また、この高温放置試験において、テストモード制御回路１２は、テストモードに応じた制御信号をＷＬドライバ１４、Ｓ／Ａ，ＢＬドライバ１５、及びＰＬドライバ１６に出力して、メモリブロック２００に対するテストモード動作を制御する。このメモリブロック２００におけるテストモード動作の一例について、図５を参照して説明する。

図５において、テストモード制御回路１２は、メモリブロック２００内のブロック選択トランジスタＢＬＳＷをオンし、メモリセルＭＣ１〜ＭＣ４の各トランジスタＴｒ１〜Ｔｒ４をオフさせる制御信号をＷＬドライバ１４に出力する。ＷＬドライバ１４は、テストモード制御回路１２から入力された制御信号に基づいて、ブロック選択トランジスタＢＬＳＷをオンする電圧をブロック選択線ＢＳに印加するとともに、トランジスタＴｒ１〜Ｔｒ４をオフする電圧をワード線ＷＬ１〜ＷＬ４に印加する。この時、例えば、ブロック選択線ＢＳには３Ｖ、ワード線ＷＬ１〜ＷＬ４には０Ｖが印加される。

そして、ブロック選択線ＢＳに３Ｖ、ワード線ＷＬ１〜ＷＬ４に０Ｖを印加した状態で、テストモード制御回路１２は、メモリブロック２００に接続されたビット線ＢＬ及びプレート線ＰＬに印加する電圧を制御する制御信号をＳ／Ａ，ＢＬドライバ１５及びＰＬドライバ１６に出力する。この時、例えば、ビット線ＢＬには０Ｖ，プレート線ＰＬには電圧Ｖｐｌが印加される。

上述のように、ブロック選択線ＢＳ、ワード線ＷＬ１〜ＷＬ４、ビット線ＢＬ、及びプレート線ＰＬに電圧を印加することにより、図６に示すように、メモリセルＭＣ１〜ＭＣ４に同時にＶｐｌ／４を印加することができる。なお、Ｖｐｌとしては、通常のデータ書き込み時又はデータ読み出し時のＰＬ駆動電圧を用いてもよいし、本テストモード動作用に最適化したＰＬ駆動電圧を用いてもよい。

次いで、ステップＳ２の高温放置試験終了後、ステップＳ３において、強誘電体メモリ１００の再度動作試験を行って、信頼性不良のメモリセルをスクリーニングして、信頼性試験を終了する。

以上のように、本第１の実施の形態に係る強誘電体メモリ１００では、テストモード制御回路１２を具備して、メモリブロック２００の高温放置性試験中にテストモード動作を実行し、複数のメモリセルに同時に電界を印加することを可能にした。このテストモード動作により強誘電体キャパシタＣ１〜Ｃ４内の分極が増すため、インプリントによるメモリセルの劣化を加速させることが可能になる。その結果、短い時間で信頼性初期不良のメモリセルをスクリーニングすることが可能になり、信頼性試験の時間を短縮することができ、試験コストを低減することができる。本第１の実施の形態の試験では、半導体チップは既にパッケージに収められていると仮定しているため、試験の結果発見された不良ビットは、電気的に切断可能なヒューズ (e-fuse) を用いてリダンダンシーブロックと置き換えを行い救済する。また、不良ビットの数が多くて救済が不可能な場合には、出荷を中止するなどの措置を取ることができる。また、本第１の実施の形態の試験方法は、出荷チップのリダンダンシー救済に使えるほか、出荷時の抜き取り検査による寿命試験にも使うことができる。

（第２の実施の形態）
本発明の第２の実施の形態に係る強誘電体メモリでは、信頼性試験中にテストモード動作を実行し、メモリブロック内の全メモリセルのうち一部の複数のメモリセルに同時に電界を印加して、上記第１の実施の形態に比べて強い電界を複数のメモリセルに同時に印加する場合について説明する。なお、第２の実施の形態に係る強誘電体メモリ１００及びメモリブロック２００の各構成は、上記図１及び図２に示したものと同様であるため、その図示及び構成説明は省略する。

本第２の実施の形態に係る図１に示した強誘電体メモリ１００において信頼性試験中に、テストモード制御回路１２において実行されるテストモード動作について、図７に示すメモリブロック２００の電圧印加例を参照して説明する。なお、本第２の実施の形態に係る図１に示した強誘電体メモリ１００において実行される信頼性試験の試験方法は、上記図４に示したものと同様であるため、その図示及びステップＳ１，Ｓ３の説明は省略する。

テストモード制御回路１２は、強誘電体メモリ１００が接続される外部のテスト装置（図示せず）から入力されるテスト制御信号に応じて、上記試験プログラムに基づいて、図４に示す信頼性試験を開始する。

ステップＳ２において、強誘電体メモリ１００をテストモード下でメモリブロック２００内の強誘電体キャパシタＣ１〜Ｃ４に電圧を印加しながら高温放置試験を行う。この場合、強誘電体キャパシタ１００は、パッケージに収まっているため、例えば、バーンイン装置等を用いて複数の強誘電体メモリ１００に同時に電圧を印加できるような環境で高温放置試験を行う。また、この高温放置試験において、テストモード制御回路１２は、テストモードに応じた制御信号をＷＬドライバ１４、Ｓ／Ａ，ＢＬドライバ１５、及びＰＬドライバ１６に出力して、メモリブロック２００に対するテストモード動作を制御する。このメモリブロック２００におけるテストモード動作の一例について、図７を参照して説明する。

図７において、テストモード制御回路１２は、メモリブロック２００内のブロック選択トランジスタＢＬＳＷをオンし、メモリセルＭＣ１，ＭＣ２の各トランジスタＴｒ１，Ｔｒ２をオフし、メモリセルＭＣ３，ＭＣ４の各トランジスタＴｒ３，Ｔｒ４をオンさせる制御信号をＷＬドライバ１４に出力する。ＷＬドライバ１４は、テストモード制御回路１２から入力された制御信号に基づいて、ブロック選択トランジスタＢＬＳＷをオンする電圧をブロック選択線ＢＳに印加し、トランジスタＴｒ１，Ｔｒ２をオフする電圧をワード線ＷＬ１，ＷＬ２に印加し、トランジスタＴｒ３，Ｔｒ４をオンする電圧をワード線ＷＬ３，ＷＬ４に印加する。この時、例えば、ブロック選択線ＢＳ及びワード線ＷＬ３，ＷＬ４には３Ｖ、ワード線ＷＬ１，ＷＬ２には０Ｖが印加される。

そして、ブロック選択線ＢＳ及びワード線ＷＬ３，ＷＬ４に３Ｖ、ワード線ＷＬ３，ＷＬ４に０Ｖを印加した状態で、テストモード制御回路１２は、メモリブロック２００に接続されたビット線ＢＬ及びプレート線ＰＬに印加する電圧を制御する制御信号をＳ／Ａ，ＢＬドライバ１５及びＰＬドライバ１６に出力する。この時、例えば、ビット線ＢＬには０Ｖ，プレート線ＰＬには電圧Ｖｐｌが印加される。

上述のように、ブロック選択線ＢＳ、ワード線ＷＬ１〜ＷＬ４、ビット線ＢＬ、及びプレート線ＰＬに電圧を印加することにより、図７に示すように、メモリセルＭＣ１，ＭＣ２の強誘電体キャパシタＣ１，Ｃ２に同時にＶｐｌ／２を印加することができる。なお、Ｖｐｌとしては、通常のデータ書き込み時又はデータ読み出し時のＰＬ駆動電圧を用いてもよいし、本テストモード動作用に最適化したＰＬ駆動電圧を用いてもよい。このように、メモリセルＭＣ１，ＭＣ２に同時にＶｐｌ／２を印加することにより、強誘電体キャパシタＣ１，Ｃ２には、上記第１の実施の形態に比べて２倍の電圧が印加されるようになる。この後、トランジスタＴｒ１，Ｔｒ２をオン、トランジスタＴｒ３，Ｔｒ４をオフする電圧を印加し、ビット線ＢＬに０Ｖ，プレート線ＰＬに電圧Ｖｐｌを印加することにより、強誘電体キャパシタＣ３，Ｃ４にも同時にＶｐｌ／２を印加することができる。

上述のように、強誘電体キャパシタＣ１，Ｃ２又はＣ３，Ｃ４に同時に電圧を印加することにより、強誘電体キャパシタＣ１，Ｃ２又はＣ３，Ｃ４のインプリント現象による劣化は、上記第１の実施の形態に示したテストモード動作の場合よりも早く進むようになる。しかし、本第２の実施の形態に係る信頼性試験方法では、メモリブロック２００内の４つのメモリセルのうち同時に２つのメモリセルに電圧を印加しているため、上記第１の実施の形態に示した信頼性試験方法よりも時間がかかることになる。したがって、１つのメモリブロックを２度に分けて試験時間が長くなることよりも、強誘電体キャパシタに２倍の電圧を印加することによりインプリント現象による劣化が進む時間が早まるという利点が上回る場合に、本第２の実施の形態に係る信頼性試験方法は有効である。

なお、上記第２の実施の形態では、１つのメモリブロック内の４つのメモリセルを２つに分けて電圧を印加する場合を示したが、１つのメモリブロック内のメモリセル数が４つより多い場合は、２つ以上に分けて、分けた複数のメモリセル毎に個別に電圧を印加するようにしてもよい。

（第３の実施の形態）
本発明の第３の実施の形態に係る強誘電体メモリでは、微小電圧を強誘電体キャパシタに印加し、強誘電体キャパシタに蓄えられている自発分極を反転させて、データ保持が不安定なメモリセルを抽出する信頼性試験を実行する場合について説明する。なお、第３の実施の形態に係る強誘電体メモリ１００及びメモリブロック２００の各構成は、上記図１及び図２に示したものと同様であるため、その図示及び構成説明は省略する。

本第３の実施の形態に係る図１に示した強誘電体メモリ１００において信頼性試験中に、テストモード制御回路１２によりテストモード動作を実行して、微小電圧を強誘電体キャパシタに印加する場合について、図８に示すフローチャートを参照して説明する。

テストモード制御回路１２は、強誘電体メモリ１００が接続される外部のテスト装置（図示せず）から入力されるテスト制御信号に応じて、上記試験プログラムに基づいて、図８に示す信頼性試験を開始する。

まず、ステップＳ１１において、テストモード制御回路１２は、初期動作試験として、メモリセルアレイ１３に含まれる複数のメモリブロックの各メモリセルを試験動作させて、初期不良のメモリセルをスクリーニングする。

次いで、ステップＳ１２において、初期不良のメモリセルを除いて、各メモリブロック内の複数のメモリセルに対してあるデータを書き込む。この場合、テストモード制御回路１２は、書き込みデータと、書き込み動作を制御する制御信号をＷＬドライバ１４、Ｓ／Ａ，ＢＬドライバ１５、及びＰＬドライバ１６に出力して、各メモリブロック内の初期不良のメモリセルを除いた複数のメモリセルにあるデータを書き込ませる。

次いで、ステップＳ１３において、テストモード下で強誘電体キャパシタに微小なデータ破壊電圧Ｖｔｅｓｔを印加する。この場合、テストモード制御回路１２は、データ破壊電圧Ｖｔｅｓｔの印加を制御する制御信号をＷＬドライバ１４、Ｓ／Ａ，ＢＬドライバ１５、及びＰＬドライバ１６に出力して、各メモリブロック内のデータを書き込んだ個々のメモリセルに対してデータ破壊電圧Ｖｔｅｓｔを印加させる。データ破壊電圧Ｖｔｅｓｔとしては、例えば、０．１Ｖ程度の電圧を使用するが、実際のテスト対象の強誘電体メモリを用いて最適な電圧値を設定することが望ましい。個々の強誘電体キャパシタに印加されるデータ破壊電圧Ｖｔｅｓｔであるため、例えば、上記第１の実施の形態において図３に示したように４つの強誘電体キャパシタＣ１〜Ｃ４に同時に電圧を印加する場合は、プレート線ＰＬとビット線ＢＬの間の電位差は４×Ｖｔｅｓｔになる。

上述のようにデータ破壊電圧Ｖｔｅｓｔを強誘電体キャパシタに印加すると、強誘電体キャパシタ内部に蓄えられている自発分極を反転させようとする電界がかかる。このため、自発分極が不安定である場合、メモリセルに蓄えられているデータが反転してしまう。そこで、ステップＳ１４において、データ破壊電圧Ｖｔｅｓｔを印加後のメモリブロックからデータを読み出すデータ読み出し試験を行うことにより、データ保持が不安定なメモリセルを抽出することができる。

データ保持が不安定なメモリセルは、信頼性上不良になる可能性が高いと考えられるため、予めメモリセルアレイ１３内に用意したリダンダンシメモリで置き換える等の対策を行っておけば、強誘電体メモリを出荷後に不良となるリスクを低減できる。

また、データ破壊電圧Ｖｔｅｓｔの電位を上げれば、より多くの不安定なメモリセルを抽出できるが、データ破壊電圧Ｖｔｅｓｔの電位を上げすぎると、信頼性不良を起こしにくいメモリセルまで抽出対象に含まれてしまい、返って不便である。また、データ破壊電圧Ｖｔｅｓｔの電位を下げすぎると、信頼性不良を起こす可能性のあるメモリセルを十分に抽出できない。従って、データ破壊電圧Ｖｔｅｓｔの電位の設定は、予め行う信頼性試験の結果等に基づいて、信頼性不良のメモリセルと、データ破壊電圧の印加によりデータが反転するデータ反転メモリセルとの相関を確かめながら行うべきである。

上述のことから、図８に示す信頼性試験では、ステップＳ１２において、メモリセルにあるデータ、例えば“１”を書き込み、ステップＳ１３及びステップＳ１４において、データ破壊電圧Ｖｔｅｓｔの印加後のデータ読み出しにより不安定メモリセルの抽出を行った後、ステップＳ１５において、メモリセルに逆方向のデータ、例えば、“０”を書き込み、ステップＳ１６及びステップＳ１７において、ステップＳ１３及びステップＳ１４と同様にデータ破壊電圧Ｖｔｅｓｔの印加後のデータ読み出しにより不安定メモリセルの抽出を行っている。

以上のように、信頼性試験を行うことにより、“１”データを保持することが不安定なメモリセルと、“０” データを保持することが不安定なメモリセルを抽出することができる。

本第３の実施の形態に係る強誘電体メモリでは、上述した信頼性試験を実行することにより、データ保持が不安定なメモリセルを短時間で抽出することができるため、試験にかかるコストを低減でき、安価で高信頼性の強誘電体メモリを提供することが可能になる。なお、この試験は、前述の第１、第２の実施の形態と異なり、テストモードを使った試験に要する時間が比較的短いため、チップ化する前のWaferの状態で行っても良い。つまり、本第３の実施の形態で示した試験方法をパッケージ工程前の良品選別試験の一部として行うことが可能である。

（第４の実施の形態）
本発明の第４の実施の形態に係る強誘電体メモリでは、テストモード動作時にメモリセルに印加する電圧を、強誘電体メモリの外部から所望の電圧に設定することを可能にする場合について、図１の構成図を参照して説明する。

テストモード制御回路１２は、外部のテスト装置から入力される電圧設定信号に基づいて、テストモード動作時にビット線ＢＬとプレート線ＰＬとの間の電圧を所望の電圧に設定する機能を有する。テストモード制御回路１２は、テスト装置から電圧設定信号が入力されると、その電圧設定信号に応じてビット線ＢＬに印加する電圧（第１の電圧）と、プレート線ＰＬに印加する電圧（第２の電圧）を設定する。したがって、上述した第１の実施の形態から第３の実施の形態おいて、信頼性試験中にテストモード動作を実行する際に、テストモード制御回路１２は、設定電圧を印加するようにＳ／Ａ，ＢＬドライバ１５及びＰＬドライバ１６を制御する。その結果、テストモード動作時にビット線ＢＬとプレート線ＰＬとの間の電圧を所望の電圧に設定することができる。

以上のように、本第４の実施の形態に係る強誘電体メモリでは、テストモード動作時にメモリセルに印加する電圧を、強誘電体メモリの外部から所望の電圧に設定することを可能にした。このため、強誘電体メモリに対する初期動作試験の結果等に基づいて、テストモード動作時にメモリセルに印加する電圧設定を適宜変更することができ、信頼性試験をより効率よく行うことが可能になる。

本発明の第１の実施の形態に係る強誘電体メモリの全体構成を示すブロック図である。 本発明の第１の実施の形態に係るメモリブロックの回路構成の一例を示す図である。 本発明の第１の実施の形態に係るメモリブロックの通常モード動作の一例を示す図である。 本発明の第１の実施の形態に係る強誘電体メモリにおいて実行される信頼性試験の試験方法を示すフローチャートである。 本発明の第１の実施の形態に係るテストモード動作時にメモリブロックに印加される電圧の一例を示す図である。 本発明の第１の実施の形態に係るテストモード動作時にメモリブロックに印加される電圧の一例を示す図である。 本発明の第２の実施の形態に係る強誘電体メモリのテストモード動作時にメモリブロックに印加される電圧の一例を示す図である。 本発明の第３の実施の形態に係る強誘電体メモリにおいて実行される信頼性試験の試験方法を示すフローチャートである。

符号の説明

１２…テストモード制御回、１３…メモリセルアレイ、１００…強誘電体メモリ、２００…メモリブロック、Ｃ１〜Ｃ４…強誘電体キャパシタ、ＭＣ１〜ＭＣ４…メモリセル、Ｔｒ１〜Ｔｒ４…トランジスタ、ＢＬＳＷ…ブロック選択トランジスタ、ＢＬ…ビット線、ＰＬ…プレート線、ＷＬ…ワード線。

Claims (5)

1. 強誘電体キャパシタの両電極がそれぞれトランジスタのソース及びドレインに接続されて構成されるメモリセルを複数直列に接続したメモリブロックと、
   前記メモリセルの各トランジスタのゲートにそれぞれ対応して接続された複数のワード線と、
   前記メモリブロックの一端に接続されたプレート線と、
   前記メモリブロックの他端にブロック選択用スイッチ素子を介して接続されたビット線と、
   前記メモリブロック内の前記複数のトランジスタ及び前記ブロック選択用スイッチ素子を制御して前記複数の強誘電体キャパシタのうち2つ以上に同時に電圧を印加する制御回路と、
   を具備することを特徴とする半導体記憶装置。
2. 前記制御回路は、前記複数のトランジスタ及び前記ブロック選択用スイッチ素子を同時に個別にオン／オフ制御して、前記複数の強誘電体キャパシタのうち2つ以上に同時に電圧を印加することを特徴とする請求項１記載の半導体記憶装置。
3. 前記制御回路は、前記ビット線に第１の電圧を印加し、前記プレート線に前記第１の電圧と電位が異なる第２の電圧を印加し、該第１の電圧及び該第２の電圧の印加状態を一定時間維持することを特徴とする請求項１又は２記載の半導体記憶装置。
4. 複数の前記メモリブロックから構成されるメモリセルアレイを具備し、
   前記制御回路は、前記メモリセルアレイ内の複数のメモリブロックに対して、該各メモリブロック内の前記複数のトランジスタ及び前記ブロック選択用スイッチ素子を制御して前記複数メモリブロック内の複数の強誘電体キャパシタのうち2つ以上に同時に電圧を印加することを特徴とする請求項１記載の半導体記憶装置。
5. 前記制御回路は、外部から入力される制御信号に応じて前記ビット線に印加する前記第１の電圧と、前記プレート線に印加する前記第２の電圧とを制御することを特徴とする請求項３記載の半導体記憶装置。

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