JP2009164228A - 半導体素子及びその製造方法 - Google Patents

Abstract

【課題】 オーミック電極とバリアメタル層の密着強度を向上させる。
【解決手段】 半導体素子の製造方法は、（ａ１）半導体積層構造を準備する工程と、（ｂ１）前記半導体積層構造上にオーミック電極層を成膜する工程と、（ｃ１）前記オーミック電極層上にＡｕを含む接着層を成膜する工程と、（ｄ１）前記工程（ｃ１）から大気開放せずにバリアメタル層を成膜する工程とを含む。
【選択図】 図２

Description

本発明は、半導体素子及びその製造方法に関する。

半導体基板上にｎ型層とｐ型層とを形成した発光ダイオード（ＬＥＤ）においては、ｎ型層、ｐ型層にオーミック電極を形成し、順方向電流を流すことにより発光を生じさせる。ｐ型層から供給される正孔とｎ型層から供給される電子が発光性再結合を行うことにより、所定波長の発光が生じる。発光はあらゆる方向に向かう。

オーミック電極は通常加熱による合金化処理を行なって形成するので、オーミック電極は一般的に反射率が低い。広い面積に均一に電流を供給し、かつオーミック電極による光吸収を抑制するために、光取り出し面側のオーミック電極はパターニングすることが多い。表面側から出力光を取り出す場合、裏面側に向かった発光は、有効に利用できないことが多い。外部発光効率を向上させるために、反射構造を形成することが行われている。

図４（Ａ）および４（Ｂ）は、特開平７−２７３３６８号の従来の技術に開示されている２種類の反射構造を示す。

図４（Ａ）においては、ＬＥＤを形成した半導体基板１０２の裏面に酸化シリコン等の透明絶縁膜１０９を形成し、例えば行列状に分布した領域を残すようにパターニングする。表面側にオーミック電極１０７を形成し、裏面側に透明絶縁膜１０９を覆うようにオーミック電極１０８を形成する。オーミック電極１０７，１０８の合金化処理を行なっても、オーミック電極１０８と透明絶縁膜１０９の界面および透明絶縁膜１０９と半導体基板１０２の界面は乱れず、反射面が形成される。

図４（Ｂ）においては、表面側にオーミック電極１０７を形成し、裏面側にオーミック電極１０８のパターンを形成した状態で、オーミック電極の合金化処理を行なう。その後、オーミック電極１０８のパターンを覆って、半導体基板裏面上に高反射率のＡｇ等の反射金属層１１０を形成する。反射金属層１１０形成後は、反射金属層１１０と半導体基板１０２の界面を保護するように、加熱処理は避ける。反射金属層１１０と半導体基板１０２の界面は高反射率の反射面を提供する。

ＬＥＤをパッケージやサブマウントに実装する際、発光層側を下にしてパッケージやサブマウントに実装するジャンクションダウン構造がある。発光層からの発熱の放熱効率を向上することが容易になる。この場合、反射構造を形成しようとすると、発光層側に反射構造、オーミック電極を形成し、その上に半田、共晶合金などの接合層を形成することになる。ＬＥＤをパッケージやサブマウントに実装する際、接合層は加熱溶融される。この時、接合層の構成元素が拡散し、ＬＥＤの性能を劣化させる問題が生じる。拡散を防止するため、バリアメタル層が用いられる。

図５は、特開２００７−３１７７７１号に開示されたジャンクションダウン型発光ダイオードの構成を示す。半導体基板１１１の表面（図では下面）上に発光層１１２が形成される。半導体基板１１１は、発光層１１２で発光する光を透過させるように透光性を有する半導体で形成される。発光層１１２表面（下面）上に発光波長で透明な絶縁膜１１３が形成され、電極形成を可能にするようにパターニングされる。パターニングされた絶縁膜１１３を介して、発光層１１２の上に、ｐ側オーミック電極１１４が形成される。ｐ側オーミック電極１１４の上には、バリアメタル層１１５、密着層１１５ａ、接合層１１７が積層される。また、半導体基板１１１の裏面（上面）上にｎ側オーミック電極１１６が形成される。

絶縁膜１１３は、ＳｉＯ₂ ，Ｓｉ₃ Ｎ₄ 等から構成され、反射率が最大となる厚さ（ＳｉＯ₂ の場合には、例えば約１００ｎｍ）に形成される。絶縁膜１１３は、発光層１１２とｐ型電極１１４のオーミック接触を可能にするように、パターニングにより一部が除去される。絶縁膜１１３の存在する領域では、発光層１１２から下方に向かう光が、絶縁膜１１３、合金化されていないｐ側オーミック電極１１４で反射され、上方に向かって効率的に取り出される。

ｐ側オーミック電極１１４は、例えば１００〜４００ｎｍの厚さのＡｕＺｎ膜で形成され、絶縁膜１１３が形成されない領域で、発光層１１２の下面とオーミック接触する。ｎ側オーミック電極１１６は、Ａｕ−Ｇｅ−Ｎｉ膜で形成される。

バリアメタル層１１５は、例えば、電子ビーム（ＥＢ）蒸着，スパッタリング等によりＴａＮ／Ｔａの周期構造を有する複合バリアメタル層で形成される。バリアメタル層１１５は、ｐ側オーミック電極１１４と接合層１１７の間の拡散を防止する障壁を形成する。密着層１１５ａは、バリアメタル層１１５と接合層１１７の間の密着性を向上する。

ｐ側オーミック電極１１４は、チップ毎に、チップ分離後のチップ外周部となるべき境界線より内側の領域に成膜される。バリアメタル層１１５、密着層１１５ａ、接合層１１７は、その形状がｐ型電極１１４より僅かに小さくパターニングされる。ダイシングストリートの金属層が除去されていることにより、ダイシングブレードの目詰まりが低減できる。

特開平７−２７３３６８号公報 特開２００７−３１７７７１号公報

上述したジャンクションダウン構造を有する半導体の製造工程においては、いくつかの問題点がある。

例えば、反射絶縁膜パターンを形成し、ダイシングストリートライン上にレジストマスクを形成した半導体基板上に、オーミック電極、バリアメタル層を積層させ、レジストマスク上の金属層をリフトオフした状態でオーミック接触をとるための熱処理を施すと、絶縁層とバリアメタル層の熱膨張係数やヤング率などが大きく異なるため、絶縁層とオーミック電極の界面に浮き（空洞）が生じてしまい、反射率が低下するという問題がある。

このような問題を避けるために、オーミック電極層を蒸着させた後に一度炉内からウェハを取り出し、レジストを除去し、オーミック電極の熱処理を行い、必要に応じてさらにレジストマスクを形成した後で、バリアメタル層を蒸着させる方法がある。しかし、この方法だと、オーミック電極層とバリアメタル層との界面の密着強度が弱くなるという別の問題がある。

本発明の目的は、オーミック電極とバリアメタル層の密着強度を向上させた半導体素子の製造方法を提供することである。

本発明の目的は、オーミック電極とバリアメタル層の密着強度を向上させた半導体素子を提供することである。

本発明の一観点によれば、半導体素子の製造方法は、（ａ１）半導体積層構造を準備する工程と、（ｂ１）前記半導体積層構造上にオーミック電極層を成膜する工程と、（ｃ１）前記オーミック電極層上にＡｕを含む接着層を成膜する工程と、（ｄ１）前記工程（ｃ１）から大気開放せずにバリアメタル層を成膜する工程とを含む。

本発明の他の観点によれば、半導体素子は、半導体積層構造と、前記半導体積層構造上に形成されるオーミック電極と、前記オーミック電極上に形成されるＡｕを含む接着層と、前記接着層上に形成されるバリアメタル層とを有する。

本発明によれば、オーミック電極とバリアメタル層の密着強度を向上させることができる。

図１（Ａ）〜（Ｇ）及び図２（Ａ）〜（Ｆ）は、本発明の実施例による半導体素子１００の製造工程を示す概略的な断面図である。

半導体基板１ｓは、ＡｌＡｓ混昌比０．２以上のＡｌＧａＡｓ基板であり、該半導体基板１ｓ上には、ダブルヘテロ（ＤＨ）構造のＡｌ_０．０２ＧａＡｓ活性層を有する発光層２が形成されている。図１（Ａ）に示すように、半導体基板１ｓと発光層２を含む半導体積層構造１の主表面のうちの発光層２に近い面（本実施例ではｐ型層側、以下、半導体積層構造１のｐ型層側表面１ｐと呼ぶ）に、ＳｉＯ_２からなる絶縁膜３を１０００Åの厚さで蒸着する。絶縁膜３を設けることにより、発光層２からの発光を半導体基板１ｓ側へ反射して、半導体基板１ｓ側から効率よく取り出すことができる。

次に、絶縁膜３上にレジスト膜を塗布して露光、現像でレジストパターンを形成し、バッファードフッ酸（ＢＨＦ）に２分間浸すことによりウェットエッチングを行い、図１（Ｂ）に示すように、絶縁膜３の一部を取り去り、半導体積層構造１の表面と後に形成するｐ型オーミック電極５とが導通が取れるようにする。

続いて、ダイシングストリートとなる部分へのメタル蒸着を防ぐために、図１（Ｃ）に示すように、レジスト膜を塗布して露光、現像を行ってレジストパターン４ａを形成する。なお、レジストは、例えば、エレクトロニックマテリアルズ社製のＡＺ５２１４を用いることができる。

次に、ＢＨＦに一瞬浸し、半導体積層構造１表面の酸化膜を除去して、図１（Ｃ）に示すように、スパッタリング等によりＡｕＺｎ（Ｚｎ含有量５重量％）を３０００Åの厚さで真空蒸着しｐ型オーミック電極層５を形成する。なお、オーミック電極層５を構成するＡｎＺｎのＺｎ含有量は、高い反射率、かつ十分なオーミック接触を形成することができる含有量とする。

その後、半導体積層構造１のｐ型層側表面１ｐにリフトオフテープを貼り付けて、剥がすことにより大部分のレジストパターン４ａ及びその上のｐ型オーミック電極層５を除去する。続いて、アセトン超音波洗浄を３分間ずつ３回行うことにより、図１（Ｄ）に示すように、完全にレジストパターン４ａを除去する。

次に、図１（Ｅ）に示すように、ダイシングストリートとなる部分の絶縁膜３をＢＨＦに２分間浸すことによりウェットエッチングを行い、除去する。

次に、半導体積層構造１の主表面のうちの発光層２に遠い面（本実施例ではn型層側、以下、半導体積層構造１のｎ型層側表面１ｎと呼ぶ）に、レジストパターン膜を塗布して９０℃でベークした後、電極用マスクを用いて露光を行い、さらに１１０℃にて反転ベーク、全面露光、ＡＺデベロッパーを１：１にて純水で希釈させた現像液に７０秒間浸してパターニングを行い、図１（Ｆ）に示すレジストパターン４ｂを形成する。なお、レジストは、例えば、エレクトロニックマテリアルズ社製のＡＺ５２１４を用いることができる。

その後、ＢＨＦに３０秒間浸すことによりウェットエッチングを行い、半導体積層構造１のｎ型層側表面１ｎの酸化膜を除去した後、ＡｕＧｅＮｉを半導体積層構造１のｎ型層側表面１ｎに蒸着させ、図１（Ｇ）に示すように、ｎ型オーミック電極層６を形成する。

次に、半導体積層構造１のｎ型層側表面１ｎにリフトオフテープを貼り付けて、剥がすことにより大部分のレジストパターン４ｂ及びその上のｎ型オーミック電極層６を除去する。続いて、アセトン超音波洗浄を３分間ずつ３回行うことにより、完全にレジストパターン４ｂを除去して、図２（Ａ）に示す状態とする。ｐ型及びｎ型オーミック電極５、６のオーミック接触を形成するために、熱処理を行う。この熱処理は、図２（Ａ）に示す状態のウェハ（半導体積層構造１）を、窒素雰囲気にした合金炉内において４００℃まで昇温させてオーミック電極を下地半導体と合金化し、１００℃まで冷却させた後に、合金炉から取り出すことにより行う。

次に、半導体積層構造１のｐ型層側表面１ｐに、レジスト膜を塗布して１００℃でベークした後、電極用マスクを用いて露光を行い、さらに１２０℃にて反転ベーク、全面露光、現像液（例えば、ＡＺ−３００ＭＩＦ）に１５０秒間浸してパターニングを行い、図２（Ｂ）に示すダイシングストリートとなる部分へのメタル蒸着を防ぐためのレジストパターン４ｃを形成する。なお、レジストは、例えば、エレクトロニックマテリアルズ社製のＡＺ５２００を用いることができる。

図２（Ｃ）に示すように、ｐ型オーミック電極５の表面にスパッタリング等によりＡｕＺｎ（Ｚｎ含有量５重量％）を１０００Åの厚さで真空蒸着させ、接着層１０を形成する。続けて、半導体積層構造１をスパッタリング装置等から取り出すことなく、スパッタリング等により接着層１０の表面にＴａＮを２０００Å、Ｔａを１０００Å、ＴａＮを２０００Åの厚さで順次真空蒸着させ、複合バリアメタル層７を形成する。複合バリアメタル層７を設けることにより、共晶層９の元素のオーミック電極への熱拡散を防止することができる。ＴａＮの窒化率はバリア性を有し、かつＡｕを含む層と高い密着性を得ることができるように設定する。その後、レジストパターン４ｃを完全に除去できるまでＡＺリムーバ超音波洗浄を行い、図２（Ｄ）に示す状態とする。

図２（Ｅ）に示すように、再度レジストパターン４ｄ（エレクトロニックマテリアルズ社製のＡＺ５２００等）を形成する。その後、Ａｌ、Ｔａ、Ａｕの積層からなる密着向上層８を蒸着させ、続いて、ＡｕＳｎからなる共晶材を蒸着し、共晶層９を形成する。共晶層９は、半導体発光素子の配線基板等への実装に好適に用いられる。最後に、レジストパターン４ｄ及びその上の密着向上層８及び共晶層９を完全に除去できるまでＡＺリムーバ超音波洗浄を行い、図２（Ｆ）に示す状態とする。

図３は、本発明の実施例による半導体素子１００と比較例による半導体素子の歩留まり及びダイシェア強度を比較結果を示す表である。

比較例による半導体素子は、本発明の実施例による半導体素子１００と異なり、図２（Ｂ）に示す状態で、接着層１０を形成することなく、厚さ３０００ÅのＡｕＺｎからなるｐ型オーミック電極５の表面にＴａＮ（窒化率０．７、ここで窒化率は金属原子数と窒素原子数の比を示す）を２０００Å、Ｔａを１０００Å、ＴａＮ（窒化率０．７）を２０００Åの厚さで順次真空蒸着させ、複合バリアメタル層７を形成したものである。それ以外は本発明の実施例による半導体素子１００と同様の材料及び条件で作製した。

図３（Ａ）は、本発明の実施例による半導体素子１００と比較例による半導体素子の歩留まりを測定した結果を示す表である。

この表は、ブルーシートに貼り付けたウェハをダイシング工程によりチップ分離させ、分離したチップをブルーシートから剥がした時、ブルーシートにメタルが残っているサンプルを不良とし、歩留まりを測定したものである。

比較例による半導体素子では、歩留まりが１０％以下なのに対して、本実施例による半導体素子１００では歩留まりが１００％ととなり、飛躍的に向上していることがわかった。

また、電極界面の密着性を評価するために実施例による半導体素子１００及び比較例による半導体素子のそれぞれのダイシェア強度を測定した。図３（Ｂ）は、その結果を示す表である。

なお、ダイシェア強度とは半導体素子をパッケージや配線基板等の実装面に実装させた状態において側面より針を押し当て、接合された半導体素子をはく離させるために必要な強度のことである。多層電極構造の密着性と共晶接合部分の強度が十分にあれば、素子破壊するまでの強度を測定することとなる。

比較例による半導体素子では、剥離界面がオーミック電極とバリアメタル界面に限られていたのに対し、実施例による半導体素子１００では、素子破壊が起きていることがわかった。これらのことから、実施例による半導体素子１００では、オーミック電極（ｐ型オーミック電極５）とバリアメタル電極（複合バリアメタル層７）の界面の密着強度が十分であり、比較例のものに比べて飛躍的に向上したことがわかる。

なお、実施例による半導体素子１００及び比較例による半導体素子のそれぞれに対して２次イオン質量分析（ＳＩＭＳ）を行ったところ、比較例による半導体素子においてバリアメタル層（実施例の複合バリアメタル層７に相当）とオーミック電極（実施例のｐ型オーミック電極５に相当）との界面にカーボンをより多く含む層があることがわかった。これに対して、実施例による半導体素子１００においては、ｐ型オーミック電極（ＡｕＺｎ層）５と接着層（ＡｕＺｎ層）１０との界面にカーボンをより多く含む層があることがわかった。

以上、本発明の実施例によれば、オーミック電極膜（ｐ型オーミック電極５）の成膜後のレジスト除去工程後に、オーミック電極膜（ｐ型オーミック電極５）の上に蒸着装置において接着層１０を形成して、該蒸着装置から取り出さずに複合バリアメタル層７を形成することにより、オーミック電極５とバリアメタル層７の密着強度を飛躍的に向上させることができる。

また、本発明の実施例によれば、オーミック電極膜（ｐ型オーミック電極５）の成膜後の熱処理の後に、オーミック電極膜（ｐ型オーミック電極５）の上に蒸着装置において接着層１０を形成して、該蒸着装置から取り出さずに複合バリアメタル層７を形成することにより、オーミック電極５とバリアメタル層７の密着強度を飛躍的に向上させることができるとともに、絶縁膜３とオーミック電極５の界面に浮きが生じることを防止できる。

つまり、本発明の実施例によれば、オーミック電極膜５の成膜後に大気開放してフォトリソグラフィ工程や合金化工程を経た場合も、Ａｕを含む金属からなる接着層１０を成膜し、その後、大気開放せずにバリアメタル層７を成膜することにより、接着層１０を介してオーミック電極５とバリアメタル層７の密着強度を飛躍的に向上させることができる。

なお、上述の実施例では、実装面側の導電型をｐ型とし、ｐ型オーミック電極５をＡｕＺｎで形成したが、ｐ型オーミック電極５はＡｕＢｅで形成したり、実装面側にｐ型オーミック電極５の代わりにｎ型電極として、ＡｕＧｅやＡｕＳｎなどで形成するようにしてもよい。すなわち、実装面側のオーミック電極５はＡｕを含む材料で形成し、その上に形成する接着層１０もＡｕを含む材料で形成する。オーミック電極５及び接着層１０の双方をＡｕを含む材料で形成することによりなじみがよくなり、密着性が向上する。オーミック電極５及び接着層１０の双方をＡｕを含む材料で構成すれば、同一材料でなくてもよいが、本実施例のように同一材料で形成することにより、密着性はさらに向上する。

また、本発明の実施例はオーミック電極とバリアメタルの密着性を向上することを目的としていることから、絶縁膜３はＳｉＯ_２に限らず、ＳｉＮ_Ｘでもよいし、省略してもよい。絶縁膜３を省略する場合は、図１（Ａ）及び図１（Ｂ）を参照して説明した絶縁膜３の形成工程及び図１（Ｅ）を参照して説明したダイシングストリート部分の絶縁膜除去工程が不要となる。

また、上述の実施例では、複合バリアメタル層７をＴａＮ／Ｔａ／ＴａＮの積層で形成したが、共晶材料の拡散を防止することが可能なＴｉＮやＴｉＷＮ等の窒化物で形成してもよい。なお、バリアメタル層７は、上記の窒化物の積層でもよいし単層で形成してもよい。
また、接着層１０とバリアメタル層７との間に、他の層を挟んでもよいが、その場合においても、接着層１０の成膜からバリアメタル層７の成膜までは大気開放せずに行うものとする。

また、接着層１０とバリアメタル層７は、異なる蒸着装置で成膜されてもよいが、その場合においても、接着層１０の成膜からバリアメタル層７の成膜までは大気開放せずに行うものとする。

なお、発光層２の材料はＡｌＧａＡｓに限らず、例えば、ＡｌＧａＩｎＰ、ＧａＮ等であってもよいが、ＡｌＧａＡｓ系半導体やＡｌＧａＩｎＰ系半導体は、電極とオーミック接触を形成する際に合金化工程が必要であるため、本発明を好適に用いることができる。また、密着向上層８は省略あるいは他の材料によって構成することができる。さらに、共晶材は、共晶層９として半導体素子１００の一部とするのではなく、半導体素子１００を取り付ける際に底面に補充するようにしてもよい。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

本発明の実施例による半導体素子１００の製造工程を示す概略的な断面図である。 本発明の実施例による半導体素子１００の製造工程を示す概略的な断面図である。 本発明の実施例による半導体素子１００と比較例による半導体素子の歩留まり及びダイシェア強度を比較結果を示す表である。 従来の半導体素子の構成を示す概略的な断面図である。 従来の半導体素子の構成を示す概略的な断面図である。

符号の説明

１…半導体積層構造、２…発光層、３…絶縁膜（ＳｉＯ_２）、４…レジスト、５…ｐ型オーミック電極（ＡｕＺｎ）、６…ｎ型オーミック電極（ＡｕＧｅＮｉ）、７…複合バリアメタル層（ＴａＮ／Ｔａ／ＴａＮ）、８…密着向上層、９…共晶層、１０…接着層（ＡｕＺｎ）、１００…半導体素子

Claims (8)

1. （ａ１）半導体積層構造を準備する工程と、
   （ｂ１）前記半導体積層構造上にオーミック電極層を成膜する工程と、
   （ｃ１）前記オーミック電極層上にＡｕを含む接着層を成膜する工程と、
   （ｄ１）前記工程（ｃ１）から大気開放せずにバリアメタル層を成膜する工程と
   を含む半導体素子の製造方法。
2. さらに、（ａ２）前記工程（ａ１）の後に、前記半導体積層構造上にレジストパターンを形成する工程と、
   （ｂ２）前記工程（ｂ１）と前記工程（ｃ１）との間に、前記レジストパターンをその上のオーミック電極層とともに除去する工程とを含む請求項１記載の半導体素子の製造方法。
3. さらに、（ｂ３）前記工程（ｂ１）と前記工程（ｃ１）との間に、前記オーミック電極層と前記半導体積層構造とを熱処理し、オーミック接触を形成する工程とを含む請求項１又は２記載の半導体素子の製造方法。
4. 前記工程（ｃ１）及び（ｄ１）は、蒸着により行われる請求項１〜３のいずれか１項に記載の半導体素子の製造方法。
5. 前記オーミック電極層はＡｕを含む金属からなる請求項１〜４のいずれか１項に記載の半導体素子の製造方法。
6. 前記バリアメタル層は金属窒化物からなる請求項１〜５のいずれか１項に記載の半導体素子の製造方法。
7. 半導体積層構造と、
   前記半導体積層構造上に形成されるオーミック電極と、
   前記オーミック電極上に形成されるＡｕを含む接着層と、
   前記接着層上に形成されるバリアメタル層と
   を有する半導体素子。
8. 前記オーミック電極はＡｕを含む金属からなり、
   前記バリアメタル層は金属窒化物からなる請求項７記載の半導体素子。

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