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JP2009164195A - 半導体チップ - Google Patents

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JP2009164195A
JP2009164195A JP2007339739A JP2007339739A JP2009164195A JP 2009164195 A JP2009164195 A JP 2009164195A JP 2007339739 A JP2007339739 A JP 2007339739A JP 2007339739 A JP2007339739 A JP 2007339739A JP 2009164195 A JP2009164195 A JP 2009164195A
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JP
Japan
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external connection
pad
power supply
row
connection pads
Prior art date
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JP2007339739A
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English (en)
Inventor
Masato Maede
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Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
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Publication date
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Priority to US12/268,904 priority patent/US7816708B2/en
Priority to CN2008101902089A priority patent/CN101471341B/zh
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Abstract

【課題】周辺部に外部接続用パッドが３列以上千鳥状配置された半導体チップにおいて、チップ面積を抑えつつ、電源またはグランドを安定供給する。
【解決手段】最外列に配置された外部接続用パッド１１が、内部コア回路の電源用またはグランド用パッドとして用いられている。この外部接続用パッド１１には、外側から２列目に配置された外部接続用パッド１２がパッド用メタルと同層のメタル１５で接続されている。内部コア回路への電源供給配線の抵抗は、パッド１１からの抵抗Ｒ２とパッド１２からの抵抗（Ｒ３’＋Ｒ３”）との並列抵抗となり、その値は抵抗Ｒ２に比べて格段に小さくなる。これにより、内部コア回路の電源のＩＲドロップに起因する回路の誤動作を防止することができる。しかも、必要となるＩ／Ｏセル９ａ，９ｂは２個のみである。
【選択図】図３

Description

本発明は、周辺部に外部接続用パッドが配置された半導体チップに関する。
従来から、半導体チップとして、内部コア回路が形成された内部コア領域が中央部に設けられ、その外側にインターフェイス回路が形成された周辺Ｉ／Ｏ領域が設けられ、かつ、周辺部に外部接続用パッドが千鳥状に配置された構成が、採られている。
特許文献１には、外部接続用パッドが２列、千鳥状に配置された半導体チップにおいて、外側のパッドを電源用またはグランド用として用い、内側のパッドを信号入出力用として用いる構成が開示されている。これによって、電源用またはグランド用パッドと電源リングまたはグランドリングとを接続するボンディングワイヤと、信号用パッドとインナーリードとを接続するボンディングワイヤとが交差することをなくし、ワイヤボンディングの困難性を回避している。
特許文献２には、ボンディングの容易性と電源の安定供給性を両立させるために、複数のＩＯセルをまとめて、電源用またはグランド用のＩＯセルとして配置された構成が開示されている。
特開平１１−８７３９９号公報（第８頁、第１図） 特開２００６−３３９３３５号公報（第９頁、第１図） 特開２００５−２７７３９２号公報（第１１頁、第１図） 特開２００５−３０３２７９号公報（第１７項、第４図）
ここで、外部接続用パッドが３列以上、千鳥状に配置された半導体チップについて、考察する。
特許文献１から得られる知見に従うと、ワイヤボンディングの困難性を回避するためには、電源用およびグランド用のパッドとしては、配置されたパッドのうち最も外側の列に配置されたものを用いるのが好ましい。
ところが、パッドが３列以上配置された構成では、パッド列が占める領域が大きくなるために、チップ端から内部コア領域までの距離が長くなる。また、各パッドに対応して設けられるＩ／Ｏセルの個数が増えるので、その分、各Ｉ／Ｏセルの幅が狭くなる。このため、最外列のパッドから内部コア回路へ電源およびグランドを供給する場合には、Ｉ／Ｏセル内の電源供給配線の抵抗が大きくなり、この結果、内部コア回路の電源のＩＲドロップに起因して回路誤動作が生じる可能性がある。
まず、図１２を用いて、パッドが２列配置された構成における電源供給配線の抵抗について説明する。図１２において、（ａ）は平面図であり、（ｂ）は図１２（ａ）のＬ１−Ｌ１’断面、Ｕ１−Ｕ１’断面を示す図である。図１２（ａ）に示すように、外部接続用パッド８１は２列、千鳥状に配置されており、各外部接続用パッド８１に対応してＩ／Ｏセル８２が配置されている。そして、外側に配置された外部接続用パッド８３が、内部コア回路の電源用またはグランド用パッドとして用いられている。
ここで、Ｉ／Ｏセル８２の幅をＸ、高さをＹとする。外部接続用パッド８３からＩ／Ｏセル８２内の電源供給配線を介して内部コア回路に電源またはグランドを供給する場合において、このときの電源供給配線の抵抗をＲ１とする。抵抗Ｒ１を有する電源供給配線は、パッド下メタル層に形成されており、長さはチップ端から内部コア領域までの距離（＝Ｙ）の１／２である。よって、電源供給配線に用いるメタルの、シート抵抗をＲｓとし、プロセスにより規定されている面積率をＡとすると、
Ｒ１＝１／２×（Ｙ／Ｘ）×（Ｒｓ／Ａ）
＝１／２×Ｚ
（ただし、Ｚ＝Ｙ／Ｘ×（Ｒｓ／Ａ））
となる。
次に、図１３を用いて、パッドが３列配置された構成における電源供給配線の抵抗について説明する。図１３において、（ａ）は平面図であり、（ｂ）は図１３（ａ）のＬ１−Ｌ１’断面、Ｍ１−Ｍ１’断面、Ｕ１−Ｕ１’断面を示す図である。図１３（ａ）に示すように、外部接続用パッド９１は３列、千鳥状に配置されており、各外部接続用パッド９１に対応してＩ／Ｏセル９２が配置されている。そして、最外列に配置された外部接続用パッド９３が、内部コア回路の電源用またはグランド用パッドとして用いられている。
ここで、Ｉ／Ｏセル９２の幅をＸ’、高さをＹ’とする。３列配置におけるパッドのピッチは２列配置におけるパッドのピッチと同じ（Ｉ／Ｏセルの幅方向、高さ方向ともに）とすると、３列配置におけるＩ／Ｏセルは、２列配置におけるＩ／Ｏセルと比べて、ピッチが２／３、高さが３／２となる。すなわち、
Ｘ’＝（２／３）×Ｘ、Ｙ’＝（３／２）×Ｙ
という関係が成り立つ。
外部接続用パッド９３からＩ／Ｏセル９２内の電源供給配線を介して内部コア回路に電源またはグランドを供給する場合において、このときの電源供給配線の抵抗をＲ２とする。抵抗Ｒ２を有する電源供給配線は、パッド下メタル層に構成されており、長さはチップ端から内部コア領域までの距離（＝Ｙ’）の２／３である。よって、
Ｒ２＝２／３×（Ｙ’／Ｘ’）×（Ｒｓ／Ａ）
＝２／３×（（３／２）×Ｙ／（２／３）×Ｘ）×（Ｒｓ／Ａ）
＝３／２×Ｚ
となる。
このように、３列配置の場合における電源供給配線の抵抗Ｒ２は、２列配置の場合における電源供給配線の抵抗Ｒ１よりも格段に大きくなり、上の計算では３倍になっている。電源供給配線の抵抗が大きくなると、内部コア回路の電源のＩＲドロップが大きくなり、これに起因して回路の誤動作が生じる可能性が高まる。一方、３列配置の場合において、電源供給配線の抵抗を２列配置の場合と同程度に抑えるためには、２列配置の場合の３倍の個数の外部接続用パッドを電源用またはグランド用パッドとして用いる必要がある。これはチップ面積の増大につながるため、好ましくない。。
また、特許文献２では、Ｉ／Ｏセル内の電源供給配線の抵抗を小さくするために、パッドが２列配置された構成において、少なくとも３つのＩ／Ｏセルをまとめて電源用またはグランド用Ｉ／Ｏセルとして配置し、これに対応する電源用またはグランド用の外部接続用パッドを半導体チップの最外列に配置している。
ところが特許文献２には、（パッド列数＋１）のＩ／Ｏセルをまとめて１個の電源用Ｉ／Ｏセルとするのが好ましい（段落［００４９］）との記載があり、これに従うと、パッドが３列配置された構成では、４個以上のＩ／Ｏセルをまとめて電源用またはグランド用のＩ／Ｏセルとして配置する必要がある。この場合には、電源供給配線の抵抗を小さくすることはできると考えられるが、電源用またはグランド用Ｉ／Ｏセルとして使用する領域が必要以上に大きくなってしまい、ひいては、半導体チップの面積増大につながってしまう。
前記の問題に鑑み、本発明は、周辺部に外部接続用パッドが３列以上、千鳥状に配置された半導体チップにおいて、チップ面積の増大を抑えつつ、内部コア回路の電源のＩＲドロップに起因する回路誤動作を防止することを目的とする。
本発明は、半導体集積回路が搭載された半導体チップとして、前記半導体チップの中央部に設けられ、内部コア回路が形成された内部コア領域と、前記内部コア領域の外側に設けられ、インターフェイス回路が形成された周辺Ｉ／Ｏ領域と、前記半導体チップの周辺部に、３列以上、千鳥状に配置された複数の外部接続用パッドとを備え、前記複数の外部接続用パッドは、最外列に配置されており、前記内部コア回路の電源用またはグランド用パッドとして用いられている第１の外部接続用パッドと、外側から２列目に配置され、かつ、前記第１の外部接続用パッドに隣り合っており、前記第１の外部接続用パッドと、パッド用メタルと同層のメタルで接続されている第２の外部接続用パッドとを含むものである。
本発明によると、最外列に配置されている第１の外部接続用パッドが、内部コア回路の電源用またはグランド用パッドとして用いられいる。そして、この第１の外部接続用パッドには、外側から２列目に配置された第２の外部接続用パッドが、パッド用メタルと同層のメタルで接続されている。これにより、内部コア回路への電源供給配線の抵抗は、第１の外部接続用パッドからの抵抗と第２の外部接続用パッドからの抵抗との並列抵抗となり、その抵抗値は格段に小さくなる。これにより、内部コア回路の電源のＩＲドロップに起因する回路の誤動作を防止することができる。しかも、電源用またはグランド用パッドに対応するＩ／Ｏセルは２個のみであるので、チップ面積の増大を招くこともない。
また、本発明は、半導体集積回路が搭載された半導体チップとして、前記半導体チップの中央部に設けられ、内部コア回路が形成された内部コア領域と、前記内部コア領域の外側に設けられ、インターフェイス回路が形成された周辺Ｉ／Ｏ領域と、前記半導体チップの周辺部に、３列以上、千鳥状に配置された複数の外部接続用パッドとを備え、最内列に配置された前記外部接続用パッドのうち少なくとも１つは、前記内部コア回路の電源用またはグランド用パッドとして用いられており、最外列に配置された前記外部接続用パッドのうち少なくとも１つは、前記インターフェイス回路の電源用またはグランド用パッドとして用いられているものである。
本発明によると、最内列に配置された外部接続用パッドのうち少なくとも１つは、内部コア回路の電源用またはグランド用パッドとして用いられるので、内部コア回路への電源供給配線の抵抗を小さくすることができる。これにより、内部コア回路の電源のＩＲドロップに起因する回路の誤動作を防止することができる。しかも、チップ面積の増大を招くこともない。また、最外列に配置された外部接続用パッドのうち少なくとも１つは、インターフェイス回路の電源用またはグランド用パッドとして用いられるので、その外部接続用パッドと半導体チップ周囲の電源リングおよびグランドリングとを接続するボンディングワイヤーの長さを短くできる。この結果、ボンディングワイヤーのインダクタンスが小さくなるので、内部コア回路からインターフェイス回路を介した信号の同時出力に起因してインターフェイス回路の電源およびグランドに発生する、出力同時変化ノイズを小さくでき、これにより、回路誤動作を防止することができる。
本発明によると、周辺部に外部接続用パッドが３列以上、千鳥状に配置された半導体チップにおいて、内部コア回路への電源供給配線の抵抗を小さくすることができるので、チップ面積の増大を抑えつつ、内部コア回路の電源のＩＲドロップに起因する回路誤動作を防止することができる。
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
（実施形態１）
図１は本発明の実施形態１〜４において前提となる、半導体チップの構成の概略図である。図１に示す半導体チップ１は、中央部に設けられ、内部コア回路が形成された内部コア領域２と、内部コア領域２の外側に設けられ、インターフェイス回路（Ｉ／Ｏ回路）が形成された周辺Ｉ／Ｏ領域３とを備えている。また、半導体チップ１の周辺部には、複数の外部接続用パッド４が、３列、千鳥状に配置されている。各外部接続用パッド４には、インターフェイス回路内のＩ／Ｏセルがそれぞれ接続されている。
図２は図１の半導体チップ１がＢＧＡ（Ball Grid Array）パッケージに実装された状態を示す図である。ＢＧＡパッケージでは、電源用およびグランド用の専用プレーンが設けられており、この専用プレーン上に、半導体チップ１の周囲を囲むように、共通の電源リング５およびグランドリング６が配置されている。さらにその外側に、信号用のインナーリード７が配置されている。各外部接続用パッド４のうち、電源用のものは電源リング５に、グランド用のものはグランドリング６に、信号用のものはインナーリード７に、ボンディングワイヤー８によってそれぞれ接続される。
ここで、課題の項で説明したように、外部接続用パッドが３列以上配置された構成では、チップ端から内部コア領域までの距離が長くなるとともに、各Ｉ／Ｏセルの幅が狭くなる。このため、最外列の外部接続用パッドから内部コア回路へ電源およびグランドを供給する場合には、Ｉ／Ｏセル内の電源供給配線の抵抗が大きくなり、この結果、内部コア回路の電源のＩＲドロップに起因して回路誤動作が生じる可能性がある。本実施形態は、この問題に対処するために、最外列の外部接続用パッドから内部コア回路へ電源およびグランドを供給する場合において、電源供給配線の抵抗を十分に小さくするものである。
図３は本発明の実施形態１に係る半導体チップにおける外部接続用パッドの構成の一部を示す図である。同図中、（ａ）は平面図であり、（ｂ）は図３（ａ）のＬ１−Ｌ１’断面、Ｍ１−Ｍ１’断面、Ｕ１−Ｕ１’断面を示す図である。図３（ａ）に示すように、外部接続用パッド４は３列、千鳥状に配置されており、各外部接続用パッド４に対応してＩ／Ｏセル９が配置されている。また図３（ｂ）の断面図では、パッド用メタル層とパッド下メタル層の２層のみを示しており、それよりも下のメタル層および拡散層は図示を省略している。
図３に示すように、本実施形態では、複数の外部接続用パッド４のうち、最外列に配置された第１の外部接続用パッド１１が、内部コア回路の電源用またはグランド用パッドとして用いられている。そして、この第１の外部接続用パッド１１は、外側から２列目（本実施形態では中央列）に配置され、かつ、第１の外部接続用パッド１１に隣り合う第２の外部接続用パッド１２と、パッド用メタルと同層のメタル１５で接続されている。このような構成によって、電源供給配線の抵抗値を低くし、内部コア回路の電源のＩＲドロップを抑制している。
ここで、本実施形態による内部コア回路の電源のＩＲドロップの抑制効果について、説明する。Ｉ／Ｏセル９の幅をＸ’、高さをＹ’とする。外部接続用パッドを２列配置した場合のＩ／Ｏセルの幅をＸ、高さをＹとすると、課題の項で説明したとおり、
Ｘ’＝（２／３）×Ｘ、Ｙ’＝（３／２）×Ｙ
となる。
いま、第１および第２の外部接続用パッド１１，１２からＩ／Ｏセル９内の電源供給配線を介して内部コア回路に電源またはグランドを供給する場合において、このときの電源供給配線の抵抗をＲ３とする。Ｒ３は、Ｒ２と（Ｒ３’＋Ｒ３”）との合成抵抗となり、
Ｒ３＝Ｒ２／／（Ｒ３’＋Ｒ３”）
となる。ただし、Ｒ２は断面Ｌ１−Ｌ１’を含むＩ／Ｏセル９ａ内の電源供給配線の抵抗（課題の項で説明したもの）、Ｒ３’は断面Ｍ１−Ｍ１’を含むＩ／Ｏセル９ｂ内の電源供給配線のうち第２の外部接続用パッド１２下の抵抗、Ｒ３”は同じくＩ／Ｏセル９ｂ内の電源供給配線のうち第３列の外部接続用パッド１３下の抵抗である。
抵抗Ｒ３’を有する電源供給配線は、パッド用メタル層とパッド下メタル層の２層で構成されており、長さはチップ端から内部コア領域２までの距離（＝Ｙ’）の１／３である。また、抵抗Ｒ３”を有する電源供給配線は、パッド下メタル層１層で構成されており、長さは距離Ｙ’の１／３である。よって、電源供給配線に用いるメタル（パッド用メタル層とパッド下メタル層に用いるメタル）の、シート抵抗をＲｓとし、プロセスにより規定されている面積率をＡとすると、
Ｒ３’＝１／２×（１／３×Ｙ’／Ｘ’）×（Ｒｓ／Ａ）
Ｒ３”＝（１／３×Ｙ’／Ｘ’）×（Ｒｓ／Ａ）
∴ Ｒ３’＋Ｒ３”
＝１／２×（１／３×Ｙ’／Ｘ’）×（Ｒｓ／Ａ）＋（１／３×Ｙ’／Ｘ’）×（Ｒｓ／Ａ）
＝（１／２×（３／２）×Ｙ）／（（２／３）×Ｘ）×（Ｒｓ／Ａ）
＝９／８×Ｚ
（ただし、Ｚ＝Ｙ／Ｘ×（Ｒｓ／Ａ））
したがって、
Ｒ３＝Ｒ２／／（Ｒ３’＋Ｒ”）
＝（３／２×Ｚ）／／（９／８×Ｚ）
＝９／１４×Ｚ
となる。
Ｒ３／Ｒ２＝（９／１４）／（３／２）＝３／７≒０．４２
Ｒ３／Ｒ１＝（９／１４）／（１／２）＝９／７≒１．２８
すなわち、抵抗Ｒ３は、最外列の外部接続用パッドのみを電源用またはグランド用パッドとして用いた場合の抵抗Ｒ２の４割程度の値であり、２列配置で外側の外部接続用パッドのみを電源用またはグランド用として用いた場合の抵抗Ｒ１と比較しても、少し大きい程度である。
以上のように本実施形態によると、最外列に配置された第１の外部接続用パッド１１を、外側から２列目に配置された第２の外部接続用パッド１２と、パッド用メタルと同層のメタル１５で接続し、これを内部コア回路の電源用またはグランド用パッドとして用いることによって、電源供給配線の抵抗を十分に低く抑えることができる。これにより、内部コア回路の電源のＩＲドロップに起因する回路の誤動作を防止することができる。しかも、電源用またはグランド用パッドに対応するＩ／Ｏセルは２個のみであるので、チップ面積の増大を招くこともない。
（実施形態２）
図４は本発明の実施形態２に係る半導体チップにおける外部接続用パッドの構成の一部を示す平面図である。図４でも図３（ａ）と同様に、外部接続用パッド４が３列、千鳥状に配置されており、各外部接続用パッド４に対応してＩ／Ｏセル９が配置されている。
図４に示すように、本実施形態では、複数の外部接続用パッド４のうち、最外列に配置された第１の外部接続用パッド１１が、内部コア回路の電源用またはグランド用パッドとして用いられている。そして、この第１の外部接続用パッド１１は、外側から２列目に配置され、かつ、第１の外部接続用パッド１１に隣り合う第２の外部接続用パッド１２と、パッド用メタルと同層のメタル１５で接続されている。この点については実施形態１と同様である。
さらに本実施形態では、第１の外部接続用パッド１１は、外側から２列目に配置され、かつ、第１の外部接続用パッド１１に隣り合う、第２の外部接続用パッド１２とは別の第３の外部接続用パッド２１と、パッド用メタルと同層のメタル２２で接続されている。このような構成によって、電源供給配線の抵抗値をより一層低くし、内部コア回路の電源のＩＲドロップを抑制している。
いま、第１、第２および第３の外部接続用パッド１１，１２，２１からＩ／Ｏセル９内の電源供給配線を介して内部コア回路に電源またはグランドを供給する場合において、このときの電源供給配線の抵抗をＲ４とする。Ｒ４は、図３に示したＲ３と（Ｒ４’＋Ｒ４”）との合成抵抗となり、
Ｒ４＝Ｒ３／／（Ｒ４’＋Ｒ４”）
となる。ただし、Ｒ４’はＩ／Ｏセル９ｃ内の電源供給配線のうち第３の外部接続用パッド２１の抵抗（パッド用メタル層）、Ｒ４”は同じくＩ／Ｏセル９ｃ内の電源供給配線のうち第３列の外部接続用パッド２３下の抵抗（パッド下メタル層）である。よって、抵抗Ｒ４は実施形態１における抵抗Ｒ３よりもさらに低い値になる。
以上のように本実施形態によると、最外列に配置された第１の外部接続用パッド１１を、外側から２列目に配置された第２および第３の外部接続用パッド１２，２１と、パッド用メタルと同層のメタル１５，２２で接続し、これを内部コア回路の電源用またはグランド用パッドとして用いることによって、電源供給配線の抵抗をより一層低く抑えることができる。したがって、内部コア回路の電源のＩＲドロップによる回路の誤動作を防止することができる。しかも、電源用またはグランド用パッドに対応するＩ／Ｏセルは３個のみであるので、チップ面積の増大を招くこともない。
（実施形態３）
図５は本発明の実施形態３に係る半導体チップにおける外部接続用パッドの構成の一部を示す平面図である。図５でも図３（ａ）と同様に、外部接続用パッド４が３列、千鳥状に配置されており、各外部接続用パッド４に対応してＩ／Ｏセル９が配置されている。
図５に示すように、本実施形態では、複数の外部接続用パッド４のうち、最外列に配置された第１の外部接続用パッド１１が、内部コア回路の電源用またはグランド用パッドとして用いられている。そして、この第１の外部接続用パッド１１は、外側から２列目に配置され、かつ、第１の外部接続用パッド１１に隣り合う第２の外部接続用パッド１２と、パッド用メタルと同層のメタル１５で接続されている。この点については実施形態１と同様である。
さらに本実施形態では、第２の外部接続用パッド１２は、外側から２列目に配置され、かつ、第２の外部接続用パッド１２に隣り合う第３の外部接続用パッド３１と、パッド用メタルと同層のメタル３２で接続されている。このような構成によって、電源供給配線の抵抗値をより一層低くし、内部コア回路の電源のＩＲドロップを抑制している。
第１、第２および第３の外部接続用パッド１１，１２，３１からＩ／Ｏセル９内の電源供給配線を介して内部コア回路に電源またはグランドを供給する場合において、このときの電源供給配線の抵抗をＲ５とする。Ｒ５は、図３に示したＲ３と（Ｒ５’＋Ｒ５”）との合成抵抗となり、
Ｒ５＝Ｒ３／／（Ｒ５’＋Ｒ５”）
となる。ただし、Ｒ５’は第２の外部接続用パッド１２と第３の外部接続用パッド３１との間の抵抗（パッド用メタル層）、Ｒ５”はＩ／Ｏセル９ｄ内の電源供給配線のうち第３列の外部接続用パッド３３下の抵抗（パッド下メタル層）である。よって、抵抗Ｒ５は実施形態１における抵抗Ｒ３よりもさらに低い値になる。
以上のように本実施形態によると、最外列に配置された第１の外部接続用パッド１１を、外側から２列目に配置された第２の外部接続用パッド１２と、パッド用メタルと同層のメタル１５で接続し、さらに、第２の外部接続用パッド１２を、外側から２列目に配置された第３の外部接続用パッド３１と、パッド用メタルと同層のメタル３２で接続し、これを内部コア回路の電源用またはグランド用パッドとして用いることによって、電源供給配線の抵抗をより一層低く抑えることができる。したがって、内部コア回路の電源のＩＲドロップによる回路の誤動作を防止することができる。しかも、電源用またはグランド用パッドに対応するＩ／Ｏセルは３個のみであるので、チップ面積の増大を招くこともない。
（実施形態４）
図６は本発明の実施形態４に係る半導体チップにおける外部接続用パッドの構成の一部を示す図である。同図中、（ａ）は平面図であり、（ｂ）は図６（ａ）のＬ１−Ｌ１’断面、Ｍ１−Ｍ１’断面、Ｕ１−Ｕ１’断面を示す図である。図６（ａ）に示すように、外部接続用パッド４は３列、千鳥状に配置されており、各外部接続用パッド４に対応してＩ／Ｏセル９が配置されている。また図６（ｂ）の断面図では、パッド用メタル層とパッド下メタル層の２層のみを示しており、それよりも下のメタル層および拡散層は図示を省略している。
図６に示すように、本実施形態では、複数の外部接続用パッド４のうち、最外列に配置された第１の外部接続用パッド１１が、内部コア回路の電源用またはグランド用パッドとして用いられている。そして、この第１の外部接続用パッド１１は、外側から２列目に配置され、かつ、第１の外部接続用パッド１１に隣り合う第２の外部接続用パッド１２と、パッド用メタルと同層のメタル１５で接続されている。この点については実施形態１と同様である。
さらに本実施形態では、第２の外部接続用パッド１２は、外側から３列目（本実施形態では最内列）に配置され、かつ、第２の外部接続用パッド１２に隣り合う第３の外部接続用パッド４１と、パッド用メタルと同層のメタル４２で接続されている。このような構成によって、電源供給配線の抵抗値をより一層低くし、内部コア回路の電源のＩＲドロップを抑制している。
いま、第１、第２および第３の外部接続用パッド１１，１２，４１からＩ／Ｏセル９内の電源供給配線を介して内部コア回路に電源またはグランドを供給する場合において、このときの電源供給配線の抵抗をＲ６とする。Ｒ６は、図３に示したＲ３とＲ６’との合成抵抗となり、
Ｒ４＝Ｒ３／／Ｒ６’
となる。ただし、Ｒ６’は断面Ｕ１−Ｕ１’を含むＩ／Ｏセル９ｅ内の電源供給配線の抵抗である。
抵抗Ｒ６’を有する電源供給配線は、パッド用メタル層とパッド下メタル層の２層で構成されており、長さはチップ端から内部コア領域２までの距離（＝Ｙ’）の１／３である。よって、
Ｒ６’＝１／２×（１／３×Ｙ’／Ｘ’）×（Ｒｓ／Ａ）
＝（１／６×（３／２）×Ｙ）／（（２／３）×Ｘ）×（Ｒｓ／Ａ）
＝３／８×Ｚ
したがって、
Ｒ６＝Ｒ３／／Ｒ６’
＝（９／１４×Ｚ）／／（３／８×Ｚ）
＝９／３８×Ｚ
となる。すなわち、抵抗Ｒ６は抵抗Ｒ３と比べて格段に低くなる。また、
Ｒ６／Ｒ２＝（９／３８）／（３／２）＝３／１９≒０．１６
Ｒ６／Ｒ１＝（９／３８）／（１／２）＝９／１９≒０．４７
すなわち、抵抗Ｒ６は、最外列の外部接続用パッドのみを電源用またはグランド用パッドとして用いた場合の抵抗Ｒ２の１割程度の値であり、２列配置で外側の外部接続用パッドのみを電源用またはグランド用として用いた場合の抵抗Ｒ１と比較しても、十分に小さい。
以上のように本実施形態によると、最外列に配置された第１の外部接続用パッド１１を、外側から２列目に配置された第２の外部接続用パッド１２と、パッド用メタルと同層のメタル１５で接続し、さらに、第２の外部接続用パッド１２を、外側から３列目に配置された第３の外部接続用パッド４１と、パッド用メタルと同層のメタル４２で接続し、これを内部コア回路の電源用またはグランド用パッドとして用いることによって、電源供給配線の抵抗をより一層低く抑えることができる。したがって、内部コア回路の電源のＩＲドロップによる回路の誤動作を防止することができる。しかも、電源用またはグランド用パッドに対応するＩ／Ｏセルは３個のみであるので、チップ面積の増大を招くこともない。
なお、上述の実施形態１〜４では、パッド用メタルは１層であるものとして説明を行ったが、２層またはこれ以上のメタル層によってパッドが形成されていてもかまわない。この場合、パッド同士をメタルで接続するとき、全てのメタル層を用いてもよいし、一部のメタル層を用いてもかまわない。
図７〜図９は２層のメタル層で形成されたパッドのメタル接続状態を示す断面図である。図７は２層目パッドメタルと同層のメタル５１でパッド同士が接続された状態を示す。図８は１層目パッドメタルと同層のメタル５２、および２層目パッドメタルと同層のメタル５３でパッド同士が接続された状態を示す。図９は１層目パッドメタルと同層のメタル５４でパッド同士が接続された状態を示す。
（実施形態５）
図１０は本発明の実施形態５に係る半導体チップの構成の概略図である。上述した実施形態１〜４は、図１０に示すような半導体チップにも適用することができる。
図１０に示す半導体チップ６１は、中央部に設けられ、内部コア回路が形成された内部コア領域６２と、内部コア領域６２の外側に設けられ、インターフェイス回路が形成された周辺Ｉ／Ｏ領域６３とを備えている。また、半導体チップ６１の周辺部には、複数の外部接続用パッド６４が、３列、千鳥状に配置されている。各外部接続用パッド６４には、インターフェイス回路内のＩ／Ｏセルがそれぞれ接続されている。
また、外部接続用パッド６４のうち、最内列に配置された外部接続用パッド６４ａの大きさは、最外列および外側から２列目に配置された外部接続用パッド６４ｂの大きさよりも小さい。そして、最外列および外側から２列目に配置された外部接続用パッド６４ｂは、ワイヤーボンディングとプローブ検査との兼用パッドである。また、最内列に配置された外部接続用パッド６４ａは、ワイヤーボンディング専用パッドである。さらに、内部コア領域６２が最内列に配置された外部接続用パッド６４ａの下にまで拡がっており、外部接続用パッド６４ａの下層に内部コア回路が配置されている。
一般的に、ボンディングおよび検査プローブ時の応力により、パッド下に配置されたトランジスタの特性（飽和電流、閾値電圧）が変化する。そして、ボンディングの応力による特性変化の方が、検査プローブの応力による特性変化よりも小さいことが知られている。したがって、パッド下にはそれぞれの応力による特性変化に耐え得る素子のみ配置可能となる。
内部コア回路は、トランジスタの特性変化によって影響を受けやすい。このため、検査プローブの応力による特性変化には耐えられないが、ボンディングの応力による特性変化には耐えられる内部コア回路を、最内列の外部接続用パッド６４ａの下に配置する。そして、この最内列の外部接続用パッド６４ａはワイヤーボンディング専用パッドとする。一方、インターフェイス回路は、トランジスタの特性変化によって影響を受けにくいので、最外列および外側から２列目の外部接続用パッド６４ｂの下に配置する。そして、この最外列および外側から２列目の外部接続用パッド６４ｂはワイヤーボンディングと検査プローブの兼用パッドとする。
ワイヤーボンディングと検査プローブの兼用パッドは、検査時にプローブが当てられ、その後、パッケージ組立時にワイヤーボンディングが行われる。プローブ痕の上にワイヤーボンディングを行うとうまく接続がとれないため、通常、プローブとワイヤーボンディングのパッド上の位置はずらす必要がある。ところが、ワイヤーボンディング専用パッドは、プローブを行う必要がないので、その分パッドの大きさを小さくすることが可能となる。
図１０の構成によると、最内列の外部接続用パッドの下層にも内部コア回路が配置されるため、最内列の外部接続用パッドの分、チップ面積を減らすことが可能になる。また、最外列の外部接続用パッドから内部コア領域までの距離が短くなり（２列配置の場合と同等）、Ｉ／Ｏセル内の電源配線抵抗を小さくできるので（＝Ｒ１）、最外列の外部接続用パッドを内部コア回路の電源用またはグランド用パッドとして用いた場合に、電源のＩＲドロップが抑制される。よって、実施形態１〜４に示したような構成を採用する電源用またはグランド用パッドの個数を減らすことができ、この結果、チップ面積を減らすことができる。
（実施形態６）
上述の実施形態１〜４では、最外列の外部接続用パッドを内部コア回路の電源用またはグランド用パッドとして用い、その際に、電源供給配線の抵抗を低く抑えるために、それよりも内側の列にある他の外部接続用パッドを接続するものとした。ただし、電源供給配線の抵抗をより低く抑えるためには、最内列にある外部接続用パッドを、より多く、電源用またはグランド用パッドとして用いるのが好ましい。
図１１は本発明の実施形態６に係る半導体チップの構成の概略図である。図１１に示す半導体チップ７１は、中央部に設けられ、内部コア回路が形成された内部コア領域７２と、内部コア領域７２の外側に設けられ、インターフェイス回路が形成された周辺Ｉ／Ｏ領域７３とを備えている。また、半導体チップ７１の周辺部には、複数の外部接続用パッド７４が、３列、千鳥状に配置されている。各外部接続用パッド７４には、インターフェイス回路内のＩ／Ｏセルがそれぞれ接続されている。
また、電源用またはグランド用パッドは、内部コア回路向けかインターフェース回路向けかによって、その配置位置が分けられている。すなわち、最内列の外部接続用パッド、例えば外部接続用パッド７５を内部コア回路の電源用またはグランド用パッドとして用い、一方、最外列の外部接続用パッド、例えば外部接続用パッド７６をインターフェース回路の電源用またはグランド用パッドとして用いる。なお、最内列に配置された外部接続用パッドのうち少なくとも１つが、内部コア回路の電源またはグランド用パッドとして用いられており、最外列に配置された外部接続用パッドのうち少なくとも１つが、インターフェイス回路の電源またはグランド用パッドとして用いられていればよい。ただし、最内列に配置された外部接続用パッドの全てが、内部コア回路の電源またはグランド用パッドとして用いられているのが好ましい。あるいは、インターフェイス回路の電源またはグランド用パッドは、全て、最外列に配置された外部接続用パッドであるのが好ましい。
最内列に配置された外部接続用パッドから内部コア回路に電源またはグランドを供給する場合、Ｉ／Ｏセル内の電源供給配線の抵抗は非常に小さくなる（ほぼゼロ、２段配置における外側パッドからの電源供給配線の抵抗Ｒ１よりも十分に小さい）。このため、最内列の外部接続用パッドを内部コア回路の電源用またはグランド用パッドとして用いることによって、内部コア回路の電源のＩＲドロップに起因する回路誤動作を防止することができる。
一方、最外列に配置された外部接続用パッドからインターフェイス回路に電源またはグランドを供給する場合、その外部接続用パッドと半導体チップ周囲の電源リングおよびグランドリングとを接続するボンディングワイヤーの長さを短くできる。この結果、ボンディングワイヤーのインダクタンスが小さくなるので、内部コア回路からインターフェイス回路を介した信号の同時出力に起因してインターフェイス回路の電源およびグランドに発生する、出力同時変化ノイズを小さくできる。これにより、回路誤動作を防止できる。なお、出力同時変化ノイズの大きさは、電源またはグランドのインダクタンスと電源またはグランドの電流波形の傾きとの積によって表される。
すなわち、３列千鳥状配置のパッドにおいて、内部コア回路向けかインターフェイス回路向けかによって、電源用またはグランド用パッドの位置を使い分けることで、チップ面積を抑えながら、電源またはグランドを安定供給することができる。
なお、電源用またはグランド用パッドに接続されるボンディングワイヤーと信号用パッドに接続されたボンディングワイヤーとが交差するため、内部コア回路の電源用またはグランド用パッドを、全て、最内列の外部接続用パッドでまかなうことが困難な場合がある。このため、本実施形態は、実施形態１〜４と組み合わせて実施するのが好ましい。すなわち、最内列の外部接続用パッドに加えて、最外列に配置された外部接続用パッドを他の外部接続用パッドとパッド用メタルで接続したものを、内部コア回路の電源用またはグランド用パッドとして用いればよい。もちろん、本実施形態は実施形態１〜４と組み合わせないで実施してもかまわない。
なお、上述の各実施形態において、外部接続用パッドを形成するメタルは、通常、ＣｕまたはＡｌであるが、その他の種類の金属であってもかまわない。
また、上述の各実施形態において、半導体チップはＢＧＡパッケージに実装されるものとしたが、これ以外のパッケージに実装されるものであってもかまわない。
また、上述の各実施形態では、半導体チップの周辺部に外部接続用パッドが３列配置されているものとしたが、外部接続用パッドが４列以上配置されている構成であっても、同様に実施可能である。すなわち、外部接続用パッドが４列以上配置されている構成では、実施形態１〜３の場合、最外列に配置されている外部接続用パッドと、外側から２列目に配置されている外部接続用パッドとを接続すればよい。実施形態４の場合、最外列に配置されている外部接続用パッドと、外側から２列目に配置されている外部接続用パッドと、外側から３列目に配置されている外部接続用パッドとを接続すればよい。実施形態５の場合、最内列に配置された外部接続用パッドがワイヤーボンディング専用パッドであり、最外列および外側から２列目に配置された外部接続用パッドがワイヤーボンディングとプローブ検査との兼用パッドであればよい。実施形態６の場合、最内列に配置された外部接続用パッドが内部コア回路の電源またはグランド用パッドとして用いられており、最外列に配置された外部接続用パッドがインターフェイス回路の電源またはグランド用パッドとして用いられていればよい。
本発明では、周辺部に外部接続用パッドが３列以上千鳥状配置された半導体チップにおいて、チップ面積の増大を抑えつつ、内部コア回路の電源のＩＲドロップに起因する回路誤動作を防止することができるので、例えば半導体チップの面積削減に有用である。
本発明の実施形態１〜４において前提となる半導体チップの構成の概略図である。 図１の半導体チップがＢＧＡパッケージに実装された状態を示す図である。 本発明の実施形態１に係る半導体チップにおける外部接続用パッドの構成の一部を示す図であり、（ａ）は平面図、（ｂ）は断面図である。 本発明の実施形態２に係る半導体チップにおける外部接続用パッドの構成の一部を示す平面図である。 本発明の実施形態３に係る半導体チップにおける外部接続用パッドの構成の一部を示す平面図である。 本発明の実施形態４に係る半導体チップにおける外部接続用パッドの構成の一部を示す図であり、（ａ）は平面図、（ｂ）は断面図である。 ２層のメタル層で形成されたパッドが２層目のメタルで接続された状態を示す断面図である。 ２層のメタル層で形成されたパッドが１層目および２層目のメタルで接続された状態を示す断面図である。 ２層のメタル層で形成されたパッドが１層目のメタルで接続された状態を示す断面図である。 本発明の実施形態５に係る半導体チップの構成の概略図である。 本発明の実施形態６に係る半導体チップの構成の概略図である。 パッドが２列配置された半導体チップにおける電源供給配線の抵抗を説明するための図であり、（ａ）は平面図、（ｂ）は断面図である。 パッドが３列配置された半導体チップにおける電源供給配線の抵抗を説明するための図であり、（ａ）は平面図、（ｂ）は断面図である。
符号の説明
１ 半導体チップ
２ 内部コア領域
３ 周辺Ｉ／Ｏ領域
４ 外部接続用パッド
１１ 第１の外部接続用パッド
１２ 第２の外部接続用パッド
１５ メタル
２１ 第３の外部接続用パッド
２２ メタル
３１ 第３の外部接続用パッド
３２ メタル
４１ 第３の外部接続用パッド
４２ メタル
６１ 半導体チップ
６２ 内部コア領域
６３ 周辺Ｉ／Ｏ領域
６４ 外部接続用パッド
６４ａ 最内列に配置された外部接続用パッド
６４ｂ 最外列および外側から２列目に配置された外部接続用パッド
７１ 半導体チップ
７２ 内部コア領域
７３ 周辺Ｉ／Ｏ領域
７４ 外部接続用パッド
７５ 内部コア回路の電源用またはグランド用パッド
７６ インターフェイス回路の電源用またはグランド用パッド

Claims (15)

  1. 半導体集積回路が搭載された半導体チップであって、
    前記半導体チップの中央部に設けられ、内部コア回路が形成された内部コア領域と、
    前記内部コア領域の外側に設けられ、インターフェイス回路が形成された周辺Ｉ／Ｏ領域と、
    前記半導体チップの周辺部に、３列以上、千鳥状に配置された複数の外部接続用パッドとを備え、
    前記複数の外部接続用パッドは、
    最外列に配置されており、前記内部コア回路の電源用またはグランド用パッドとして用いられている第１の外部接続用パッドと、
    外側から２列目に配置され、かつ、前記第１の外部接続用パッドに隣り合っており、前記第１の外部接続用パッドと、パッド用メタルと同層のメタルで接続されている第２の外部接続用パッドとを含む
    ことを特徴とする半導体チップ。
  2. 請求項１において、
    前記複数の外部接続用パッドは、
    外側から２列目に配置され、かつ、前記第１の外部接続用パッドに隣り合っており、前記第１の外部接続用パッドと、パッド用メタルと同層のメタルで接続されている第３の外部接続用パッドを含む
    ことを特徴とする半導体チップ。
  3. 請求項１において、
    前記複数の外部接続用パッドは、
    外側から２列目に配置され、かつ、前記第２の外部接続用パッドに隣り合っており、前記第２の外部接続用パッドと、パッド用メタルと同層のメタルで接続されている第３の外部接続用パッドを含む
    ことを特徴とする半導体チップ。
  4. 請求項１において、
    前記複数の外部接続用パッドは、
    外側から３列目に配置され、かつ、前記第２の外部接続用パッドに隣り合っており、前記第２の外部接続用パッドと、パッド用メタルと同層のメタルで接続されている第３の外部接続用パッドを含む
    ことを特徴とする半導体チップ。
  5. 請求項１〜４のうちいずれか１項において、
    最内列に配置された前記外部接続用パッドの大きさは、最外列および外側から２列目に配置された前記外部接続用パッドの大きさよりも小さい
    ことを特徴とする半導体チップ。
  6. 請求項５において、
    最外列および外側から２列目に配置された前記外部接続用パッドは、ワイヤーボンディングとプローブ検査との兼用パッドである
    ことを特徴とする半導体チップ。
  7. 請求項６において、
    最内列に配置された前記外部接続用パッドは、ワイヤーボンディング専用パッドであり、かつ、前記内部コア回路が下層に配置されている
    ことを特徴とする半導体チップ。
  8. 請求項１〜７のうちいずれか１項において、
    最内列に配置された前記外部接続用パッドのうち少なくとも１つは、前記内部コア回路の電源用またはグランド用パッドとして用いられており、
    最外列に配置された前記外部接続用パッドのうち少なくとも１つは、前記インターフェイス回路の電源用またはグランド用パッドとして用いられている
    ことを特徴とする半導体チップ。
  9. 請求項８において、
    最内列に配置された前記外部接続用パッドの全てが、前記内部コア回路の電源用またはグランド用パッドとして用いられている
    ことを特徴とする半導体チップ。
  10. 請求項８において、
    前記インターフェイス回路の電源用またはグランド用パッドは、全て、最外列に配置された前記外部接続用パッドである
    ことを特徴とする半導体チップ。
  11. 請求項１において、
    前記外部接続用パッドを形成するメタルは、ＣｕまたはＡｌである
    ことを特徴とする半導体チップ。
  12. 請求項１において、
    ＢＧＡパッケージに実装されている
    ことを特徴とする半導体チップ。
  13. 半導体集積回路が搭載された半導体チップであって、
    前記半導体チップの中央部に設けられ、内部コア回路が形成された内部コア領域と、
    前記内部コア領域の外側に設けられ、インターフェイス回路が形成された周辺Ｉ／Ｏ領域と、
    前記半導体チップの周辺部に、３列以上、千鳥状に配置された複数の外部接続用パッドとを備え、
    最内列に配置された前記外部接続用パッドのうち少なくとも１つは、前記内部コア回路の電源用またはグランド用パッドとして用いられており、
    最外列に配置された前記外部接続用パッドのうち少なくとも１つは、前記インターフェイス回路の電源用またはグランド用パッドとして用いられている
    ことを特徴とする半導体チップ。
  14. 請求項１３において、
    最内列に配置された前記外部接続用パッドの全てが、前記内部コア回路の電源用またはグランド用パッドとして用いられている
    ことを特徴とする半導体チップ。
  15. 請求項１３において、
    前記インターフェイス回路の電源用またはグランド用パッドは、全て、最外列に配置された前記外部接続用パッドである
    ことを特徴とする半導体チップ。
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