JP2009111072A

JP2009111072A - Semiconductor device and manufacturing method thereof

Info

Publication number: JP2009111072A
Application number: JP2007280504A
Authority: JP
Inventors: Seiji Matsuyama; 征嗣松山
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2007-10-29
Filing date: 2007-10-29
Publication date: 2009-05-21

Abstract

【課題】微細化されても、ＥＯＴの増膜が抑制され、且つ、良好な品質を有する高誘電率膜を備えた信頼性の高い半導体装置及びその製造方法を提供すること。
【解決手段】半導体装置は、半導体基板１内に形成された第１導電型の第１の領域３及び第２導電型の第２の領域４と、半導体基板１上であって、第１の領域３及び第２の領域４の上に形成されたゲート絶縁膜５と、ゲート絶縁膜5上に形成された保護膜６と、保護膜６のうち第１の領域３の上に設けられた部分上に形成され、金属からなる第１のゲート電極９と、保護膜６のうち第２の領域４の上に設けられた部分上に形成された第２のゲート電極１２とを備えている。ゲート絶縁膜５及び保護膜６は、高誘電率膜からなる。
【選択図】図２An object of the present invention is to provide a highly reliable semiconductor device provided with a high dielectric constant film which has an excellent quality even if an EOT film thickness is suppressed even when the semiconductor device is miniaturized, and a method for manufacturing the same.
A semiconductor device includes: a first conductivity type first region 3 and a second conductivity type second region 4 formed in a semiconductor substrate 1; The gate insulating film 5 formed on the region 3 and the second region 4, the protective film 6 formed on the gate insulating film 5, and the protective film 6 provided on the first region 3. A first gate electrode 9 made of metal and formed on the part, and a second gate electrode 12 formed on the part of the protective film 6 provided on the second region 4 are provided. . The gate insulating film 5 and the protective film 6 are made of a high dielectric constant film.
[Selection] Figure 2

Description

本発明は、高誘電率膜からなる絶縁膜を備えた半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device including an insulating film made of a high dielectric constant film and a method for manufacturing the same.

半導体装置の高性能化に向けて、半導体素子の微細化とともに、ゲート絶縁膜の薄膜化が推進されてきた。しかしながら、ゲート絶縁膜を薄膜化すると、トンネルリーク電流が発生して絶縁耐性が低下することにより、デバイス特性に影響を及ぼす恐れがあり、ゲート絶縁膜の薄膜化には限界が見え始めている。 Along with miniaturization of semiconductor elements, thinning of a gate insulating film has been promoted toward higher performance of semiconductor devices. However, when the gate insulating film is made thinner, tunnel leakage current is generated and the insulation resistance is lowered, which may affect the device characteristics, and the limit of thinning the gate insulating film is beginning to appear.

そこで、ゲート絶縁膜を薄膜化するための効果的な対策として、ゲート絶縁膜の材料として、シリコン酸化物の代わりに、高誘電率を有するゲート絶縁膜を導入することが推進されている。 Therefore, as an effective measure for reducing the thickness of the gate insulating film, introduction of a gate insulating film having a high dielectric constant instead of silicon oxide as a material of the gate insulating film is promoted.

上述の高誘電率を有するゲート絶縁膜の有力な材料としては、ハフニウムシリケート（ＨｆＳｉＯ）膜が知られている。これは、ハフニウムシリケート膜の比誘電率が比較的大きく（10<ε<20）、かつ６００℃程度の熱処理を加えても結晶化しないという利点によるものである。しかしながら、ハフニウムシリケート膜を用いた場合、ゲート電極としてポリシリコン電極を用いると、ゲート絶縁膜中の酸素欠損を原因とするフェルミレベルピニング現象により、特に、ｐ型トランジスタのしきい値が高電圧側にずれる問題が生じる。 A hafnium silicate (HfSiO) film is known as a promising material for the gate insulating film having a high dielectric constant described above. This is because the hafnium silicate film has a relatively high relative dielectric constant (10 <ε <20) and does not crystallize even when heat treatment at about 600 ° C. is applied. However, when a hafnium silicate film is used, if a polysilicon electrode is used as the gate electrode, the threshold value of the p-type transistor is particularly high due to the Fermi level pinning phenomenon caused by oxygen vacancies in the gate insulating film. A problem arises.

また、ポリシリコン電極とゲート絶縁膜との間に形成される空乏層の容量により、相対的にゲート絶縁膜容量が低下し、ゲート絶縁膜の酸化膜換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）が増膜化してしまう。これに対して、ポリシリコン電極の代わりに、金属電極を適用する試みが行われている。金属電極を用いる場合、それぞれＰ型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）用、及びｎ型ＭＩＳＦＥＴ用の仕事関数を持つ材料を選定し、インテグレーションを構築する必要がある。ここで、図１１は、金属の仕事関数を示す図である。同図に示すように、ｐ型ＭＩＳＦＥＴ用（ＰＭＯＳ用）の電極材料の候補としては、例えばＴｉＮ、Ｐｔ、及びＲｕＯ_２が挙げられる。一方、ｎ型ＭＩＳＦＥＴ用（ＮＭＯＳ用）の電極材料の候補としては、例えばＭｏ及びＴａなどが挙げられる。 In addition, due to the capacitance of the depletion layer formed between the polysilicon electrode and the gate insulating film, the gate insulating film capacitance is relatively reduced, and the equivalent oxide thickness (EOT) of the gate insulating film is reduced. The film will increase. In contrast, attempts have been made to apply metal electrodes instead of polysilicon electrodes. When using metal electrodes, it is necessary to select materials having work functions for P-type MISFETs (Metal-Insulator-Semiconductor Field Effect Transistors) and n-type MISFETs, and to build an integration. Here, FIG. 11 is a diagram showing a work function of a metal. As shown in the figure, examples of electrode material candidates for p-type MISFET (PMOS) include TiN, Pt, and RuO ₂ . On the other hand, examples of electrode material candidates for n-type MISFET (for NMOS) include Mo and Ta.

続いて、ｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴに、互いに異なる材料からなる金属ゲート電極をそれぞれ形成する方法について一例を以下に示す。図１２は、従来の半導体装置の製造方法を示すフローチャートである。また、図１３（ａ）〜（ｄ）は、従来の半導体装置の製造方法を示す断面図である。 Subsequently, an example of a method for forming metal gate electrodes made of different materials on the p-type MISFET and the n-type MISFET will be described below. FIG. 12 is a flowchart showing a conventional method for manufacturing a semiconductor device. 13A to 13D are cross-sectional views showing a conventional method for manufacturing a semiconductor device.

図１２及び図１３（ａ）に示すように、まず、素子分離絶縁膜１０１が形成された半導体基板１００上に高誘電率膜（High-k膜）からなるゲート絶縁膜１０３を形成する。その後、ゲート絶縁膜１０３上に第１のゲート電極形成膜１０４ａを成膜し、リソグラフィーによるパターニングを行う。次に、図１３（ｂ）に示すように、第１のゲート電極形成膜１０４ａのうち、一方のチャネル領域（例えばＮ型ＭＩＳＦＥＴ領域）に形成された部分をウェットエッチングにより除去する。これにより、Ｐ型ＭＩＳＦＥＴ領域に第１のゲート電極を形成することができる。 As shown in FIGS. 12 and 13A, first, a gate insulating film 103 made of a high dielectric constant film (High-k film) is formed on the semiconductor substrate 100 on which the element isolation insulating film 101 is formed. Thereafter, a first gate electrode formation film 104a is formed on the gate insulating film 103, and patterning is performed by lithography. Next, as shown in FIG. 13B, a portion of the first gate electrode formation film 104a formed in one channel region (for example, an N-type MISFET region) is removed by wet etching. Thereby, the first gate electrode can be formed in the P-type MISFET region.

次に、半導体基板の全面上に第２のゲート電極形成膜１０６ａを成膜した後、該第２のゲート電極形成膜のパターニングを行い、第２の金属ゲート電極膜のうち、Ｐ型ＭＩＳＦＥＴ領域に形成された部分をエッチングにより除去する。以降、所定の工程を経て、Ｐ型ＭＩＳＦＥＴ上に設けられた第１のゲート電極と、Ｎ型ＭＩＳＦＥＴ上に設けられた第２のゲート電極とを作り分けることができる。 Next, after the second gate electrode formation film 106a is formed on the entire surface of the semiconductor substrate, the second gate electrode formation film is patterned, and the P-type MISFET region of the second metal gate electrode film is formed. The portion formed in the step is removed by etching. Thereafter, through a predetermined process, the first gate electrode provided on the P-type MISFET and the second gate electrode provided on the N-type MISFET can be made separately.

ここで、第１のゲート電極形成膜を選択的に除去するために、通常ウェットエッチングが行われるが、この際、Ｎ型ＭＩＳＦＥＴ領域に形成されたゲート絶縁膜が直接薬液に暴露されてしまう。そのため、Ｎ型ＭＩＳＦＥＴ領域に形成されたゲート絶縁膜は、ダメージを受けて膜質が劣化する恐れがある。 Here, in order to selectively remove the first gate electrode formation film, usually wet etching is performed. At this time, the gate insulating film formed in the N-type MISFET region is directly exposed to the chemical solution. For this reason, the gate insulating film formed in the N-type MISFET region may be damaged to deteriorate the film quality.

また、図１３（ｄ）に示す工程では、Ｎ型ＭＩＳＦＥＴとＰ型ＭＩＳＥＴが互いに非対称な構造であるため、ゲート電極のパターニングが比較的難しくなる。このように、各ＭＩＳＦＥＴ領域で互いに異なる金属ゲート電極を有するデュアルメタルゲート構造を実現することは、従来のポリシリコンからなるゲート電極の場合に比べて、様々な不具合が生じる。 Further, in the step shown in FIG. 13D, since the N-type MISFET and the P-type MISSET have an asymmetric structure, it is relatively difficult to pattern the gate electrode. As described above, realizing a dual metal gate structure having metal gate electrodes different from each other in each MISFET region causes various problems as compared with a conventional gate electrode made of polysilicon.

上述のウェットエッチング時にゲート絶縁膜が損傷を受ける不具合に対して、ゲート絶縁膜と第１のゲート電極形成膜との間に、バッファー層として窒化アルミニウム（ＡｌＮｘ）層を挿入する方法が提案されている（例えば特許文献１参照）。この方法によれば、窒化アルミニウム層が設けられていることで、第１のゲート電極形成膜の除去時に、ゲート絶縁膜が露出することはなく、エッチング薬液に浸食されない。なお、窒化アルミニウム層は、活性化アニールなどの後工程における熱処理で、完全にＰ型メタル膜及びＮ型メタル膜中に拡散して消費されることで、ゲート絶縁膜の増膜には寄与しないと記されている。また、これに関して、ＴＥＭ（透過電子顕微鏡像）写真においてＡｌＮ層は観察されず、且つ、ゲート絶縁膜の電気的な膜厚は変化しないことが示されている。
特表２００６−５２４４３１号公報 In order to cope with the problem that the gate insulating film is damaged during the wet etching described above, a method of inserting an aluminum nitride (AlNx) layer as a buffer layer between the gate insulating film and the first gate electrode forming film has been proposed. (For example, refer to Patent Document 1). According to this method, since the aluminum nitride layer is provided, the gate insulating film is not exposed when the first gate electrode forming film is removed, and is not eroded by the etching chemical. Note that the aluminum nitride layer does not contribute to the increase of the gate insulating film because it is completely diffused and consumed in the P-type metal film and the N-type metal film in a heat treatment in a later process such as activation annealing. It is written. In this regard, it is shown that the AlN layer is not observed in the TEM (transmission electron microscope image) photograph, and the electrical film thickness of the gate insulating film does not change.
JP 2006-524431-A

しかしながら、上記特許文献によれば、実際に評価されたゲート絶縁膜の膜厚は３ｎｍ程度である。３ｎｍ程度の膜厚では、ＡｌＯ膜の存在の有無は膜厚の増膜という点からほとんど無視できるが、膜厚が例えば１．５ｎｍ程度以下であるような、より薄膜化されたゲート絶縁膜では、増膜及び特性への影響が無視できない可能性が高い。また、ＡｌＮ層の比誘電率は、ＳｉＯ_２の２倍程度であり、物理膜厚が変わるとＥＯＴが変動しやすいことも懸念される。 However, according to the above patent document, the thickness of the gate insulating film actually evaluated is about 3 nm. When the film thickness is about 3 nm, the presence or absence of the AlO film can be almost ignored from the viewpoint of increasing the film thickness. However, in the case of a thinner gate insulating film where the film thickness is about 1.5 nm or less, for example. There is a high possibility that the influence on the film thickness and properties cannot be ignored. Moreover, the relative dielectric constant of the AlN layer is about twice that of SiO ₂ , and there is a concern that the EOT tends to fluctuate when the physical film thickness changes.

上記に鑑み、本発明は、微細化されても、ＥＯＴの増膜が抑制され、且つ、良好な品質を有する高誘電率膜を備えた信頼性の高い半導体装置及びその製造方法を提供することを目的とする。 In view of the above, the present invention provides a highly reliable semiconductor device provided with a high dielectric constant film that has a good quality even if it is miniaturized and in which an increase in EOT film thickness is suppressed, and a method for manufacturing the same. With the goal.

上記の目的を達成するために、本発明の第１の半導体装置は、半導体基板と、前記半導体基板内に形成された第１導電型の第１の領域及び第２導電型の第２の領域と、前記半導体基板上であって、前記第１の領域及び前記第２の領域の上に形成され、高誘電率膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成され、高誘電率膜からなる保護膜と、前記保護膜のうち前記第１の領域の上に設けられた部分上に形成され、金属からなる第１のゲート電極と、前記保護膜のうち前記第２の領域の上に設けられた部分上に形成された第２のゲート電極とを備えている。 In order to achieve the above object, a first semiconductor device of the present invention includes a semiconductor substrate, a first conductivity type first region and a second conductivity type second region formed in the semiconductor substrate. And a gate insulating film formed on the semiconductor substrate, on the first region and the second region and made of a high dielectric constant film, and formed on the gate insulating film, and having a high dielectric constant A protective film made of a film; a first gate electrode made of metal formed on a portion of the protective film provided on the first region; and the second region of the protective film. And a second gate electrode formed on a portion provided above.

この構成によれば、高誘電率膜からなるゲート絶縁膜上に高誘電率膜からなる保護膜を備えているため、ＥＯＴを大きく増膜させることなく、ゲート絶縁膜が製造工程中に損傷するのを抑制することができる。その結果、リーク電流が抑制された良好な品質を有するゲート絶縁膜を備え、微細化されても高速に動作が可能で、信頼性の高い半導体装置を実現することができる。 According to this configuration, since the protective film made of the high dielectric constant film is provided on the gate insulating film made of the high dielectric constant film, the gate insulating film is damaged during the manufacturing process without greatly increasing the EOT. Can be suppressed. As a result, a highly reliable semiconductor device including a gate insulating film having good quality with suppressed leakage current and capable of operating at high speed even when miniaturized can be realized.

また、本発明の第２の半導体装置は、半導体基板と、前記半導体基板の上方に形成された下部電極と、前記下部電極上に形成され、高誘電率膜からなる容量絶縁膜と、前記容量絶縁膜上に形成され、高誘電率膜からなる保護膜と、前記保護膜上に形成され、金属からなる上部電極とを有し、前記半導体基板に電気的に接続されたＭＩＭキャパシタとを備えている。 The second semiconductor device of the present invention includes a semiconductor substrate, a lower electrode formed above the semiconductor substrate, a capacitor insulating film formed on the lower electrode and made of a high dielectric constant film, and the capacitor A protective film made of a high dielectric constant film, formed on the insulating film; and an MIM capacitor formed on the protective film and having an upper electrode made of metal and electrically connected to the semiconductor substrate. ing.

この構成によれば、高誘電率膜からなる容量絶縁膜と上部電極との間に保護膜を有するＭＩＭキャパシタを備えているため、容量絶縁膜を形成した後に金属からなる上部電極を形成する際に、該容量絶縁膜の膜質が劣化するのを抑制することができる。また、保護膜は高誘電率膜から構成され、ＥＯＴを大きく増加させることがないので、容量絶縁膜の十分な特性を確保することができる。その結果、本実施形態の半導体装置では、高容量化され、良好な特性を示すＭＩＭキャパシタを備えた半導体装置を実現することができる。 According to this configuration, since the MIM capacitor having the protective film is provided between the capacitive insulating film made of the high dielectric constant film and the upper electrode, the upper electrode made of metal is formed after the capacitive insulating film is formed. In addition, the deterioration of the film quality of the capacitive insulating film can be suppressed. Further, since the protective film is made of a high dielectric constant film and does not increase EOT significantly, it is possible to ensure sufficient characteristics of the capacitive insulating film. As a result, in the semiconductor device of the present embodiment, it is possible to realize a semiconductor device including an MIM capacitor that has a high capacity and exhibits good characteristics.

また、本発明の半導体装置の製造方法は、半導体基板内に第１導電型の第１の領域及び第２導電型の第２の領域を形成する工程（ａ）と、前記半導体基板上に高誘電率膜からなるゲート絶縁膜を形成した後、前記ゲート絶縁膜上に高誘電率膜からなる保護膜を形成する工程（ｂ）と、前記保護膜上に金属からなる第１のゲート電極形成膜を堆積した後、前記第１のゲート電極形成膜のうち、前記第２の領域の上方に形成された部分を選択的に除去して、前記第２の領域の上方に形成された前記保護膜を露出させる工程（ｃ）と、
前記金属膜及び露出した前記保護膜の上に第２のゲート電極形成膜を形成する工程（ｄ）と、前記第１のゲート電極形成膜及び前記第２のゲート電極形成膜、前記保護膜、及び前記ゲート絶縁膜をパターニングすることで、前記第１の領域の上方及び前記第２の領域の上方にそれぞれ第１のゲート電極及び第２のゲート電極を形成する工程（ｅ）とを備えている。 According to another aspect of the present invention, there is provided a method for manufacturing a semiconductor device comprising: a step (a) of forming a first conductivity type first region and a second conductivity type second region in a semiconductor substrate; (B) forming a protective film made of a high dielectric constant film on the gate insulating film after forming a gate insulating film made of a dielectric constant film; and forming a first gate electrode made of metal on the protective film. After depositing the film, a portion of the first gate electrode formation film formed above the second region is selectively removed to form the protection formed above the second region. Exposing the film (c);
A step (d) of forming a second gate electrode formation film on the metal film and the exposed protection film; the first gate electrode formation film; the second gate electrode formation film; the protection film; And (e) forming a first gate electrode and a second gate electrode above the first region and above the second region by patterning the gate insulating film, respectively. Yes.

この方法によれば、工程（ｂ）で、高誘電率膜からなるゲート絶縁膜上に保護膜を形成することで、後の工程（ｃ）で、第２の領域の上方に形成された第１のゲート電極形成膜を選択的に除去する際に、保護膜によりゲート絶縁膜が保護されるため、ゲート絶縁膜が製造工程中にダメージを受けるのを抑制することができる。さらに、本発明の半導体装置の製造方法では、保護膜として高誘電率膜を用いることで、ゲート絶縁膜とゲート電極（第１のゲート電極及び第２のゲート電極）との間に保護膜を設けても、ＥＯＴを大きく変化させることなく、ゲート絶縁膜の良好な特性を確保することができる。従って、本発明の半導体装置の製造方法を用いると、薄膜化され、良好な品質を有するゲート絶縁膜を備え、微細化されても、高速に動作が可能で信頼性の高い半導体装置を製造することができる。 According to this method, in the step (b), the protective film is formed on the gate insulating film made of the high dielectric constant film, so that the second step formed in the later step (c) above the second region. Since the gate insulating film is protected by the protective film when the gate electrode forming film 1 is selectively removed, the gate insulating film can be prevented from being damaged during the manufacturing process. Furthermore, in the method for manufacturing a semiconductor device according to the present invention, a protective film is formed between the gate insulating film and the gate electrode (first gate electrode and second gate electrode) by using a high dielectric constant film as the protective film. Even if it is provided, good characteristics of the gate insulating film can be ensured without greatly changing the EOT. Therefore, when the semiconductor device manufacturing method of the present invention is used, a highly reliable semiconductor device that is thinned and has a good quality gate insulating film and can operate at high speed even when miniaturized is manufactured. be able to.

本発明の半導体装置及びその製造方法を用いると、良好な品質を有する高誘電率膜からなる絶縁膜を備えることができるため、微細化されてもリーク電流が抑制され、高い信頼性を有する半導体装置を実現することができる。 When the semiconductor device and the manufacturing method thereof according to the present invention are used, an insulating film made of a high dielectric constant film having good quality can be provided. Therefore, even if the semiconductor device is miniaturized, the leakage current is suppressed and the semiconductor has high reliability. An apparatus can be realized.

（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。図１（ａ）〜（ｄ）及び図２（ａ）〜（ｄ）は、本実施形態の半導体装置の製造方法を示す断面図である。 (First embodiment)
Hereinafter, a semiconductor device and a manufacturing method thereof according to a first embodiment of the present invention will be described with reference to the drawings. 1A to 1D and FIGS. 2A to 2D are cross-sectional views illustrating a method for manufacturing a semiconductor device of this embodiment.

まず、図１（ａ）に示すように、活性領域を有する半導体基板１内にＬＯＣＯＳ（Local Oxidation of Silicon）法、又はＳＴＩ（Shallow Trench Isolation）分離法などを用いて、素子分離絶縁膜２を形成する。次に、素子分離絶縁膜２に囲まれた活性領域に対して、イオン注入することで、半導体基板１内であって素子分離絶縁膜２に取り囲まれたｎ型ウェル領域３及びｐ型ウェル領域４をそれぞれ形成する。その後、半導体基板１に対してウェット洗浄を行い、ｎ型ウェル領域３及びｐ型ウェル領域４上にケミカル酸化膜（図示せず）を形成する。 First, as shown in FIG. 1A, an element isolation insulating film 2 is formed in a semiconductor substrate 1 having an active region by using a LOCOS (Local Oxidation of Silicon) method or an STI (Shallow Trench Isolation) isolation method. Form. Next, the active region surrounded by the element isolation insulating film 2 is ion-implanted, whereby the n-type well region 3 and the p-type well region surrounded by the element isolation insulating film 2 in the semiconductor substrate 1. 4 are formed. Thereafter, wet cleaning is performed on the semiconductor substrate 1 to form a chemical oxide film (not shown) on the n-type well region 3 and the p-type well region 4.

次に、図１（ｂ）に示すように、半導体基板１上に高誘電率膜からなるゲート絶縁膜５を形成する。具体的には、ゲート絶縁膜５を形成する前に、半導体基板１の表面に膜厚が０．５〜１．５ｎｍの範囲のシリコン酸化膜などからなる界面層１３を、熱酸化法により形成する。その後、界面層１３をプラズマ窒化する。これにより、後の工程で形成するゲート絶縁膜５をアニールする際に界面層１３が増膜するのを抑制することができる。ここで、プラズマ窒化の条件としては、例えば圧力が５〜１０００ｍＴｏｒｒ（０．６７〜１３３Ｎ／ｍ^２）の範囲で、Ｎ_２ガス又はＡｒ／Ｎ_２ガス雰囲気下で行い、ＰＷＲ＝０．５〜３ｋＷ、ステージ温度を４００℃以下程度とする。 Next, as shown in FIG. 1B, a gate insulating film 5 made of a high dielectric constant film is formed on the semiconductor substrate 1. Specifically, before forming the gate insulating film 5, the interface layer 13 made of a silicon oxide film having a thickness of 0.5 to 1.5 nm is formed on the surface of the semiconductor substrate 1 by a thermal oxidation method. To do. Thereafter, the interface layer 13 is plasma-nitrided. Thereby, it is possible to prevent the interface layer 13 from increasing when the gate insulating film 5 formed in a later step is annealed. Here, as the conditions for plasma nitridation, for example, the pressure is in the range of 5 to 1000 mTorr (0.67 to 133 N / m ² ) in an N ₂ gas or Ar / N ₂ gas atmosphere, and PWR = 0.5 to 3 kW and the stage temperature are about 400 ° C. or lower.

続いて、プラズマ窒化された界面層１３をアニール処理する。これにより、界面層１３中に未反応で存在している原子状窒素の脱理を促進させるとともに、界面層１３中の不完全な結合や欠陥を修復することができる。なお、アニール処理は、例えば圧力を０．５〜５Ｔｏｏｒ（６６.７〜６６６.６Ｎ／ｍ^２）、温度を１０００℃に設定し、２．５〜１５秒間行う。 Subsequently, the plasma nitrided interface layer 13 is annealed. As a result, it is possible to promote the removal of atomic nitrogen that has not been reacted in the interface layer 13 and to repair incomplete bonds and defects in the interface layer 13. The annealing treatment is performed, for example, at a pressure of 0.5 to 5 Toor (66.7 to 666.6 N / m ² ) and a temperature of 1000 ° C. for 2.5 to 15 seconds.

次に、界面層１３上に高誘電率膜からなるゲート絶縁膜５を堆積する。この時、例えば熱ＣＶＤ法により、例えばＴＥＭＡＨ（tetrakis(ethylmethylamido)hafnium）とＳｉ(ＣＨ_３)_３ＮＨ_２（Tri-dimethyl-amino-silene）とを原料として用い、温度を５００〜６００℃、流量をＴＥＭＡＨ／Ｓｉ(ＣＨ_３)_３ＮＨ_２／Ｏ_２＝５０／５０／１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）に設定して成膜を行う。なお、シリコン酸化膜換算膜厚であるＥＯＴ（Equivalent Oxide Thickness）を１．０〜１．５ｎｍ程度に設定する場合、ゲート絶縁膜５を２〜３ｎｍの膜厚で堆積したらよい。なお、ゲート絶縁膜５の材料としては、ハフニウムオキサイド又はハフニウムオキシナイトライドの高誘電率膜であれば好ましいが、これに限定されるものではない。 Next, a gate insulating film 5 made of a high dielectric constant film is deposited on the interface layer 13. At this time, for example, TEMAH (tetrakis (ethylmethylamido) hafnium) and Si (CH ₃ ) ₃ NH ₂ (Tri-dimethyl-amino-silene) are used as raw materials by a thermal CVD method, for example, at a temperature of 500 to 600 ° C. and a flow rate. Is set to TEMAH / Si (CH ₃ ) ₃ NH ₂ / O ₂ = 50/50/1000 mL / min (sccm). In addition, when EOT (Equivalent Oxide Thickness) which is a silicon oxide film equivalent film thickness is set to about 1.0 to 1.5 nm, the gate insulating film 5 may be deposited with a film thickness of 2 to 3 nm. The material of the gate insulating film 5 is preferably a high dielectric constant film of hafnium oxide or hafnium oxynitride, but is not limited thereto.

続いて、ゲート絶縁膜５の結晶化を防止するために、高誘電率膜からなるゲート絶縁膜５をプラズマ窒化する。なお、プラズマ窒化の条件としては、図１（ｂ）に示す工程の界面層１３のプラズマ窒化と同様の条件を用いることができる。 Subsequently, in order to prevent crystallization of the gate insulating film 5, the gate insulating film 5 made of a high dielectric constant film is plasma-nitrided. As the conditions for plasma nitriding, the same conditions as for plasma nitriding of the interface layer 13 in the step shown in FIG. 1B can be used.

次に、プラズマ窒化されたゲート絶縁膜５を酸素雰囲気下でアニール処理する。これにより、ゲート絶縁膜５中の不純物の除去、及び不完全な結合や欠陥の修復をするとともに、界面層１３との密着性を向上させることができる。なお、アニール処理の条件としては、上述の界面層１３のアニール処理と同様の条件を用いることができる。 Next, the plasma-nitrided gate insulating film 5 is annealed in an oxygen atmosphere. As a result, impurities in the gate insulating film 5 can be removed, incomplete bonding and defects can be repaired, and adhesion with the interface layer 13 can be improved. In addition, as the conditions for the annealing treatment, the same conditions as the annealing treatment for the interface layer 13 described above can be used.

次に、ゲート絶縁膜５上に、チタン酸化膜などからなる高誘電率膜の保護膜６を形成する。この時、例えば、酸素雰囲気下で、チタンターゲットを用いた反応性ＤＣ（Direct Current）スパッタ法を用いる。具体的な方法としては、ＤＣパワーを０．１〜３ｋＷに設定して成膜し、成膜後には酸素雰囲気下、６００℃程度でアニール処理を行う。なお、ＤＣスパッタ法の代わりに、ＴｉＣｌ_４及びＯ_２等を用いたＣＶＤ（Chemical Vapor Deposition）法又はＡＬＤ（Atomic Layer Deposition）法を使用してもよい。ただし、ＣＶＤ法やＡＬＤ法では、膜中に残留する原料の副生成物を概ね５％以下に抑えることが望ましい。なお、保護膜６の材料として、酸化チタン（ε＞５０）を用いれば、誘電率が十分に大きいため好ましいが、これに限定されるものではない。また、保護膜６の膜厚としては、０．５ｎｍ以上２．０ｎｍ以下であれば好ましい。この場合、ＥＯＴを増膜させることなく、保護膜６の効果を得ることができる。 Next, a protective film 6 of a high dielectric constant film made of a titanium oxide film or the like is formed on the gate insulating film 5. At this time, for example, a reactive DC (Direct Current) sputtering method using a titanium target is used in an oxygen atmosphere. As a specific method, a film is formed with a DC power set to 0.1 to 3 kW, and after the film formation, annealing is performed at about 600 ° C. in an oxygen atmosphere. Instead of the DC sputtering method, a CVD (Chemical Vapor Deposition) method or an ALD (Atomic Layer Deposition) method using TiCl ₄ and O ₂ may be used. However, in the CVD method or the ALD method, it is desirable to suppress the by-product of the raw material remaining in the film to approximately 5% or less. It is preferable to use titanium oxide (ε> 50) as the material of the protective film 6 because the dielectric constant is sufficiently large, but the present invention is not limited to this. The thickness of the protective film 6 is preferably 0.5 nm or more and 2.0 nm or less. In this case, the effect of the protective film 6 can be obtained without increasing the EOT film.

続いて、窒化チタン（ＴｉＮ）などからなる第１のゲート電極形成膜７ａを形成する。なお、ＴｉＮの膜厚は、例えば５ｎｍ以上２０ｎｍ以下である。この時、例えば、窒素雰囲気下で行う反応性スパッタ法を用いる。具体的な条件としては、Ｎ_２又はＡｒ／Ｎ_２雰囲気下で、磁束密度を０．５〜５０ｍＴに設定し、膜厚が１０〜３０ｎｍ程度となるように堆積する。なお、堆積後に、窒素雰囲気下で、６００℃程度以下のアニール処理を行ってもよい。また、本工程では、スパッタ法の代わりに、窒化チタンとアンモニアを用いたＣＶＤ法やＡＬＤ法を使用してもよい。ただし、この場合、膜中に残留する原料の副生成物を概ね５％以下に抑えることが望ましい。 Subsequently, a first gate electrode formation film 7a made of titanium nitride (TiN) or the like is formed. The film thickness of TiN is, for example, 5 nm or more and 20 nm or less. At this time, for example, a reactive sputtering method performed in a nitrogen atmosphere is used. As specific conditions, the magnetic flux density is set to 0.5 to 50 mT in an N ₂ or Ar / N ₂ atmosphere, and deposition is performed so that the film thickness is about 10 to 30 nm. Note that after the deposition, an annealing treatment of about 600 ° C. or less may be performed in a nitrogen atmosphere. In this step, a CVD method or an ALD method using titanium nitride and ammonia may be used instead of the sputtering method. However, in this case, it is desirable to suppress the by-product of the raw material remaining in the film to approximately 5% or less.

次に、図１（ｃ）に示すように、第１のゲート電極形成膜７ａのうちｐ型ウェル領域４の上方に形成された部分を選択的に除去する。具体的には、リソグラフィーによりパターニングを行い、第１のゲート電極形成膜７ａのうち、ｎ型ウェル領域３の上方に形成された部分上にレジスト（図示せず）を形成する。その後、レジストをマスクとして、例えば過酸化水素水（Ｈ_２Ｏ_２）を含む酸で洗浄することで、第１のゲート電極形成膜７ａを選択的に除去する。ここで、本工程で用いる洗浄方法として、例えば薬液としてＳＰＭ（硫酸過水）を用いた方法が挙げられる。具体的な薬液としては、液温が１００℃程度で、Ｈ_２Ｏ_２：Ｈ_２ＳＯ_４＝１：４の混合液を用いる。ここで、酸化チタンからなる保護膜６は、硫酸に対して化学的に安定である。そのため、本工程では、ｐ型ウェル領域４の上方に形成された第１のゲート電極形成膜７ａが選択的に除去されることで、保護膜６のうちｐ型ウェル領域４の上方に形成された部分が露出する。続いて、レジスト（図示せず）をＳＰＭ洗浄により除去する。この時、半導体基板１上の有機物質も一緒に除去される。 Next, as shown in FIG. 1C, a portion of the first gate electrode formation film 7a formed above the p-type well region 4 is selectively removed. Specifically, patterning is performed by lithography to form a resist (not shown) on a portion of the first gate electrode formation film 7a formed above the n-type well region 3. Thereafter, using the resist as a mask, the first gate electrode formation film 7a is selectively removed by washing with, for example, an acid containing hydrogen peroxide (H ₂ O ₂ ). Here, as a cleaning method used in this step, for example, a method using SPM (sulfuric acid / hydrogen peroxide) as a chemical solution may be mentioned. As a specific chemical solution, a liquid mixture having a liquid temperature of about 100 ° C. and H ₂ O ₂ : H ₂ SO ₄ = 1: 4 is used. Here, the protective film 6 made of titanium oxide is chemically stable against sulfuric acid. Therefore, in this step, the first gate electrode formation film 7 a formed above the p-type well region 4 is selectively removed, so that the protective film 6 is formed above the p-type well region 4. The exposed part is exposed. Subsequently, the resist (not shown) is removed by SPM cleaning. At this time, the organic material on the semiconductor substrate 1 is also removed.

次に、保護膜６の表面及びゲート絶縁膜５を再酸化する。ここで、上述のＴｉＮからなる第１のゲート電極形成膜７ａは還元雰囲気で成膜されるため、酸化チタン膜からなる保護膜６及びハフニウムシリケート膜からなるゲート絶縁膜５中には、酸素欠損が生じてしまう。そのため、本工程では、保護膜６及びゲート絶縁膜５を再酸化することで、酸素欠損による膜質の劣化を抑制する。 Next, the surface of the protective film 6 and the gate insulating film 5 are reoxidized. Here, since the first gate electrode forming film 7a made of TiN is formed in a reducing atmosphere, oxygen deficiency is present in the protective film 6 made of a titanium oxide film and the gate insulating film 5 made of a hafnium silicate film. Will occur. Therefore, in this step, the protective film 6 and the gate insulating film 5 are reoxidized to suppress film quality deterioration due to oxygen deficiency.

再酸化方法としては、水蒸気によるウェット酸化（水蒸気酸化）、プラズマを用いた酸化（プラズマ酸化）、又はオゾンガスを用いた酸化（オゾン酸化）などの方法が用いられる。ここで、再酸化工程では、処理温度を６００℃以下にすることが好ましい。なお、水蒸気酸化やオゾン酸化の場合、膜の内部まで活性種が侵入しやすく、膜全体が酸化されやすい。この場合、ゲート絶縁膜の増膜が懸念されるため、最適な処理温度と処理時間を設定する必要がある。一方、プラズマ酸化の場合、活性種が侵入する深さは水蒸気酸化及びオゾン酸化よりも浅く、膜の表面部分が酸化されやすい。従って、プラズマ酸化では、上記２つの酸化方法よりも処理時間を長くするか、若しくは処理温度を高くするなどの条件を設定する必要がある。また、上記の方法以外にも、ラジカル酸化及び紫外線酸化を用いてもよい。 As the re-oxidation method, methods such as wet oxidation with water vapor (water vapor oxidation), oxidation using plasma (plasma oxidation), or oxidation using ozone gas (ozone oxidation) are used. Here, in the reoxidation step, it is preferable to set the treatment temperature to 600 ° C. or lower. In the case of steam oxidation or ozone oxidation, the active species easily enter the inside of the film, and the entire film is easily oxidized. In this case, since the gate insulating film may be increased, it is necessary to set an optimum processing temperature and processing time. On the other hand, in the case of plasma oxidation, the depth at which active species penetrate is shallower than steam oxidation and ozone oxidation, and the surface portion of the film is easily oxidized. Therefore, in plasma oxidation, it is necessary to set conditions such as a longer processing time or higher processing temperature than the above two oxidation methods. In addition to the above method, radical oxidation and ultraviolet oxidation may be used.

なお、この再酸化工程では、保護膜６及びゲート絶縁膜５だけでなく、ＴｉＮからなる第１のゲート電極形成膜７ａの表面も酸化される。そのため、再酸化工程の後に、例えば、１／１００程度に薄められた希薄なフッ酸を用いて、第１のゲート電極形成膜７ａの表面に形成された酸化被膜を除去する。 In this re-oxidation step, not only the protective film 6 and the gate insulating film 5 but also the surface of the first gate electrode formation film 7a made of TiN is oxidized. Therefore, after the re-oxidation step, the oxide film formed on the surface of the first gate electrode formation film 7a is removed using, for example, dilute hydrofluoric acid diluted to about 1/100.

次に、図２（ａ）に示すように、半導体基板１上に、ポリシリコンなどからなる第２のゲート電極形成膜８ａを形成する。その後、図２（ｂ）に示すように、リソグラフィーによりパターニングを行うことで、界面層１３及びゲート絶縁膜５、保護膜６、第１のゲート電極形成膜７ａ、及び第２のゲート電極形成膜８ａを選択的に除去する。これにより、ｐ型ＭＩＳＦＥＴ領域には、ｎ型ウェル領域３上に形成され、第１のゲート電極形成膜７ａ及び第２のゲート電極形成膜８ａから構成されたｐ型ゲート電極（第１の電極）９を形成することができる。一方、ｎ型ＭＩＳＦＥＴ領域には、ｐ型ウェル領域４上に形成され、第２のゲート電極形成膜８ａから構成されたｎ型ゲート電極（第２の電極）１２を形成することができる。なお、第２のゲート電極形成膜８ａの材料としては、例えばリンが導入されたポリシリコン、タンタルを含む炭化物、タンタル酸窒化物、又は、モリブデンアルミ窒化物を用いることができる。 Next, as shown in FIG. 2A, a second gate electrode formation film 8 a made of polysilicon or the like is formed on the semiconductor substrate 1. Thereafter, as shown in FIG. 2B, the interface layer 13 and the gate insulating film 5, the protective film 6, the first gate electrode forming film 7a, and the second gate electrode forming film are patterned by lithography. 8a is selectively removed. Thus, in the p-type MISFET region, a p-type gate electrode (first electrode) formed on the n-type well region 3 and composed of the first gate electrode formation film 7a and the second gate electrode formation film 8a. ) 9 can be formed. On the other hand, in the n-type MISFET region, an n-type gate electrode (second electrode) 12 formed on the p-type well region 4 and composed of the second gate electrode formation film 8a can be formed. As a material of the second gate electrode formation film 8a, for example, polysilicon into which phosphorus is introduced, carbide containing tantalum, tantalum oxynitride, or molybdenum aluminum nitride can be used.

続いて、図２（ｃ）に示すように、ｐ型ＭＩＳＦＥＴ領域では、ｐ型ゲート電極９をマスクとして所定の不純物をイオン注入することで、ｎ型ウェル領域３内に低濃度不純物拡散層１０を形成する。次に、ＣＶＤ法を用いて、界面層１３、ゲート絶縁膜５、保護膜６、ｐ型ゲート電極９の側面にサイドウォール１４を形成する。その後、サイドウォール１４及びｐ型ゲート電極９をマスクして、半導体基板１内に所定の不純物をさらにイオン注入することで、ｎ型ウェル領域３内に高濃度不純物拡散層１１を形成する。その後、ｐ型ゲート電極９及び高濃度不純物拡散層１１の表面に、サリサイド技術を用いてシリサイド層１５をそれぞれ形成する。一方、ｎ型ＭＩＳＦＥＴ領域においても、同様にして、ｎ型ゲート電極１２をマスクとしてイオン注入を行うことで、ｐ型ウェル領域４内に低濃度不純物拡散層１０を形成する。続いて、ｐ型ＭＩＳＦＥＴ領域と同様にして、サイドウォール１４、高濃度不純物拡散層１１、及びシリサイド層１５をそれぞれ形成する。 Subsequently, as shown in FIG. 2C, in the p-type MISFET region, a predetermined impurity is ion-implanted using the p-type gate electrode 9 as a mask, so that the low-concentration impurity diffusion layer 10 is formed in the n-type well region 3. Form. Next, sidewalls 14 are formed on the side surfaces of the interface layer 13, the gate insulating film 5, the protective film 6, and the p-type gate electrode 9 by using the CVD method. Thereafter, the sidewall 14 and the p-type gate electrode 9 are masked, and a predetermined impurity is further ion-implanted into the semiconductor substrate 1 to form the high-concentration impurity diffusion layer 11 in the n-type well region 3. Thereafter, silicide layers 15 are respectively formed on the surfaces of the p-type gate electrode 9 and the high-concentration impurity diffusion layer 11 by using a salicide technique. On the other hand, also in the n-type MISFET region, the low-concentration impurity diffusion layer 10 is formed in the p-type well region 4 by performing ion implantation using the n-type gate electrode 12 as a mask. Subsequently, the side wall 14, the high concentration impurity diffusion layer 11, and the silicide layer 15 are formed in the same manner as in the p-type MISFET region.

最後に、図２（ｄ）に示すように、半導体基板１の全面に、層間絶縁膜１６を形成する。その後、層間絶縁膜１６を貫通し、シリサイド層１５を介して高濃度不純物拡散層１１に接続されるコンタクトプラグ１７を形成する。以降、所定の工程を経て、本実施形態の半導体装置を製造することができる。 Finally, as shown in FIG. 2D, an interlayer insulating film 16 is formed on the entire surface of the semiconductor substrate 1. Thereafter, contact plugs 17 that penetrate the interlayer insulating film 16 and are connected to the high-concentration impurity diffusion layer 11 through the silicide layer 15 are formed. Thereafter, the semiconductor device of this embodiment can be manufactured through a predetermined process.

本実施形態の半導体装置の製造方法の特徴は、図１（ｂ）に示す工程で、高誘電率膜からなるゲート絶縁膜５上に、酸化チタン膜からなる保護膜６を形成したことにある。この方法によれば、後の図１（ｃ）に示す工程で、ゲート絶縁膜５の上方に形成された第１のゲート電極形成膜７ａを選択的に除去する際に、保護膜６によりゲート絶縁膜５が保護されるため、ゲート絶縁膜５が製造工程中にダメージを受けるのを抑制することができる。さらに、本実施形態の半導体装置の製造方法では、保護膜６として高誘電率膜を用いることで、ゲート絶縁膜５とゲート電極（ｐ型ゲート電極９及びｎ型ゲート電極１２）との間に保護膜６を設けても、ＥＯＴを大きく変化させることなく、ゲート絶縁膜の良好な特性を確保することができる。従って、本実施形態の半導体装置の製造方法を用いると、薄膜化され、良好な品質を有するゲート絶縁膜を備え、微細化されても、高速に動作が可能で信頼性の高い半導体装置を製造することができる。 A feature of the method for manufacturing a semiconductor device of this embodiment is that a protective film 6 made of a titanium oxide film is formed on a gate insulating film 5 made of a high dielectric constant film in the step shown in FIG. . According to this method, when the first gate electrode formation film 7a formed above the gate insulating film 5 is selectively removed in the subsequent step shown in FIG. Since the insulating film 5 is protected, the gate insulating film 5 can be prevented from being damaged during the manufacturing process. Furthermore, in the method of manufacturing a semiconductor device according to the present embodiment, a high dielectric constant film is used as the protective film 6 so that the gate insulating film 5 and the gate electrode (p-type gate electrode 9 and n-type gate electrode 12) are interposed. Even when the protective film 6 is provided, good characteristics of the gate insulating film can be secured without greatly changing the EOT. Therefore, when the semiconductor device manufacturing method of the present embodiment is used, a highly reliable semiconductor device that can operate at high speed even when it is miniaturized with a thin gate insulating film having good quality is manufactured. can do.

また、本実施形態の半導体装置の製造方法では、図１（ｄ）に示す工程で、ゲート絶縁膜５及び保護膜６を再酸化する工程を備えている。ここで、図３は、本実施形態の半導体装置の製造方法に係る再酸化工程を示す断面図である。図３に示すように、再酸化工程では、ゲート絶縁膜５及び保護膜６に酸素が供給される。そのため、第１のゲート電極形成膜７ａの成膜時に、酸化膜から構成されるゲート絶縁膜５及び保護膜６中の酸素が欠損しても、再度酸化を行うことで酸素欠損による膜質の劣化を抑制でき、良好な特性を示すゲート絶縁膜５及び保護膜６を得ることができる。その結果、本実施形態の半導体装置の製造方法を用いると、半導体装置の信頼性をより一層向上させることができる。 Further, the method for manufacturing a semiconductor device of this embodiment includes a step of reoxidizing the gate insulating film 5 and the protective film 6 in the step shown in FIG. Here, FIG. 3 is a cross-sectional view showing a reoxidation process according to the method for manufacturing the semiconductor device of the present embodiment. As shown in FIG. 3, oxygen is supplied to the gate insulating film 5 and the protective film 6 in the reoxidation process. Therefore, even when oxygen in the gate insulating film 5 and the protective film 6 made of an oxide film is lost during the formation of the first gate electrode formation film 7a, the film quality is deteriorated due to oxygen deficiency by performing oxidation again. Thus, the gate insulating film 5 and the protective film 6 exhibiting good characteristics can be obtained. As a result, the reliability of the semiconductor device can be further improved by using the semiconductor device manufacturing method of the present embodiment.

次に、本実施形態の半導体装置の構成について、図２（ｄ）を用いて簡単に説明する。同図に示すように、本実施形態の半導体装置は、半導体基板１と、半導体基板１内に形成されたｎ型ウェル領域３及びｐ型ウェル領域４と、ｎ型ウェル領域３とｐ型ウェル領域４とを分離する素子分離絶縁膜２と、半導体基板１上であって、ｎ型ウェル領域３及びｐ型ウェル領域４上にそれぞれ順に形成された界面層１３、ゲート絶縁膜５、保護膜６と、保護膜６のうち、ｎ型ウェル領域３の上に設けられた部分上に形成され、金属からなるｐ型ゲート電極（第１の電極）９と、保護膜６のうち、ｐ型ウェル領域４の上に設けられた部分上に形成されたｎ型ゲート電極（第２の電極）１２とを備えている。なお、ｐ型ゲート電極（第１の電極）９は、ＴｉＮなどからなる第１のゲート電極形成膜７ａと、ポリシリコンなどからなる第２のゲート電極形成膜８ａとから構成されている。また、ゲート絶縁膜５及び保護膜６は、高誘電率膜から構成される。 Next, the configuration of the semiconductor device of this embodiment will be briefly described with reference to FIG. As shown in the figure, the semiconductor device of this embodiment includes a semiconductor substrate 1, an n-type well region 3 and a p-type well region 4 formed in the semiconductor substrate 1, an n-type well region 3 and a p-type well. An element isolation insulating film 2 that separates the region 4, and an interface layer 13, a gate insulating film 5, and a protective film that are formed on the semiconductor substrate 1 on the n-type well region 3 and the p-type well region 4, respectively. 6 and the protective film 6, the p-type gate electrode (first electrode) 9 formed on the portion provided on the n-type well region 3 and made of metal, and the protective film 6 of the p-type. And an n-type gate electrode (second electrode) 12 formed on a portion provided on the well region 4. The p-type gate electrode (first electrode) 9 includes a first gate electrode formation film 7a made of TiN or the like and a second gate electrode formation film 8a made of polysilicon or the like. The gate insulating film 5 and the protective film 6 are composed of high dielectric constant films.

また、本実施形態の半導体装置は、ｎ型ウェル領域３及びｐ型ウェル領域４内であって、それぞれ平面的に見てｐ型ゲート電極９及びｎ型ゲート電極１２の両側方にそれぞれ形成された低濃度不純物拡散層１０及び高濃度不純物拡散層１１と、高濃度不純物拡散層１１、ｐ型ゲート電極９、及びｎ型ゲート電極１２の表面に設けられたシリサイド層１５と、ｐ型ゲート電極９及びｎ型ゲート電極１２の上に形成された層間絶縁膜１６と、層間絶縁膜１６を貫通し、シリサイド層１５を介して高濃度不純物拡散層１１に接続されたコンタクトプラグ１７とを備えている。 In addition, the semiconductor device of this embodiment is formed in the n-type well region 3 and the p-type well region 4 and on both sides of the p-type gate electrode 9 and the n-type gate electrode 12 as viewed in plan, respectively. The low-concentration impurity diffusion layer 10 and the high-concentration impurity diffusion layer 11, the silicide layer 15 provided on the surfaces of the high-concentration impurity diffusion layer 11, the p-type gate electrode 9, and the n-type gate electrode 12, and the p-type gate electrode 9 and an n-type gate electrode 12, and an interlayer insulating film 16, and a contact plug 17 that penetrates the interlayer insulating film 16 and is connected to the high-concentration impurity diffusion layer 11 through the silicide layer 15. Yes.

以上の構成を有する本実施形態の半導体装置では、ゲート絶縁膜５上に高誘電率膜からなる保護膜６を備えているため、ＥＯＴを大きく増膜させることなく、ゲート絶縁膜が製造工程中に損傷するのを抑制することができる。その結果、リーク電流が抑制された良好な品質を有するゲート絶縁膜を備え、微細化されても高速に動作が可能で、信頼性の高い半導体装置を実現することができる。 In the semiconductor device of the present embodiment having the above configuration, since the protective film 6 made of a high dielectric constant film is provided on the gate insulating film 5, the gate insulating film is being manufactured during the manufacturing process without greatly increasing the EOT. Can be prevented from being damaged. As a result, a highly reliable semiconductor device including a gate insulating film having good quality with suppressed leakage current and capable of operating at high speed even when miniaturized can be realized.

以下、本発明の半導体装置及びその製造方法の特徴である保護膜６の効果について説明する。最初に、本願発明者らが行った検討について図４及び図５を用いて述べる。図４は、窒化チタン膜を成膜した場合と成膜しない場合における、ｎ型ＭＩＳＦＥＴのゲート電圧とリーク電流の関係をそれぞれ示す図である。なお、「ＴｉＮ成膜なし」は、ゲート絶縁膜上に、ゲート電極材料としてポリシリコンを成膜した場合における、ｎ型ＭＩＳＦＥＴのリーク電流を測定した結果である。一方、「ＴｉＮ成膜あり」は、ゲート絶縁膜上に窒化チタン膜を成膜して一旦洗浄により除去した後、ゲート絶縁膜上にゲート電極材料としてポリシリコンを新たに成膜した場合における、ｎ型ＭＩＳＦＥＴのリーク電流を測定した結果である。なお、いずれの場合もゲート絶縁膜の材料として高誘電率膜を用いた。 Hereinafter, the effect of the protective film 6 which is a feature of the semiconductor device and the manufacturing method thereof according to the present invention will be described. First, the studies conducted by the inventors will be described with reference to FIGS. FIG. 4 is a diagram showing the relationship between the gate voltage and leakage current of the n-type MISFET when the titanium nitride film is formed and when it is not formed. “No TiN film formation” is the result of measuring the leakage current of the n-type MISFET when polysilicon is formed as the gate electrode material on the gate insulating film. On the other hand, “with TiN film formation” refers to the case where a titanium nitride film is formed on the gate insulating film, removed once by cleaning, and then polysilicon is newly formed as a gate electrode material on the gate insulating film. It is the result of measuring the leakage current of n-type MISFET. In either case, a high dielectric constant film was used as the material for the gate insulating film.

図４に示すように、「ＴｉＮ成膜あり」の場合、「ＴｉＮ成膜なし」に比べてｎ型ＭＩＳＦＥＴのリーク電流は大きくなる。これは、ＴｉＮ膜を除去する工程でゲート絶縁膜がダメージを受ける結果、膜質が劣化してしまうからだと考えられる。 As shown in FIG. 4, in the case of “with TiN film formation”, the leakage current of the n-type MISFET becomes larger than that of “without TiN film formation”. This is presumably because the film quality deteriorates as a result of damage to the gate insulating film in the step of removing the TiN film.

続いて、図５は、窒化チタン膜を成膜した場合と成膜しない場合における、ｎ型ＭＩＳＦＥＴのゲート電圧と容量値を示す図である。なお、「ＴｉＮ成膜なし」及び「ＴｉＮ成膜あり」は、上述の方法と同様にして作製したｎ型ＭＩＳＦＥＴの容量値をそれぞれ測定した結果である。図５に示すように、ｐ型ゲート電極としてＴｉＮ膜を成膜してもしなくても、ｎ型ＭＩＳＦＥＴの容量値はほとんど変わらない。ここで、容量値は絶縁膜の膜厚に対して比例することから、ＴｉＮ膜を成膜しても成膜しなくとも、実効的なゲート絶縁膜の膜厚は変わらないことがわかる。さらに、図４及び図５の結果を合わせて考えると、ＴｉＮ膜を成膜した場合にリーク電流が増加するのは、実効的なゲート絶縁膜の膜厚の変化によるものではなく、ＴｉＮ膜の除去工程によりゲート絶縁膜の膜質が劣化してしまうからだと思われる。 Next, FIG. 5 is a diagram showing the gate voltage and capacitance value of the n-type MISFET with and without the titanium nitride film. “No TiN film formation” and “TiN film formation” are the results of measuring the capacitance values of n-type MISFETs fabricated in the same manner as described above. As shown in FIG. 5, the capacitance value of the n-type MISFET hardly changes even if a TiN film is formed as the p-type gate electrode. Here, since the capacitance value is proportional to the thickness of the insulating film, it can be understood that the effective thickness of the gate insulating film does not change whether or not the TiN film is formed. Further, considering the results of FIG. 4 and FIG. 5 together, the leakage current increases when the TiN film is formed, not due to the effective change in the thickness of the gate insulating film, This is probably because the quality of the gate insulating film deteriorates due to the removal process.

そこで、本願発明者らは、ＥＯＴを大きく変化させることなく、且つ、ＴｉＮ膜の除去工程時にゲート絶縁膜を保護するために、高誘電率膜からなる保護膜をゲート絶縁膜上に設けることにした。以下、図６を用いて本実施形態の半導体装置に係る保護膜の効果を説明する。図６は、本発明の半導体装置に係るＥＯＴに対するリーク電流を示す図である。なお、図６に示す結果のうち、「ＴｉＮ成膜なし」及び「ＴｉＮ成膜あり」は、上述の図４及び図５と同じ条件で成膜した場合のｎ型ＭＩＳＦＥＴのリーク電流をそれぞれ測定した結果である。なお、「ＴｉＮ成膜なし」については、ＥＯＴの異なるサンプルを準備し、各サンプルにおいてリーク電流を測定した。また、「ＴｉＯ挿入」は、本実施形態の半導体装置の製造方法を用いて、ゲート絶縁膜上にＴｉＯ膜、ＴｉＮ膜を順次形成した後、ＴｉＮ膜のみを一旦洗浄により除去し、露出したＴｉＯ膜上にゲート電極材料としてポリシリコンを新たに成膜した場合のｎ型ＭＩＳＦＥＴのリーク電流を示している。さらに、「洗浄のみ」は、ゲート絶縁膜を洗浄した後、該ゲート絶縁膜上にポリシリコンを成膜した場合のｎ型ＭＩＳＦＥＴのリーク電流を示している。なお、洗浄方法は、「ＴｉＮ成膜あり」及び「ＴｉＯ挿入」の場合における、Ｔｉ膜を除去する際に用いる洗浄方法と同様にして、硫酸過水洗浄を用いた。 Accordingly, the inventors of the present application provide a protective film made of a high dielectric constant film on the gate insulating film in order to protect the gate insulating film during the TiN film removal process without greatly changing the EOT. did. Hereinafter, the effect of the protective film according to the semiconductor device of this embodiment will be described with reference to FIG. FIG. 6 is a diagram showing a leakage current with respect to EOT according to the semiconductor device of the present invention. Of the results shown in FIG. 6, “No TiN film formation” and “TiN film formation” measure the leakage current of the n-type MISFET when the film is formed under the same conditions as in FIG. 4 and FIG. It is the result. For “No TiN film formation”, samples with different EOTs were prepared, and the leakage current was measured for each sample. In addition, “TiO insertion” is performed by sequentially forming a TiO film and a TiN film on a gate insulating film by using the method of manufacturing a semiconductor device of the present embodiment, and then removing only the TiN film by cleaning and exposing the exposed TiO. The leakage current of an n-type MISFET when polysilicon is newly formed as a gate electrode material on the film is shown. Furthermore, “cleaning only” indicates the leakage current of the n-type MISFET when polysilicon is deposited on the gate insulating film after the gate insulating film is cleaned. As the cleaning method, sulfuric acid / hydrogen peroxide cleaning was used in the same manner as the cleaning method used when removing the Ti film in the case of “TiN film formation” and “TiO insertion”.

図６に示すように、ＴｉＯ膜を用いた場合のリーク電流値は、「ＴｉＮ成膜なし」の場合と同等の値となっている。このことから、ゲート絶縁膜とＴｉＮ膜との間にＴｉＯ膜を設けることで、ＴｉＮ膜の除去工程を経ても、ゲート絶縁膜の膜質の劣化が抑制されることがわかる。一方、「洗浄のみ」の場合、リーク電流値は比較的低い値を示しており、ゲート絶縁膜に対して洗浄処理のみを行っても、ゲート絶縁膜の劣化は起こりにくいことが確認できた。言い換えると、ＴｉＮ膜を成膜した後、部分的にＴｉＮ膜を除去することで、ゲート絶縁膜の劣化が生じると考えられる。そのため、本実施形態の半導体装置の製造方法に係る、ＴｉＯなどからなる保護膜６を用いることは、同一基板上に互いに異なる材料からなる各ゲート電極（第１の電極及び第２の電極）を作り分ける際に有用であると言える。 As shown in FIG. 6, the leakage current value in the case of using the TiO film is the same value as that in the case of “no TiN film formation”. From this, it can be seen that by providing a TiO film between the gate insulating film and the TiN film, deterioration of the film quality of the gate insulating film is suppressed even after the TiN film removal step. On the other hand, in the case of “cleaning only”, the leakage current value was relatively low, and it was confirmed that the gate insulating film was hardly deteriorated even when only the cleaning process was performed on the gate insulating film. In other words, it is considered that the gate insulating film is deteriorated by partially removing the TiN film after forming the TiN film. Therefore, using the protective film 6 made of TiO or the like according to the method for manufacturing a semiconductor device of the present embodiment allows each gate electrode (first electrode and second electrode) made of different materials on the same substrate. It can be said that it is useful when making them separately.

なお、本実施形態の半導体装置及びその製造方法では、第１の電極をｐ型ゲート電極、第２の電極をｎ型ゲート電極としたが、これに限定されるものではない。 In the semiconductor device and the manufacturing method thereof according to the present embodiment, the first electrode is a p-type gate electrode and the second electrode is an n-type gate electrode. However, the present invention is not limited to this.

（第２の実施形態）
以下、本発明の第２の実施形態の半導体装置及びその製造方法について図面を参照しながら説明する。本実施形態では、ＭＩＭ（Metal Insulation Metal）キャパシタを有するＤＲＡＭ（Dynamic Random Access Memory）を一例に挙げて説明する。ここで、近年の半導体装置の微細化に対応するために、キャパシタの容量絶縁膜として、ハフニウムオキサイド、ジルコニアオキサイドなどの高誘電率膜を用いる検討が行われている。この場合、高誘電率膜からなる容量絶縁膜の結晶化を抑制するために、電極材料としては従来のポリシリコンに代えて、例えば４００℃程度以下の低温で成膜が可能なＴｉＮ、ＴａＮなどの金属材料が用いられるようになった。以上のことより、本実施形態の半導体装置及びその製造方法では、高誘電率膜からなるキャパシタの容量絶縁膜と、金属からなる電極とを備えた半導体装置について説明する。図７は、本実施形態の半導体装置の構成を示す断面図である。 (Second Embodiment)
Hereinafter, a semiconductor device and a manufacturing method thereof according to a second embodiment of the present invention will be described with reference to the drawings. In this embodiment, a DRAM (Dynamic Random Access Memory) having a MIM (Metal Insulation Metal) capacitor will be described as an example. Here, in order to cope with the recent miniaturization of semiconductor devices, studies have been made to use a high dielectric constant film such as hafnium oxide or zirconia oxide as a capacitor insulating film of a capacitor. In this case, in order to suppress crystallization of the capacitive insulating film made of a high dielectric constant film, the electrode material is TiN, TaN, etc., which can be formed at a low temperature of about 400 ° C. or less, for example, instead of conventional polysilicon. Metal materials have been used. From the above, in the semiconductor device and the manufacturing method thereof according to the present embodiment, a semiconductor device including a capacitor insulating film made of a high dielectric constant film and an electrode made of metal will be described. FIG. 7 is a cross-sectional view showing the configuration of the semiconductor device of this embodiment.

図７に示すように、本実施形態の半導体装置は、半導体基板３１と、半導体基板３１内に形成された素子分離絶縁膜３２と、半導体基板３１上に形成されたＭＯＳトランジスタを備えている。ここで、ＭＯＳトランジスタは、半導体基板３１内であって、互いに隣接する素子分離絶縁膜３２の間の領域に形成された高濃度不純物拡散層３７及び低濃度不純物拡散層３５と、半導体基板３１上であって、平面的に見て互いに隣接する高濃度不純物拡散層３７の間に位置する領域上に形成されたゲート絶縁膜３３と、ゲート絶縁膜３３上に形成されたゲート電極３４と、ゲート電極３４及び高濃度不純物拡散層３７の表面に形成されたシリサイド層３８と、ゲート絶縁膜３３及びゲート電極３４の側面に形成されたサイドウォール３６とを有している。 As shown in FIG. 7, the semiconductor device of this embodiment includes a semiconductor substrate 31, an element isolation insulating film 32 formed in the semiconductor substrate 31, and a MOS transistor formed on the semiconductor substrate 31. Here, the MOS transistor includes a high-concentration impurity diffusion layer 37 and a low-concentration impurity diffusion layer 35 formed in a region between the element isolation insulating films 32 adjacent to each other in the semiconductor substrate 31, and the semiconductor substrate 31. A gate insulating film 33 formed on a region located between the high-concentration impurity diffusion layers 37 adjacent to each other in plan view, a gate electrode 34 formed on the gate insulating film 33, and a gate A silicide layer 38 formed on the surface of the electrode 34 and the high-concentration impurity diffusion layer 37 and a side wall 36 formed on the side surface of the gate insulating film 33 and the gate electrode 34 are provided.

さらに、本実施形態の半導体装置は、ＭＯＳトランジスタの上に形成された第１の層間絶縁膜５０と、第１の層間絶縁膜５０を貫通し、シリサイド層３８を介して高濃度不純物拡散層３７に接続される第１のコンタクトプラグ５１と、第１の層間絶縁膜５０及び第１のコンタクトプラグ５１の上に形成され、開口部を有する第２の層間絶縁膜５２と、該開口部に形成され、第１のコンタクトプラグ５１を介してＭＯＳトランジスタに接続されるＭＩＭキャパシタ４０とを備えている。ここで、ＭＩＭキャパシタ４０は、開口部の内面に形成され、窒化チタンなどからなる下部電極２４と、下部電極２４及び第２の層間絶縁膜５２の上に形成された容量絶縁膜２５と、容量絶縁膜２５上に形成され、酸化チタンなどからなる保護膜３０と、保護膜３０上に形成され、窒化チタンなどからなる上部電極２６とを有している。 Furthermore, the semiconductor device of this embodiment includes a first interlayer insulating film 50 formed on the MOS transistor, and the high-concentration impurity diffusion layer 37 through the first interlayer insulating film 50 and via the silicide layer 38. A first contact plug 51 connected to the first interlayer insulating film 50, a second interlayer insulating film 52 having an opening formed on the first interlayer insulating film 50 and the first contact plug 51, and formed in the opening And an MIM capacitor 40 connected to the MOS transistor via the first contact plug 51. Here, the MIM capacitor 40 is formed on the inner surface of the opening, and includes a lower electrode 24 made of titanium nitride or the like, a capacitive insulating film 25 formed on the lower electrode 24 and the second interlayer insulating film 52, and a capacitance. A protective film 30 formed on the insulating film 25 and made of titanium oxide or the like, and an upper electrode 26 formed on the protective film 30 and made of titanium nitride or the like.

また、本実施形態の半導体装置は、上部電極２６上に形成され、開口部を埋める第３の層間絶縁膜５７と、第３の層間絶縁膜５７、上部電極２６、保護膜３０、容量絶縁膜２５を貫通する第２のコンタクトプラグ５８と、第２のコンタクトプラグ５８及び第３の層間絶縁膜５７の上に形成された第４の層間絶縁膜５９と、第４の層間絶縁膜５９を貫通し、第２のコンタクトプラグ５８に接続される金属配線６０とを備えている。 In addition, the semiconductor device of the present embodiment is formed on the upper electrode 26, and a third interlayer insulating film 57 that fills the opening, the third interlayer insulating film 57, the upper electrode 26, the protective film 30, and the capacitive insulating film. 25, the second contact plug 58 penetrating through 25, the fourth interlayer insulating film 59 formed on the second contact plug 58 and the third interlayer insulating film 57, and the fourth interlayer insulating film 59. And a metal wiring 60 connected to the second contact plug 58.

続いて、本実施形態の半導体装置の製造方法について説明する。図８（ａ）〜（ｃ）及び図９（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法を示す断面図である。 Next, a method for manufacturing the semiconductor device of this embodiment will be described. FIGS. 8A to 8C and FIGS. 9A to 9C are cross-sectional views showing a method for manufacturing the semiconductor device of this embodiment.

まず、図８（ａ）に示すように、素子分離絶縁膜３２が形成された半導体基板３１を準備し、半導体基板３１上であって、素子分離絶縁膜２に取り囲まれた活性領域（図示せず）上にゲート絶縁膜３３及びゲート電極３４を順次形成する。その後、高濃度不純物拡散層３７、サイドウォール３６、及び低濃度不純物拡散層３５を順次形成する。次いで、高濃度不純物拡散層３７及びゲート電極３４の表面にシリサイド層３８を形成する。これにより、ＤＲＡＭのいわゆるメモリ選択型トランジスタとなるＭＯＳトランジスタ７０を作製することができる。なお、各工程の詳細な方法は、上述の第１の実施形態の半導体装置の製造方法と同様である。 First, as shown in FIG. 8A, a semiconductor substrate 31 on which an element isolation insulating film 32 is formed is prepared, and an active region (not shown) on the semiconductor substrate 31 and surrounded by the element isolation insulating film 2 is illustrated. 1) A gate insulating film 33 and a gate electrode 34 are sequentially formed thereon. Thereafter, a high concentration impurity diffusion layer 37, a sidewall 36, and a low concentration impurity diffusion layer 35 are sequentially formed. Next, a silicide layer 38 is formed on the surfaces of the high concentration impurity diffusion layer 37 and the gate electrode 34. Thereby, the MOS transistor 70 which becomes a so-called memory selection type transistor of DRAM can be manufactured. The detailed method of each step is the same as the method for manufacturing the semiconductor device of the first embodiment described above.

次に、図８（ｂ）に示すように、ＭＯＳトランジスタ７０の上にＣＶＤ法により第１の層間絶縁膜５０を形成する。なお、第１の層間絶縁膜５０の材料としては、４００℃以下で成膜可能な、例えば高密度プラズマを用いたシリコン酸化（ＳｉＯ_２）膜を用いることが望ましい。次に、フォトリソグラフィ法及びドライエッチング法により、第１の層間絶縁膜５０を貫通し、シリサイド層３８の上面に達するコンタクトホールを形成する。その後、コンタクトホールにＣＶＤ法及びＡＬＤ法により、バリアメタルと、金属膜からなる導電性部材とを埋め込むことで、第１のコンタクトプラグ５１を形成する。金属膜の材料としては、例えばタングステンを用いる。 Next, as shown in FIG. 8B, a first interlayer insulating film 50 is formed on the MOS transistor 70 by a CVD method. As a material of the first interlayer insulating film 50, it is desirable to use, for example, a silicon oxide (SiO ₂ ) film using high-density plasma that can be formed at 400 ° C. or lower. Next, a contact hole that penetrates the first interlayer insulating film 50 and reaches the upper surface of the silicide layer 38 is formed by photolithography and dry etching. Thereafter, the first contact plug 51 is formed by embedding a barrier metal and a conductive member made of a metal film in the contact hole by a CVD method and an ALD method. For example, tungsten is used as the material of the metal film.

続いて、図８（ｃ）に示すように、第１の層間絶縁膜５０の上に、ＣＶＤ法により第２の層間絶縁膜５２を形成する。ここで、第２の層間絶縁膜５２の材料としては、例えば低温で成膜が可能なＴＥＯＳ（テトラエチルオルソシリケート）膜を用いる。ＴＥＯＳ膜は、低温で成膜が可能な窒化膜を成長させた後、プラズマを用いて成膜させる。次いで、第２の層間絶縁膜５２に、第１のコンタクトプラグ５１及び第１の層間絶縁膜５０の一部を露出させる開口部６１を形成する。 Subsequently, as shown in FIG. 8C, a second interlayer insulating film 52 is formed on the first interlayer insulating film 50 by a CVD method. Here, as the material of the second interlayer insulating film 52, for example, a TEOS (tetraethylorthosilicate) film that can be formed at a low temperature is used. The TEOS film is formed using plasma after growing a nitride film that can be formed at a low temperature. Next, an opening 61 that exposes a part of the first contact plug 51 and the first interlayer insulating film 50 is formed in the second interlayer insulating film 52.

続いて、図９（ａ）に示すように、開口部６１の内面に例えば窒化チタンからなる下部電極２４を形成する。この時、ＴｉＣｌ_４とＮＨ_３を用いたＣＶＤ法、又は、ＴｉＣｌ_４ガスとＮＨ_３ガスを交互に供給し、原子層レベルで堆積させるＡＬＤ法を用いて行う。なお、下部電極２４の膜厚は、５ｎｍ以上２０ｎｍ以下であれば好ましい。 Subsequently, as shown in FIG. 9A, the lower electrode 24 made of, for example, titanium nitride is formed on the inner surface of the opening 61. At this time, a CVD method using TiCl ₄ and NH ₃ or an ALD method in which TiCl ₄ gas and NH ₃ gas are alternately supplied and deposited at an atomic layer level is used. The film thickness of the lower electrode 24 is preferably 5 nm or more and 20 nm or less.

次に、図９（ｂ）に示すように、下部電極２４及び第２の層間絶縁膜５２の上に、例えばＨｆＯ_２からなる容量絶縁膜２５を形成する。ここで、ＴＥＭＡＨ（Tetra Ethyl Methyl Amino Hafnium）などのＨｆを含有した有機金属原料を半導体基板に吸着させる工程（ＳＡ１）と、未吸着で残存する有機金属原料を排気する工程（ＳＡ２）と、半導体基板をオゾンに暴露することで、半導体基板に吸着した有機金属原料を酸化させる工程（ＳＡ３）と、オゾンを排気する工程（ＳＡ４）とを繰り返すことで、所望の膜厚を有するＨｆＯｘ膜を形成することができる。本実施形態の半導体装置の製造方法では、上記各工程を繰り返すことで、例えば４〜８ｎｍの膜厚を有するＨｆＯ_２が形成される。なお、容量絶縁膜２５の材料としては、ＨｆＯ_ｘ及びハフニウムオキシナイトライドが好適に用いられるが、これに限定されるものではなく、酸化ジルコニウム（ＺｒＯ_２）なども用いることができる。 Next, as shown in FIG. 9B, a capacitive insulating film 25 made of, for example, HfO ₂ is formed on the lower electrode 24 and the second interlayer insulating film 52. Here, a step (SA1) of adsorbing an organometallic raw material containing Hf, such as TEMAH (Tetra Ethyl Methyl Amino Hafnium), onto the semiconductor substrate, a step of exhausting the unadsorbed organometallic raw material (SA2), a semiconductor By exposing the substrate to ozone, the step of oxidizing the organometallic raw material adsorbed on the semiconductor substrate (SA3) and the step of exhausting ozone (SA4) are repeated to form an HfOx film having a desired film thickness. can do. In the method for manufacturing a semiconductor device of this embodiment, HfO ₂ having a film thickness of, for example, 4 to 8 nm is formed by repeating the above steps. As a material for the capacitive insulating film 25, HfO _x and hafnium oxynitride are preferably used, but the material is not limited thereto, and zirconium oxide (ZrO ₂ ) or the like can also be used.

次に、図９（ｂ）に示すように、容量絶縁膜２５上に酸化チタンなどからなる高誘電率膜の保護膜３０を形成する。形成方法は、上述の下部電極２４の形成方法と同様にして、ＴｉＣｌ_４とＮＨ_３を用いたＣＶＤ法、又は、ＴｉＣｌ_４ガスとＮＨ_３ガスを交互に供給し、原子層レベルで堆積させるＡＬＤ法を用いることができる。保護膜３０の膜厚としては、０．５ｎｍ以上２ｎｍ以下であることが望ましい。この場合、ＭＩＭキャパシタの容量絶縁膜２５のＥＯＴを大きく変化させることなく、保護膜として十分に機能することができる。なお、保護膜30の材料として、酸化チタン（ε＞５０）を用いれば、誘電率が十分に大きいため好ましいが、これに限定されるものではない。また、保護膜３０の膜厚としては、０．５ｎｍ以上２．０ｎｍ以下であれば好ましい。この場合、ＥＯＴを増膜させることなく、保護膜３０の効果を得ることができる。 Next, as shown in FIG. 9B, a protective film 30 of a high dielectric constant film made of titanium oxide or the like is formed on the capacitor insulating film 25. The formation method is the same as the formation method of the lower electrode 24 described above. ALD using TiCl ₄ and NH ₃ , or ALD in which TiCl ₄ gas and NH ₃ gas are alternately supplied and deposited at the atomic layer level. Can be used. The thickness of the protective film 30 is desirably 0.5 nm or more and 2 nm or less. In this case, it can sufficiently function as a protective film without greatly changing the EOT of the capacitor insulating film 25 of the MIM capacitor. It is preferable to use titanium oxide (ε> 50) as the material of the protective film 30 because the dielectric constant is sufficiently large, but the present invention is not limited to this. The thickness of the protective film 30 is preferably 0.5 nm or more and 2.0 nm or less. In this case, the effect of the protective film 30 can be obtained without increasing the EOT film.

続いて、例えばＣＶＤ法又はＡＬＤ法を用いて、保護膜３０上に窒化チタンなどからなる上部電極２６を形成する。これにより、下部電極２４、容量絶縁膜２５、保護膜３０、上部電極２６を有する本実施形態の半導体装置に係るＭＩＭキャパシタを形成することができる。ここで、上部電極２６の形成工程は、ＨｆＯｘなどからなる非晶質な容量絶縁膜２５の膜質が劣化するのを抑制するため、４００℃以下の低温で行うことが望ましい。従って、ＴｉＮからなる上部電極２６は、ＣＶＤ法又はＡＬＤ法により成膜する。なお、上部電極２６の膜厚は、５ｎｍ以上５０ｎｍ以下であることが好ましく、保護膜３０上に被覆性良く形成するために、さらには、後の工程で形成される第２のコンタクトプラグとの接触抵抗を下げるために、２０ｎｍ以上５０ｎｍ以下であればより好ましい。また、上部電極２６は、上述のＣＶＤ法又はＡＬＤ法により成膜した膜の上に、スパッタ法を用いてＴｉＮ膜をさらに形成することで、ＴｉＮの積層膜から構成されていてもよい。この場合、上部電極２６の抵抗率を低減させることができるとともに、スパッタ法により開口部６１を埋め込んで上部電極２６を形成することができ、上部電極２６の段差を低減させることができる。 Subsequently, the upper electrode 26 made of titanium nitride or the like is formed on the protective film 30 by using, for example, a CVD method or an ALD method. Thereby, the MIM capacitor according to the semiconductor device of the present embodiment having the lower electrode 24, the capacitor insulating film 25, the protective film 30, and the upper electrode 26 can be formed. Here, the formation process of the upper electrode 26 is desirably performed at a low temperature of 400 ° C. or lower in order to suppress deterioration of the film quality of the amorphous capacitive insulating film 25 made of HfOx or the like. Therefore, the upper electrode 26 made of TiN is formed by a CVD method or an ALD method. The film thickness of the upper electrode 26 is preferably 5 nm or more and 50 nm or less. In order to form the upper electrode 26 on the protective film 30 with good coverage, the upper electrode 26 is further formed with a second contact plug formed in a later step. In order to reduce the contact resistance, it is more preferably 20 nm or more and 50 nm or less. Further, the upper electrode 26 may be formed of a TiN laminated film by further forming a TiN film on the film formed by the above-described CVD method or ALD method using a sputtering method. In this case, the resistivity of the upper electrode 26 can be reduced, and the upper electrode 26 can be formed by embedding the opening 61 by a sputtering method, so that the level difference of the upper electrode 26 can be reduced.

次に、上部電極２６上に例えば低温で成膜が可能なプラズマＴＥＯＳ膜などからなる第３の層間絶縁膜５７を形成する。その後、第３の層間絶縁膜５７、上部電極２６、保護膜３０、容量絶縁膜２５を貫通するコンタクトホールをドライエッチングにより形成する。次に、コンタクトホールに、タングステンなどからなる導電性の金属膜を埋め込むことで、第２のコンタクトプラグ５８を形成する。次いで、第２のコンタクトプラグ５８及び第３の層間絶縁膜５７の上に第４の層間絶縁膜５９を形成した後、第４の層間絶縁膜５９を貫通し、第２のコンタクトプラグ５８に接続される金属配線６０を形成する。以降、所定の工程を経て、本実施形態の半導体装置（ＤＲＡＭ）を製造することができる。 Next, a third interlayer insulating film 57 made of, for example, a plasma TEOS film that can be formed at a low temperature is formed on the upper electrode 26. Thereafter, a contact hole penetrating the third interlayer insulating film 57, the upper electrode 26, the protective film 30, and the capacitor insulating film 25 is formed by dry etching. Next, a second contact plug 58 is formed by embedding a conductive metal film made of tungsten or the like in the contact hole. Next, after a fourth interlayer insulating film 59 is formed on the second contact plug 58 and the third interlayer insulating film 57, the fourth interlayer insulating film 59 is penetrated and connected to the second contact plug 58. The metal wiring 60 to be formed is formed. Thereafter, the semiconductor device (DRAM) of this embodiment can be manufactured through a predetermined process.

図１０は、本実施形態の半導体装置およびその製造方法に係るＭＩＭキャパシタを示す断面図である。図１０に示すように、本実施形態の半導体装置及びその製造方法の特徴は、キャパシタの容量絶縁膜２５と上部電極２６との間に、高誘電率膜からなる保護膜３０を設けたことにある。ここで、容量絶縁膜２５上にＴｉＮからなる上部電極２６を形成する工程は、還元雰囲気下で行われるため、高誘電率膜からなる容量絶縁膜２５の膜質が劣化する恐れがある。しかし、本発明の半導体装置及びその製造方法では、容量絶縁膜２５と上部電極２６との間に保護膜３０を備えていることで、容量絶縁膜２５が上部電極２６の形成時にダメージを受けるのを抑制することができる。また、保護膜３０は高誘電率膜から構成されているため、ＥＯＴを大きく上昇させることなく、容量絶縁膜２５を保護することができる。従って、本実施形態の半導体装置及びその製造方法によれば、良好な品質を有する容量絶縁膜を備え、高容量化され、高い信頼性を有するＤＲＡＭを実現することができる。 FIG. 10 is a cross-sectional view showing the MIM capacitor according to the semiconductor device and the manufacturing method thereof of the present embodiment. As shown in FIG. 10, the semiconductor device and the manufacturing method thereof according to the present embodiment is characterized in that a protective film 30 made of a high dielectric constant film is provided between the capacitor insulating film 25 and the upper electrode 26 of the capacitor. is there. Here, since the step of forming the upper electrode 26 made of TiN on the capacitive insulating film 25 is performed in a reducing atmosphere, the film quality of the capacitive insulating film 25 made of a high dielectric constant film may be deteriorated. However, in the semiconductor device and the manufacturing method thereof according to the present invention, since the protective film 30 is provided between the capacitive insulating film 25 and the upper electrode 26, the capacitive insulating film 25 is damaged when the upper electrode 26 is formed. Can be suppressed. Further, since the protective film 30 is composed of a high dielectric constant film, the capacitive insulating film 25 can be protected without significantly increasing EOT. Therefore, according to the semiconductor device and the manufacturing method thereof of the present embodiment, it is possible to realize a DRAM having a high capacity and high reliability, including a capacitive insulating film having good quality.

本発明の半導体装置及びその製造方法は、半導体装置の高駆動化に有用である。 The semiconductor device and the manufacturing method thereof of the present invention are useful for increasing the drive of the semiconductor device.

（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。(A)-(d) is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention. （ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。(A)-(d) is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on 1st Embodiment. は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。These are sectional views showing a method for manufacturing a semiconductor device according to the first embodiment. は、第１の実施形態の半導体装置の製造方法に係るｎ型ＭＩＳＦＥＴのゲート電圧とリーク電流の関係をそれぞれ示す図であるFIG. 3 is a diagram showing a relationship between a gate voltage and a leakage current of the n-type MISFET according to the method for manufacturing the semiconductor device of the first embodiment. は、第１の実施形態の半導体装置の製造方法に係るｎ型ＭＩＳＦＥＴのゲート電圧と容量値を示す図である。These are figures which show the gate voltage and capacitance value of n-type MISFET which concern on the manufacturing method of the semiconductor device of 1st Embodiment. は、第１の実施形態の半導体装置に係るＥＯＴに対するリーク電流を示す図である。These are figures which show the leakage current with respect to EOT which concerns on the semiconductor device of 1st Embodiment. は、本発明の第２の実施形態の半導体装置の構成を示す断面図である。These are sectional drawings which show the structure of the semiconductor device of the 2nd Embodiment of this invention. （ａ）〜（ｃ）は、第２の実施形態の半導体装置の製造方法を示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing method of the semiconductor device of 2nd Embodiment. （ａ）〜（ｃ）は、第２の実施形態の半導体装置の製造方法を示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing method of the semiconductor device of 2nd Embodiment. は、第２の実施形態の半導体装置の構成を示す断面図である。These are sectional drawings which show the structure of the semiconductor device of 2nd Embodiment. は、金属の仕事関数を示す図である。These are figures which show the work function of a metal. は、従来の半導体装置の製造方法を示すフローチャートである。These are the flowcharts which show the manufacturing method of the conventional semiconductor device. （ａ）〜（ｄ）は、従来の半導体装置の製造方法を示す断面図である。(A)-(d) is sectional drawing which shows the manufacturing method of the conventional semiconductor device.

Explanation of symbols

１半導体基板
２素子分離絶縁膜
３ｎ型ウェル領域
４ｐ型ウェル領域
５ゲート絶縁膜
６保護膜
７ａ第１のゲート電極形成膜
８ａ第２のゲート電極形成膜
９ｐ型ゲート電極
１０低濃度不純物拡散層
１１高濃度不純物拡散層
１２ｎ型ゲート電極
１３界面層
１４サイドウォール
１５シリサイド層
１６層間絶縁膜
１７コンタクトプラグ
２４下部電極
２５容量絶縁膜
２６上部電極
３０保護膜
３１半導体基板
３２素子分離絶縁膜
３３ゲート絶縁膜
３４ゲート電極
３５低濃度不純物拡散層
３６サイドウォール
３７高濃度不純物拡散層
３８シリサイド層
４０ＭＩＭキャパシタ
５０第１の層間絶縁膜
５１第１のコンタクトプラグ
５２第２の層間絶縁膜
５７第３の層間絶縁膜
５８第２のコンタクトプラグ
５９第４の層間絶縁膜
６０金属配線
６１開口部
７０ＭＯＳトランジスタ 1 Semiconductor substrate
2 Element isolation insulating film
3 n-type well region
4 p-type well region
5 Gate insulation film
6 Protective film
7a First gate electrode formation film
8a Second gate electrode formation film
9 p-type gate electrode
10 Low-concentration impurity diffusion layer
11 High concentration impurity diffusion layer
12 n-type gate electrode
13 Interface layer
14 Sidewall
15 Silicide layer
16 Interlayer insulation film
17 Contact plug
24 Lower electrode
25 Capacitive insulation film
26 Upper electrode
30 Protective film
31 Semiconductor substrate
32 element isolation insulating film
33 Gate insulation film
34 Gate electrode
35 Low-concentration impurity diffusion layer
36 sidewall
37 High concentration impurity diffusion layer
38 Silicide layer
40 MIM capacitor
50 First interlayer insulating film
51 First contact plug
52 Second interlayer insulating film
57 Third interlayer insulating film
58 Second contact plug
59 Fourth interlayer insulating film
60 metal wiring
61 opening
70 MOS transistor

Claims

A semiconductor substrate;
A first conductivity type first region and a second conductivity type second region formed in the semiconductor substrate;
A gate insulating film formed on the semiconductor substrate over the first region and the second region and made of a high dielectric constant film;
A protective film formed on the gate insulating film and made of a high dielectric constant film;
A first gate electrode formed on a portion of the protective film provided on the first region and made of metal;
A semiconductor device comprising: a second gate electrode formed on a portion of the protective film provided on the second region.

The semiconductor device according to claim 1, wherein the protective film is made of a titanium oxide film.

The semiconductor device according to claim 1, wherein the protective film has a thickness of 0.5 nm to 2 nm.

The semiconductor device according to claim 1, wherein the first gate electrode is made of titanium nitride having a thickness of 5 nm to 20 nm.

The semiconductor device according to claim 4, wherein the second gate electrode is made of polysilicon into which phosphorus is introduced, carbide containing tantalum, tantalum oxynitride, or molybdenum aluminum nitride.

The semiconductor device according to claim 1, wherein the gate insulating film is made of hafnium oxide or hafnium oxynitride.

A semiconductor substrate;
A lower electrode formed above the semiconductor substrate; a capacitive insulating film formed on the lower electrode and made of a high dielectric constant film; and a protective film made of the high dielectric constant film and formed on the capacitive insulating film; A semiconductor device comprising: an MIM capacitor formed on the protective film and having an upper electrode made of metal and electrically connected to the semiconductor substrate.

The semiconductor device according to claim 7, wherein the protective film is made of titanium oxide.

The semiconductor device according to claim 7 or 8, wherein the protective film has a thickness of 0.5 nm or more and 2 nm or less.

The semiconductor device according to claim 7, wherein the upper electrode is made of titanium nitride having a thickness of 5 nm to 50 nm.

The semiconductor device according to claim 7, wherein the capacitive insulating film is made of hafnium oxide or hafnium oxynitride.

An interlayer insulating film formed on the semiconductor substrate and having an opening;
The semiconductor device according to claim 7, wherein the MIM capacitor is formed along an inner surface of the opening.

Forming a first conductivity type first region and a second conductivity type second region in a semiconductor substrate;
(B) forming a protective film made of a high dielectric constant film on the gate insulating film after forming a gate dielectric film made of a high dielectric constant film on the semiconductor substrate;
After depositing a first gate electrode forming film made of metal on the protective film, a portion of the first gate electrode forming film formed above the second region is selectively removed. Exposing the protective film formed above the second region (c);
A step (d) of forming a second gate electrode formation film on the metal film and the exposed protective film;
By patterning the first gate electrode formation film, the second gate electrode formation film, the protective film, and the gate insulating film, respectively, above the first region and above the second region. A method for manufacturing a semiconductor device, comprising: a step (e) of forming a first gate electrode and a second gate electrode.

The method of manufacturing a semiconductor device according to claim 13, wherein the first gate electrode is a p-type gate electrode, and the second electrode is an n-type gate electrode.

15. The method of manufacturing a semiconductor device according to claim 13, wherein in the step (b), the protective film made of titanium oxide is formed with a film thickness of 0.5 nm to 2 nm.

The method for manufacturing a semiconductor device according to claim 13, wherein in the step (c), the first gate electrode formation film made of titanium nitride is deposited with a thickness of 5 nm to 20 nm.

After the step (c) and before the step (d), the method further includes a step (f) of supplying oxygen to the protective film and the gate insulating film by oxidizing the semiconductor substrate. The method for manufacturing a semiconductor device according to claim 13.

18. The method of manufacturing a semiconductor device according to claim 17, wherein in the step (f), the semiconductor substrate is oxidized using any one method of water vapor oxidation, radical oxidation, plasma oxidation, ozone oxidation, or ultraviolet oxidation. .

19. The method of manufacturing a semiconductor device according to claim 17, wherein in the step (f), the semiconductor substrate is oxidized at a temperature of 600 [deg.] C. or less.

20. In the step (c), the first gate electrode formation film is selectively removed by wet etching using hydrochloric acid or an aqueous solution containing sulfuric acid and hydrogen peroxide. A manufacturing method of a semiconductor device given in one.