JP2009094158A

JP2009094158A - Semiconductor apparatus

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Publication number: JP2009094158A
Application number: JP2007261131A
Authority: JP
Inventors: Hiroki Sone; 曽根　　弘樹; Shinji Amano; 伸治天野; Hisato Kato; 久登加藤; Norihito Tokura; 規仁戸倉
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2007-10-04
Filing date: 2007-10-04
Publication date: 2009-04-30
Anticipated expiration: 2027-10-04
Also published as: JP5186869B2

Abstract

<P>PROBLEM TO BE SOLVED: To prevent a semiconductor apparatus having an FWD built-in type IGBT from being broken owing to a recovery current concentrating on nearby a triplet point where an IGBT, an FWD, and a gate runner region cross one another. <P>SOLUTION: In the IGBT region 1, provided are a plurality of trenches 7 which respectively enclose a P-type well 5 in a square shape and penetrate the P-type well 5 to reach an N-type drift layer 4, and have at least one side 7a among the respective sides aligned on a straight line extending in a direction where IGBT regions 1 and FWD regions 2 are repeated, and are arranged in the direction of the IGBT regions 1 and FWD regions 2 are repeated, and a partition trench 13 which partitions off a gap between two trenches 7 on the side of the FWD region 2 among the plurality of trenches 7 and a gate runner region 3. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、電流還流用のダイオード（以下、ＦＷＤという）を内蔵した絶縁ゲート型トランジスタ（以下、ＩＧＢＴという）を備えた半導体装置に関する。 The present invention relates to a semiconductor device including an insulated gate transistor (hereinafter referred to as IGBT) incorporating a diode for current return (hereinafter referred to as FWD).

従来より、ＦＷＤ内蔵型ＩＧＢＴが、例えば特許文献１で提案されている。具体的に、特許文献１では、ＩＢＧＴユニット毎にＰベース層に第１サイド拡散領域を設けることで、当該ユニット内に形成されたダイオード部におけるダイオード動作の際に、Ｐベース層より注入されるキャリアの量を比較的少なくし、ＦＷＤとして機能する被内蔵ダイオードのリカバリ特性を向上させる構造が提案されている。
特開２００５−１０１５１４号公報 Conventionally, an FWD built-in IGBT has been proposed in Patent Document 1, for example. Specifically, in Patent Document 1, by providing a first side diffusion region in the P base layer for each IBGT unit, the diode is formed from the P base layer during diode operation in the diode portion formed in the unit. A structure has been proposed in which the amount of carriers is relatively small and the recovery characteristics of a built-in diode functioning as an FWD are improved.
JP 2005-101514 A

しかしながら、上記従来の技術では、リカバリ動作前にＩＧＢＴとＦＷＤの外周領域にホールが蓄積しやすく、この蓄積ホールに起因した電流がリカバリ時に特定の箇所に集中して破壊を引き起こすという問題がある。 However, the conventional technique has a problem that holes are likely to be accumulated in the outer peripheral region of the IGBT and FWD before the recovery operation, and current caused by the accumulated holes is concentrated at a specific location during recovery and causes destruction.

具体的には、ＦＷＤ内蔵ＩＧＢＴは、ＩＧＢＴとＦＷＤとがそれぞれ専用領域を持って隣接して配置されている。ＩＧＢＴ領域およびＦＷＤ領域の外周はトレンチゲートの配線を引き回すためのゲートランナ領域となっている。リカバリ電流は、ＦＷＤがオンしているときに素子内部に蓄積されていたホールに起因するものであり、蓄積ホールが多いほどリカバリ電流も大きくなる。この蓄積ホールは、発明者らのシミュレーション結果によると、ゲートランナ領域に多く蓄積されており、この蓄積ホールがリカバリ時にＩＧＢＴ領域とＦＷＤ領域とゲートランナ領域とが交差する３重点付近に集中する。このため、３重点に近いＩＧＢＴセルに電流が集中し、リカバリ破壊に至るという問題がある。 Specifically, in the IGBT with built-in FWD, the IGBT and the FWD are arranged adjacent to each other with a dedicated area. The outer periphery of the IGBT region and the FWD region is a gate runner region for routing the wiring of the trench gate. The recovery current is caused by holes accumulated in the element when the FWD is on, and the recovery current increases as the number of accumulated holes increases. According to the simulation results of the inventors, many accumulation holes are accumulated in the gate runner region, and the accumulation holes are concentrated in the vicinity of the triple point where the IGBT region, the FWD region, and the gate runner region intersect at the time of recovery. For this reason, there is a problem that current concentrates on the IGBT cell close to the triple point and leads to recovery destruction.

なお、ＩＧＢＴがトレンチに挟まれた構造の場合、ゲートランナ部に蓄積したホールがゲートトレンチ端部の狭間からＩＧＢＴセルに侵入する。このゲートトレンチ端部の狭間の幅は狭く、その外周部と比較して電流密度がより高くなる。したがって、電流集中による破壊が起きる。 In the case where the IGBT is sandwiched between the trenches, the holes accumulated in the gate runner portion enter the IGBT cell from the gap between the gate trench end portions. The width between the ends of the gate trench is narrow, and the current density is higher than that of the outer periphery. Therefore, destruction due to current concentration occurs.

他方、外周領域にホール抜き取り用コンタクトがある構造においては、蓄積ホールがＦＷＤに近いホール抜き取りコンタクトに集中してリカバリ破壊するという問題もある。 On the other hand, in the structure having the hole extraction contact in the outer peripheral region, there is also a problem that the accumulation hole concentrates on the hole extraction contact close to the FWD and is recovered and destroyed.

本発明は、上記点に鑑み、ＦＷＤ内蔵型ＩＧＢＴを備えた半導体装置において、ＩＧＢＴとＦＷＤとゲートランナ領域とが交差する３重点付近に集中するリカバリ電流による破壊を防止することを第１の目的とし、外周領域に設けられたホール抜き取り用コンタクトに集中するリカバリ電流による破壊を防止することを第２の目的とする。 SUMMARY OF THE INVENTION In view of the above points, the present invention provides a semiconductor device including an FWD built-in IGBT, which has a first object of preventing destruction due to a recovery current concentrated in the vicinity of a triple point where the IGBT, FWD, and gate runner region intersect. The second object is to prevent the breakdown due to the recovery current concentrated on the hole extraction contact provided in the outer peripheral region.

上記目的を達成するため、本発明の第１の特徴では、第１導電型の層（４）を含む半導体基板の表層部に第２導電型ウェル（５）が形成され、当該第２導電型ウェル（５）にＩＧＢＴ領域（１）とＦＷＤ領域（２）とが交互に繰り返しレイアウトされており、ＩＧＢＴ領域（１）およびＦＷＤ領域（２）の外周に外周領域（３）が配置されてなる半導体装置であって、ＩＧＢＴ領域（１）は、第２導電型ウェル（５）を四角形状に囲うと共に、第２導電型ウェル（５）を貫通して第１導電型の層（４）に達するものであり、各辺のうち少なくとも一辺（７ａ）がＩＧＢＴ領域（１）とＦＷＤ領域（２）とが繰り返される方向に延びる直線上に揃えられてＩＧＢＴ領域（１）とＦＷＤ領域（２）とが繰り返される方向に並べられた複数のトレンチ（７）と、各トレンチ（７）の間に設けられた素子領域（５〜１０）と、複数のトレンチ（７）のうちもっともＦＷＤ領域（２）側の２つのトレンチ（７）の隙間と外周領域（３）とを仕切る仕切りトレンチ（１３）とを備えていることを特徴とする。 In order to achieve the above object, according to a first feature of the present invention, a second conductivity type well (5) is formed in a surface layer portion of a semiconductor substrate including a first conductivity type layer (4), and the second conductivity type. The IGBT region (1) and the FWD region (2) are alternately and repeatedly laid out in the well (5), and the outer peripheral region (3) is arranged on the outer periphery of the IGBT region (1) and the FWD region (2). In the semiconductor device, the IGBT region (1) surrounds the second conductivity type well (5) in a square shape and penetrates the second conductivity type well (5) to form the first conductivity type layer (4). At least one side (7a) of each side is aligned on a straight line extending in a direction in which the IGBT region (1) and the FWD region (2) are repeated, and the IGBT region (1) and the FWD region (2) Multiple trains arranged in the direction in which and are repeated (7), the element region (5 to 10) provided between each trench (7), and the gap between two trenches (7) closest to the FWD region (2) among the plurality of trenches (7) A partition trench (13) for partitioning the outer peripheral region (3) is provided.

これによると、ホールの侵入口となっている各トレンチ（７）の間の隙間、すなわち素子領域（５〜１０）が配置された領域と外周領域（３）とを仕切りトレンチ（１３）によって分離することができる。これにより、外周領域（３）に蓄積したホールがＩＧＢＴ領域（１）に侵入することを防止することができる。したがって、ＩＧＢＴ領域（１）のうちもっともＦＷＤ領域（２）側への電流集中を抑制することができ、ひいては半導体装置の破壊を防止することができる。 According to this, a gap between each trench (7) serving as a hole entrance, that is, a region where the element region (5 to 10) is arranged and an outer peripheral region (3) are separated by a partition trench (13). can do. Thereby, it is possible to prevent the holes accumulated in the outer peripheral region (3) from entering the IGBT region (1). Therefore, current concentration on the FWD region (2) side of the IGBT region (1) can be suppressed, so that the semiconductor device can be prevented from being broken.

この場合、仕切りトレンチ（１３）が、２つのトレンチ（７）の間であって、２つのトレンチ（７）の各一辺（７ａ）が延びる直線上に配置されていると共に、各一辺（７ａ）に接続されるようにすることができる。 In this case, the partition trench (13) is disposed between the two trenches (7) and is arranged on a straight line extending from each side (7a) of the two trenches (7), and each side (7a). Can be connected to.

他方、仕切りトレンチ（１３）が、外周領域（３）に弧の字型にレイアウトされていると共に、２つのトレンチ（７）の各一辺（７ａ）に接続されるようにすることもできる。 On the other hand, the partition trench (13) may be laid out in an arc shape in the outer peripheral region (3) and connected to each side (7a) of the two trenches (7).

本発明の第２の特徴では、複数のトレンチ（７）のうちもっともＦＷＤ領域（２）側のトレンチ（７）の一辺（７ａ）に接続されると共に、外周領域（３）内に引き伸ばされ、外周領域（３）をＩＧＢＴ領域（１）側とＦＷＤ領域（２）側とに仕切る仕切りトレンチ（１７）とを備えていることを特徴とする。 In the second feature of the present invention, it is connected to one side (7a) of the trench (7) closest to the FWD region (2) among the plurality of trenches (7), and is extended into the outer peripheral region (3). A partition trench (17) for partitioning the outer peripheral region (3) into the IGBT region (1) side and the FWD region (2) side is provided.

このような仕切りトレンチ（１７）により、リカバリ時に外周領域（３）に蓄積したホールが外周領域（３）のうちＦＷＤ領域（２）側からＩＧＢＴ領域（１）側に流れにくくすることができ、ＩＧＢＴ領域（１）とＦＷＤ領域（２）と外周領域（３）とが交差する３重点付近にリカバリ電流が集中しにくくすることができる。 With such a partition trench (17), holes accumulated in the outer peripheral region (3) during recovery can be made difficult to flow from the FWD region (2) side to the IGBT region (1) side in the outer peripheral region (3). It is possible to make it difficult for the recovery current to concentrate near the triple point where the IGBT region (1), the FWD region (2), and the outer peripheral region (3) intersect.

本発明の第３の特徴では、外周領域（３）は、第２導電型ウェル（５）の表層部であって、ＩＧＢＴ領域（１）とＦＷＤ領域（２）とが繰り返される方向に複数の第２導電型のコンタクト領域（１８）を有しており、複数のコンタクト領域（１８）は、少なくとも複数のトレンチ（７）のうちもっともＦＷＤ領域（２）側のトレンチ（７）の一辺（７ａ）に垂直な方向に位置する領域を除いた領域に配置されていることを特徴とする。 In the third feature of the present invention, the outer peripheral region (3) is a surface layer portion of the second conductivity type well (5), and has a plurality of directions in the direction in which the IGBT region (1) and the FWD region (2) are repeated. A contact region (18) of the second conductivity type is provided, and the plurality of contact regions (18) are at least one side (7a) of the trench (7) closest to the FWD region (2) among the plurality of trenches (7). It is arranged in a region excluding a region located in a direction perpendicular to ().

これによると、コンタクト領域（１８）がＦＷＤ領域（２）から遠ざけられている。これにより、ＩＧＢＴ領域（１）とＦＷＤ領域（２）と外周領域（３）とが交差する３重点付近の外周領域（３）にホールが蓄積しにくくすることができ、蓄積ホールがコンタクト領域（１８）に集中してリカバリ破壊することを防止することができる。 According to this, the contact region (18) is kept away from the FWD region (2). This makes it difficult for holes to accumulate in the outer peripheral region (3) near the triple point where the IGBT region (1), the FWD region (2), and the outer peripheral region (3) intersect with each other. It is possible to prevent recovery destruction by concentrating on 18).

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。 In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。また、以下の各実施形態で示されるＮ型、Ｎ−型、Ｎ＋型は本発明の第１導電型に対応し、Ｐ型、Ｐ−型、Ｐ＋型は本発明の第２導電型に対応している。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings. The N type, N− type, and N + type shown in the following embodiments correspond to the first conductivity type of the present invention, and the P type, P− type, and P + type correspond to the second conductivity type of the present invention. is doing.

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本発明の半導体装置は、モータ等の機器を駆動させるためのインバータ用のパワーデバイスとして用いられるＦＷＤ内蔵型ＩＧＢＴ素子を備えたものである。 (First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. The semiconductor device of the present invention includes an FWD built-in IGBT element used as a power device for an inverter for driving a device such as a motor.

図１は、本発明の第１実施形態に係る半導体装置を説明するための図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図である。図２は、図１のＢ部拡大図である。以下、図１および図２を参照して説明する。 1A and 1B are diagrams for explaining a semiconductor device according to a first embodiment of the present invention, in which FIG. 1A is a plan view and FIG. 1B is a cross-sectional view taken along line AA in FIG. FIG. 2 is an enlarged view of a portion B in FIG. Hereinafter, a description will be given with reference to FIGS. 1 and 2.

図１に示されるように、半導体装置はＩＧＢＴ素子として動作するＩＧＢＴ領域１とダイオード素子として動作するＦＷＤ領域２と、ＩＧＢＴ領域１およびＦＷＤ領域２の外周に設けられたゲートランナ領域３とを備えている。これらＩＧＢＴ領域１およびＦＷＤ領域２は、交互に繰り返しレイアウトされている。 As shown in FIG. 1, the semiconductor device includes an IGBT region 1 that operates as an IGBT element, an FWD region 2 that operates as a diode element, and a gate runner region 3 provided on the outer periphery of the IGBT region 1 and the FWD region 2. ing. These IGBT regions 1 and FWD regions 2 are alternately and repeatedly laid out.

これらＩＧＢＴ領域１およびＦＷＤ領域２は、例えばＮ型シリコン基板上に形成されたＮ−型ドリフト層４の表層部にそれぞれ設けられている。Ｎ型シリコン基板の裏面にはＩＧＢＴ領域１に対応する領域に図示しないＰ＋型領域が形成され、ＦＷＤ領域２に対応する領域に図示しないＮ＋型領域が形成されている。 The IGBT region 1 and the FWD region 2 are provided in the surface layer portion of an N − type drift layer 4 formed on, for example, an N type silicon substrate. On the back surface of the N-type silicon substrate, a P + type region (not shown) is formed in a region corresponding to the IGBT region 1, and an N + type region (not shown) is formed in a region corresponding to the FWD region 2.

このうち、ＩＧＢＴ領域１においては、Ｎ−型ドリフト層４の表層部にチャネル領域を設定するＰ型ウェル５が形成されている。このＰ型ウェル５の表層部にＮ＋型ソース領域６が形成されている。 Among these, in the IGBT region 1, a P-type well 5 for setting a channel region is formed in the surface layer portion of the N − -type drift layer 4. An N + type source region 6 is formed in the surface layer portion of the P type well 5.

以下では、Ｎ型シリコン基板、Ｎ−型ドリフト層４によって構成される基板を半導体基板と定義する。 Hereinafter, a substrate constituted by the N-type silicon substrate and the N-type drift layer 4 is defined as a semiconductor substrate.

また、図１（ｂ）に示されるように、半導体基板には、Ｎ＋型ソース領域６およびＰ型ウェル５を貫通してＮ−型ドリフト層４に達するようにトレンチ７が形成されている。そして、このトレンチ７の内壁にＳｉＯ_２で構成されたゲート絶縁膜８とＰｏｌｙＳｉで構成されたゲート電極９とが順に形成され、これらトレンチ７、ゲート絶縁膜８、ゲート電極９からなるトレンチゲート構造７〜９が構成されている。 Further, as shown in FIG. 1B, a trench 7 is formed in the semiconductor substrate so as to penetrate the N + type source region 6 and the P type well 5 and reach the N− type drift layer 4. A gate insulating film 8 made of SiO ₂ and a gate electrode 9 made of PolySi are sequentially formed on the inner wall of the trench 7, and a trench gate structure comprising the trench 7, the gate insulating film 8, and the gate electrode 9 is formed. 7 to 9 are configured.

さらに、各トレンチ７の間にＮ＋型ソース領域６を貫通してＰ型ウェル５に達するトレンチ７よりも浅い溝部１０が設けられている。この溝部１０は、チャネル領域からエミッタコンタクトまでの距離を小さくして、トレンチ７から溝部１０までの抵抗を小さくする役割を果たすものである。また、ＰＮ接合のホールの注入を抑え、リカバリ耐量を向上させる役割も果たす。 Further, a trench 10 that is shallower than the trench 7 that penetrates the N + type source region 6 and reaches the P type well 5 is provided between the trenches 7. The groove portion 10 serves to reduce the resistance from the trench 7 to the groove portion 10 by reducing the distance from the channel region to the emitter contact. It also serves to suppress the injection of holes in the PN junction and improve the recovery tolerance.

以下では、Ｐ型ウェル５、Ｎ＋型ソース領域６、トレンチゲート構造７〜９、溝部１０を素子領域と定義する。 Hereinafter, the P-type well 5, the N + type source region 6, the trench gate structures 7 to 9, and the trench 10 are defined as element regions.

図１（ａ）に示されるように、上記トレンチ７は四角形状に形成され、Ｐ型ウェル５を囲むと共に、ＩＧＢＴ領域１とＦＷＤ領域２とが交互に繰り返し配置される方向と同じ方向に複数並べられている。各トレンチ７は、各トレンチ７の各辺のうち少なくとも一辺７ａがＩＧＢＴ領域１とＦＷＤ領域２とが繰り返される方向に延びる直線上に揃えられてＩＧＢＴ領域１とＦＷＤ領域２とが繰り返される方向に並べられている。 As shown in FIG. 1A, the trench 7 is formed in a quadrangular shape, surrounds the P-type well 5, and has a plurality of the same in the direction in which the IGBT regions 1 and the FWD regions 2 are alternately arranged repeatedly. Are lined up. Each trench 7 is aligned in a direction in which at least one side 7a of each side of each trench 7 extends in a direction in which the IGBT region 1 and the FWD region 2 are repeated so that the IGBT region 1 and the FWD region 2 are repeated. Are lined up.

そして、隣り合う各トレンチ７の間に素子領域が配置されている。すなわち、素子領域は、ＩＧＢＴ領域１とＦＷＤ領域２とが繰り返される方向に垂直な方向に延設されている。 An element region is disposed between adjacent trenches 7. In other words, the element region extends in a direction perpendicular to the direction in which the IGBT region 1 and the FWD region 2 are repeated.

他方、ＦＷＤ領域２においては、Ｐ型ウェル５の表層部にＰ−型層１１が形成され、当該Ｐ−型層１１を貫通してＰ型ウェル５に達するＰ＋型領域１２が設けられている。このＰ＋型領域は、ＩＧＢＴ領域１とＦＷＤ領域２とが繰り返される方向に垂直な方向に直線状に延設されている。 On the other hand, in the FWD region 2, a P− type layer 11 is formed in the surface layer portion of the P type well 5, and a P + type region 12 that penetrates the P− type layer 11 and reaches the P type well 5 is provided. . The P + type region extends linearly in a direction perpendicular to the direction in which the IGBT region 1 and the FWD region 2 are repeated.

ゲートランナ領域３は、ＩＧＢＴ素子やダイオード素子の配線を引き回すための領域である。なお、ゲートランナ領域３は、本発明の外周領域に相当する。 The gate runner region 3 is a region for routing the wiring of the IGBT element and the diode element. The gate runner region 3 corresponds to the outer peripheral region of the present invention.

このような構成の半導体装置では、図２に示されるように、複数のトレンチ７のうちもっともＦＷＤ領域２側の２つのトレンチ７の隙間とゲートランナ領域３とを仕切る仕切りトレンチ１３が設けられている。本実施形態では、この仕切りトレンチ１３は、２つのトレンチ７の間であって、２つのトレンチ７の各一辺７ａが延びる直線上に配置されていると共に、２つのトレンチ７の各一辺７ａに接続されている。また、仕切りトレンチ１３は、Ｐ型ウェル５を貫通してＮ−型ドリフト層４に達している。なお、仕切りトレンチ１３の深さは本実施形態に限定されるものではない。 In the semiconductor device having such a configuration, as shown in FIG. 2, a partition trench 13 that partitions the gap between the two trenches 7 closest to the FWD region 2 and the gate runner region 3 among the plurality of trenches 7 is provided. Yes. In this embodiment, the partition trench 13 is arranged between the two trenches 7 on a straight line extending from each side 7a of the two trenches 7 and connected to each side 7a of the two trenches 7. Has been. Further, the partition trench 13 passes through the P-type well 5 and reaches the N − -type drift layer 4. The depth of the partition trench 13 is not limited to this embodiment.

仕切りトレンチ１３は、リカバリ電流が集中するＩＧＢＴ領域１とＦＷＤ領域２とゲートランナ領域３とが交差する３重点付近に配置することが好ましく、当該３重点に近いトレンチ７の少なくとも１つに対して実施することが好ましい。全てのトレンチ７に対して仕切りトレンチ１３を設けることが望ましいが、本実施形態のように少なくとも３重点に近い一部のトレンチ７のみに対して実施しても良い。以上が、本実施形態に係る半導体装置の全体構成である。 The partition trench 13 is preferably arranged in the vicinity of the triple point where the IGBT region 1, the FWD region 2, and the gate runner region 3 where the recovery current is concentrated, and at least one of the trenches 7 near the triple point is provided. It is preferable to implement. Although it is desirable to provide the partition trenches 13 for all the trenches 7, it may be performed only for a part of the trenches 7 close to the triple point as in this embodiment. The above is the overall configuration of the semiconductor device according to the present embodiment.

次に、上記構成の半導体装置の作動について図３を参照して説明する。図３は、図１に示される半導体装置を組み合わせて形成したインバータ回路の回路図を示したものである。 Next, the operation of the semiconductor device having the above configuration will be described with reference to FIG. FIG. 3 shows a circuit diagram of an inverter circuit formed by combining the semiconductor devices shown in FIG.

インバータ回路は、図３に示されるように６組のＦＷＤ内蔵型ＩＧＢＴ素子１４によって構成され、ＩＧＢＴ素子がスイッチングされることにより、直流電圧を交流電圧に変換して負荷１５に印加する。このようなインバータ回路では、ＩＧＢＴ素子をスイッチオフした際に負荷であるモータに流れている電流を還流させるためのダイオードが必要であるため、６組のＩＧＢＴ素子はそれぞれダイオード素子が並列に接続された回路形態になっている。 As shown in FIG. 3, the inverter circuit is composed of six sets of FWD built-in IGBT elements 14. When the IGBT elements are switched, a DC voltage is converted into an AC voltage and applied to the load 15. In such an inverter circuit, when the IGBT element is switched off, a diode for returning the current flowing through the motor as a load is required. Therefore, the six IGBT elements are connected in parallel with each other. Circuit form.

このようなインバータ回路において、上述のように、仕切りトレンチ１３はホールの侵入口となっているトレンチ７間の狭間とゲートランナ領域３とを分離している。これにより、ＦＷＤ内蔵型ＩＧＢＴ素子１４のリカバリ動作時では、仕切りトレンチ１３がＩＧＢＴ領域１およびＦＷＤ領域２の外周のゲートランナ領域３に蓄積したホールがＩＧＢＴ領域１に侵入してくることを阻止する。すなわち、仕切りトレンチ１３がゲートランナ領域３からＩＧＢＴ領域１に電流が侵入することを防止し、ゲートランナ領域３からＩＧＢＴ領域１への電流集中を抑制して半導体装置の破壊を防止する。 In such an inverter circuit, as described above, the partition trench 13 separates the gap between the trenches 7 serving as holes and the gate runner region 3. Thus, during the recovery operation of the FWD built-in IGBT element 14, the partition trench 13 prevents the holes accumulated in the gate runner region 3 on the outer periphery of the IGBT region 1 and the FWD region 2 from entering the IGBT region 1. . That is, the partition trench 13 prevents current from entering the IGBT region 1 from the gate runner region 3, suppresses current concentration from the gate runner region 3 to the IGBT region 1, and prevents destruction of the semiconductor device.

発明者らは、ＩＧＢＴ領域１とＦＷＤ領域２とゲートランナ領域３とが交差する３重点に近い一部のトレンチ７に仕切りトレンチ１３を設けたものと仕切りトレンチ１３を設けない従来構造との比較を行った。具体的には、図２に示されるトレンチ７間のうちもっともゲートランナ領域３側の領域であるボディコンタクト部１６での電流密度をシミュレーションした。その結果を図４に示す。 The inventors have compared the structure in which the partition trench 13 is provided in a part of the trench 7 near the triple point where the IGBT region 1, the FWD region 2 and the gate runner region 3 intersect with the conventional structure in which the partition trench 13 is not provided. Went. Specifically, the current density in the body contact portion 16 that is the region closest to the gate runner region 3 among the trenches 7 shown in FIG. 2 was simulated. The result is shown in FIG.

図４に示されるように、従来構造に対して本発明の仕切りトレンチ１３を設けた構造では電流密度を２０％削減することができることがわかる。すなわち、仕切りトレンチ１３によって、ゲートランナ領域３からＩＧＢＴ領域１への電流の侵入が抑制されている。 As shown in FIG. 4, it can be seen that the current density can be reduced by 20% in the structure in which the partition trench 13 of the present invention is provided compared to the conventional structure. That is, the partition trench 13 prevents current from entering from the gate runner region 3 to the IGBT region 1.

以上説明したように、本実施形態では、ＩＧＢＴ領域１に設けられた各トレンチ７のうちもっともＦＷＤ領域２側の２つのトレンチ７の各一辺７ａに、２つのトレンチ７間とゲートランナ領域３とを仕切る仕切りトレンチ１３を接続したことが特徴となっている。 As described above, in the present embodiment, among the trenches 7 provided in the IGBT region 1, the two trenches 7 closest to the FWD region 2 are arranged on each side 7 a and between the two trenches 7 and the gate runner region 3. It is characterized in that a partition trench 13 for partitioning is connected.

これにより、ホールの侵入口となっている各トレンチ７の間の素子領域が配置された領域とゲートランナ領域３とを仕切りトレンチ１３によって分離することができる。このため、ゲートランナ領域３に蓄積したホールがＩＧＢＴ領域１に侵入することを防止することが可能となる。したがって、ＩＧＢＴ領域１のうちもっともＦＷＤ領域２側への電流集中を抑制することができ、ひいては半導体装置の破壊を防止することができる。 Thereby, the area | region where the element area | region between each trench 7 used as the entrance of a hole is arrange | positioned, and the gate runner area | region 3 can be isolate | separated by the partition trench 13. FIG. For this reason, it is possible to prevent the holes accumulated in the gate runner region 3 from entering the IGBT region 1. Therefore, current concentration to the FWD region 2 side in the IGBT region 1 can be suppressed, and as a result, the semiconductor device can be prevented from being destroyed.

（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。図５は、本実施形態に係る半導体装置の平面図を示したものであり、図１（ａ）のＢ部拡大図に相当する図である。この図に示されるように、仕切りトレンチ１３が、ゲートランナ領域３に配置されていると共に、２つのトレンチ７の各一辺７ａに接続されている。 (Second Embodiment)
In the present embodiment, only different parts from the first embodiment will be described. FIG. 5 is a plan view of the semiconductor device according to the present embodiment, and corresponds to an enlarged view of a portion B in FIG. As shown in this figure, the partition trench 13 is disposed in the gate runner region 3 and is connected to each side 7 a of the two trenches 7.

このように、仕切りトレンチ１３は、トレンチ７の端部に限らず、素子領域に電流が侵入することを防止できる部位であれば良く、図５に示されるように仕切りトレンチ１３が弧の字型にレイアウトされていても良い。 As described above, the partition trench 13 is not limited to the end portion of the trench 7, and may be any part that can prevent current from entering the element region. As shown in FIG. 5, the partition trench 13 is arc-shaped. May be laid out.

（第３実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。図６は、本実施形態に係る半導体装置の平面図を示したものであり、図１（ａ）のＢ部拡大図に相当する図である。この図に示されるように、本実施形態では、複数のトレンチ７のうちもっともＦＷＤ領域２側のトレンチ７の一辺７ａに仕切りトレンチ１７が接続されている。この仕切りトレンチ１７は、ゲートランナ領域３内に引き伸ばされ、ゲートランナ領域３をＩＧＢＴ領域１側とＦＷＤ領域２とに分離している。このような仕切りトレンチ１７により、ＦＷＤ領域２側からＩＧＢＴ領域１側にリカバリ電流が流れにくくすることができる。 (Third embodiment)
In the present embodiment, only different parts from the first embodiment will be described. FIG. 6 is a plan view of the semiconductor device according to the present embodiment, and corresponds to an enlarged view of a portion B in FIG. As shown in this figure, in this embodiment, a partition trench 17 is connected to one side 7 a of the trench 7 closest to the FWD region 2 among the plurality of trenches 7. The partition trench 17 extends into the gate runner region 3 and separates the gate runner region 3 into the IGBT region 1 side and the FWD region 2. Such a partition trench 17 can make it difficult for the recovery current to flow from the FWD region 2 side to the IGBT region 1 side.

（第４実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。ラッチアップを抑制する目的でゲートランナ領域３にコンタクト領域が配置されている場合がある。このような構造の場合は、ゲートランナ領域３に蓄積したホールがＩＧＢＴ領域１とＦＷＤ領域２とゲートランナ領域３との３重点に近いコンタクト領域に集中して破壊に至る。そこで、本実施形態では、コンタクト領域をＦＷＤ領域２から遠ざけて配置する、あるいはコンタクト領域をすべて無くすことが特徴となっている。 (Fourth embodiment)
In the present embodiment, only different portions from the above embodiments will be described. A contact region may be arranged in the gate runner region 3 for the purpose of suppressing latch-up. In the case of such a structure, the holes accumulated in the gate runner region 3 are concentrated in the contact region close to the triple point of the IGBT region 1, the FWD region 2, and the gate runner region 3, leading to destruction. Therefore, the present embodiment is characterized in that the contact region is disposed away from the FWD region 2 or all the contact regions are eliminated.

図７は、本実施形態に係る半導体装置の平面図である。この図に示されるように、ゲートランナ領域３には、Ｐ型ウェル５の表層部であって、ＩＧＢＴ領域１とＦＷＤ領域２とが繰り返される方向に複数のＰ型のコンタクト領域１８が設けられている。各コンタクト領域１８は、少なくとも複数のトレンチ７のうちもっともＦＷＤ領域２側のトレンチ７の一辺７ａに垂直な方向に位置する領域を除いた領域に配置されている。 FIG. 7 is a plan view of the semiconductor device according to the present embodiment. As shown in this figure, the gate runner region 3 is provided with a plurality of P-type contact regions 18 in the surface layer portion of the P-type well 5 and in the direction in which the IGBT region 1 and the FWD region 2 are repeated. ing. Each contact region 18 is arranged in a region excluding a region located in a direction perpendicular to one side 7 a of the trench 7 closest to the FWD region 2 among at least the plurality of trenches 7.

すなわち、３重点に近いゲートランナ領域３の、少なくとも１つのコンタクト領域１８を無くす。リカバリ特性を改善する目的ではすべてのコンタクト領域１８をなくすことが望ましいが、本実施形態のように、３重点に近い一部のホール抜き取り用のコンタクト領域１８をなくした構造でもよい。 That is, at least one contact region 18 in the gate runner region 3 close to the triple point is eliminated. For the purpose of improving the recovery characteristics, it is desirable to eliminate all the contact regions 18, but a structure in which some contact regions 18 for extracting holes close to the triple point are eliminated may be used as in this embodiment.

これによると、コンタクト領域１８がＦＷＤ領域２から遠ざけられて配置されている。これにより、リカバリ時にＩＧＢＴ領域１とＦＷＤ領域２とゲートランナ領域３とが交差する３重点付近での電流集中を抑制することができ、ひいては半導体装置のリカバリ耐量を向上させることができる。具体的な効果として、すべてのコンタクト領域１８を無くした構造では、コンタクト領域１８が設けられている構造よりもリカバリ破壊耐量を２倍以上高くすることができる。 According to this, the contact region 18 is disposed away from the FWD region 2. Thereby, current concentration in the vicinity of the triple point where the IGBT region 1, the FWD region 2, and the gate runner region 3 intersect can be suppressed during recovery, and the recovery tolerance of the semiconductor device can be improved. As a specific effect, in the structure in which all the contact regions 18 are eliminated, the recovery breakdown tolerance can be made twice or more higher than the structure in which the contact regions 18 are provided.

（他の実施形態）
第１実施形態では、仕切りトレンチ１３は、Ｐ型ウェル５を貫通してＮ−型ドリフト層４に達しているが、仕切りトレンチ１３はＰ型ウェル５を貫通していない形態であっても良い。 (Other embodiments)
In the first embodiment, the partition trench 13 penetrates the P-type well 5 and reaches the N − -type drift layer 4, but the partition trench 13 may not penetrate the P-type well 5. .

図１や図７では、ＦＷＤ領域２のＰ＋型領域１２とＰ−型層１１とがストライプ状に配置されているが、ＦＷＤ領域２の構造としてはこれに限定されるものではない。例えば、Ｐ＋型領域１２が全面に形成されたパターン、あるいはドット状に形成されたパターンでも良く、ダイオードとして機能する構造であれば良い。 In FIG. 1 and FIG. 7, the P + type region 12 and the P− type layer 11 of the FWD region 2 are arranged in stripes, but the structure of the FWD region 2 is not limited to this. For example, a pattern in which the P + type region 12 is formed on the entire surface or a pattern formed in a dot shape may be used as long as the structure functions as a diode.

また、上記各実施形態に示されたＩＧＢＴ素子はトレンチ型のものであるが、ＩＧＢＴ素子としてはこれに限らず、プレーナ型でも良く、ＩＧＢＴとして機能する構造であれば良い。 Moreover, although the IGBT element shown by said each embodiment is a trench type thing, as an IGBT element, not only this but a planar type may be sufficient as long as it is a structure which functions as IGBT.

（ａ）は本発明の第１実施形態に係る半導体装置の平面図、（ｂ）は（ａ）のＡ−Ａ断面図である。(A) is a top view of the semiconductor device which concerns on 1st Embodiment of this invention, (b) is AA sectional drawing of (a). 図１のＢ部拡大図である。It is the B section enlarged view of FIG. 図１に示される半導体装置を組み合わせて形成したインバータ回路の回路図である。FIG. 2 is a circuit diagram of an inverter circuit formed by combining the semiconductor devices shown in FIG. 1. 図２に示される構造と従来構造との電流密度のシミュレーション結果を示した図である。It is the figure which showed the simulation result of the current density of the structure shown by FIG. 2, and the conventional structure. 本発明の第２実施形態に係る半導体装置の一部を拡大した平面図である。It is the top view to which a part of semiconductor device concerning a 2nd embodiment of the present invention was expanded. 本発明の第３実施形態に係る半導体装置の一部を拡大した平面図である。It is the top view to which a part of semiconductor device concerning a 3rd embodiment of the present invention was expanded. 本発明の第４実施形態に係る半導体装置の平面図である。It is a top view of the semiconductor device concerning a 4th embodiment of the present invention.

Explanation of symbols

１…ＩＧＢＴ領域、２…ＦＷＤ領域、３…ゲートランナ領域、４…Ｎ−型ドリフト層、５…Ｐ型ウェル、６…Ｎ＋型ソース領域、７…トレンチ、７ａ…トレンチの一辺、８…ゲート絶縁膜、９…ゲート電極、１０…溝部、１３、１７…仕切りトレンチ、１８…Ｐ型のコンタクト領域。 DESCRIPTION OF SYMBOLS 1 ... IGBT region, 2 ... FWD region, 3 ... Gate runner region, 4 ... N-type drift layer, 5 ... P type well, 6 ... N + type source region, 7 ... Trench, 7a ... One side of trench, 8 ... Gate Insulating film, 9 ... gate electrode, 10 ... groove, 13, 17 ... partition trench, 18 ... P-type contact region.

Claims

A second conductivity type well (5) is formed in the surface layer portion of the semiconductor substrate including the first conductivity type layer (4), and the IGBT region (1) and the FWD region (2) are formed in the second conductivity type well (5). Are alternately and repeatedly laid out, and an outer peripheral region (3) is arranged on the outer periphery of the IGBT region (1) and the FWD region (2),
The IGBT region (1)
The second conductivity type well (5) is enclosed in a square shape and penetrates through the second conductivity type well (5) to reach the first conductivity type layer (4). One side (7a) is aligned on a straight line extending in a direction in which the IGBT region (1) and the FWD region (2) are repeated, and in the direction in which the IGBT region (1) and the FWD region (2) are repeated. A plurality of arranged trenches (7);
Element regions (5 to 10) provided between the trenches (7);
A partition trench (13) that partitions the gap between two trenches (7) closest to the FWD region (2) and the outer peripheral region (3) among the plurality of trenches (7) is provided. Semiconductor device.

The partition trench (13) is disposed between the two trenches (7) on a straight line extending from one side (7a) of the two trenches (7), and the one side (7a). The semiconductor device according to claim 1, wherein the semiconductor device is connected to the semiconductor device.

The partition trench (13) is laid out in an arc shape in the outer peripheral region (3) and is connected to each side (7a) of the two trenches (7). Item 14. The semiconductor device according to Item 1.

A second conductivity type well (5) is formed in the surface layer portion of the semiconductor substrate including the first conductivity type layer (4), and the IGBT region (1) and the FWD region (2) are formed in the second conductivity type well (5). Are alternately and repeatedly laid out, and an outer peripheral region (3) is arranged on the outer periphery of the IGBT region (1) and the FWD region (2),
The IGBT region (1)
The second conductivity type well (5) is enclosed in a square shape and penetrates through the second conductivity type well (5) to reach the first conductivity type layer (4). One side (7a) is aligned on a straight line extending in a direction in which the IGBT region (1) and the FWD region (2) are repeated, and in the direction in which the IGBT region (1) and the FWD region (2) are repeated. A plurality of arranged trenches (7);
Element regions (5 to 10) provided between the trenches (7);
The trench (7) is connected to one side (7a) of the trench (7) closest to the FWD region (2), and is extended into the outer peripheral region (3). A semiconductor device comprising: a partition trench (17) for partitioning the semiconductor device into the IGBT region (1) side and the FWD region (2) side.

A second conductivity type well (5) is formed in the surface layer portion of the semiconductor substrate including the first conductivity type layer (4), and the IGBT region (1) and the FWD region (2) are formed in the second conductivity type well (5). Are alternately and repeatedly laid out, and an outer peripheral region (3) is arranged on the outer periphery of the IGBT region (1) and the FWD region (2),
The IGBT region (1) surrounds the second conductivity type well (5) in a square shape and penetrates the second conductivity type well (5) to reach the first conductivity type layer (4). And at least one side (7a) of each side is aligned on a straight line extending in a direction in which the IGBT region (1) and the FWD region (2) are repeated, and the IGBT region (1) and the FWD region ( A plurality of trenches (7) arranged in a direction in which 2) is repeated;
With element regions (5-10) provided between the trenches (7);
The outer peripheral region (3) is a surface layer portion of the second conductivity type well (5) and has a plurality of second conductivity types in a direction in which the IGBT region (1) and the FWD region (2) are repeated. A contact area (18),
The plurality of contact regions (18) are regions excluding a region located in a direction perpendicular to one side (7a) of the trench (7) closest to the FWD region (2) among the plurality of trenches (7). A semiconductor device which is arranged.