JP2009071792A - 集積回路装置の短絡電荷共有技術 - Google Patents

Abstract

【課題】望ましい動作電圧レベルを得るべく制御される簡単な短絡トランジスタにより、２つまたはそれ以上の回路間における電荷共有を実現する。
【解決手段】短絡トランジスタはＰチャネル金属酸化膜半導体（ＰＭＯＳ）デバイスまたはＮチャネル金属酸化膜半導体（ＮＭＯＳ）デバイスのいずれかであり、電荷共有が起きる間での信号の起動を可能にする同じクロックを利用して制御されることができる。動作中、望ましい動作電圧レベルは、短絡トランジスタのゲートへの制御回路出力のパルス幅を増減することにより調整できる。
【選択図】図３

Description

関連出願

本発明は、２００７年１月２２日に出願された米国特許出願公開番号第１１／６２５、７２８号「異なる選択信号値の信号生成を可能にする集積回路装置のスイッチキャパシタ電荷共有技術」、および、２００７年９月１２日に出願された米国特許出願公開番号第１１／８５４、４２２号「集積回路装置のデータバス電荷共有技術」の内容に関連し、それらの開示すべてを特に参照としてここに組み込む。

本発明は、概ね動作電力を節約する必要がある集積回路（ＩＣ）装置の分野に関する。
より詳しくは、本発明は、集積回路装置の動作電力を節約する効果をもたらす短絡電荷共有技術に関する。

今日の集積回路装置にとって、電力消費は最も大きな懸念の１つになっている。
電荷共有、または、電荷リサイクルは、多くのＩＣプロダクトに関する電力を低下させるべく業界で探求されている回路設計技術である。電荷共有に対する従来のアプローチでは、電源とグラウンドとの間に２つの直列回路ブロックを配置している。そして、回路はそれぞれ、総電力供給レベルのほぼ半分で動作し、一方の回路で消費される電流は、他方の回路で消費される電流とほぼ同じである。
動作中、この一方の回路により使用される電流は、もう一方の回路によりリサイクルされ、再使用される。この技術の例は、ＩＥＥＥジャーナル ソリッドステートサーキット、４１巻、Ｎｏ．６（２００６年６月）１４０１ページ、Ｒａｊａｐａｄｉａｎ他による「電荷リサイクルによる高電圧源の供給」の図１に示されている。

この従来のアプローチは、上述の記事の図２でも示されるような３つ以上の回路にも実行されることができ、３つの類似した回路が直列に配置されているとき、異なる供給ノードは３Ｖ_ＤＤ、２_ＶＤＤ、および、Ｖ_ＤＤとされる。このアプローチには、少なくとも２つの制限があり、その１つは、電流Ｉ_ＴＯＰがＩ_{ＢＯＴＴＯＭ}と同様でないところに対し、２つの回路ブロックがバランスをとることができない、ということである。結果として、各回路がアクティブになる時間量に応じて、これらの内部電源ノードのずれ、および、それらのレベル移動を生じる。これは、レギュレータやホールド回路によって克服できるが、電荷共有動作の効率は、この電流アンバランスによりたちまち低下する。

この技術の他の制限は、供給電圧の等しい部分以外の何かが回路ブロックのための供給電圧に要求されるときに存在する。これは、１つの回路ブロックのより低い、または、基準電圧がもう１つの回路ブロックの供給電圧になることを要求されていないときに起こり得る。

本発明の短絡電荷共有技術は、望ましい動作電圧レベルを得るべく制御される簡単な短絡トランジスタにより、２つまたはそれ以上の回路間における電荷共有を実現する。短絡トランジスタは、Ｐチャネル金属酸化膜半導体（ＰＭＯＳ）デバイスまたはＮチャネル金属酸化膜半導体（ＮＭＯＳ）デバイスのいずれかでありえ、電荷共有が起きる間での信号の起動を可能にする同じクロックを利用して制御されることができる。

例えば、メモリアレイを組み込むＩＣにおいて、読み取りパイプラインステージ経路内の二組の読み取りデータラインが互いに電荷共有されていると、第１および第２の組の読み取りデータラインを計時するのに用いられる読み取りクロック（一般にＲＣＬＫと呼ばれる）は、電荷共有短絡デバイスのゲート電圧を生成すべく用いられることもできる。これにより、電荷共有回路を簡単に有効および無効にすることができる。また、同じクロック信号を用いるか、あるいは、電荷共有される信号ラインを起動するのと同じクロック周波数の信号を用いることにより、必要な電荷量と共有される電荷量との間に自動追跡が生じる。

特に本願明細書中に開示されるのは、第１および第２の信号ライン間における電荷共有技術であって、第１の決められた電圧レベルを超えて上昇する第１の信号ラインにおける電圧レベルを感知することと、感知された電圧レベルを第１の決められた電圧レベルに低下させるべく、第１の信号ラインを第２の信号ラインに第１の期間結合すること、あるいは、第１の決められた電圧レベルを下回り低下する第１の信号ラインにおける電圧レベルを感知することと、感知された電圧レベルを第１の決められた電圧レベルに上昇させるべく、第１の信号ラインを第２の信号ラインに第１の期間より短い第２の期間結合することと、を含む。

本願明細書中に開示される特定の実施形態では、技術は、さらに、第２の決められた電圧レベルを超えて上昇する前記第２の信号ラインにおける電圧レベルを感知することと、感知された電圧レベルを第２の決められた電圧レベルに低下させるべく、第２の信号ラインを第１の信号ラインに第３の期間結合すること、さらにあるいは、第１の決められた電圧レベルを下回り低下する第２の信号ラインにおける電圧レベルを感知することと、感知された電圧レベルを第２の決められた電圧レベルに上昇させるべく、第２の信号ラインを第１の信号ラインに第３の期間より長い第４の期間さらに結合することと、を含む。

また、本願明細書中に特に開示されるのは、第１および第２の信号ライン間において電荷共有する回路であって、クロック入力信号を受信し、かつ、ゲート信号出力を提供する制御回路と、第１および第２の信号ライン間に接続され、制御回路のゲート信号出力を受信するよう結合される制御端末を有するスイッチングデバイスと、を含む。特定の実施形態においては、ゲート信号の持続時間は、第１の信号ラインにおける感知された電圧レベルを低下させ、第２の信号ラインにおける感知された電圧レベルを上昇させるか、または、第１の信号ラインにおける感知された電圧を減少させ、第２の信号ラインにおける感知された電圧レベルを低下させるよう効果的に増大される。

図１Ａを参照すると、本発明の短絡電荷共有技術の典型的な回路１００の実施の機能ブロック図が示されている。回路１００は、図に示される典型的な実施では、実質的に０．９Ｘ ＶＣＣと等しい電圧レベルＶ１と、実質的に０．１Ｘ ＶＣＣと等しい電圧レベルＶ２とを受信する。

Ｖ１およびＶ２電圧レベルは、制御回路１０２への入力としてライン１０６および１０８に供給される。
制御回路１０２の典型的な実施は、以下に十分に説明される。
制御回路１０２は、ライン１０４のクロック（ＣＬＫ）信号入力を受信し、ライン１０６および１０８間に接続されるトランジスタ１１０の制御端末にゲート信号を提供するよう動作可能である。
例示される本発明の技術に従う回路１００の典型的な実施形態では、トランジスタ１１０は、Ｎチャネルデバイスとして示される。
トランジスタ１１２は、本例示的実施形態ではＰチャネルデバイスとして示され、トランジスタ１１０と並列接続されることにより、そのゲート端子で／ＰＷＲＵＰ信号を受信する。

動作中、トランジスタ１１０のゲートが常に「オン」の場合、信号ライン１０６および１０８における容量が同様であれば、（従来のアプローチにおいて先に述べた様に）Ｖ１およびＶ２は等しく、ＶＣＣ／２に近くなる。
要求されるのは、信号ライン１０６および１０８におけるぶれの小ささと、２つのノードＶ１およびＶ２間における電荷共有方法である。
制御回路１０２形式の幅調整可能なワンショットジェネレータを用いることにより、Ｖ１およびＶ２のレベルをより小さくして制御できる。

次に、図１Ｂを参照すると、供給電圧（ＶＣＣ）、クロック（ＣＬＫ）、および、パワーアップバー（／ＰＷＲＵＰ）信号間の相互関係を示す、前図の回路に伴い示される一組の波形である。
動作中、／ＰＷＲＵＰ信号は要求どおりオンチップで生成されるかまたはオフチップで供給でき、ＶＣＣが特定のレベルに安定するまでは「ロー」のままであり、クロックは、適切な周波数で動作するよう起動される必要がある。

また、図２を参照すると、本発明の短絡電荷共有技術の典型的な回路２００の実現の他の機能ブロック図が示される。回路２００は、関連部分において一対の電圧レギュレータ２０２および２０４を含む。電圧レギュレータ２０２は、入力として、供給電圧レベル（ＶＣＣ）、基準電圧レベル（ＶＳＳ）、および、例示的実施形態では０．９Ｘ ＶＣＣと等しく示される電圧レベルＶ１を受信する。
同様に、電圧レギュレータ２０４も入力としてＶＣＣ、ＶＳＳ、および、例示的実施形態では０．１Ｘ ＶＣＣと等しく示される電圧レベルＶ２を受信する。

電圧レギュレータ２０２および２０４のＶ１およびＶ２出力は、それぞれ、制御回路２０６への入力としてライン２１０および２１２において供給される。制御回路２０６は、以下により十分に説明される。制御回路２０６は、また、ライン２１４におけるクロック（ＣＬＫ）信号入力を受信し、ライン２１０および２１２間に接続されるトランジスタ２０８の制御端末にゲート信号を供給するよう動作可能である。例示される本発明の技術に従う回路２００の典型的な実施形態では、トランジスタ２０８は、Ｎチャネルデバイスとして示される。

動作中、電圧レギュレータ２０２および２０４は、電荷の使用がアンバランスな期間、および、リーク電流がＶ１およびＶ２電圧レベルを変えるときの「非アクティブ」または「スタンバイ」の期間にＶ１およびＶ２のレベルを保持するよう機能する。トランジスタ２０８のゲートが常にオンである場合、信号ライン２１０および２１２における容量が同様であれば、Ｖ１およびＶ２は、（先に述べた従来のアプローチにおけるように）等しく、ＶＣＣ／２に近くなる。要求されるのは、信号ライン２１０および２１２におけるぶれの小ささと、２つのノードＶ１およびＶ２間での電荷共有方法である。制御回路２０６の形式での幅調整可能なワンショットジェネレータを用いることにより、Ｖ１およびＶ２のレベルをより小さくして制御できる。

電荷をより多くリサイクルすべく、電圧レギュレータ２０２および２０４におけるＶ１およびＶ２の調整レベルは、制御回路２０６のレベルより緩く設定されてよい。電圧レギュレータ２０２および２０４は、ＣＬＫ信号が動作していないか、あるいは、非常に遅く動作している可能性のある場合、電源投入状態、または、アイドルタイム（例えば電源オフまたはセルフリフレッシュモード）の間にＶ１およびＶ２を適切なレベルに保持するよう設定されてよい。

次に、図３を参照すると、前図の制御回路２０６（および図１Ａの制御回路１０２）のより詳細な概略図が示され、ここでは、回路３００とされる。回路３００は、Ｐチャネルトランジスタ３０６およびＮチャネルトランジスタ３０８の共通結合ゲート端子用の直列結合インバータ３０２および３０４を介し反転されるライン１１４のＣＬＫ信号を受信する。

トランジスタ３０６および３０８は、ＶＣＣと回路接地点（ＶＳＳ）との間で比較的大きいＮチャネルトランジスタ３１０と直列に接続される。トランジスタ３０６および３０８の共通の接続ドレイン端子は、他の対の直列結合インバータ３１４および３１６への入力を定義し、その出力は、１つの入力として二入力ＮＡＮＤゲート３１８に供給される。ライン２１４におけるＣＬＫ信号は、他の入力をＮＡＮＤゲート３１８に提供する。ＮＡＮＤゲート３１８の出力は、トランジスタ２０８（図２）の制御端末にＮＧＡＴＥ信号を供給するよう、インバータ３２０を介し反転される。

制御回路３００は、対のコンパレータ３２２および３２４をさらに備える。コンパレータ３２２は、電圧レベルＶ１および０．９Ｘ ＶＣＣをその入力で受信し、Ｎ１として示される出力信号を生成する。同様に、コンパレータ３２４は、電圧レベルＶ２および０．１Ｘ ＶＣＣをその入力で受信し、Ｎ２として示される出力信号を生成する。直列接続抵抗３３０、３３２および３３４（例えば、それぞれ代表値１Ｒ、８Ｒ、１Ｒを有する）を含む抵抗／ディバイダ回路、または、同様の、周知の基準電圧設定技術を用いて回路３００内の０．９Ｘ ＶＣＣおよび０．１Ｘ ＶＣＣレベルを生成することができる。

Ｎ１およびＮ２信号は、インバータ３２８の入力と同様に、その出力がラインＮＲＷ（狭い）におけるトランジスタ３１０のゲート端子に供給される二入力ＮＯＲゲート３２６に入力として提供される。インバータ３２８の出力は、比較的大きいトランジスタ３１０と並列接続される比較的小さいＮチャネルトランジスタ３１２のゲート端子に供給される。インバータ３２８の出力は、トランジスタ３１２へのＷＩＤＥライン入力を定義する。

本発明の短絡電荷共有技術は、例えば、メモリアレイを組み込む集積回路装置において有利に利用されることができ、二組の内部差動読み取りラインが二段にパイプライン化されており、ＶＣＣおよび０．９Ｘ ＶＣＣ（例えばＶＣＣおよびＶＣＣ−１００ｍＶ）とその他との間の１つの動作は、０．１Ｘ ＶＣＣとＶＳＳ（例えば１００ｍＶとグラウンド）との間で生じる。この特定の用途では、ライン２１４上のＣＬＫ信号は、読み取りサイクル間を切り替えるメモリアレイ読み取りクロック（ＲＣＬＫ）であってよく、比較的小さいトランジスタ３１２および比較的大きいトランジスタ３１０（例えばそれぞれ対応する小さいチャネルおよび大きいチャネル幅を有する）は、信号ＷＩＤＥおよびＮＲＷによりそれぞれ制御される。ＷＩＤＥおよびＮＲＷ信号は、コンパレータ３２２および３２４により生成される。

動作中、電圧レベルＶ１およびＶ２は、制御回路３００の出力信号ＮＧＡＴＥのパルス幅を増減することにより調整される。制御回路３００は、内部クロック信号の立上りエッジから始動されるワンショットジェネレータとして効果的に機能する。Ｖ１およびＶ２のレベルは、コンパレータ３２２および３２４と、短絡トランジスタ（図１Ａのトランジスタ１１０または図２の２０８）は、より長い期間またはより短い期間アクティブのままである必要があるかどうかを決定する論理ゲートとへの入力として使用される。

Ｖ１の電圧レベルがＶＣＣに対するその目標レベルをあまりにも超えてずれる場合、コンパレータ３２２および３２４は、Ｖ１（図１Ａのライン１０６、または、図２のライン２１０）と、Ｖ２（図１Ａのライン１０８、図２のライン２１２）とを一緒に短絡させることによりＶ１を引き下げるにはもっと時間が必要であることを感知する。この場合、インバータ３２０の出力における信号ＮＧＡＴＥのパルス幅は、ワンショットジェネレータにおけるインバータチェーンの中心のインバータ内の比較的弱く小さいトランジスタ３１２を用いることにより、広くなる。さらに、Ｖ１がその目標レベルより下に大きくずれると、コンパレータ３２２および３２４は、これも検出し、インバータチェーンの中心のインバータにおける大きいトランジスタ３１０をオンにし、その結果、ＮＧＡＴＥパルス幅は狭くなり、Ｖ１がＶ２に短絡される時間が少なくなる同じモニタリングをＶ２にも行ってＮＧＡＴＥパルス幅を制御する。

さらに、図４を参照すると、図２および３の回路に伴う一組の波形が示され、さらに、それぞれの電圧レベルＶ１およびＶ２、クロック信号（ＣＬＫ）、および、結果として生じたパルス幅が変調されたＮＧＡＴＥ信号に関するそれらの動作が示される。ＮＧＡＴＥ信号のパルス幅は、比較的広くまたは狭く説明されかつ例示されているが、連続する異なるパルス幅を提供するよう設定されてよい。
図に示される典型的な実施形態では、電圧レベルＶ１およびＶ２は、図に示すようなＶＣＣの比率（例えば０．９ｘＶＣＣと０．１ｘＶＣＣ）か、または、９００ｍＶおよび１００ｍＶなどの絶対レベルとなり得る。

次に、図５を参照すると、本発明の技術のより一般的な回路５００の実施のハイレベル機能ブロック図が示される。例示される回路５００は、本発明の短絡電荷共有技術の基本原理を理解するのに役立つ。

基本的に、回路５００は、図３の制御回路３００と同様に実行され得る制御回路５０２を含む。制御回路５０２は、ライン５０８における入力ＣＬＫ信号に応答し、トランジスタ（ほんの一例だがＮチャネルトランジスタ）５１０の制御端末にゲート信号を提供する。トランジスタ５１０は、図に示すようにＶ１ライン５０４とＶ２ライン５０６との間に接続される。また、図に示すように、望ましい回路（回路Ａ５１２として示される）は、ＶＣＣとＶ１ライン５０４との間に接続されてよく、その一方で、他の回路（回路Ｂ５１４として示される）は、ＶＳＳとＶ２ライン５０６との間に接続され得る。

本発明の短絡電荷共有技術は、異なる「真」および「補足」信号などの信号と共に有利に用いられることができる。また、２つまたはそれ以上のステージパイプライン設計と共に用いられることもできるので、第１の組の信号が「アクティブ」になると、第２の組の信号も「アクティブ」になるか、または、少なくとも１クロックサイクル後に「アクティブ」になる。

以上、特定の回路実現に関連して本発明の原理を述べたが、前述の説明は、例示に過ぎず、本発明の範囲を限定するものではないことは、言うまでもない。特に、前述の開示からの教示が他の変形例も示唆するものであることは、当業者であれば理解できるであろう。このような変形例は、それ自体すでに知られており、本願明細書にすでに記載された特徴の代わりに、または追加して使用できる他の特徴を含んでよい。本出願において、請求項は、特定の特徴の組み合わせに対し明確に構成されているが、本願明細書中における開示の範囲は、いずれの請求項に目下記載されているような同じ発明に関連しようとしまいと、また、本発明が直面するようないかなる、または、すべての技術的問題を軽減しようがしまいが、当業者にとって明らかであろう明確または暗に開示されるいかなる新規な特徴、あるいは、いかなる新規な特徴の組み合わせ、あるいは、そのいかなる一般化または変更も含むと理解されなければならない。出願人は、本出願またはそこから導かれるさらなる出願の手続きの間、このような特徴および／またはこのような特徴の組み合わせに対する新規の請求項を構成する権利をここに保有する。

本願明細書中に使用される用語「含む」「備える」またはそのバリエーションは、特定の要素の詳述を含むプロセス、方法、物品、または、装置などが、必ずしもそれらの要素だけを含むのでなく、明確に列挙されていない、または、そのようなプロセス、方法、物品または装置に本来備わっている他の要素を含み得るよう、非排他的な包含を意図する。本出願におけるいかなる記載も任意の特定の要素、ステップまたは機能が請求項の範囲に含まれるべき必須要素であり、特許される内容の範囲は、許可された請求項によってのみ定義されることを意味すると解釈されるべきでない。さらに、添付の請求項は、「〜のための手段」という明確な言い回しが用いられ、その後に分詞が続くのでない限り、米国特許法第１１２条第６段落の適用は受けないものと意図される。

本発明の上記および他の特徴、目的、およびそれらを得る方法は、添付の図面と共に以下の好適な実施形態の説明を参照することにより明らかになり、本発明自体がより理解されるであろう。

本発明の短絡電荷共有技術の典型的な回路実現の機能ブロック図である。 供給電圧（ＶＣＣ）、クロック（ＣＬＫ）、および、パワーアップバー（／ＰＷＲＵＰ）信号間の相互関係を示す、前図の回路に伴う一組の波形である。 本発明の短絡電荷共有技術の典型的な回路実現の他の機能ブロック図である。 前図１Ａおよび２の制御回路のより詳しい概略図である。 図２および３の回路動作に伴い示される一組の波形である。 本発明の技術のより一般的な実施のハイレベル機能ブロック図である。

Claims (19)

1. 第１および第２の信号ライン間における電荷共有技術であって、
   一の第１の決められた電圧レベルを超えて上昇する前記第１の信号ラインにおける一の電圧レベルを感知することと、
   前記感知された電圧レベルを前記第１の決められた電圧レベルに低下させるべく、前記第１の信号ラインを前記第２の信号ラインに一の第１の期間結合すること、
   あるいは、前記第１の決められた電圧レベルを下回り低下する前記第１の信号ラインにおける前記電圧レベルを感知することと、
   前記感知された電圧レベルを前記第１の決められた電圧レベルに上昇させるべく、前記第１の信号ラインを前記第２の信号ラインに前記第１の期間より短い一の第２の期間結合することと、
   を含む、技術。
2. 前記第１の決められた電圧レベルは、一の供給電圧レベルの一部分である、請求項１に記載の技術。
3. 前記感知することおよびもう一つの感知することとは、
   前記第１の決定された電圧レベルと一の供給電圧レベルとを比較することにより実行される、請求項１に記載の技術。
4. 一の第２の決められた電圧レベルを超えて上昇する前記第２の信号ラインにおける一の電圧レベルを感知することと、
   前記感知された電圧レベルを前記第２の決められた電圧レベルに低下させるべく、前記第２の信号ラインを前記第１の信号ラインに一の第３の期間結合すること、
   さらにあるいは、前記第１の決められた電圧レベルを下回り低下する前記第２の信号ラインにおける前記電圧レベルを感知することと、
   前記感知された電圧レベルを前記第２の決められた電圧レベルに上昇させるべく、前記第２の信号ラインを前記第１の信号ラインに前記第３の期間より長い一の第４の期間結合することと、
   をさらに含む、請求項１に記載の技術。
5. 前記第２の決定された電圧レベルは、一の供給電圧レベルの一部分である、請求項４に記載の技術。
6. 前記感知することおよびさらなるもう１つの感知することは、
   前記第２の決定された電圧レベルと一の供給電圧レベルとをさらに比較することにより実行される、請求項４に記載の技術。
7. 第１および第２の信号ライン間において電荷共有する回路であって、
   一のクロック入力信号を受信し、かつ、一のゲート信号出力を提供する一の制御回路と、
   前記第１および第２の信号ライン間に接続され、前記制御回路の前記ゲート信号出力を受信するよう結合される一の制御端末を有する一のスイッチングデバイスと、
   を含む回路。
8. 前記ゲート信号は、前記クロック入力信号の一の遷移において起動される、請求項７に記載の回路。
9. 前記ゲート信号は、パルス幅が変調されている、請求項７に記載の回路。
10. 前記第１の信号ラインにおける一の感知された電圧レベルを下げるよう、また、前記第２の信号ラインにおける一の感知された電圧レベルを上げるよう、前記ゲート信号の一の持続時間が増大される、請求項９に記載の回路。
11. 前記第１の信号ラインにおける一の感知された電圧を上げるよう、また、前記第２の信号ラインにおける一の感知された電圧レベルを下げるよう、前記ゲート信号の一の持続時間が縮小される、請求項９に記載の回路。
12. 前記スイッチングデバイスは、一のトランジスタを含む、請求項７に記載の回路。
13. 前記トランジスタは、一のＮチャネルトランジスタを含む、請求項１２に記載の回路。
14. 前記クロック入力信号は、一の読み取りクロック信号を含む、請求項７に記載の回路。
15. 前記制御回路は、
    前記第１の信号ラインにおける一の電圧レベルと一の決められた第１の電圧レベルとを比較する一の第１のコンパレータを含む、請求項７に記載の回路。
16. 前記制御回路は、
    前記第２の信号ラインにおける一の電圧レベルと、一の決められた第２の電圧レベルとを比較する一の第２のコンパレータをさらに含む、請求項１５に記載の回路。
17. 前記制御回路は、前記第１の信号ラインにおける前記電圧レベルが前記決められた第１の電圧レベルを超えて上昇すると、前記ゲート信号の一の持続期間を増大し、前記第１の信号ラインの前記電圧レベルが前記決められた第１の電圧レベルを下回り低下すると、前記ゲート信号の一の持続時間を縮小するよう動作する、請求項１５に記載の回路。
18. 前記制御回路は、前記第２の信号ラインにおける前記電圧レベルが前記決められた第２の電圧レベルを超えて上昇すると、前記ゲート信号の一の持続期間を縮小し、前記第２の信号ラインの前記電圧レベルが前記決められた第２の電圧レベルを下回り低下すると、前記ゲート信号の一の持続時間を増大するよう動作する、請求項１６に記載の回路。
19. 前記制御回路は、
    一の比較的小さいチャネル幅を有する一の第１のトランジスタと、
    一の比較的大きいチャネル幅を有する一の第２のトランジスタと、
    を含み、
    前記第１のトランジスタは、前記ゲート信号の一の幅を増大させるよう動作し、前記第２のトランジスタは、前記ゲート信号の一の幅を縮小させるよう動作する、請求項１６に記載の回路。

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