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JP2009071045A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】微小ビアでの接続信頼性を確保した信頼性の高い半導体装置を提供すること。
【解決手段】半導体基板１１と、半導体基板１１上に配されるとともに、少なくとも１以上の第１配線層、少なくとも１以上の第１絶縁層、及び第１ビアを有する第１配線構造体１２と、第１配線構造体１２上に配されるとともに、少なくとも１以上の第２配線層１５、少なくとも１以上の第２絶縁層１４、第２ビア１６、及び第３ビア１９を有する第２配線構造体１７と、第２配線構造体１７上に設けられた外部端子１８と、を備える半導体装置において、第２配線構造体１７の第２配線層１５と外部端子１８に接合される第２ビア１６は、外部端子１８側の端部に接合界面１６ａが配されている。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に、半導体装置を搭載基板に接続したパッケージ状態での信頼性の高い半導体装置及びその製造方法に関する。
近年、電子機器の小型化、高機能化に伴い、半導体チップについても小型化及び配線の高密度化が求められている。例えば、９０ｎｍルールで設計されたマイクロプロセッサにおいては、そのクロック周波数が数ＧＨｚ、駆動電流が１００Ａにまで達し、従来の配線技術による性能向上は限界に達しつつある。クロック周波数が１０ＧＨｚを超え、駆動電流が数百Ａに達するマイクロプロセッサを実現するためには、全く新しい構造の配線技術が必要とされる。特に、高速動作を行う半導体チップでは、電源供給源となる電源回路の強化として電源分配能力（配線容量）の増加が求められる。一方、高速シグナルでは信号パッドと電源回路との間に発生する寄生容量の低減が信号特性劣化防止に重要となっている。これらの電源供給と信号特性改善のためには、半導体チップ上に半導体チップとは異なる配線技術で作製されるウエハレベルでの再配線技術が必要となる。
また、近年、半導体装置においては、高速動作を実現するために比誘電率が２．５以下と低いｌｏｗ−ｋ材と呼ばれる絶縁材料が採用されつつある。また、環境への影響を考慮して、Ｐｂフリー半田材料が半田ボールの材料として採用されつつある。しかしながら、このｌｏｗ−ｋ材は従来の半導体素子に使用されてきた酸化ケイ素、窒化ケイ素及び酸窒化ケイ素等よりも硬度及び弾性率等の機械的強度が小さい。また、Ｐｂフリー半田材料は、従来のＰｂ−Ｓｎ系共晶半田材料と比較して、材料の変形し易さを示すクリープ特性が悪い。そのため、凝固後の半田ボール自体の変形量が小さく、半田ボール内の残存応力が大きくなってしまう。
このように、ｌｏｗ−ｋ材及びＰｂフリー半田ボールを使用した半導体装置においては、実装時に発生した半田ボール内の残存応力及び使用時に発生する熱応力によって、半田ボールを含む接続部での破断若しくは機械的強度の弱いｌｏｗ−ｋ材の脆性破壊、剥離及びクラック等が発生し、パッケージの組立時又は実用時の信頼性を確保することが困難になることが懸念されている。
従来、半導体チップは、プリント基板又はビルドアップ基板等の実装基板に搭載されて半導体装置（パッケージ）として使用される。この半導体装置としては、ＦＣＢＧＡ（フリップチップ・ボールグリッドアレイ）パッケージ又はウエハレベルＣＳＰ（チップサイズパッケージ）が知られている。これらのパッケージにおいては、前記熱応力を緩和するための様々な工夫がなされている。
ＦＣＢＧＡは、主に電源電圧の安定供給及び高速シグナルへの対応を必要とする用途に使用されている。例えば、特許文献１では、半導体チップをＢＧＡ基板にはんだバンプを用いて接続し、微小なはんだバンプ接続部を保護するためにアンダーフィル樹脂を充填する技術が開示されている。特許文献１によれば、熱膨張による熱ストレスが生じてもはんだバンプの断線や半導体チップのはがれのない信頼性の高いＢＧＡ構造の半導体装置を提供することができるとしている。
また、半導体チップと実質的に同一サイズに形成されたウエハレベルＣＳＰは、主に携帯電話又はデジタルカメラ等の小型電子機器に使用されている。例えば、特許文献２では、半導体チップ上に低弾性率層を設け、その上に外部電極端子を設ける技術が開示されている。特許文献２によれば、このように金属ボール下部に低弾性率層を設けることにより、金属ボールにかかる応力を緩和できるとしている。また、半導体チップの表面において、金属ボールをパッドから大きく隔てて設けることにより、金属ボールに発生する応力がパッドに接続されている半導体チップに伝播することを防止できるとしている。
また、ＦＣＢＧＡより接続信頼性向上を目的として、例えば、特許文献３では、半導体素子に直接配線層を設ける技術が開示されている。特許文献３によれば、半導体チップを内蔵した半導体装置において、外部端子に剛性の高い心材を有する樹脂基板を設けることで、パッケージの長期信頼性が向上するとしている。
特開平１１−７４４１７号公報 特開平１１−２０４５６０号公報 特開２００２−２４６５００号公報 特開平１０−５１１０５号公報 特開平９−６４４９３号公報 特開平６−３３４３３４号公報
しかしながら、上述の従来の技術には、以下に示すような問題点がある。
特許文献１に記載の技術においては、アンダーフィル樹脂を用いてはんだボール接続部の剛性を高めて破断を防止していることから、半導体チップ内部では剛性の高い配線層を伝播し、微細配線や微小ビアの断線、ｌｏｗ−ｋ材を用いた絶縁膜の破壊又は剥離等が発生するおそれがある。また、応力が特に集中する半導体チップとはんだボールとの接続付近において、絶縁層に酸化ケイ素、窒化ケイ素及び酸窒化ケイ素等よりも弾性率の低い有機樹脂を用いている場合は、大きな変形が発生し、有機樹脂による絶縁層内に設けられた配線層はそれぞれの剛性と形状から、各層で異なる変形量や移動量となるため、ビアとの接続部分、特に半導体基板側の配線とビアとの境目に応力が集中する。つまり、特許文献１におけるビア構造は、応力集中する部位にビアの接続界面を有する構造となっている。
特許文献２に記載の技術においては、金属ボールに発生する応力がパッドに接続されている半導体チップに伝播することを防止するために、金属ボールをパッドから大きく隔てて設けているため、半導体チップ表面に余分なスペースを必要とする。端子数が多くなるフリップチップ実装用の半導体チップにおいては、金属ボールをパッドから隔てて設けるためのスペース、及びそのための配線パターンの引き回しのスペースを確保することは困難である。つまり、メモリなどの少ないパッドの半導体チップにのみ使用できる技術であり、今後の高機能化によりパッド数の増加や小型化による狭ピッチ化に対応できない。
特許文献３に記載の技術においては、剛性のある樹脂材料にて外部端子側の信頼性が向上するが、その反面、半導体素子を埋設することにより発生する熱膨張を外部端子側に剛性のある樹脂材料にて矯正しているため、変形により解放されていた応力が埋設している半導体チップに加わり、剛性の高い金属との接合点となるビアや半導体素子上の端子部分に応力集中を起こし、半導体素子の配線に断線が生じてしまう。さらに、半導体素子上に実装基板で用いている配線技術を使用しているため配線のデザインルールが大きくなり、半導体素子の高速信号に対するインピーダンス整合や狭ピッチ多ピンの引き回し対応が困難となる。つまり、矯正により変形により開放されていた応力を含めて半導体チップとの接続部分に応力を集中させてしまう。さらに、特許文献３に記載の技術においては、特許文献１と同様に、応力が大きく集中する半導体基板側の配線とビアとの境目にビアの接続界面が配置された構造となっている。
本発明の主な課題は、微小ビアでの接続信頼性を確保した信頼性の高い半導体装置を提供することである。
本発明の第１の視点においては、半導体基板と、前記半導体基板上に配されるとともに、少なくとも１以上の第１配線層、少なくとも１以上の第１絶縁層、及び第１ビアを有する第１配線構造体と、前記第１配線構造体上に配されるとともに、少なくとも１以上の第２配線層、少なくとも１以上の第２絶縁層、第２ビア、及び第３ビアを有する第２配線構造体と、前記第２配線構造体上に設けられた外部端子と、を備える半導体装置において、前記第２配線構造体の前記第２配線層と前記外部端子に接合される前記第２ビアは、前記外部端子側の端部に接合界面が配されていることを特徴とする。
本発明の第２の視点においては、半導体素子が形成された半導体基板上に第１絶縁層と第１配線層と第１ビアを有する第１配線構造体を形成する工程と、前記第１配線構造体上に第２絶縁層と第２配線層と第２ビア及び第３ビアを有する第２配線構造体を形成する工程と、前記第２配線構造体上に外部端子を形成する工程と、を含む半導体装置の製造方法において、前記第２配線構造体を形成する工程では、前記第２配線層を形成する工程と、前記第２配線層上に前記第２ビアとなる金属ポストを形成する工程と、前記第２配線層と前記金属ポストとを前記第２絶縁層にて覆う工程と、前記第２絶縁層の表面を研磨することで前記金属ポストを露出させる工程と、を含むことを特徴とする。
本発明によれば、半導体チップに発生する応力を、厚い絶縁層と配線層からなる第２配線構造体にて緩和し、微小な第１配線構造体を保護することができる。つまり、半導体基板上に第１配線層と第１絶縁層が交互に積層された第１配線構造体上に、絶縁層に有機樹脂を用いて第１配線構造体よりも厚い第２絶縁層と第２配線層とを積層させた第２配線構造体を設けることにより、実装基板への搭載後に半導体装置に発生する応力を第２配線構造体において効果的に緩和し、第１配線構造体にかかる応力を低減できる。
応力集中が発生しやすい第２配線構造体、特に外部端子近傍において、ビアが接続している外部端子と配線層、複数の配線層間における各層の変形や移動量、またそれらの方向がそれぞれの形状や厚み、絶縁層との密着面積により異なってしまい、ビアに応力が集中する。特に、ビアに対しては、樹脂変形が大きく作用するビアと半導体基板側の配線層との境目に応力集中することとなる。本発明では、この半導体基板側の配線層との境目に接合界面を設けずに、外部端子側の領域に接合界面を設け、接合界面周囲を含めて絶縁層と配線層を密着させているので、絶縁層が配線層に矯正されてビアの接合界面を含めた密着領域で同様な変形となることから、ビアの接続信頼性を向上させることが達成できる。この効果は、特にφ２０μｍ以下のビア径に対して効果的である。従って、駆動電流が大きく高周波で動作する信頼性の高い半導体装置を提供することが可能となる。
本発明の実施形態に係る半導体装置では、半導体基板（図１の１１）と、前記半導体基板（図１の１１）上に配されるとともに、少なくとも１以上の第１配線層（図２の２６）、少なくとも１以上の第１絶縁層（図２の２７）、及び第１ビア（図２の３０）を有する第１配線構造体（図１の１２）と、前記第１配線構造体（図１の１２）上に配されるとともに、少なくとも１以上の第２配線層（図１の１５）、少なくとも１以上の第２絶縁層（図１の１４）、第２ビア（図１の１６）、及び第３ビア（図１の１９）を有する第２配線構造体（図１の１７）と、前記第２配線構造体（図１の１７）上に設けられた外部端子（図１の１８）と、を備える半導体装置において、前記第２配線構造体（図１の１７）の前記第２配線層（図１の１５）と前記外部端子（図１の１８）に接合される前記第２ビア（図１の１６）は、前記外部端子（図１の１８）側の端部に接合界面（図１の１６ａ）が配されている。
本発明の実施形態に係る半導体装置の製造方法では、半導体素子が形成された半導体基板（図７（ａ）の１１）上に第１絶縁層と第１配線層と第１ビアを有する第１配線構造体（図７の１２）を形成する工程と、前記第１配線構造体（図７（ａ）の１２）上に第２絶縁層（図８（ｄ）の１４）と第２配線層（図８（ｄ）の１５）と第２ビア（図８（ｄ）の１６）及び第３ビア（図８（ｄ）の１９）を有する第２配線構造体（図８（ｄ）の１７）を形成する工程と、前記第２配線構造体（図８（ｄ）の１７）上に外部端子（図８（ｄ）の１８）を形成する工程と、を含む半導体装置の製造方法において、前記第２配線構造体（図８（ｄ）の１７）を形成する工程では、前記第２配線層（図７（ｄ）の電解めっき３４に対応）を形成する工程と、前記第２配線層（図８（ａ）の１５）上に前記第２ビア（図８（ｄ）の１６）となる金属ポスト（図８（ａ）の３６）を形成する工程と、前記第２配線層（図８（ｂ）の１５）と前記金属ポスト（図８（ｂ）の３６）とを前記第２絶縁層（図８（ｂ）の１４）にて覆う工程と、前記第２絶縁層（図８（ｃ）の１４）の表面を研磨することで前記金属ポスト（図８（ｃ）の第２ビア１６に対応）を露出させる工程と、を含む。
本発明の実施例１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施例１に係る半導体装置の構成を模式的に示した部分断面図である。図２は、本発明の実施例１に係る半導体装置における第１配線構造体の構成を模式的に示した拡大部分断面図である。
図１を参照すると、実施例１に係る半導体装置においては、半導体基板１１が設けられており、この半導体基板１１の表面に第１配線構造体１２が設けられている。第１配線構造体１２上には、第２配線構造体１７が設けられている。半導体基板１１は、例えば、Ｓｉ又はＧａＡｓよりなる。
図２を参照すると、第１配線構造体１２においては、半導体基板１１の表面にソース電極２２及びドレイン電極２３が相互に離隔して形成されており、これらのソース電極２２とドレイン電極２３とで挟まれたチャネル領域の上に、ゲート絶縁膜（図示せず）を介してゲート電極２１が形成されている。これらのゲート電極２１、ソース電極２２及びドレイン電極２３によりＭＯＳ（Metal Oxide Semiconductor：金属酸化物半導体）トランジスタ２４が構成される。半導体基板１１上には、このＭＯＳトランジスタ２４が複数個設けられている。
これらのＭＯＳトランジスタ２４及び半導体基板１１の表面には、絶縁膜２９で被覆した第１絶縁層２７が形成されている。半導体基板１１上の第１絶縁層２７には、ソース電極２２、ドレイン電極２３に接続されたプラグ２５が形成されている。第１絶縁層２７上には第１配線層２６が設けられている。第１配線層２６は、配線２８及び絶縁膜２９によって構成されている。配線２８は、第１絶縁層２７に形成されたプラグ２５によって夫々ソース電極２２及びドレイン電極２３と電気的に接続されている。更に、第１配線層２６上に第１絶縁層２７が設けられており、その上に第１配線層２６が設けられている。第１絶縁層２７は、絶縁膜２９及び第１ビア３０で構成されている。第１絶縁層２７の上段及び下段の第１配線層２６の配線２８は、対応する第１ビア３０により電気的に接続されている。更に、第１絶縁層２７及び第１配線層２６が交互に積層されて第１配線構造体１２が構成される。
第１配線構造体１２の配線２８及び第１ビア３０は、例えば、主に銅やアルミニウムからなり、例えばダマシン法により形成することができる。ダマシン法は、ドライエッチングにより絶縁膜に所望の配線パターンやビアパターンの形状で溝（トレンチ）を形成し、バリアメタルをスパッタ法、ＣＶＤ（Chemical Vapor Deposition）法、ＡＬＤ（Atomic Layer Deposition）法等で設けた後、電解めっき用の給電層（図示せず）をスパッタ法等で形成し、電解銅めっきにて溝（トレンチ）を銅で埋めた後にＣＭＰ（Chemical Mechanical Polishing）法により溝（トレンチ）内のみに銅を残して所望の配線を得る方法である。
第１絶縁層２７の厚さは、例えば、０．２〜１．６μｍである。また、複数の第１絶縁層２７のうち、半導体基板１１近くに設けられている少なくとも１つの第１絶縁層２７は、ｌｏｗ−ｋ材を使用することが望ましい。ｌｏｗ−ｋ材としては、例えば、多孔質酸化シリコン膜を使用し、その２５℃での弾性率は４乃至１０ＧＰａである。
図１に示すように、第１配線構造体１２上には無機材料もしくは有機材料からなる絶縁性のパッシベーション膜１３が設けられており、その上に第２配線層１５と第２絶縁層１４が設けられている。第２配線層１５と第１配線構造体１２の表面の配線（図２の２８）は第３ビア１９を介して電気的に接続されている。更に、第２絶縁層１４及び第２配線層１５が交互に積層されて第２配線構造体１７が構成されている。複数の第２配線層１５は、第２絶縁層１４内に設けられている第２ビア１６により電気的に接続されている。最表面の第２絶縁層１４の上には、外部端子１８が設けられている。外部端子１８は、対応する第２ビア１６を通じて第２配線層１５と電気的に接続されている。外部端子１８は、接続方法にあわせて表層配線で位置変更を行う構造としてもよく、第２ビア１６上に直接設ける構造としてもよい。
第２配線層１５は、例えば、銅により構成することができ、その厚さは５μｍとすることができる。第２配線層１５は、例えば、サブトラクティブ法、セミアディティブ法、フルアディティブ法等の第１配線構造体１２とは異なる配線形成法により形成する。サブトラクティブ法は、例えば、特許文献４に開示されているように、基板又は樹脂上に設けられた銅箔を所望のパターンで形成したレジストをエッチングマスクとし、エッチングを行った後にレジストを除去して所望の配線パターンを得る方法である。セミアディティブ法は、例えば、特許文献５に開示されているように、無電解めっき、スパッタ法、ＣＶＤ法等で給電層を形成した後、所望のパターンに開講されたレジストを形成し、レジスト開口部内に電解めっきを析出させ、レジストを除去後に給電層をエッチングして所望の配線パターンを得る方法である。フルアディティブ法は、例えば、特許文献６に開示されているように、基板又は樹脂の表面に無電解めっき触媒を吸着させた後にレジストでパターンを形成し、このレジストを絶縁層として残したまま触媒を活性化して無電解めっき法により絶縁層の開口部に金属を析出させることで所望の配線パターンを得る方法である。
また、第２配線層１５と外部端子１８は、半導体基板１１側に接するパッシベーション膜１３もしくは第２絶縁層１４との間に密着層３７を有している。密着層３７は、パッシベーション膜１３や第２絶縁層１４の材料に対して密着力を有する材料、例えば、チタン、タングステン、ニッケル、タンタル、バナジウム、クロム、モリブデン、銅、アルミニウムやこれらの合金等でも良く、中でもチタン、タングステン、タンタル、クロム、モリブデンやこれらの合金が好適であり、さらにはチタン、タングステンやこれらの合金が最も好適である。さらに、パッシベーション膜１３や第２絶縁層１４の表面が細かな凹凸を有する粗化面であっても良く、この場合は、銅やアルミニウムでも良好な密着力が得られやすくなる。さらに、より密着力を高める手段として、スパッタ法にて形成されることが好適である。第２ビア１６と外部端子１８や第２配線層１５との間に密着層３７が存在すること、及び、第２ビア１６と外部端子１８や第２配線層１５との接合面積より外部端子１８や第２配線層１５の密着層３７の面積が大きいことから、第２ビアの周囲を含めた第２絶縁層１４が外部端子１８や第２配線層１５に矯正される。そのため、密着層３７の周囲にある外部端子１８や第２配線層１５、第２ビア１６、及び第２絶縁層１４がほぼ同じ方向に移動することから、第２ビア１６と外部端子１８や第２配線層１５との接合界面は変形が少なくなり、微小なビア径の第２ビア１６であっても接合界面での破断を効果的に防止することが実現できる。
第２配線層１５は、第１配線構造体１２の第１配線層（図２の２６）より厚く構成される。第２配線層１５の厚さは、例えば、３〜１２μｍであり、中でも５〜１０μｍが適している。厚さが３μｍ未満の場合、配線抵抗が高くなり半導体装置の電源回路における電気特性が悪化してしまう。厚さが１２μｍを超える配線層は、配線層を覆う絶縁層の表面に配線層の凹凸を反映した大きなうねりを発生させ、積層数に制限が発生し、第２配線構造体１７自体の厚みが増加し半導体装置全体の反りが大きくなり、プロセス上の制約から形成することが困難になる。
第２絶縁層１４は、例えば、有機材料で形成されており、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（Benzocyclobutene）、ＰＢＯ（Polybenzoxazole）及びポリノルボルネン樹脂等で形成されている。特に、ポリイミド樹脂及びＰＢＯは、膜強度、引張弾性率及び破断伸び率等の機械的特性が優れているため、高い信頼性を得ることができる。有機材料は、感光性、非感光性のいずれを用いても構わない。第２絶縁層１４に有機材料を用いることで、半導体装置を実装基板に搭載した際に外部端子１８から半導体装置にかかる応力を、主に第２絶縁層１４の変形により緩和させ、第１配線構造体１２への応力伝搬を効果的に低減させることができる。
第２絶縁層１４の２５℃における弾性率は、例えば、０．１５〜８ＧＰａである。弾性率が０．１５ＧＰａ未満の場合には、応力緩和時の第２絶縁層１４の変形量が大きく第２配線層１５に応力の殆どが印加されることとなり、第２配線層１５の断線及び第２配線層１５／第２ビア１６界面等での破壊が発生し易くなる。弾性率が８ＧＰａを超える場合、第２絶縁層１４の変形量が乏しくなり、第２配線構造体１７における応力緩和が不十分となり、第１配線構造体１２において層間剥離及び絶縁膜破壊等が生じやすくなる。従って、０．１５〜８ＧＰａが好ましい。また、第１配線構造体１２の第１絶縁層（図２の２７）より第２配線構造体１７の第２絶縁層１４の弾性率が低くなる組み合わせとすることで、第２絶縁層１４で応力を効果的に緩和し、第１配線構造体１２を保護することが実現できる。
また、第２絶縁層１４の破断伸び率は、例えば、１５％以上である。破断伸び率が１５％未満の場合には、第２絶縁層１４にクラックが発生し易くなる。例えば、実施例１に係る半導体装置を実装基板に搭載し、−５５〜１２５℃の温度サイクル試験を行った場合、１００〜３００サイクルで第２絶縁層１４にクラックが発生する。従って、破断伸び率は１５％以上であることが望ましい。
更に、第２絶縁層１４は、例えば、２５℃における弾性率が１．５ＧＰａ以上の場合、熱膨張係数が４０ｐｐｍ／℃以下であることが好適である。熱膨張係数が４０ｐｐｍ／℃を超える場合、第２絶縁層１４の内部応力によって、半導体装置を形成するウエハに反りが発生してしまう。この反り量は、直径２００ｍｍ（８インチ）、厚さ０．７２５ｍｍのシリコンウエハにおいて、絶縁層の全体厚みが３０〜３５μｍ付近から２００μｍを超え、後のシリコンウエハの裏面研削やダイシング等によるチップ化工程などで問題となる。熱膨張係数を２０ｐｐｍ／℃以下とすることで、更にチップの反り量を低減させることができ、絶縁膜の全体厚みを厚くすることが可能となる。なお、第２絶縁層１４の２５℃における弾性率が１．５ＧＰａ未満の場合、熱膨張係数の値に依らず絶縁膜の全体厚みが３０〜３５μｍ付近ではウエハの反りは２００μｍ未満である。
第２配線構造体１７における第２絶縁層１４内に設けられる第２ビア１６と、第２配線層１５（第２ビア１６と一体になっていない方の第２配線層１５）及び外部端子１８との接合界面１６ａは、第２ビア１６の外部端子１８側の端部に配される。第２ビア１６の外部端子１８側の端部に接合界面１６ａを有する構造では、第２ビア１６の半導体基板１１側の端部に接合界面を有する構造、つまり第２ビア１６とその半導体基板側の第２配線層１５との境目に接合界面を有する構造より、第２配線構造体１７における第２ビア１６と第２配線層１５及び外部端子１８との界面破断が効果的に防止できる。これは、有機樹脂を有する第２配線構造体１７を備えた半導体装置では、実装基板搭載後の応力がかかると弾性率を含めて剛性の高い第２配線層１５に比べ、弾性率の低い第２絶縁層１４の変形が大きく発生し、複数の第２配線層１５を接続する第２ビア１６に応力集中が発生する。この応力の集中は、図３に説明を示しているとおり、半導体装置を実装基板に接続することにより図３（ａ）の単体の状態から、図３（ｂ）の矢印で示す外部応力を受ける状態となる。この外部応力を受ける状態下において、外部電極１８や第２配線層１５のパターンの違いにより各層での変形方向や量が変化する。また、密着層３７により第２絶縁層１４と外部端子１８もしくは第２配線層１５とが強固に接合されているため、図３に示す配線矯正領域３８が第２絶縁層１４に発生する。この配線矯正領域３８では、第２絶縁層１４が外部端子１８や第２配線層１５により変形が矯正され、それぞれのパターンにならうため、第２ビア１６の接合界面には応力が集中しない。
一方、第２絶縁層１４に対する第２配線層１５の強制力の弱まる第２ビア１６の半導体基板１１側の端部と第２配線層１５との境目では、第２絶縁層１４の変形と第２配線層１５の剛性により応力集中部位３９が発生する。このように、第２ビア１６の外部端子１８側の端部に接合界面（図１の１６ａ）を有する構造とすることで、第２ビア１６における接合界面破断が効果的に防止でき、特にφ２０μｍ以下の第２ビア１６において、接続信頼性の向上が実現できる。第２ビア１６の半導体基板１１側の端部と第２配線層１５との境目では、密着層３７は存在せず第２配線層１５と第２ビア１６とが一体となっている。一体の状態としては、応力集中部位３９に対して破断をもたらす界面を有していないことが好適であり、さらには第２配線層１５と第２ビア１６を構成する材料の粒界が応力集中部位３９で第２ビア１６を平面にて横断するように設けられていないことが好適である。
第２ビア１６の接合界面１６ａを外部端子側とするためには、第２ビア１６の位置にあらかじめめっき法によりポストを形成する、もしくは、全面めっきを行った後にエッチングによりポストと配線を形成した後に、有機材料の絶縁膜を形成した後に研磨を行ってポストを露出させて第２ビア１６とする方法を用いる。めっき法では、前処理により下地金属表面の酸化物を除去すると共に、初期のめっき金属析出時は、下地金属の粒界にならうエピタキシャル成長となるため、工程が分割されていても最終的に構成される第２配線層１５と第２ビア１６とは一体物となる。このため、粒界が平面に横断する状態は回避できる。
また、外部端子１８は、図４、図５に示した構造としてもよい。図４では、半田材料を用いて接続する場合に、外部端子１８のみに半田が供給される状態が得られるようにオーバーコート膜２０にて開口を制限している。このオーバーコート膜２０による制限により、半田の流れ量が制限されるため、半導体装置を実装基板に搭載する際の取り付け高さを安定化させることが実現できる。また、図５に示した構造では、オーバーコート膜２０の開口内部に外部端子１８との接続する第２ビア１６が露出し、第２ビア１６の露出部分とオーバーコート膜２０の開口部を覆うように外部端子１８が設けられる。図５の構造とすることで、外部端子１８における応力集中を分散させることがより効果的に行うことができる。オーバーコート膜２０は、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（Benzocyclobutene）、ＰＢＯ（Polybenzoxazole）及びポリノルボルネン樹脂等で形成されている。特に、ポリイミド樹脂及びＰＢＯは、膜強度、引張弾性率及び破断伸び率等の機械的特性が優れているため、高い信頼性を得ることができる。有機材料は、感光性、非感光性のいずれを用いても構わない。感光性の有機材料を用いた場合は、オーバーコート膜２０の開口部はフォトリソグラフィー法などにより形成される。非感光性や感光性でパターン解像度が低い有機材料を用いた場合は、オーバーコート膜２０の開口部はレーザ、ドライエッチング法、ブラストなどにより形成される。
外部端子１８の表面は、外部端子１８の表面に形成される半田ボールの濡れ性やボンディングワイヤーとの接続性を考慮して、例えば、銅、アルミニウム、金、銀及び半田材料からなる群から選択された少なくとも一種の金属及び合金で形成することができる。また、外部端子１８は、複数の層が積層された構成にすることができ、例えば、銅層上にニッケル層と金層が積層され、金層を表面としたものとし、ニッケル層の厚さを３μｍ、金層の厚さを１μｍとすることができる。
なお、図１では、第２絶縁層１４及び第２配線層１５が各２層で示しているが、これに限定されるものではなく、必要に応じて層数を構成してもよい。また、図２では、第１配線層２６が８層、第１絶縁層２７が７層として示しているが、これに限定されるものではなく、必要に応じて層数を構成してもよい。
また、第１配線層２６及び第２配線層１５の配線は、例えば、銅、アルミニウム、ニッケル、金及び銀からなる群から選択された少なくとも一種の金属から構成される。特に、電気抵抗値及びコストの観点から銅が好適である。また、ニッケルは、絶縁材料等の他の材料との界面反応を防止でき、磁性体としての特性を活用したインダクタ又は抵抗配線として使用できる。
第２配線構造体１７の第２配線層１５の厚みは、第１配線構造体１２の第１配線層２６の２倍以上であるため、少なくとも２倍以上の許容電流量を有している。このため、第２配線構造体１７の第２配線層１５において、複数の同じ電圧を用いている電源系配線やグランド系配線を束ねて一つの配線とすることができる。これらの複数配線を一つにまとめることで、例として図６（ｂ）、（ｃ）に示すとおり、第１配線構造体１２表面に形成される第２配線構造体１７との電気的接続点数より外部端子１８の数を低減させることができる。この外部端子１８の数低減により、図６（ｂ）に示すとおり、低減を図らなかった図６（ａ）の場合と比較して、外部端子１８のサイズや間隔（ピッチ）を大きくできるため、実装基板と半導体装置の接続面積が大きくなり、安定した実装性と高い接続信頼性を実現できる。また、図６（ｃ）に示すとおり、低減しなかった場合と同じ外部端子１８のサイズや間隔（ピッチ）を用いると、外部端子１８が形成される面に他の受動素子、能動素子、光素子等を搭載することが可能となる空きエリア３１が得られる。他の部品を搭載することで更なる多機能化、高性能化が実現できる。当然のことであるが、他の部品を搭載する場合は、空きエリア３１内の所望の位置に部品接続用の外部端子１８が設けられる。ビア数を低減できることにより、ビアでの破断の危険性も低減できるだけでなく、ビア径も大きくすることが可能となるため、よりビアの接続信頼性を向上させることができる。
次に、本発明の実施例１に係る半導体装置の製造方法について図面を用いて説明する。図７、図８は、本発明の実施例１に係る半導体装置の製造方法を模式的に示した工程断面図である。なお、各工程においては適宜洗浄や熱処理を行っても構わない。
まず、半導体基板１１上に第１配線構造体１２を形成する（ステップＡ１；図７（ａ）参照）。半導体基板１１は、例えばＳｉ又はＧａＡｓにより形成され、図２に示したとおりソース電極２２とドレイン電極２３とで挟まれたチャネル領域の上に、ゲート絶縁膜（図示せず）を介してゲート電極２１が形成されたＭＯＳ（Metal Oxide Semiconductor：金属酸化物半導体）トランジスタ２４が複数形成されている。第１配線構造体１２は、例えば第１配線層の配線２８、第１ビア３０に主に銅やアルミニウムを用い、例えばダマシン法により形成される。ダマシン法は、ドライエッチングにより絶縁膜に所望の配線パターンやビアパターンの形状で溝（トレンチ）を形成し、バリアメタルをスパッタ法、ＣＶＤ（Chemical Vaper Deposition）法、ＡＬＤ（Atomic Layer Deposition）法等で設けた後、電解めっき用の給電層をスパッタ法等で形成し、電解銅めっきにて溝（トレンチ）を銅で埋めた後にＣＭＰ（Chemical Mechanical Polishing）法により溝（トレンチ）内のみに銅を残して所望の配線を得る方法である。また、複数の第１絶縁層２７のうち、半導体基板１１近くに設けられている少なくとも１つの第１絶縁層２７の絶縁膜２９は、ｌｏｗ−ｋ材を使用することが望ましい。ｌｏｗ−ｋ材としては、例えば多孔質酸化シリコン膜を使用する。第１絶縁層２７は、ＣＶＤ法やスピンコート法により形成される。
次に、パッシベーション膜１３を形成する（ステップＡ２；図７（ｂ）参照）。パッシベーション膜１３が無機材料であれば、ＣＶＤ法やスピンコート法によりパッシベーション膜１３を形成した後に、ドライエッチングにより第１配線構造体１２との接続部が露出する様に開口部を形成する。パッシベーション膜１３が有機材料であれば、感光性、非感光性のいずれを用いても構わない。感光性の有機材料を用いた場合は、スピンコート法、ラミネート法、プレス法、及び印刷法によりパッシベーション膜１３を形成した後、フォトリソグラフィー法などによりパッシベーション膜１３の開口部を形成する。非感光性や感光性でパターン解像度が低い有機材料を用いた場合は、パッシベーション膜１３の開口部はレーザ、ドライエッチング法、ブラストなどにより形成される。
なお、図７、図８は、パッシベーション膜１３の開口部を図１等の垂直な壁で示しているが、図９（実施例２）に示したテーパ角を付けても構わない。テーパ角を設けることにより、第１配線構造体１２との接続面積を小さくすることができるため、第１配線構造体１２表面の配線密度を高めることができると共に、第２配線層１５との接合面積を大きくできるため接合信頼性を向上することができる。さらに、テーパ角を有することで配線形成が容易となる。
次に、給電層３２をスパッタ法、無電解めっき法、ＣＶＤ法、エアロゾル法等により形成する（ステップＡ３；図７（ｃ）参照）。この給電層３２は、パッシベーション膜１３や第２絶縁層１４に接するように形成される。特に、スパッタ法は、パッシベーション膜１３や第２絶縁層１４等の材料に対して密着力を確保し易いため好適であり、密着金属と電解めっき用の低抵抗金属の積層体から給電層３２を形成する。密着金属としては、例としてチタン、タングステン、ニッケル、タンタル、バナジウム、クロム、モリブデン、銅、アルミニウムやこれらの合金等でもよく、中でもチタン、タングステン、タンタル、クロム、モリブデンやこれらの合金が好適であり、さらにはチタン、タングステンやこれらの合金が最も好適である。さらに、パッシベーション膜１３や第２絶縁層１４の表面が細かな凹凸を有する粗化面であってもよく、この場合は、銅やアルミニウムでも良好な密着力が得られやすくなる。さらに、より密着力を高める手段として、スパッタ法にて形成されることが好適であり、スパッタ成膜前処理としてアルゴンによる逆スパッタを施すことがより好適である。
次に、給電層３２上にめっきレジスト３３を形成し、めっきレジスト３３の開口部に給電層３２に電気を供給することで電解めっき３４を析出させる（ステップＡ４；図７（ｄ）参照）。めっきレジスト３３は、感光性の有機材料を用い、スピンコート法、ラミネート法、プレス法、及び印刷法によりめっきレジスト３３成膜した後、フォトリソグラフィー法などによりめっきレジスト３３の開口部を形成する。
次に、めっきレジスト３３を第２ビア１６とする位置が開口部となるように形成し、給電層３２に電気を供給することで電解めっき３５を析出させる（ステップＡ５；図７（ｅ）参照）。めっきレジスト３３は、図７（ｄ）で形成しためっきレジスト３３上に積層して形成してもよく、改めて形成し直してもよい。また、めっきレジスト３３は、感光性の有機材料を用い、スピンコート法、ラミネート法、プレス法、及び印刷法によりめっきレジスト３３を成膜した後、フォトリソグラフィー法などによりめっきレジスト３３の開口部を形成する。めっき法では、前処理により下地金属表面の酸化物を除去すると共に、初期のめっき金属析出時は、下地金属の粒界にならうエピタキシャル成長となるため、工程が分割されていても最終的に構成される第２配線層１５と第２ビア１６とは一体物となる。このため、粒界が平面に横断する状態は回避できる。
次に、めっきレジスト３３を除去し、給電層３２をウェットエッチング法やドライエッチング法により除去して、第２ビア（図１の１６）となる金属ポスト３６と一体となった第２配線層１５を形成する（ステップＡ６；図８（ａ）参照）。
次に、第２配線層１５と金属ポスト３６を覆うように第２絶縁層１４をスピンコート法、ラミネート法、プレス法、及び印刷法により形成する（ステップＡ７；図８（ｂ）参照）。第２絶縁層１４は、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（Benzocyclobutene）、ＰＢＯ（Polybenzoxazole）及びポリノルボルネン樹脂等で形成されている。特に、ポリイミド樹脂及びＰＢＯは、膜強度、引張弾性率及び破断伸び率等の機械的特性が優れているため、高い信頼性を得ることができる。
次に、第２絶縁層１４表面をドライエッチング法、ＣＭＰ法、研削法、ラップ法などにより除去し、めっきにて形成した金属ポスト（図８（ｂ）の３６）の上部を露出させて第２ビア１６を形成する（ステップＡ８；図８（ｃ）参照）。本方法をとることで、一般的に用いられているビアホールでの形成に比べ、第２ビア１６の接合面が露出していることにより第２ビア１６の安定形成の確認がしやすく、接合界面のクリーニングも確実に行うことができる。研磨法としては、表面の平坦性、加工速度の面において、ＣＭＰが好適である。
次に、図７（ｃ）から図８（ｃ）までの工程を繰り返すことで所望の層数を有する第２配線構造体１７を形成し、その後、図７（ｃ）から図８（ｃ）と同様な工程にて給電層３２、めっきレジスト３３、電解めっきや無電解めっき、エッチング法を用いて外部端子１８を形成する（ステップＡ９；図８（ｄ）参照）。
図７、図８に示した半導体装置の製造方法によれば、図１の半導体装置を効率よく形成することができる。また、ウエハ上に複数の半導体装置を形成し、ダイシングにより個片化してもよい。
実施例１によれば、以下のような効果を奏する。
図１を参照すると、半導体装置の外部端子１８に半田ボールが設けられて他の実装基板（図示せず）に搭載された場合、実装基板と半導体装置との間の熱膨張率のミスマッチ等により半導体装置にかかる応力は、第２配線構造体１７の第２絶縁層１４が変形することによって緩和される。更に、第２ビア１６と外部端子１８や第２配線層１５との接合界面１６ａを外部端子１８側とすることで、応力が集中する第２ビア１６とその半導体基板１１側の第２配線層１５との境目から接合界面を離すことができ、第２ビア１６の接続信頼性を向上させることができる。
また、第２配線構造体１７における第２配線層１５の厚さを第１配線構造体１２の第１配線層２６の２倍以上として、第２配線層１５の破断を防止することができるとともに、第２配線層１５の配線抵抗を小さくすることができる。更に、第２配線層１５の厚さが大きくなると、それに対応して第２絶縁層１４の１層当たりの厚さも大きくなるため、応力を緩和する効果が高まる。
更に、第２配線層１５の厚みが２倍以上であるため、第１配線構造体１２の第１配線層２６より、少なくとも２倍以上の許容電流量を有し、第２配線構造体１７において、複数の同じ電圧を用いている電源系やグランド系の配線を一つの配線とすることができる。半導体素子表面に再配線を施しているウエハレベルＣＳＰにおいては、半導体素子に設けられた際配線との接続端子数を低減することなく、単純に１対１の関係のままで配置のみを変更している。外部端子が約５００ピン以上である半導体素子から電源系およびグランド系の端子数が増加し、特に外部端子が約１５００ピン以上の半導体素子では、素子の性能維持のためにピン数の約６０〜８０％が電源系とグランド系の端子となる。この電源系配線やグランド系配線の集約により、第１配線構造体１２表面に形成される第２配線構造体１７との電気的接続点と１対１の関係で同数の外部端子１８を形成する場合より、大幅に外部端子１８の数を低減させることができる。このため、外部端子１８のサイズや間隔（ピッチ）を大きくできるため、実装基板と半導体装置の安定した実装性と高い接続信頼性を実現できる。
また、外部端子１８の数の低減しなかった場合と同じ外部端子１８のサイズや間隔（ピッチ）を用いると、外部端子１８が形成される面に他の受動素子、能動素子、光素子等を搭載することが可能となる表面積が得られる。ビア数の低減やビア径を大きくすることも効果として得られ、この結果、破断の危険性の高いビア数の低減と接合面積向上が達成できる。そのため、接続信頼性をより向上させることができる。また、他の部品を搭載することで更なる多機能化、高性能化が実現できる。
更に、外部端子１８の数低減と配置変更により半導体装置を搭載する実装基板の接続端子機能が電源系、グランド系、信号系とあらかじめ分割されている共通基板を用いることができ、大幅なコスト削減を実現できる。半導体素子ごとに外部端子１８の電源系、グランド系、信号系の位置が異なると、それぞれに対応した実装基板が必要となり、ＦＣＢＧＡの様な少量多品種のパッケージでは大幅なコスト上昇を招くこととなる。これらにより、第２配線構造体１７での微小ビアでの接続信頼性が高く、第１配線構造体１２への応力の伝播を効果的に低減することができ、実装時の信頼性の高い半導体装置を実現できる。従って、第２配線構造体１７を使用して、駆動電流が大きく高周波で動作する信頼性の高い半導体装置を提供することが可能となる。
本発明の実施例２に係る半導体装置について図面を用いて説明する。図９は、本発明の実施例２に係る半導体装置の構成を模式的に示した部分断面図である。
実施例２に係る半導体装置は、パッシベーション膜１３に設けられた第１配線構造体１２と第２配線構造体１７とを電気的に接続する第３ビア１９において、第２ビア１６よりも大きなテーパ角を有する点で、実施例１（図１参照）に係る半導体装置と異なっている。その他の構成は、実施例１と同様である。なお、図９の外部端子１８の構造は、図１と同様な構成となっているが、図４、５と同じ構造としても構わない。さらに、図６（ｂ）、（ｃ）に示した電源系配線やグランド系配線の集約による外部端子１８の数低減効果も同様に有する。
第３ビア１９の第１配線構造体１２と接合する面の断面積をａとし、パッシベーション膜１３の第２配線層１５と接合する面の延長線上にある第３ビア１９の断面積をｂとし、第２配線構造体１７の第２ビア１６の半導体基板１１側にある第２配線層１５との境目の断面積をｃとし、外部端子１８側の接合界面の断面積をｄとした場合に、以下の数式１に表される構造となる。
Figure 2009071045
これは、第２ビア１６より第３ビア１９が大きなテーパ角を有することを意味する。実施例２に係る半導体装置では、半導体基板１１側から外部端子１８側に向かって配線のデザインルールを徐々に大きくする構成を取る。これは、実装基板に搭載できる様にし、半導体装置をシステムに組み込むために重要な点となる。
第３ビア１９にテーパ角を付けることで第１配線構造体１２から第２配線構造体１７との間で配線デザインを大きくすることが実現できる。つまり、第１配線構造体１２側の第３ビア１９の断面積を小さくすることで第１配線構造体１２の上部配線の接合面積を小さくすることができ、さらには、接合面積を小さくしたことにより配線密度を高くすることが実現できる。
また、第２配線層１５との境目側の断面積を大きくすることで第２配線構造体１７のデザインルールに同一配線層内での変換を行わずに調整することが可能となる。一方で、第２ビア１６では、第２配線構造体１７の配線密度を高める必要があるため、少なくとも第３ビア１９より小さなテーパ角とすることが好適であり、略立方柱状や略円筒状となることが望ましい。
また、第３ビア１９がテーパ角を有することにより、第２配線構造体１７にて緩和してきた応力を、さらに効率的にパッシベーション膜１３に伝えることが実現できるため、より第１配線構造体１２を保護することが達成される。
第３ビア１９にテーパ角を形成する場合は、パッシベーション膜１３として感光性の有機材料を使用してフォトリソグラフィー法と熱処理により形成することや、非感光性樹脂の有機材料に別材料をマスクとしてウェットエッチングして熱処理を行うことや、ドライエッチング法やウェットエッチング法にて異方性エッチングを施すこと、先に第３ビア１９となる導電性のポストやバンプを形成しておく等、テーパ角を形成できる方法を用いて達成される。
実施例２によれば、実施例１と同様な効果を奏するとともに、第２配線構造体１７の応力緩和効果に加えてパッシベーション膜１３における応力緩和効果も追加できるため、第１配線構造体１２への保護能力がより高まり、信頼性の高い半導体装置とすることができる。
本発明の実施例３に係る半導体装置について図面を用いて説明する。図１０は、本発明の実施例３に係る半導体装置の構成を模式的に示した部分断面図である。
実施例３に係る半導体装置は、実施例１（図１参照）及び実施例２（図９参照）に係る半導体装置とは、パッシベーション膜１３に第１配線構造体１２と第２配線構造体１７とを電気的に接続する第３ビア１９が、第２配線層１５と別体に設けられ、第２配線層１５との間に密着層３７を有している点が異なる。その他の構成は、実施例１と同様である。なお、図１０の外部端子１８の構造は、図１と同様な構成となっているが、図４、５と同じ構造としても構わない。また、図６（ｂ）、（ｃ）に示した電源系配線やグランド系配線の集約による外部端子１８の数低減効果も同様に有する。さらに、図９に示した通り、パッシベーション膜１３の第３ビア１９に第２ビア１６より大きなテーパ角を有していても構わない。
第３ビア１９は、パッシベーション膜１３内に設けられるため、第２配線層１５を形成する際に、実施例１及び実施例２に係る半導体装置よりもパッシベーション膜１３表面における段差を小さくすることができ、第２配線層１５の微細化と高密度化が実施例１及び実施例２に係る半導体装置よりも容易となる。
第３ビア１９は、タングステン、ニッケル、銅、金、アルミニウム及び銀からなる群から選択された少なくとも一種の金属から構成され、パッシベーション膜１３内に設けられる。第３ビア１９は、パッシベーション膜１３の開口を設けた後に所望の金属にて充填して形成されてもよく、第３ビア１９を第１配線構造体１２上に設けた後にパッシベーション膜１３を形成してから表面研磨を行ってもよい。
次に、本発明の実施例３に係る半導体装置の製造方法について図面を用いて説明する。図１１、図１２は、本発明の実施例３に係る半導体装置の製造方法を模式的に示した工程断面図である。なお、各工程においては適宜洗浄や熱処理を行っても構わない。
まず、半導体基板１１上に第１配線構造体１２を形成する（ステップＢ１；図１１（ａ）参照）。半導体基板１１は、例えばＳｉ又はＧａＡｓにより形成され、図２に示したとおりソース電極２２とドレイン電極２３とで挟まれたチャネル領域の上に、ゲート絶縁膜（図示せず）を介してゲート電極２１が形成されたＭＯＳ（Metal Oxide Semiconductor：金属酸化物半導体）トランジスタ２４が複数形成されている。第１配線構造体１２は、例えば第１配線層の配線２８、第１ビア３０に主に銅やアルミニウムを用い、例えばダマシン法により形成される。ダマシン法は、ドライエッチングにより絶縁膜に所望の配線パターンやビアパターンの形状で溝（トレンチ）を形成し、バリアメタルをスパッタ法、ＣＶＤ（Chemical Vaper Deposition）法、ＡＬＤ（Atomic Layer Deposition）法等で設けた後、電解めっき用の給電層をスパッタ法等で形成し、電解銅めっきにて溝（トレンチ）を銅で埋めた後にＣＭＰ（Chemical Mechanical Polishing）法により溝（トレンチ）内のみに銅を残して所望の配線を得る方法である。また、複数の第１絶縁層２７のうち、半導体基板１１近くに設けられている少なくとも１つの第１絶縁層２７の絶縁膜２９は、ｌｏｗ−ｋ材を使用することが望ましい。ｌｏｗ−ｋ材としては、例えば多孔質酸化シリコン膜を使用する。第１絶縁層２７は、ＣＶＤ法やスピンコート法により形成される。第３ビア１９は、タングステン、ニッケル、銅、金、アルミニウム及び銀からなる群から選択された少なくとも一種の金属から形成される。形成方法は、全面に所望の金属膜をＣＶＤ法、スパッタ法、電解めっき法、無電解めっき法等にて形成した後に、ドライエッチング法やウェットエッチング法にて第３ビア１９を形成してもよく、めっきレジストを用いて所望の位置に金属を析出させてもよい。
次に、パッシベーション膜１３を形成する（ステップＢ２；図１１（ｂ）参照）。パッシベーション膜１３が無機材料であれば、ＣＶＤ法やスピンコート法によりパッシベーション膜１３を形成する。パッシベーション膜１３が有機材料であれば、感光性、非感光性のいずれを用いてもよく、スピンコート法、ラミネート法、プレス法、及び印刷法によりパッシベーション膜１３を形成する。
次に、ドライエッチング法、ＣＭＰ法、研削法、ラップ法などによりパッシベーション膜１３を除去し、第３ビア１９の上部を露出させる（ステップＢ３；図１１（ｃ）参照）。
なお、図１１（ａ）〜（ｃ）では、第３ビア１９をパッシベーション膜１３よりもさきに形成する方法を示したが、図７（ｂ）に示した様にパッシベーション膜１３を形成した後に、開口部に所望の金属を充填した後、余分な金属をエッチング法やＣＭＰ法などにより除去してもよい。また、図１１、図１２では、パッシベーション膜１３の開口部を図１のように垂直な壁としているが、図９（実施例２）のようにテーパ角を付けても構わない。テーパ角を設けることにより、第１配線構造体１２との接続面積を小さくすることができるため、第１配線構造体１２表面の配線密度を高めることができるとともに、第２配線層１５との接合面積を大きくできるため接合信頼性を向上することができる。さらに、テーパ角を有することで配線形成が容易となる。
次に、給電層３２をスパッタ法、無電解めっき法、ＣＶＤ法、エアロゾル法等により形成する（ステップＢ４；図１１（ｄ）参照）。特に、スパッタ法は、パッシベーション膜１３や第２絶縁層１４等の材料に対して密着力を確保し易いため好適であり、密着金属と電解めっき用の低抵抗金属の積層体から給電層３２を形成する。密着金属としては、例としてチタン、タングステン、ニッケル、タンタル、バナジウム、クロム、モリブデン、銅、アルミニウムやこれらの合金等でも良く、中でもチタン、タングステン、タンタル、クロム、モリブデンやこれらの合金が好適であり、さらにはチタン、タングステンやこれらの合金が最も好適である。さらに、パッシベーション膜１３や第２絶縁層１４の表面が細かな凹凸を有する粗化面であってもよく、この場合は、銅やアルミニウムでも良好な密着力が得られやすくなる。さらに、より密着力を高める手段として、スパッタ法にて形成されることが好適であり、スパッタ成膜前処理としてアルゴンによる逆スパッタを施すことがより好適である
次に、給電層３２上にめっきレジスト３３を形成し、めっきレジスト３３の開口部に給電層３２に電気を供給することで電解めっき３４を析出させる（ステップＢ５；図１１（ｅ）参照）。めっきレジスト３３は、感光性の有機材料を用い、スピンコート法、ラミネート法、プレス法、及び印刷法によりめっきレジスト３３を成膜した後、めっきレジスト３３の開口部はフォトリソグラフィー法などにより形成される。
次に、めっきレジスト３３を第２ビア１６とする位置が開口部となるように形成し、給電層３２に電気を供給することで電解めっき３５を析出させる（ステップＢ６；図１２（ａ）参照）。めっきレジスト３３は、図１１（ｅ）で形成しためっきレジスト３３上に積層して形成してもよく、改めて形成し直してもよい。また、めっきレジスト３３は、感光性の有機材料を用い、スピンコート法、ラミネート法、プレス法、及び印刷法によりめっきレジスト３３を成膜した後、フォトリソグラフィー法などによりめっきレジスト３３の開口部を形成する。めっき法では、前処理により下地金属表面の酸化物を除去すると共に、初期のめっき金属析出時は、下地金属の粒界にならうエピタキシャル成長となるため、工程が分割されていても最終的に構成される第２配線層１５と第２ビア１６とは一体物となる。このため、粒界が平面に横断する状態は回避できる。
次に、めっきレジスト３３を除去し、給電層３２をウェットエッチング法やドライエッチング法により除去して、第２ビア１６となる金属ポスト３６と一体の第２配線層１５を形成する（ステップＢ７；図１２（ｂ）参照）。
次に、第２配線層１５と金属ポスト３６を覆うように第２絶縁層１４をスピンコート法、ラミネート法、プレス法、及び印刷法により形成する（ステップＢ８；図１２（ｃ）参照）。第２絶縁層１４は、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（Benzocyclobutene）、ＰＢＯ（Polybenzoxazole）及びポリノルボルネン樹脂等で形成されている。特に、ポリイミド樹脂及びＰＢＯは、膜強度、引張弾性率及び破断伸び率等の機械的特性が優れているため、高い信頼性を得ることができる。
次に、第２絶縁層１４表面をドライエッチング法、ＣＭＰ法、研削法、ラップ法などにより除去し、めっきにて形成した金属ポスト３６の上部を露出させて第２ビア１６を形成する（ステップＢ９；図１２（ｄ）参照）。本方法をとることで、一般的に用いられているビアホールでの形成に比べ、第２ビア１６の接合面が露出していることにより第２ビア１６の安定形成の確認がしやすく、接合界面のクリーニングも確実に行うことができる。研磨法としては、表面の平坦性、加工速度の面において、ＣＭＰが好適である。
次に、図１１（ｄ）から図１２（ｄ）までの工程を繰り返すことで所望の層数を有する第２配線構造体１７を形成し、その後、図１１（ｄ）から図１２（ｂ）と同様な工程にて給電層３２、めっきレジスト３３、電解めっきや無電解めっき、エッチング法を用いて外部端子１８を形成する（ステップＢ１０；図１２（ｅ）参照）。
図１１、図１２に示した半導体装置の製造方法によれば、図１０の半導体装置を効率よく形成することができる。第３ビア１９を形成することにより、パッシベーション膜１３上の第２配線層１５が実施例１に係る半導体装置の製造方法よりも微細かつ高密度に形成することができる。また、ウエハ上に複数の半導体装置を形成し、ダイシングにより個片化してもよい。
実施例３によれば、実施例１及び実施例２と同様な効果を奏するとともに、パッシベーション膜１３上に設けられる第２配線層１５の微細化と高密度化が実現できる。
なお、実施例１〜３において、第１配線構造体１２表面、パッシベーション膜１３、第２絶縁層１４、第２配線層１５、外部端子１８、及びオーバーコート膜２０で構成される積層回路の所望の位置に、回路のノイズフィルターの役割を果たすコンデンサが設けられていてもよい。コンデンサを構成する誘電体材料としては、酸化チタン、酸化タンタル、Ａｌ２Ｏ３、ＳｉＯ２、ＺｒＯ２、ＨｆＯ２又はＮｂ２Ｏ５等の金属酸化物、ＢＳＴ（ＢａｘＳｒ１−ｘＴｉＯ３）、ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）又はＰＬＺＴ（Ｐｂ１−ｙＬａｙＺｒｘＴｉ１−ｘＯ３）等のペロブスカイト系材料若しくはＳｒＢｉ２Ｔａ２Ｏ９等のＢｉ系層状化合物であることが好ましい。但し、０≦ｘ≦１、０＜ｙ＜１である。また、コンデンサを構成する誘電体材料として、無機材料や磁性材料を混合した有機材料等を使用してもよい。
更に、第２配線構造体１７の第２絶縁層１４の一層もしくは複数層において、誘電率が９以上となる材料により構成され、その上下の配線層の所望の位置に対向電極を形成することで回路のノイズフィルターの役割を果たすコンデンサを設けてもよい。コンデンサを構成する誘電体材料としては、Ａｌ２Ｏ３、ＳｉＯ２、ＺｒＯ２、ＨｆＯ２又はＮｂ２Ｏ５等の金属酸化物、ＢＳＴ（ＢａｘＳｒ１−ｘＴｉＯ３）、ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）又はＰＬＺＴ（Ｐｂ１−ｙＬａｙＺｒｘＴｉ１−ｘＯ３）等のペロブスカイト系材料若しくはＳｒＢｉ２Ｔａ２Ｏ９等のＢｉ系層状化合物であることが好ましい。但し、０≦ｘ≦１、０＜ｙ＜１である。また、コンデンサを構成する誘電体材料として、無機材料や磁性材料を混合した有機材料等を使用してもよい。
本発明の実施例１に係る半導体装置の構成を模式的に示した部分断面図である。 本発明の実施例１に係る半導体装置における第１配線構造体の構成を模式的に示した拡大部分断面図である。 本発明の実施例１に係る半導体装置における第２配線構造体の応力集中状態を説明するための部分断面図である。 本発明の実施例１に係る半導体装置の第１の変形例の構成を模式的に示した部分断面図である。 本発明の実施例１に係る半導体装置の第２の変形例の構成を模式的に示した部分断面図である。 本発明の実施例１に係る半導体装置の外部端子低減の効果の例を示した模式図である。 本発明の実施例１に係る半導体装置の製造方法を模式的に示した第１の工程断面図である。 本発明の実施例１に係る半導体装置の製造方法を模式的に示した第２の工程断面図である。 本発明の実施例２に係る半導体装置の構成を模式的に示した部分断面図である。 本発明の実施例３に係る半導体装置の構成を模式的に示した部分断面図である。 本発明の実施例３に係る半導体装置の製造方法を模式的に示した第１の工程断面図である。 本発明の実施例３に係る半導体装置の製造方法を模式的に示した第２の工程断面図である。
符号の説明
１１ 半導体基板
１２ 第１配線構造体
１３ パッシベーション膜
１４ 第２絶縁層
１５ 第２配線層
１６ 第２ビア
１６ａ 接合界面
１７ 第２配線構造体
１８ 外部端子
１９ 第３ビア
２０ オーバーコート膜
２１ ゲート電極
２２ ソース電極
２３ ドレイン電極
２４ ＭＯＳトランジスタ
２５ プラグ
２６ 第１配線層
２７ 第１絶縁層
２８ 配線
２９ 絶縁膜
３０ 第１ビア
３１ 空きエリア
３２ 給電層
３３ めっきレジスト
３４、３５ 電解めっき
３６ 金属ポスト
３７ 密着層
３８ 配線矯正領域
３９ 応力集中部位

Claims (24)

  1. 半導体基板と、
    前記半導体基板上に配されるとともに、少なくとも１以上の第１配線層、少なくとも１以上の第１絶縁層、及び第１ビアを有する第１配線構造体と、
    前記第１配線構造体上に配されるとともに、少なくとも１以上の第２配線層、少なくとも１以上の第２絶縁層、第２ビア、及び第３ビアを有する第２配線構造体と、
    前記第２配線構造体上に設けられた外部端子と、
    を備える半導体装置において、
    前記第２配線構造体の前記第２配線層と前記外部端子に接合される前記第２ビアは、前記外部端子側の端部に接合界面が配されていることを特徴とする半導体装置。
  2. 前記第２配線構造体に設けられる全ての前記第２ビアは、前記外部端子側の端部に接合界面が配されていることを特徴とする請求項１記載の半導体装置。
  3. 前記第２ビアは、前記半導体基板側の端部が前記第２配線層と一体化されていることを特徴とする請求項１又は２記載の半導体装置。
  4. 前記第２ビアは、前記半導体基板側の前記第２配線層上にめっき法によって形成されたことを特徴とする請求項３記載の半導体装置。
  5. 前記第２配線層は、前記半導体基板側の面に密着層を有することを特徴とする請求項１乃至４のいずれか一に記載の半導体装置。
  6. 前記第２配線層は、前記第１配線層より厚いことを特徴とする請求項１乃至５のいずれか一に記載の半導体装置。
  7. 前記第２絶縁層は、前記第１絶縁層より厚いことを特徴とする請求項１乃至６のいずれか一に記載の半導体装置。
  8. 前記第２絶縁層の弾性率は、前記第１配線層の弾性率より低いことを特徴とする請求項１乃至７のいずれか一に記載の半導体装置。
  9. 前記第２絶縁層の２５℃の弾性率は、１ＧＰａ以上かつ８ＧＰａ以下であることを特徴とする請求項１乃至８のいずれか一に記載の半導体装置。
  10. 前記第２ビア及び前記第３ビアは、接合界面に前記密着層を有することを特徴とする請求項５乃至９のいずれか一に記載の半導体装置。
  11. 前記第３ビアの前記半導体基板側の断面積をａとし、前記第３ビアの前記第２配線側の断面積をｂとし、前記第２配線構造体に設けられる前記第２ビアの前記半導体基板側の断面積をｃとし、かつ、前記第２配線構造体に設けられる前記第２ビアの前記外部端子側の断面積をｄとした場合、（ｂ／ａ）＞（ｄ／ｃ）の関係にあることを特徴とする請求項１乃至１０のいずれか一に記載の半導体装置。
  12. 前記第１配線層および第２配線層は、銅、アルミニウム、ニッケル、金及び銀からなる群から選択された少なくとも１種の金属又は合金よりなることを特徴とする請求項１乃至１１のいずれか一に記載の半導体装置。
  13. 前記外部端子の表面は、銅、アルミニウム、金、銀及び半田材料からなる群から選択された少なくとも１種の金属又は合金よりなることを特徴とする請求項１乃至１２のいずれか一に記載の半導体装置。
  14. 前記密着層は、チタン、タングステン、ニッケル、タンタル、バナジウム、クロム、モリブデン、銅、アルミニウムからなる群れから選択された少なくとも１種の金属又は合金よりなることを特徴とする請求項１乃至１３のいずれか一に記載の半導体装置。
  15. 前記第２絶縁層は、有機樹脂からなることを特徴とする請求項１乃至１４のいずれか一に記載の半導体装置。
  16. 前記第１配線構造体と前記第２絶縁層との間に前記第３ビアが設けられたパッシベーション膜が介在することを特徴とする請求項１乃至１５のいずれか一に記載の半導体装置。
  17. 前記パッシベーション膜は、有機樹脂よりなることを特徴とする請求項１６記載の半導体装置。
  18. 前記第２配線構造体において、複数の電源系配線をまとめることで外部端子数を少なくすることを特徴とする請求項１乃至１７のいずれか一に記載の半導体装置。
  19. 前記第２配線構造体において、複数のグランド系配線をまとめることで外部端子数を少なくすることを特徴とする請求項１乃至１８のいずれか一に記載の半導体装置。
  20. 半導体素子が形成された半導体基板上に第１絶縁層と第１配線層と第１ビアを有する第１配線構造体を形成する工程と、
    前記第１配線構造体上に第２絶縁層と第２配線層と第２ビア及び第３ビアを有する第２配線構造体を形成する工程と、
    前記第２配線構造体上に外部端子を形成する工程と、
    を含む半導体装置の製造方法において、
    前記第２配線構造体を形成する工程では、
    前記第２配線層を形成する工程と、
    前記第２配線層上に前記第２ビアとなる金属ポストを形成する工程と、
    前記第２配線層と前記金属ポストとを前記第２絶縁層にて覆う工程と、
    前記第２絶縁層の表面を研磨することで前記金属ポストを露出させる工程と、
    を含むことを特徴とする半導体装置の製造方法。
  21. 前記金属ポストを形成する工程では、めっき法により前記第２配線層上に前記金属ポストを形成することを特徴とする請求項２０記載の半導体装置の製造方法。
  22. 前記第１配線構造体を形成する工程と前記第２配線構造体を形成する工程の間に、パッシベーション膜を形成する工程を含むことを特徴とする請求項２０又は２１記載の半導体装置の製造方法。
  23. 前記第２配線層を形成する工程の前に電解めっきにより給電層を形成する工程を含むことを特徴とする請求項２０乃至２２のいずれか一に記載の半導体装置の製造方法。
  24. 前記金属ポストを露出させる工程では、ＣＭＰを用いて前記第２絶縁層の表面を研磨することを特徴とする請求項２０乃至２３のいずれか一に記載の半導体装置の製造方法。
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