JP2009036939A

JP2009036939A - Image display device

Info

Publication number: JP2009036939A
Application number: JP2007200358A
Authority: JP
Inventors: Toshibumi Ozaki; 俊文尾崎
Original assignee: Hitachi Displays Ltd
Current assignee: Japan Display Inc
Priority date: 2007-08-01
Filing date: 2007-08-01
Publication date: 2009-02-19

Abstract

【課題】多階調化に伴う駆動回路の回路サイズの増加を抑制する。
【解決手段】ＶＩ０〜ＶＩＭは、非発光電圧ＶＥＯＦＦから最大発光電圧ＶＥＯＮの間の所定区間をＭ等分した変調回路用参照電圧である。上位分割抵抗４０は変調回路用参照電圧ＶＩ０〜ＶＩＭの各区間を等分割し上位階調電圧ｖ０からｖ８Ｍを発生する。上位デコーダ部４１は、データラッチに保持された上位Ｊビットのデータに応じ上位階調電圧から隣接する２電圧を選択する。相補型ＭＯＳＦＥＴ選択スイッチ４７−１と４７−２は上位デコーダ部４１に入力される最下位ビットデータにより開閉する。下位分割抵抗４３は選択された高電圧上位階調電圧ｖｌと低電圧上位階調電圧ｖｌ＋１の間を等分割し階調電圧ｖｌ０からｖｌｎ−１を発生する。下位デコーダ部４４はデータラッチに保持された下位Ｋビットのデータに応じ分割抵抗により発生した階調電圧から出力電圧を選択出力する。
【選択図】図４An object of the present invention is to suppress an increase in the circuit size of a drive circuit accompanying multi-gradation.
VI0 to VIM are modulation circuit reference voltages obtained by dividing a predetermined section between a non-light emission voltage VEOFF and a maximum light emission voltage VEON into M equal parts. The upper dividing resistor 40 equally divides each section of the modulation circuit reference voltages VI0 to VIM to generate upper gradation voltages v0 to v8M. The upper decoder unit 41 selects two adjacent voltages from the upper gradation voltage according to the upper J-bit data held in the data latch. The complementary MOSFET selection switches 47-1 and 47-2 are opened and closed by the least significant bit data input to the upper decoder unit 41. The lower division resistor 43 equally divides the selected high voltage upper gradation voltage vl and low voltage upper gradation voltage vl + 1 to generate gradation voltages vl0 to vln-1. The lower decoder unit 44 selectively outputs an output voltage from the gradation voltage generated by the dividing resistor in accordance with the lower K bits of data held in the data latch.
[Selection] Figure 4

Description

本発明は、画像表示装置に係り、特に多階調化に伴う駆動回路の回路サイズの増加を抑制した画像表示装置に関する。 The present invention relates to an image display device, and more particularly to an image display device that suppresses an increase in the circuit size of a drive circuit that accompanies multi-gradation.

フラット・パネル・ディスプレイ（ＦＰＤ）と呼ばれる画像表示装置において、電圧振幅信号を変調して階調を表示する振幅変調型駆動回路の一種に、外部より入力された参照電圧を抵抗により分圧し、発生した階調電圧を選択回路により選択して表示パネルに出力し、画像を表示する抵抗分割方式が知られている。 In an image display device called a flat panel display (FPD), a reference voltage input from the outside is divided by a resistor into a type of amplitude modulation type drive circuit that modulates the voltage amplitude signal and displays gradation. There is known a resistance division method in which a selected gradation voltage is selected by a selection circuit and output to a display panel to display an image.

この抵抗分割方式は、薄膜トランジスタ（ＴＦＴ）型（すなわち、アクティブマトリクス型）の液晶表示装置の駆動回路に広く用いられている。また、ＭＩＭ（金属‐絶縁体−金属）等の電子放出素子を用いた画像表示装置の駆動回路への適用も検討されている。近年、この種の駆動回路には、色再現性の拡大、コントラスト比の向上といったパネル性能の向上に対応して１０ビットを越える多階調化が望まれている。しかし、抵抗分割方式では、多階調化に伴って階調電圧の選択回路を構成するスイッチ数と抵抗から選択回路まで電圧を伝える配線が２のビット数乗で増加するため、駆動回路を構成する半導体集積回路のチップサイズが増大し、駆動回路のコストが上昇するという課題が生じる。 This resistance division method is widely used for a driving circuit of a thin film transistor (TFT) type (that is, active matrix type) liquid crystal display device. In addition, application to a drive circuit of an image display device using an electron-emitting device such as MIM (metal-insulator-metal) is also being studied. In recent years, this type of drive circuit has been desired to have multiple gradations exceeding 10 bits in response to an improvement in panel performance such as an increase in color reproducibility and an improvement in contrast ratio. However, in the resistance division method, as the number of gradations is increased, the number of switches constituting the gradation voltage selection circuit and the wiring for transmitting the voltage from the resistance to the selection circuit increase by a power of 2 to form a drive circuit. As a result, the chip size of the semiconductor integrated circuit increases, and the cost of the drive circuit increases.

この分野の従来技術を開示したものとして、特許文献１、特許文献２を挙げることができる。特許文献１では、画像情報を上位画像情報と下位画像情報に分け、上位画像情報のビット数に応じた複数の上位階調電圧から上位画像情報に応じた２つの隣接上位階調電圧を選択し、選択された２上位階調電圧間を下位画像情報のビット数に応じて抵抗を用い分圧し画像信号を生成出力することにより、多階調化に伴う駆動回路を構成する半導体集積回路のチップサイズの増大と駆動回路のコスト上昇を防いでいる。 Patent Documents 1 and 2 can be cited as disclosures of the prior art in this field. In Patent Document 1, image information is divided into upper image information and lower image information, and two adjacent upper gradation voltages corresponding to upper image information are selected from a plurality of upper gradation voltages corresponding to the number of bits of the upper image information. A chip of a semiconductor integrated circuit that constitutes a drive circuit for multi-gradation by dividing a voltage between two selected upper gradation voltages using a resistor according to the number of bits of lower image information and generating and outputting an image signal This prevents an increase in size and cost of the driving circuit.

また、特許文献２では、選択された２電圧間を下位画像情報のビット数に応じて下位デコーダ部とスイッチと多入力の差動対を持つ出力回路を用い分圧し画像信号を生成出力することにより、多階調化に伴う駆動回路を構成する半導体集積回路のチップサイズの増大と駆動回路のコスト上昇を防いでいる。
特開平２−１３０５８６号公報ＵＳ６２４６３５１Ｂ１ Further, in Patent Document 2, the selected two voltages are divided using an output circuit having a lower decoder unit, a switch, and a multi-input differential pair according to the number of bits of lower image information, and an image signal is generated and output. This prevents an increase in the chip size of the semiconductor integrated circuit constituting the drive circuit and the increase in the cost of the drive circuit due to the increase in the number of gradations.
JP-A-2-130586 US 6246351 B1

しかし、特許文献１、２のいずれでも、隣接する上位２階調を選択すたるために上位デコーダ部中に２系列の選択スイッチを用いているため、上位デコーダ部の占める面積が大きく、依然として多階調化に伴う駆動回路の回路規模が増大し、半導体集積回路により実現する場合では半導体集積回路のチップサイズの増大と駆動回路のコスト上昇を招いている。 However, in both Patent Documents 1 and 2, since two series of selection switches are used in the upper decoder unit in order to select the adjacent upper two gradations, the upper decoder unit occupies a large area and is still multi-level. The circuit scale of the drive circuit accompanying the adjustment is increased, and in the case where it is realized by a semiconductor integrated circuit, the chip size of the semiconductor integrated circuit is increased and the cost of the drive circuit is increased.

本発明の目的は、多階調化に伴う駆動回路の回路サイズの増加を抑制した画像表示装置を提供することにある。 An object of the present invention is to provide an image display device in which an increase in the circuit size of a drive circuit accompanying the increase in the number of gradations is suppressed.

本発明の画像表示装置は、互いに平行な複数本の行配線と、該行配線に交差する複数本の列配線と、前記行配線と前記列配線の交点近傍に表示素子を配置して表示領域を形成した背面板と、該背面板の少なくとも前記表示領域を覆って重ね合わせた前面基板を有する表示パネルを備えている。 An image display device according to the present invention includes a plurality of row wirings parallel to each other, a plurality of column wirings intersecting the row wirings, and a display element disposed near an intersection of the row wirings and the column wirings. And a display panel having a front substrate overlaid on at least the display area of the back plate.

前記背面板に、前記行配線に接続されて行選択を行う走査回路と、前記列配線に接続されて振幅変調電圧を出力する変調回路を有し、前記変調回路は、外部から入力される変調回路用参照電圧間を分割して上位階調電圧を生成する上位分割抵抗を有する上位階調電圧生成部と、表示データを保持するデータラッチと、該データラッチに保持された上位ビットのデータに応じて上位階調電圧から隣接する２電圧を選択する上位デコーダ部および選択された２上位階調電圧間を分割し階調電圧を発生して前記データラッチに保持された下位ビットのデータに応じて発生した階調電圧を出力する電圧分割手段の出力電圧を選択出力する下位デコーダ部とからなるデコーダを設けた。 The back plate has a scanning circuit connected to the row wiring for selecting a row, and a modulation circuit connected to the column wiring for outputting an amplitude modulation voltage. The modulation circuit is a modulation input from the outside. An upper gradation voltage generation unit having an upper division resistor that divides between circuit reference voltages to generate an upper gradation voltage, a data latch that holds display data, and upper bit data held in the data latch Accordingly, the upper decoder unit for selecting two adjacent voltages from the upper grayscale voltage and the selected two upper grayscale voltages are divided to generate a grayscale voltage and according to the lower bit data held in the data latch. A decoder comprising a lower decoder section for selectively outputting the output voltage of the voltage dividing means for outputting the generated gradation voltage is provided.

そして、前記上位デコーダ部は、該上位デコーダ部の奇数番もしくは偶数番の上位階調電圧より高いか低いか何れかの隣接偶数番もしくは隣接奇数番の上位階調電圧を選択するためのスイッチを有し、前記デコーダは、前記上位デコーダ部と前記電圧分割手段との間に、該電圧分割手段の出力電圧を選択する選択スイッチを設けた。 The upper decoder unit includes a switch for selecting an adjacent even-numbered or adjacent odd-numbered upper grayscale voltage that is higher or lower than the odd-numbered or even-numbered higher grayscale voltage of the upper decoder unit. The decoder includes a selection switch for selecting an output voltage of the voltage dividing unit between the upper decoder unit and the voltage dividing unit.

上位デコーダ部は、電圧の高い上位階調電圧の選択のためのｐチャネルＭＯＳＦＥＴと、電圧の低い上位階調電圧の選択のためのｎチャネルＭＯＳＦＥＴからなり、前記下位デコーダ部はｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴが並列接続された相補型ＭＯＳＦＥＴとから構成する。 The upper decoder unit includes a p-channel MOSFET for selecting a higher gray level voltage having a higher voltage and an n-channel MOSFET for selecting a higher gray level voltage having a lower voltage. The lower decoder unit includes a p-channel MOSFET and an n-channel MOSFET. The channel MOSFET is composed of complementary MOSFETs connected in parallel.

従来２系列必要であった上位デコーダ部中の選択スイッチを一系統とすることで、デコーダを構成するスイッチが半減する。また、バッファアンプの入力側の選択スイッチが不要となる。この結果、データ駆動回路の回路規模の増大が抑制され、半導体集積回路により実現する場合では半導体集積回路のチップサイズを小さくできる。また、入力される電圧の固定された上位デコーダ部のＭＯＳＦＥＴの構成を簡略化するとともに、下位デコーダ部へ入力される上位階調電圧が変化しても選択時のオン抵抗の上昇を防ぐことができる。 The number of switches constituting the decoder is reduced by half by making the selection switches in the higher-order decoder unit, which conventionally required two systems, into one system. Further, the selection switch on the input side of the buffer amplifier is not necessary. As a result, an increase in the circuit scale of the data driving circuit is suppressed, and the chip size of the semiconductor integrated circuit can be reduced when it is realized by a semiconductor integrated circuit. In addition, the structure of the MOSFET of the higher-order decoder unit in which the input voltage is fixed is simplified, and an increase in on-resistance at the time of selection can be prevented even if the higher gray-scale voltage input to the lower-order decoder unit changes. it can.

以下、本発明の最良の実施形態につき、実施例を参照して詳細に説明する。 Hereinafter, the best mode of the present invention will be described in detail with reference to examples.

図１は、本発明の画像表示装置の実施例１を説明する画像表示装置の全体回路構成を示すブロック図である。本実施例では、ＭＩＭ型電子放出素子を用いた画像表示装置に本発明を適用したものである。内面に、列配線１、行配線２、列配線１と行配線２の交差部近傍に配置されたＭＩＭ型電子放出素子３を形成したガラスを好適とする背面板と、図示しない前面板を貼り合わせた表示パネル４を有する。背面板のＭＩＭ型電子放出素子３を配置した表示領域に対向する前面板の内面には蛍光膜１０と、この蛍光膜１０を覆って成膜したメタルバック（アノード）１１が形成されている。 FIG. 1 is a block diagram showing an overall circuit configuration of an image display apparatus for explaining an embodiment 1 of the image display apparatus of the present invention. In this embodiment, the present invention is applied to an image display apparatus using an MIM type electron-emitting device. On the inner surface, a back plate preferably made of glass on which MIM type electron-emitting devices 3 arranged in the vicinity of the intersection of the column wiring 1, the row wiring 2, and the column wiring 1 and the row wiring 2 are formed, and a front plate (not shown) are pasted. A combined display panel 4 is provided. A fluorescent film 10 and a metal back (anode) 11 formed so as to cover the fluorescent film 10 are formed on the inner surface of the front plate facing the display area where the MIM type electron-emitting devices 3 on the back plate are arranged.

フルカラー表示の場合には、ＭＩＭ型電子放出素子３から放出された電子で励起されて発光する蛍光膜１０は赤、緑、青などの原色を発光する複数種の蛍光膜を所定のパターンで配置される。前面板は、少なくとも蛍光膜１０とメタルバック（アノード）１１が形成される表示領域を覆って背面板に重ね合わせて貼り合わされる。 In the case of full-color display, the fluorescent film 10 that emits light when excited by electrons emitted from the MIM type electron-emitting device 3 has a plurality of types of fluorescent films that emit primary colors such as red, green, and blue arranged in a predetermined pattern. Is done. The front plate covers and overlaps at least the display area where the fluorescent film 10 and the metal back (anode) 11 are formed.

変調電圧により発光強度が変調するＭＩＭ型電子放出素子３には、その下部電極に接続された列配線１に変調電圧が印加される。なお、ＭＩＭ型電子放出素子３の上部電極に接続された行配線２を備える背面板、背面板の対向面に蛍光膜１０と蛍光膜１０を覆う様に形成されたメタルバック１１を備える前面板と共に、パネル内を真空にするためにパネル周辺に枠状の側壁（図示せず）が設けられる。蛍光膜１０は、ＭＩＭ型電子放出素子３の各列毎に赤、緑、青の３原色に塗分けられる。 A modulation voltage is applied to the column wiring 1 connected to the lower electrode of the MIM type electron-emitting device 3 whose emission intensity is modulated by the modulation voltage. In addition, a front plate provided with a metal plate 11 formed so as to cover the fluorescent film 10 and the fluorescent film 10 on the opposite surface of the rear plate with the row wiring 2 connected to the upper electrode of the MIM type electron-emitting device 3. At the same time, a frame-like side wall (not shown) is provided around the panel to evacuate the panel. The fluorescent film 10 is coated in three primary colors of red, green, and blue for each column of the MIM type electron-emitting devices 3.

参照符号５は列配線に振幅変調電圧を出力する変調回路、同６は行選択を行う走査回路である。ドライバ電源７は、走査回路６に選択電圧ＶＧＯＮ、非選択電圧ＶＧＯＦＦ、論理回路用電圧Ｖｃｃを供給し、変調回路５と表示コントローラ８に発光電圧ＶＥＯＮ、非発光電圧ＶＥＯＦＦ、論理回路用電圧Ｖｃｃを供給する。表示コントローラ８は、走査回路６に垂直クロックＶＣＬＫ、スタートパルスＶＩＯ、出力切り替え信号ＳＴＢを、変調回路５に水平クロックＨＣＬＫ、スタートパルスＨＩＯ、出力切り替え信号ＳＴＢ、変調回路用参照電圧ＶＩ０〜ＶＩＭ、赤、緑、青に対応する３出力Ｉビットの表示データＤ０、Ｄ１、Ｄ２を出力する。これらの制御信号とデータ中変調回路用参照電圧ＶＩ０〜ＶＩＭ以外の信号は全て論理回路用電圧Ｖｃｃの振幅を持つ。また、アノード電源９はメタルバック１１に蛍光体を発光させるためのアノード電圧ＶＡを供給する。 Reference numeral 5 denotes a modulation circuit that outputs an amplitude modulation voltage to the column wiring, and reference numeral 6 denotes a scanning circuit that performs row selection. The driver power supply 7 supplies the scanning circuit 6 with a selection voltage VGON, a non-selection voltage VGOFF, and a logic circuit voltage Vcc, and supplies the light emission voltage VEON, the non-light emission voltage VEOFF, and the logic circuit voltage Vcc to the modulation circuit 5 and the display controller 8. Supply. The display controller 8 has a vertical clock VCLK, a start pulse VIO, and an output switching signal STB for the scanning circuit 6, a horizontal clock HCLK, a start pulse HIO, an output switching signal STB, a modulation circuit reference voltages VI0 to VIM, red for the modulation circuit 5. , Three-output I-bit display data D0, D1, and D2 corresponding to green and blue are output. These control signals and signals other than the data modulation circuit reference voltages VI0 to VIM all have the amplitude of the logic circuit voltage Vcc. The anode power source 9 supplies the metal back 11 with an anode voltage VA for causing the phosphor to emit light.

図２は、図１に示す変調回路の構成を説明するブロック図である。変調回路５は、半導体集積回路からなるデータドライバの直列接続で構成される。参照符号２５は表示データを取り込むためのラッチ信号を生成するシフトレジスタである。参照符号２４は表示コントローラ８から同時に入力される赤、緑、青に対応するＤ００〜Ｄ０Ｉ−１、Ｄ１０〜Ｄ１Ｉ−１、Ｄ２０〜Ｄ２Ｉ−１の３出力Ｉビットの表示データを順次取り込むデータレジスタである。参照符号２３はデータレジスタの表示データを出力切り替え信号ＳＴＢに同期して取り込み保持するデータラッチである。 FIG. 2 is a block diagram illustrating the configuration of the modulation circuit shown in FIG. The modulation circuit 5 is configured by serial connection of data drivers made of semiconductor integrated circuits. Reference numeral 25 is a shift register that generates a latch signal for fetching display data. Reference numeral 24 is a data register for sequentially fetching display data of 3 output I bits of D00 to D0I-1, D10 to D1I-1, and D20 to D2I-1 corresponding to red, green and blue inputted simultaneously from the display controller 8. It is. Reference numeral 23 denotes a data latch that captures and holds display data of the data register in synchronization with the output switching signal STB.

参照符号２６は表示コントローラ８の出力する変調回路用参照電圧ＶＩ０〜ＶＩＭから抵抗分割により２^J＋１個の上位階調電圧を発生させる上位階調電圧生成部である。参照符号２２はデータラッチの出力するＩビットの表示データに応じ２^J＋１個の上位階調電圧を用い２^I（Ｉ＞Ｊ）通りの電圧を生成出力するデコーダである。参照符号２１はデコーダ出力電圧を出力電圧Ｙ１〜Ｙｍとして表示パネル４の列配線１の各々に出力するためのボルテージフォロワーカラーなる出力回路である。ＨＲ／Ｌはシフトレジスタのシフト方向を決めるための信号で、論理回路用電圧Ｖｃｃまたは接地電圧ＧＮＤに固定されている。 Reference numeral 26 denotes an upper gradation voltage generating section that generates 2 ^J +1 upper gradation voltages from the modulation circuit reference voltages VI0 to VIM output from the display controller 8 by resistance division. Reference numeral 22 denotes a decoder that generates and outputs 2 ^I (I> J) voltages using 2 ^J +1 upper grayscale voltages in accordance with I-bit display data output from the data latch. Reference numeral 21 denotes an output circuit which is a voltage follower color for outputting the decoder output voltage to each of the column wirings 1 of the display panel 4 as output voltages Y1 to Ym. HR / L is a signal for determining the shift direction of the shift register, and is fixed to the logic circuit voltage Vcc or the ground voltage GND.

一水平走査期間が開始されると、スタートパルスＨＩＯが第１のデータドライバのＨＩＯ１（あるいはＨＩＯ２）信号として入力されシフトレジスタ２５内を水平クロックＨＣＬＫに同期してシフトし、ラッチ信号が出力されると、３出力同時にＩビットの表示データが順次データレジスタ２４に取り込まれる。第１のデータドライバのデータレジスタ２４への表示データ取り込みが終了するとＨＩＯ２（あるいはＨＩＯ１）の電圧が論理回路用電圧Ｖｃｃとなり第２のデータドライバのＨＩＯ１（あるいはＨＩＯ２）に入力され、第２のデータドライバへの表示データ取り込みが開始される。この様にして全表示データのデータレジスタ２４への取り込みが終了すると、一水平走査期間の直前に、出力切り替え信号ＳＴＢの立ち上がりに同期して全表示データがデータレジスタ２４からデータラッチ２３に取り込まれる。取り込まれた表示データはそれぞれデコーダ２２により階調電圧に変換され、階調電圧は出力回路２１により各列配線に出力される。 When one horizontal scanning period is started, a start pulse HIO is input as the HIO1 (or HIO2) signal of the first data driver, the shift register 25 is shifted in synchronization with the horizontal clock HCLK, and a latch signal is output. At the same time, I-bit display data is sequentially taken into the data register 24 for the three outputs. When the display data fetching into the data register 24 of the first data driver is completed, the voltage of HIO2 (or HIO1) becomes the logic circuit voltage Vcc and is input to HIO1 (or HIO2) of the second data driver, and the second data The display data import to the driver is started. When the fetching of all display data into the data register 24 is completed in this way, all the display data is fetched from the data register 24 into the data latch 23 in synchronization with the rising of the output switching signal STB immediately before one horizontal scanning period. . The fetched display data is converted into a gradation voltage by the decoder 22, and the gradation voltage is output to each column wiring by the output circuit 21.

図３は、図１に示す走査回路の構成を説明するブロック図である。図１の走査回路６は図３に示す半導体集積回路からなるスキャンドライバの直列接続で構成される。参照符号３３は一水平走査期間ごとに選択行を順次切り替えるための選択信号を生成するシフトレジスタである。参照符号３２はシフトレジスタ出力を論理回路用電圧Ｖｃｃ−ＧＮＤのレベルから選択電圧ＶＧＯＮ−非選択電圧ＶＧＯＦＦのレベルに変換するレベルシフタである。参照符号３１はレベルシフトされたシフトレジスタ出力に応じ選択電圧ＶＧＯＮもしくは非選択電圧ＶＧＯＦＦを出力電圧Ｇ１〜Ｇnとして表示パネル４の行配線２の各々に出力するための出力回路である。ＶＲ／Ｌはシフトレジスタのシフト方向を決めるための信号で、論理回路用電圧Ｖｃｃまたは接地電圧ＧＮＤに固定されている。 FIG. 3 is a block diagram illustrating the configuration of the scanning circuit shown in FIG. The scanning circuit 6 in FIG. 1 is configured by a series connection of scan drivers made of the semiconductor integrated circuit shown in FIG. Reference numeral 33 denotes a shift register that generates a selection signal for sequentially switching the selected row every horizontal scanning period. Reference numeral 32 is a level shifter for converting the shift register output from the level of the logic circuit voltage Vcc-GND to the level of the selection voltage VGON-non-selection voltage VGOFF. Reference numeral 31 is an output circuit for outputting the selection voltage VGON or the non-selection voltage VGOFF as output voltages G1 to Gn to each of the row wirings 2 of the display panel 4 according to the level-shifted shift register output. VR / L is a signal for determining the shift direction of the shift register, and is fixed to the logic circuit voltage Vcc or the ground voltage GND.

一垂直走査期間が開始されると、スタートパルスＶＩＯが第１のスキャンドライバのＶＩＯ１（あるいはＶＩＯ２）信号として入力され、一水平走査期間毎にシフトレジスタ３３内を垂直クロックＶＣＬＫに同期してシフトし、選択信号が順次出力される。出力された選択信号と出力切り替え信号ＳＴＢの反転信号との論理積がレベルシフタ３２により選択電圧ＶＧＯＮ−非選択電圧ＶＧＯＦＦのレベルにレベルシフトされ、表示パネル４の選択行配線に選択電圧ＶＧＯＮとして出力される。他方、表示パネル４の非選択行配線には非選択電圧ＶＧＯＦＦが出力される。第１のスキャンドライバ内のシフトが終了するとＶＩＯ２（あるいは、ＶＩＯ１）の電圧が論理回路用電圧Ｖｃｃとなり第２のスキャンドライバのＶＩＯ１（あるいは、ＶＩＯ２）に入力され、第２のスキャンドライバ内のシフトが開始される。この様にして全行が順次選択される。 When one vertical scanning period is started, the start pulse VIO is input as the VIO1 (or VIO2) signal of the first scan driver, and the shift register 33 is shifted in synchronization with the vertical clock VCLK every horizontal scanning period. The selection signal is sequentially output. The logical product of the output selection signal and the inverted signal of the output switching signal STB is level-shifted by the level shifter 32 to the level of the selection voltage VGON-non-selection voltage VGOFF, and is output to the selected row wiring of the display panel 4 as the selection voltage VGON. The On the other hand, the non-select voltage VGOFF is output to the non-selected row wiring of the display panel 4. When the shift in the first scan driver is completed, the voltage of VIO2 (or VIO1) becomes the logic circuit voltage Vcc and is input to VIO1 (or VIO2) of the second scan driver, and the shift in the second scan driver Is started. In this way, all rows are selected sequentially.

図４は、図２に示すデータドライバ内の上位階調電圧生成部とデコーダの各列毎のユニットの詳細構成の説明図である。ＶＩ０〜ＶＩＭは、非発光電圧ＶＥＯＦＦから最大発光電圧ＶＥＯＮの間の所定区間をＭ等分した変調回路用参照電圧である。図４において、参照符号４０は変調回路用参照電圧ＶＩ０〜ＶＩＭ（ＶＩ０＞ＶＩ１・・・＞ＶＩＭ−１＞ＶＩＭ）の各区間を等分割し２^J＋１個の上位階調電圧ｖ０からｖ８Ｍ（８Ｍは２^Jに等しい）を発生する上位分割抵抗である。参照符号４５，４６はデータラッチ出力を論理回路用電圧Ｖｃｃ−ＧＮＤのレベルから非発光電圧ＶＥＯＦＦから最大発光電圧ＶＥＯＮのレベルに変換するレベルシフタである。 FIG. 4 is an explanatory diagram of a detailed configuration of a unit for each column of the upper gradation voltage generation unit and decoder in the data driver shown in FIG. VI0 to VIM are modulation circuit reference voltages obtained by dividing a predetermined interval between the non-light emission voltage VEOFF and the maximum light emission voltage VEON into M equal parts. In FIG. 4, reference numeral 40 indicates that each section of the modulation circuit reference voltages VI0 to VIM (VI0>VI1...>VIM-1> VIM) is equally divided and 2 ^J +1 upper grayscale voltages v0 to v8M ( 8M is the most dividing resistors, which generate equal to 2 ^J). Reference numerals 45 and 46 are level shifters for converting the data latch output from the level of the logic circuit voltage Vcc-GND to the level of the non-light emitting voltage VEOFF to the maximum light emitting voltage VEON.

参照符号４１はデータラッチに保持された上位Ｊビットのデータに応じ上位階調電圧から隣接する２電圧を選択する上位デコーダ部である。参照符号４２−１と４２−２はボルテージフォロワーからなるバッファアンプである。参照符号４７−１と４７−２は上位デコーダ部４１に入力される最下位ビットデータにより開閉する相補型ＭＯＳＦＥＴ選択スイッチである。参照符号４３は選択された高電圧上位階調電圧ｖｌと低電圧上位階調電圧ｖｌ＋１の間を等分割し２^K個の階調電圧ｖｌ０からｖｌｎ−１（ｎは２^Kに等しい）を発生する下位分割抵抗である。参照符号４４はデータラッチに保持された下位Ｋビットのデータに応じ分割抵抗により発生した階調電圧から出力電圧を選択出力する下位デコーダ部である。 Reference numeral 41 denotes an upper decoder unit that selects two adjacent voltages from the upper gradation voltage in accordance with the upper J-bit data held in the data latch. Reference numerals 42-1 and 42-2 are buffer amplifiers composed of voltage followers. Reference numerals 47-1 and 47-2 are complementary MOSFET selection switches that are opened and closed by the least significant bit data input to the upper decoder unit 41. Reference numeral 43 generates a vln-1 from equally dividing 2 ^K number of gradation voltages vl0 between the selected high voltage higher gradation voltages vl low voltage-level gradation voltage vl + 1 (n is equal to 2 ^K) This is the lower division resistor. Reference numeral 44 denotes a lower decoder unit that selectively outputs an output voltage from the gradation voltage generated by the dividing resistor in accordance with the lower K bits of data held in the data latch.

図５は、図４における上位デコーダ部の詳細を示す回路図である。図５において、符号の上部に横線を付して示すものは、当該符号で示される信号の反転信号である。しかし、以下の明細書中では〔・・・〕のように〔〕で括った表記とする。すなわち、ｄ０、ｄ１、・・、ｄＪ−３、ｄＪ−２、ｄＪ−１と〔ｄ０〕、〔ｄ１〕、・・、〔ｄＪ−３〕、〔ｄＪ−２〕、〔ｄＪ−１〕はそれぞれ上位Ｊビットのデータラッチ出力をレベルシフトした信号とその反転信号を示す。 FIG. 5 is a circuit diagram showing details of the upper decoder unit in FIG. In FIG. 5, what is indicated by a horizontal line above the reference sign is an inverted signal of the signal indicated by the reference sign. However, in the following specification, it is set as the notation enclosed in [] like [...]. That is, d0, d1, ..., dJ-3, dJ-2, dJ-1 and [d0], [d1], ..., [dJ-3], [dJ-2], [dJ-1] are Each shows a signal obtained by level-shifting the data latch output of the upper J bits and its inverted signal.

また、図５中、配線の交差部の□はｐＭＯＳＦＥＴを、△はｎＭＯＳＦＥＴを示す（図５では、単にｐＭＯＳ、ｎＭＯＳと表記）。なお、ｄ０が最上位ビットに、ｄＪ−１が最下位ビットに対応している。また、ｖ０からｖ８Ｍは上位階調電圧である。参照符号５１、５２はｐチャネルＭＯＳＦＥＴ選択スイッチ、ｎチャネルＭＯＳＦＥＴ選択スイッチ、参照符号５３、５４は上位デコーダ部４１に入力される最下位ビットデータに応じ奇数番の上位階調電圧より高いか低いか何れかの隣接偶数番の上位階調電圧を選択するｐチャネルＭＯＳＦＥＴ選択スイッチ、ｎチャネルＭＯＳＦＥＴ選択スイッチである。 In FIG. 5, □ at the intersection of wirings indicates a pMOSFET, and Δ indicates an nMOSFET (in FIG. 5, simply expressed as pMOS and nMOS). Note that d0 corresponds to the most significant bit and dJ-1 corresponds to the least significant bit. Further, v0 to v8M are upper gradation voltages. Reference numerals 51 and 52 are p-channel MOSFET selection switches and n-channel MOSFET selection switches, and reference numerals 53 and 54 are higher or lower than the odd-numbered upper gradation voltage depending on the least significant bit data input to the upper decoder section 41. A p-channel MOSFET selection switch and an n-channel MOSFET selection switch for selecting any adjacent even-numbered higher gradation voltage.

電圧の高い上位階調電圧ｖ０からｖ８Ｍ／２−１の８Ｍ／２個の電圧はｐチャネルＭＯＳＦＥＴ５１と５３により、電圧の低い上位階調電圧ｖ８Ｍ／２からｖ８Ｍの８Ｍ／２＋１個の電圧はｎチャネルＭＯＳＦＥＴ５２と５４により選択がなされる。レベルシフトした信号またはその反転信号はそれぞれ各ＭＯＳＦＥＴのゲ−トに入力され、上位階調電圧ｖ０からｖ８Ｍの中カラー隣接する２電圧が選択される。 The 8M / 2 voltages from the higher grayscale voltage v0 to v8M / 2-1 having the higher voltage are supplied by the p-channel MOSFETs 51 and 53, and the 8M / 2 + 1 voltage from the lower grayscale voltage v8M / 2 to v8M having the lower voltage are n. Selection is made by channel MOSFETs 52 and 54. The level-shifted signal or its inverted signal is input to the gate of each MOSFET, and two voltages adjacent to the upper gray voltages v0 to v8M are selected.

図６は、図４における下位デコーダ部４４の詳細を示す回路図である。図６において、ｄＪ、ｄＪ＋１、・・、ｄＪ＋Ｋ−３、ｄＪ＋Ｋ−２、ｄＪ＋Ｋ−１と〔ｄＪ〕、〔ｄＪ＋１〔〕、・・、〔ｄＪ＋Ｋ−３〕、〔ｄＪ＋Ｋ−２〕、〔ｄＪ＋Ｋ−１〕はそれぞれ下位Ｋビットのデータラッチ出力をレベルシフトした信号とその反転信号を示す。ｄＪが最上位ビットに、ｄＪ＋Ｋ−１が最下位ビットに対応している。参照符号６１はｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴが並列接続された相補型ＭＯＳＦＥＴ選択スイッチである。レベルシフトした信号またはその反転信号はそれぞれ各ＭＯＳＦＥＴのゲートに入力され、階調電圧ｖｌ０からｖｌｎ−１の中から出力電圧を選択出力する。 FIG. 6 is a circuit diagram showing details of the lower decoder unit 44 in FIG. In FIG. 6, dJ, dJ + 1,..., DJ + K-3, dJ + K-2, dJ + K-1, and [dJ], [dJ + 1 [],. 1] indicates a signal obtained by level-shifting the data latch output of the lower K bits and its inverted signal. dJ corresponds to the most significant bit and dJ + K−1 corresponds to the least significant bit. Reference numeral 61 denotes a complementary MOSFET selection switch in which a p-channel MOSFET and an n-channel MOSFET are connected in parallel. The level-shifted signal or its inverted signal is input to the gate of each MOSFET, and the output voltage is selectively output from the gradation voltages v10 to vln-1.

各変調回路用参照電圧ＶＩ０〜ＶＩＭ間が上位分圧抵抗４０により等分割され上位階調電圧ｖ０からｖ８Ｍが生成される。生成された上位階調電圧からデータラッチに保持された上位Ｊビットデータに応じ上位デコーダ部４１により隣接する２上位階調電圧ｖｌとｖｌ＋１が選択される。最下位ビットが０（ｌが偶数２Ｌ）の時は、レベルシフトした信号ｄＪ−１が低レベルとなり、高電圧上位階調電圧ｖ２Ｌがバッファアンプ４２−１に入力され選択スイッチ４７−１を介して下位分割抵抗４３の高電圧側に印加される。また、低電圧上位階調電圧ｖ２Ｌ＋１はバッファアンプ４２−２に入力され選択スイッチ４７−１を介して下位分割抵抗４３の低電圧側に印加される。 The modulation circuit reference voltages VI0 to VIM are equally divided by the upper voltage dividing resistor 40 to generate upper grayscale voltages v0 to v8M. Two higher grayscale voltages vl and vl + 1 that are adjacent to each other are selected by the higher decoder unit 41 according to the higher J bit data held in the data latch from the generated higher grayscale voltage. When the least significant bit is 0 (l is an even number 2L), the level-shifted signal dJ-1 is at a low level, and the high voltage upper gradation voltage v2L is input to the buffer amplifier 42-1, via the selection switch 47-1. Applied to the high voltage side of the lower divided resistor 43. The low voltage upper gradation voltage v2L + 1 is input to the buffer amplifier 42-2 and applied to the lower voltage side of the lower division resistor 43 via the selection switch 47-1.

他方、最下位ビットが１（lが奇数２Ｌ＋１）の時は、反転信号ｄＪ−１が低レベルとなり高電圧上位階調電圧ｖ２Ｌ＋１は最下位ビットが０の時と同様にバッファアンプ４２−２に入力された後、選択スイッチ４７−２を介して下位分割抵抗４３の高電圧入力端子に印加される。また、低電圧上位階調電圧ｖ２Ｌ＋２はバッファアンプ４２−１に入力され選択スイッチ４７−２を介して下位分割抵抗４３の低電圧側入力端子に印加される。 On the other hand, when the least significant bit is 1 (l is an odd number 2L + 1), the inverted signal dJ-1 is at a low level, and the high voltage upper gradation voltage v2L + 1 is applied to the buffer amplifier 42-2 in the same manner as when the least significant bit is 0. After the input, it is applied to the high voltage input terminal of the lower division resistor 43 via the selection switch 47-2. Further, the low voltage upper gradation voltage v2L + 2 is input to the buffer amplifier 42-1, and is applied to the low voltage side input terminal of the lower division resistor 43 via the selection switch 47-2.

本実施例では、上位デコーダ部４１が上位デコーダ部の奇数番の上位階調電圧より高いか低いかいずれかの隣接偶数番の上位階調電圧を選択するためのスイッチ５２、５４を、デコーダが上位デコーダ部と選択された隣接上位階調電圧間を分割出力するための下位分割抵抗４３と下位デコーダ部４４と出力回路との間に選択スイッチを備える。そして、両スイッチを上位デコーダ部に入力される最下位ビットデータに応じ切り替え、隣接する上位２階調を選択した。この結果、従来２系列必要であった上位デコーダ部中の選択スイッチを一系統としデコーダを構成するスイッチを半減し、データドライバのチップサイズを小さくできる。 In this embodiment, the decoder includes switches 52 and 54 for the upper decoder unit 41 to select the adjacent even-numbered upper gradation voltage, which is either higher or lower than the odd-numbered upper gradation voltage of the upper decoder section. A selection switch is provided between the lower division resistor 43 for dividing and outputting between the upper decoder unit and the selected adjacent upper gradation voltage, the lower decoder unit 44, and the output circuit. Then, both switches are switched according to the least significant bit data input to the upper decoder unit, and the adjacent upper two gradations are selected. As a result, the selection switch in the higher order decoder unit, which conventionally required two systems, is made into one system, the switches constituting the decoder can be halved, and the chip size of the data driver can be reduced.

さらに、下位分割抵抗４３の高電圧端子に入力される場合と低電圧端子に入力される場合のいずれの場合にも、偶数番の上位階調電圧はバッファアンプ４２−１を介して、奇数番の上位階調電圧はバッファアンプ４２−２を介して、下位分割抵抗４３に入力する。この結果、特定の上位階調電圧が高電圧上位階調電圧として選ばれた時の下位デコーダ部の出力する最大電圧ｖｌ０とその１階調前の特定階調電圧が低電圧上位階調電圧として選ばれた時の下位デコーダ部の出力する最低電圧ｖｌ−１ｎ−１は同一のバッファアンプ４２−１または４２−２の出力電圧偏差の影響をうける。このため、バッファアンプ出力電圧偏差が大きくとも、両電圧間電圧ばらつきが他の階調間より大きくなり、画質が悪くなるということがない。 Further, in both cases of inputting to the high voltage terminal and the low voltage terminal of the lower dividing resistor 43, the even-numbered upper gradation voltage is supplied to the odd-numbered voltage via the buffer amplifier 42-1. Are input to the lower dividing resistor 43 through the buffer amplifier 42-2. As a result, when the specific upper gradation voltage is selected as the high voltage upper gradation voltage, the maximum voltage v10 output from the lower decoder unit and the specific gradation voltage one gradation before that are used as the low voltage upper gradation voltage. The lowest voltage vl-1n-1 output from the lower decoder section when selected is affected by the output voltage deviation of the same buffer amplifier 42-1 or 42-2. For this reason, even if the buffer amplifier output voltage deviation is large, the voltage variation between the two voltages is larger than that between other gradations, and the image quality is not deteriorated.

また、上位デコーダ部は、電圧の高い上位階調電圧の選択のためのｐチャネルＭＯＳＦＥＴと、電圧の低い上位階調電圧の選択のためのｎチャネルＭＯＳＦＥＴからなり、下位デコーダ部は全てｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴが並列接続された相補型ＭＯＳＦＥＴで構成されている。 The upper decoder unit includes a p-channel MOSFET for selecting a higher grayscale voltage having a high voltage and an n-channel MOSFET for selecting a higher grayscale voltage having a low voltage, and the lower decoder units are all p-channel MOSFETs. And a n-channel MOSFET connected in parallel.

実施例１の構成により、入力される電圧の固定された上位デコーダ部のＭＯＳＦＥＴの構成が簡略化できるとともに、下位デコーダ部へ入力される上位階調電圧が変化しても選択時のオン抵抗の上昇を防ぐことができ、多階調化に伴う駆動回路の回路サイズの増加を抑制することが可能となる。 According to the configuration of the first embodiment, the configuration of the MOSFET of the higher decoder unit in which the input voltage is fixed can be simplified, and the on-resistance at the time of selection can be changed even if the upper grayscale voltage input to the lower decoder unit changes. An increase can be prevented, and an increase in the circuit size of the drive circuit accompanying the increase in the number of gradations can be suppressed.

実施例２は、実施例１における上位デコーダ部を他の構成としたものである。図７は、本発明の画像表示装置の実施例２を説明する画像表示装置の上位デコーダ部の回路構成図である。実施例２の全体構成は図4と同じである。図7中、配線の交差部の□はｐＭＭＯＳＦＥＴを、△はｐＭＭＯＳＦＥＴを示す（図７では、単にｐＭＯＳ、ｎＭＯＳと表記）。図7の上位デコーダ部４１において、ｄ０、ｄ１、・・、ｄＪ−３、ｄＪ−２、ｄＪ−１と〔ｄ０〕、〔ｄ１〕、・・、〔ｄＪ−３〕、〔ｄＪ−２〕、〔ｄＪ−１〕、ｖ０カラーｖ８Ｍ、５１、５２、５３、５４の機能は図５と同様である。 In the second embodiment, the higher-order decoder unit in the first embodiment has another configuration. FIG. 7 is a circuit configuration diagram of the upper decoder section of the image display device for explaining the second embodiment of the image display device of the present invention. The overall configuration of the second embodiment is the same as FIG. In FIG. 7, □ at the intersection of wirings indicates pMMOSFET, and Δ indicates pMMOSFET (in FIG. 7, they are simply expressed as pMOS and nMOS). 7, d0, d1,..., DJ-3, dJ-2, dJ-1 and [d0], [d1],..., [DJ-3], [dJ-2] , [DJ-1], v0 color v8M, 51, 52, 53, 54 are the same as those in FIG.

実施例２でも、実施例１と同様に、デコーダを構成するスイッチが半減し、データドライバのチップサイズを小さくでき、多階調化に伴う駆動回路の回路サイズの増加を抑制することが可能となる。 In the second embodiment, as in the first embodiment, the number of switches constituting the decoder can be halved, the chip size of the data driver can be reduced, and the increase in the circuit size of the drive circuit due to the multi-gradation can be suppressed. Become.

本発明は、振幅変調により駆動されるものならば、どのような表示パネルを用いた画像表示装置にも実施できる。実施例３は、ドット反転駆動ＴＦＴ液晶表示装置に本発明を適用した例である。ドット反転駆動はコモン一定駆動の一種で、各列毎各行毎に画素電極に印加される電圧の極性が反転する。 The present invention can be implemented in an image display apparatus using any display panel as long as it is driven by amplitude modulation. Example 3 is an example in which the present invention is applied to a dot inversion driving TFT liquid crystal display device. The dot inversion drive is a kind of common constant drive, and the polarity of the voltage applied to the pixel electrode is inverted every column and every row.

図８は、本発明の画像表示装置の実施例３を説明する画像表示装置の全体回路構成を示すブロック図である。表示パネル８４は、ＴＦＴ８３、ＴＦＴ８３に接続された列配線８１、ＴＦＴ８３のゲート電極に接続された行配線８２、列配線に印加された変調電圧を保持する画素電極８１２を備える背面板、背面板の対向面にコモン電極８１１を備える前面板と、背面板と前面板間に封じされ画素電極に保持された変調電圧により光透過率の変化する液晶８１０からなる。 FIG. 8 is a block diagram showing an overall circuit configuration of an image display device for explaining an embodiment 3 of the image display device of the present invention. The display panel 84 includes a TFT 83, a column wiring 81 connected to the TFT 83, a row wiring 82 connected to the gate electrode of the TFT 83, and a pixel electrode 812 that holds a modulation voltage applied to the column wiring. It consists of a front plate having a common electrode 811 on the opposite surface, and a liquid crystal 810 whose light transmittance is changed by a modulation voltage sealed between the back plate and the front plate and held by the pixel electrode.

参照符号８５は、列配線に振幅変調電圧を出力する変調回路、同８６は行選択を行う走査回路である。ドライバ電源８７は、走査回路８６に選択電圧ＶＧＯＮ、非選択電圧ＶＧＯＦＦと論理回路用電圧Ｖｃｃを供給し、変調回路８５と表示コントローラ８８に正負の発光電圧±ＶＥＯＮ、論理回路用電圧Ｖｃｃを供給する。表示コントローラ８８は、走査回路８６に垂直クロックＶＣＬＫとスタートパルスＶＩＯを供給し、変調回路８５に水平クロックＨＣＬＫ、スタートパルスＨＩＯ、出力切り替え信号ＳＴＢ、出力正負切り替え信号ＰＯＬＥ、正負変調回路用参照電圧±ＶＩ０〜ＶＩＭ、表示データＤ０を出力する。 Reference numeral 85 denotes a modulation circuit that outputs an amplitude modulation voltage to the column wiring, and 86 denotes a scanning circuit that performs row selection. The driver power supply 87 supplies the scanning circuit 86 with the selection voltage VGON, the non-selection voltage VGOFF, and the logic circuit voltage Vcc, and supplies the modulation circuit 85 and the display controller 88 with the positive and negative light emission voltages ± VEON and the logic circuit voltage Vcc. . The display controller 88 supplies the scanning circuit 86 with a vertical clock VCLK and a start pulse VIO, and the modulation circuit 85 with a horizontal clock HCLK, a start pulse HIO, an output switching signal STB, an output positive / negative switching signal POLE, and a positive / negative modulation circuit reference voltage ± VI0 to VIM and display data D0 are output.

これらの制御信号とデータのうち、変調回路用参照電圧±ＶＩ０〜ＶＩＭ以外の信号は全て論理回路用電圧Ｖｃｃの振幅を持つ。また、コモン電源８９はコモン電極８１１に液晶８１０に印加される電圧の基準となるコモン電圧ＶＣＯＭを供給する。 Of these control signals and data, all signals other than the modulation circuit reference voltages ± VI0 to VIM have the amplitude of the logic circuit voltage Vcc. The common power supply 89 supplies a common voltage VCOM serving as a reference for the voltage applied to the liquid crystal 810 to the common electrode 811.

図９は、図８の変調回路を構成するデータドライバの構成図である。変調回路８５は、半導体集積回路からなるデータドライバの直列接続で構成される。参照符号２５、２４、２３は図２と同様である。＋ＶＩ０〜＋ＶＩＭ（＋ＶＩ０＞＋ＶＩ１・・・＞＋ＶＩＭ−１＞＋ＶＩＭ）は正の最大発光電圧ＶＥＯＮからコモン電圧間の間の所定区間を分割した正の変調回路用参照電圧である。−ＶＩ０〜−ＶＩＭ（−ＶＩ０＜−ＶＩ１・・・＜−ＶＩＭ−１＜−ＶＩＭ）は負の最大発光電圧−ＶＥＯＮからコモン電圧間の間の所定区間を分割した負の変調回路用参照電圧である。 FIG. 9 is a configuration diagram of a data driver constituting the modulation circuit of FIG. The modulation circuit 85 is configured by serial connection of data drivers made of semiconductor integrated circuits. Reference numerals 25, 24, and 23 are the same as those in FIG. + VI0 to + VIM (+ VI0> + VI1... + VIM-1> + VIM) are positive modulation circuit reference voltages obtained by dividing a predetermined interval between the positive maximum light emission voltage VEON and the common voltage. −VI0 to −VIM (−VI0 <−VI1... − <VIM−1 <−VIM) are negative modulation circuit reference voltages obtained by dividing a predetermined interval between the maximum negative light emission voltage −VEON and the common voltage. It is.

参照符号９６−１と９６−２は、それぞれ正の変調回路用参照電圧＋ＶＩ０〜ＶＩＭまたは負の変調回路用参照電圧−ＶＩ０〜ＶＩＭから抵抗分割により２^J＋１個の正または負の上位階調電圧を発生させる正極側または負極側上位階調電圧生成部である。参照符号９２−１と９２−２は、それぞれデータラッチの出力するＩビットの表示データに応じ２^J＋１個の正または負の上位階調電圧を用い２^I（Ｉ＞Ｊ）通りの電圧を生成出力する正極側または負極側デコーダ部である。参照符号９１−１と９１−２は、それぞれデコーダ出力電圧を出力電圧Ｙ１〜Ｙｍとして表示パネル８４の列配線８１の各々に出力するためのボルテージフォロワーからなる正極側または負極側出力回路である。正極側デコーダおよび出力回路と負極側デコーダおよび出力回路は列毎に交互に配置されている。ＨＲ／Ｌはシフトレジスタのシフト方向を決めるための信号で、論理回路用電圧Ｖｃｃまたは接地電圧ＧＮＤに固定されている。 Reference numerals 96-1 and 96-2 denote 2 ^J +1 positive or negative upper gradations by resistance division from the positive modulation circuit reference voltages + VI0 to VIM or the negative modulation circuit reference voltages −VI0 to VIM, respectively. It is a positive side or negative side upper gradation voltage generation unit for generating a voltage. Reference numerals 92-1 and 92-2 respectively use 2 ^J +1 positive or negative upper gradation voltages according to I-bit display data output from the data latch, and 2 ^I (I> J) voltages. It is a positive side or negative side decoder section that generates and outputs. Reference numerals 91-1 and 91-2 are positive-side or negative-side output circuits each including a voltage follower for outputting decoder output voltages as output voltages Y1 to Ym to the column wirings 81 of the display panel 84, respectively. The positive side decoder and output circuit and the negative side decoder and output circuit are alternately arranged for each column. HR / L is a signal for determining the shift direction of the shift register, and is fixed to the logic circuit voltage Vcc or the ground voltage GND.

一水平走査期間が開始されると、スタートパルスＨＩＯが第１のデータドライバのＨＩＯ１（あるいはＨＩＯ２）信号として入力されシフトレジスタ２５内を水平クロックＨＣＬＫに同期してシフトし、ラッチ信号が出力されると、Ｉビットの表示データが順次データレジスタ２４に取り込まれる。第１のデータドライバのデータレジスタ２４への表示データ取り込みが終了すると、ＨＩＯ２（あるいはＨＩＯ１）の電圧が論理回路用電圧Ｖｃｃとなり第２のデータドライバのＨＩＯ１（あるいはＨＩＯ２）に入力され、第２のデータドライバへの表示データ取り込みが開始される。 When one horizontal scanning period is started, a start pulse HIO is input as the HIO1 (or HIO2) signal of the first data driver, the shift register 25 is shifted in synchronization with the horizontal clock HCLK, and a latch signal is output. The I-bit display data is sequentially taken into the data register 24. When the display data fetching into the data register 24 of the first data driver is completed, the voltage of HIO2 (or HIO1) becomes the logic circuit voltage Vcc and is input to the second data driver HIO1 (or HIO2). The display data import to the data driver is started.

この様にして、全表示データのデータレジスタ２４への取り込みが終了すると、一水平走査期間の直前に、出力切り替え信号ＳＴＢの立ち上がりに同期して全表示データがデータレジスタ２４からデータラッチ２３に取り込まれる。データラッチ２３に取り込まれた表示データは、正極側デコーダ９２−１または負極側デコーダ９２−２により階調電圧に変換され、変換された階調電圧はそれぞれ正極側出力回路９１−１または負極側出力回路９１−２により各列配線に出力される。以上の結果、各列配線には交互にコモン電圧ＶＣＯＭに対して正または負の電圧が出力される。 In this way, when all the display data is taken into the data register 24, all the display data is taken into the data latch 23 from the data register 24 in synchronization with the rise of the output switching signal STB immediately before one horizontal scanning period. It is. The display data fetched into the data latch 23 is converted into a gradation voltage by the positive side decoder 92-1 or the negative side decoder 92-2, and the converted gradation voltage is converted into the positive side output circuit 91-1 or the negative side, respectively. Output to each column wiring by the output circuit 91-2. As a result, a positive or negative voltage with respect to the common voltage VCOM is alternately output to each column wiring.

出力正負切り替え信号ＰＯＬＥは各水平走査期間ごとに交互に０と１となり、各列配線への出力電圧を各水平走査線ごとに正または負とする。出力正負切り替え信号ＰＯＬＥが０の時は、奇数番列配線への出力に対応する表示データは、データレジスタ２４の奇数番地に取り込まれ、正極側デコーダ部９２−１と正極側出力回路９１−１により正電圧として各奇数番列配線Ｙ１、Ｙ３、・・に出力される。また、偶数番列配線への出力に対応する表示データは、データレジスタ２４の偶数番地に取り込まれ、負極側デコーダ部９２−２と負極側出力回路９１−２により負電圧に変換され負電圧として各偶数番列配線Ｙ２、・・に出力される。 The output positive / negative switching signal POLE alternately becomes 0 and 1 for each horizontal scanning period, and the output voltage to each column wiring is positive or negative for each horizontal scanning line. When the output positive / negative switching signal POLE is 0, the display data corresponding to the output to the odd-numbered column wiring is taken into the odd-numbered address of the data register 24, and the positive-side decoder unit 92-1 and the positive-side output circuit 91-1. Is output as a positive voltage to each odd-numbered line wiring Y1, Y3,. The display data corresponding to the output to the even-numbered wiring is taken into the even-numbered address of the data register 24 and converted into a negative voltage by the negative-side decoder unit 92-2 and the negative-side output circuit 91-2 as a negative voltage. It is output to each even-numbered wiring Y2,.

他方、出力正負切り替え信号ＰＯＬＥが１の時は、奇数番列配線への出力に対応する表示データは、データレジスタ２４の偶数番地に取り込まれ、負極側デコーダ９２−２と負極側出力回路９１−２により負電圧として各奇数番列配線Ｙ１、Ｙ３、・・に出力される。また、偶数番列配線への出力に対応する表示データは、データレジスタ２４の奇数番地に取り込まれ、正極側デコーダ部９２−１と正極側出力回路９１−１により負電圧に変換され負電圧として各偶数番列配線Ｙ２、・・に出力される。以上の結果、出力正負切り替え信号ＰＯＬＥの切り替えにより、各列配線への出力電圧を各水平走査線ごとに正または負となる。 On the other hand, when the output positive / negative switching signal POLE is 1, the display data corresponding to the output to the odd-numbered column wiring is taken into the even-numbered address of the data register 24, and the negative-side decoder 92-2 and the negative-side output circuit 91- 2 is output as a negative voltage to each odd-numbered line wiring Y1, Y3,. The display data corresponding to the output to the even-numbered line wiring is taken into the odd-numbered address of the data register 24 and converted into a negative voltage by the positive-side decoder unit 92-1 and the positive-side output circuit 91-1 as a negative voltage. It is output to each even-numbered wiring Y2,. As a result, by switching the output positive / negative switching signal POLE, the output voltage to each column wiring becomes positive or negative for each horizontal scanning line.

図９に示すデータドライバ内の正極側または負極側上位階調電圧生成部９６−１と９６−２は図４の２６と同様、正極側または負極側デコーダ部９２−１と９２−２の各列毎のユニットの全体構成は図４の２２−１と同様である。 The positive-side or negative-side upper gradation voltage generation units 96-1 and 96-2 in the data driver shown in FIG. 9 are the same as the positive-side or negative-side decoder units 92-1 and 92-2, respectively, like 26 in FIG. The overall configuration of the units for each column is the same as 22-1 in FIG.

図１０は、本発明の画像表示装置の実施例３の上位デコーダ部９１の構成図である。正極側デコーダにおいては、選択スイッチ４７−１、４７−２はＰチャネルＭＯＳＦＥＴにより構成されている。また、上位デコーダ部９１は、ｄ０、ｄ１、・・、ｄＪ−３、ｄＪ−２、ｄＪ−１と〔ｄ０〕、〔ｄ１〕、・・、〔ｄＪ−３〕、〔ｄＪ−２〕、〔ｄＪ−１〕はそれぞれ上位Ｊビットのデータラッチ出力を論理回路用電圧Ｖｃｃ−ＧＮＤのレベルから正の最大発光電圧＋ＶＥＯＮ、および負の最大発光電圧−ＶＥＯＮのレベルに変換した信号とその反転信号を示す。ｄ０が最上位ビットに、ｄＪ−１が最下位ビットに対応している。また、＋ｖ０から＋ｖ８Ｍは正の上位階調電圧である。 FIG. 10 is a configuration diagram of the upper decoder unit 91 of the image display apparatus according to the third embodiment of the present invention. In the positive side decoder, the selection switches 47-1 and 47-2 are constituted by P-channel MOSFETs. The upper decoder unit 91 includes d0, d1,..., DJ-3, dJ-2, dJ-1, and [d0], [d1],..., [DJ-3], [dJ-2], [DJ-1] is a signal obtained by converting the data latch output of the upper J bits from the level of the logic circuit voltage Vcc-GND to the level of the positive maximum light emission voltage + VEON and the negative maximum light emission voltage -VEON and its inverted signal. Indicates. d0 corresponds to the most significant bit and dJ-1 corresponds to the least significant bit. + V0 to + v8M are positive upper gradation voltages.

参照符号５１、５３は図５と同様のｐチャネルＭＯＳＦＥＴ選択スイッチである。レベルシフトした信号またはその反転信号は、それぞれ各ｐチャネルＭＯＳＦＥＴのゲートに入力され、図５と同様に正の上位階調電圧＋ｖ０から＋ｖ８Ｍの中から隣接する２電圧ｖ２Ｌ＋１とｖ２Ｌまたはｖ２Ｌ＋２が選択される。 Reference numerals 51 and 53 are p-channel MOSFET selection switches similar to those in FIG. The level-shifted signal or its inverted signal is input to the gate of each p-channel MOSFET, and the adjacent two voltages v2L + 1 and v2L or v2L + 2 are selected from the positive upper gradation voltages + v0 to + v8M as in FIG. The

図１１は、本発明の画像表示装置の実施例３の正極側デコーダにおける図４に示す下位デコーダ部４４の詳細を示す回路図である。ｄＪ、ｄＪ＋１、・・、ｄＪ＋Ｋ−３、ｄＪ＋Ｋ−２、ｄＪ＋Ｋ−１と〔ｄＪ〕、〔ｄＪ＋１〕、・・、〔ｄＪ＋Ｋ−３〕、〔ｄＪ＋Ｋ−２〕、〔ｄＪ＋Ｋ−１〕はそれぞれ下位Ｋビットのデータラッチ出力をレベルシフトした信号とその反転信号を示す。ｄＪが最上位ビットに、ｄＪ＋Ｋ−１が最下位ビットに対応している。 FIG. 11 is a circuit diagram showing details of the lower decoder unit 44 shown in FIG. 4 in the positive-side decoder of the image display apparatus according to the third embodiment of the present invention. dJ, dJ + 1, ..., dJ + K-3, dJ + K-2, dJ + K-1, and [dJ], [dJ + 1], ..., [dJ + K-3], [dJ + K-2], and [dJ + K-1] A signal obtained by level shifting the K-bit data latch output and its inverted signal are shown. dJ corresponds to the most significant bit and dJ + K−1 corresponds to the least significant bit.

参照符号１１１はｐチャネルＭＯＳＦＥＴ選択スイッチである。レベルシフトした信号またはその反転信号は、それぞれ各ＭＯＳＦＥＴのゲートに入力され、上位デコーダ部により選択された隣接する２上位階調電圧ｖｌとｖｌ＋１の間を等分割し生成した階調電圧ｖｌ０からｖｌｎ−１の中カラー出力電圧を選択出力する。 Reference numeral 111 is a p-channel MOSFET selection switch. The level-shifted signal or its inverted signal is input to the gate of each MOSFET, and the gradation voltages vl0 to vln generated by equally dividing the adjacent two upper gradation voltages vl and vl + 1 selected by the upper decoder unit. -1 medium color output voltage is selectively output.

他方、負極側デコーダにおいては、図４の選択スイッチ４７−１、４７−２、図１０に示す上位デコーダ部の選択スイッチ５１、５３、図１１に示す下位デコーダ部の選択スイッチ１１１が全てＮチャネルＭＯＳＦＥＴで構成されている。また、上位デコーダ部と下位デコーダ部にはデータラッチ出力を論理回路用電圧Ｖｃｃ−ＧＮＤのレベルカラー正の最大発光電圧＋ＶＥＯＮカラー負の最大発光電圧−ＶＥＯＮのレベルに変換したレベルシフト信号とその反転信号の極性を反転した信号が入力される。 On the other hand, in the negative side decoder, the selection switches 47-1 and 47-2 in FIG. 4, the selection switches 51 and 53 in the upper decoder unit shown in FIG. 10, and the selection switch 111 in the lower decoder unit shown in FIG. It is composed of a MOSFET. Further, the upper decoder section and the lower decoder section convert the data latch output to the level of the logic circuit voltage Vcc-GND level color positive maximum emission voltage + VEON color negative maximum emission voltage-VEON and its inverse. A signal in which the polarity of the signal is inverted is input.

本実施例では、正極側デコーダの上位デコーダ部と下位デコーダ部をｐチャネルＭＯＳＦＥＴにより、負極側デコーダの上位デコーダ部と下位デコーダ部をＮチャネルＭＯＳＦＥＴにより構成することで、デコーダの構成を簡略化し、データドライバのチップサイズを縮小できる。 In the present embodiment, the configuration of the decoder is simplified by configuring the upper decoder section and the lower decoder section of the positive side decoder with p-channel MOSFETs, and configuring the upper decoder section and the lower decoder section of the negative side decoder with N channel MOSFETs, The chip size of the data driver can be reduced.

本発明は、選択された隣接２上位電圧間を分割して出力する方法に限定されない。実施例４は、実施例１で選択された隣接２上位間を下位デコーダ部と多入力の差動対を持つ出力回路とにより分割したものである。 The present invention is not limited to the method of dividing and outputting the selected two adjacent upper voltages. In the fourth embodiment, adjacent two higher ranks selected in the first embodiment are divided by a lower decoder section and an output circuit having a multi-input differential pair.

図１２は、本発明の画像表示装置の実施例４における図２に示すデータドライバ内の上位階調電圧生成部２６とデコーダ２２の各列毎のユニット２２−１の詳細を示す構成図である。ＶＩ０〜ＶＩＭ、ｖ０からｖ８Ｍ、４０、４１、４５、４６、４７−１と４７−２は図４と同じ、参照符号１１４はデータラッチに保持された下位Ｋビットのデータに応じ各ビット毎に選択された高電圧上位階調電圧ｖｌと低電圧上位階調電圧ｖｌ＋１のいずれかの電圧と高電圧上位階調電圧ｖｌのＫ＋１個の電圧を出力回路に出力する下位デコーダ部である。 FIG. 12 is a block diagram showing details of the unit 22-1 for each column of the upper gradation voltage generation unit 26 and decoder 22 in the data driver shown in FIG. 2 in the image display apparatus according to the fourth embodiment of the present invention. . VI0 to VIM, v0 to v8M, 40, 41, 45, 46, 47-1 and 47-2 are the same as in FIG. 4, and reference numeral 114 is for each bit according to the lower K bits of data held in the data latch. The lower decoder unit outputs one of the selected high voltage upper gradation voltage vl and low voltage upper gradation voltage vl + 1 and K + 1 voltages of the high voltage upper gradation voltage vl to the output circuit.

各変調回路用参照電圧ＶＩ０〜ＶＩＭ間が上位分圧抵抗４０により等分割され上位階調電圧ｖ０からｖ８Ｍが生成される。生成された上位階調電圧からデータラッチに保持された上位Ｊビットデータに応じ上位デコーダ部４１により隣接する２上位階調電圧ｖｌとｖｌ＋１が選択される。最下位ビットが０（ｌが偶数２Ｌ）の時は、レベルシフトした信号ｄＪ−１が低レベルとなり、高電圧上位階調電圧ｖ２Ｌは選択スイッチ４７−１を介して下位デコーダ部１１４の高電圧側入力に印加される。また、低電圧上位階調電圧ｖ２Ｌ＋１は選択スイッチ４７−１を介して下位デコーダ部１１４の低電圧側入力に印加される。他方、最下位ビットが１（ｌが奇数２Ｌ＋１）の時は、反転信号ｄＪ−１が低レベルとなり高電圧上位階調電圧ｖ２Ｌ＋１は選択スイッチ４７−２を介して下位デコーダ部１１４の高電圧入力端子に印加される。また、低電圧上位階調電圧ｖ２Ｌ＋２は選択スイッチ４７−２を介して下位デコーダ部１１４の低電圧側入力端子に印加される。 The modulation circuit reference voltages VI0 to VIM are equally divided by the upper voltage dividing resistor 40 to generate upper grayscale voltages v0 to v8M. Two higher grayscale voltages vl and vl + 1 that are adjacent to each other are selected by the higher decoder unit 41 according to the higher J bit data held in the data latch from the generated higher grayscale voltage. When the least significant bit is 0 (l is an even number 2L), the level-shifted signal dJ-1 is at a low level, and the high voltage upper gradation voltage v2L is the high voltage of the lower decoder unit 114 via the selection switch 47-1. Applied to side input. The low voltage upper gradation voltage v2L + 1 is applied to the lower voltage side input of the lower decoder unit 114 via the selection switch 47-1. On the other hand, when the least significant bit is 1 (l is an odd number 2L + 1), the inverted signal dJ-1 is at a low level and the high voltage upper gradation voltage v2L + 1 is input to the lower decoder unit 114 via the selection switch 47-2. Applied to the terminal. Further, the low voltage upper gradation voltage v2L + 2 is applied to the low voltage side input terminal of the lower decoder unit 114 via the selection switch 47-2.

図１３は、図１２の下位デコーダ部１１４の詳細を示す回路図である。図１３におけるｄＪ、ｄＪ＋１、・・、ｄＪ＋Ｋ−３、ｄＪ＋Ｋ−２、ｄＪ＋Ｋ−１とその反転信号、および参照符号６１は図６と同じである。ＩＮＪ、・・、ＩＮＪ＋Ｋ−３、ＩＮＪ＋Ｋ−２、ＩＮＪ＋Ｋ−１は、下位Ｋビットのデータに応じ各ビット毎に選択された高電圧上位階調電圧ｖｌもしくは低電圧上位階調電圧ｖｌ＋１のいずれかの電圧である。 FIG. 13 is a circuit diagram showing details of the lower-order decoder unit 114 of FIG. In FIG. 13, dJ, dJ + 1,..., DJ + K-3, dJ + K-2, dJ + K-1, their inverted signals, and reference numeral 61 are the same as those in FIG. INJ,..., INJ + K-3, INJ + K-2, INJ + K-1 is either the high voltage upper gradation voltage vl or the low voltage upper gradation voltage vl + 1 selected for each bit according to the lower K bits of data. Is the voltage.

図１４は、本発明の画像表示装置の実施例４における図２に示すデータドライバ内の出力回路２１の各列毎のユニットの詳細を示す回路図である。ＶＥＯＮ、ＶＥＯＦＦは図１と同じ、ｖｌは図４と同じ、ＩＮＪ、・・、ＩＮＪ＋Ｋ−３、ＩＮＪ＋Ｋ−２、ＩＮＪ＋Ｋ−１は図１３と同じである。参照符号１４１は差動対入力側ＭＯＳＦＥＴ、参照符号１４２は差動対出力側ＭＯＳＦＥＴ、参照符号１４３は負荷ＭＯＳＦＥＴ、参照符号１４４は定電流源ＭＯＳＦＥＴ、参照符号１４５は出力バッファアンプである。 FIG. 14 is a circuit diagram showing details of a unit for each column of the output circuit 21 in the data driver shown in FIG. 2 in Embodiment 4 of the image display apparatus of the present invention. VEON and VEOFF are the same as in FIG. 1, vl is the same as in FIG. 4, INJ,..., INJ + K-3, INJ + K-2, and INJ + K-1 are the same as in FIG. Reference numeral 141 is a differential pair input side MOSFET, reference numeral 142 is a differential pair output side MOSFET, reference numeral 143 is a load MOSFET, reference numeral 144 is a constant current source MOSFET, and reference numeral 145 is an output buffer amplifier.

出力電圧の均一性をよくするため差動対を構成するＭＯＳＦＥＴのサイズはすべて同一となっている。高電圧上位階調電圧ｖｌは入力側ＭＯＳＦＥＴ１４１−０に入力され、最下位ビットのデータに応じた入力電圧ＩＮＪ＋Ｋ−１は入力側ＭＯＳＦＥＴ１４１−１に入力され、第２ビットのデータに応じた入力電圧ＩＮＪ＋Ｋ−２は２個の入力側ＭＯＳＦＥＴ１４１−２に入力される。以下同様に、第Ｋビットのデータに応じた入力電圧ＩＮＪは２^K=1個の入力側ＭＯＳＦＥＴ１４１−Ｋに入力されている。他方、差動対入力側と同じ総数２^K個からなる出力側ＭＯＳＦＥＴのゲートは出力バッファ１４５の出力に接続されている。 In order to improve the uniformity of the output voltage, the sizes of the MOSFETs constituting the differential pair are all the same. The high voltage upper gradation voltage vl is input to the input-side MOSFET 141-0, the input voltage INJ + K-1 corresponding to the least significant bit data is input to the input-side MOSFET 141-1, and the input voltage corresponding to the second bit data. INJ + K-2 is input to the two input side MOSFETs 141-2. Similarly, the input voltage INJ corresponding to the Kth bit data is input to 2 ^{K = 1} input side MOSFETs 141 -K. On the other hand, the gate of the output side MOSFET having the same total number of 2 ^K as the differential pair input side is connected to the output of the output buffer 145.

下位デコーダ部が出力するデータに応じ各ビット毎に高電圧上位階調電圧ｖｌもしくは低電圧上位階調電圧ｖｌ＋１のいずれかの電圧を持つＩＮＪ、・・、ＩＮＪ＋Ｋ−３、ＩＮＪ＋Ｋ−２、ＩＮＪ＋Ｋ−１、ｖｌは、それぞれ、２^K=1、・・、２²、２、１、１個の差動対入力側ＭＯＳＦＥＴのゲ−トに入力される。 INJ having either a high voltage upper gradation voltage vl or a low voltage upper gradation voltage vl + 1 for each bit according to the data output from the lower decoder unit,..., INJ + K-3, INJ + K-2, INJ + K− 1 and 1 are input to the gates of 2 ^{K = 1} ,..., 2 ² , ² , 1, 1 differential pair input side MOSFETs, respectively.

この結果、出力回路の出力電圧は高電圧上位階調電圧ｖｌと低電圧上位階調電圧ｖｌ＋１の間を下位Ｋビットのデータに応じ分割したｖｌ＋Ｘ／２^K（Ｘは下位Ｋビットの１０進数表示値）となる。 As a result, the output voltage of the output circuit is vl + X / 2 ^K (X is a decimal number representation of the lower K bits) divided between the high voltage upper gradation voltage vl and the low voltage upper gradation voltage vl + 1 according to the lower K bits data. Value).

本実施例では、上位デコーダ部４１が上位デコーダ部の奇数番の上位階調電圧より高いか低いかいずれかの隣接偶数番の上位階調電圧を選択するためのスイッチ５２、５４を備え、デコーダが上位デコーダ部と選択された隣接上位階調電圧間を分割出力するための下位デコーダ部１１４と図１４に示す出力回路との間に選択スイッチを有し、両スイッチを上位デコーダ部に入力される最下位ビットデータに応じ切り替え、隣接する上位２階調を選択した。この結果、実施例１と同様に、従来２系列必要であった上位デコーダ部中の選択スイッチを一系統としデコーダを構成するスイッチを半減し、データドライバのチップサイズを小さくできる。 In this embodiment, the upper decoder unit 41 includes switches 52 and 54 for selecting the adjacent even-numbered upper gradation voltage which is either higher or lower than the odd-numbered upper gradation voltage of the upper decoder section. Has a selection switch between the lower decoder unit 114 for dividing and outputting between the upper decoder unit and the selected adjacent upper gradation voltage and the output circuit shown in FIG. 14, and both switches are input to the upper decoder unit. In accordance with the least significant bit data, the adjacent upper two gradations were selected. As a result, as in the first embodiment, the selection switch in the higher-order decoder unit, which conventionally required two systems, is made into one system, the switches constituting the decoder are halved, and the chip size of the data driver can be reduced.

また、下位デコーダ部よりデータに応じ各ビット毎に高電圧上位階調電圧ｖｌもしくは低電圧上位階調電圧ｖｌ＋１のいずれかの電圧を出力し、それぞれを出力回路内の２^K=1、・・、２²、２、１、１個の差動対入力側ＭＯＳＦＥＴのゲートに入力することにより、上位階調電圧間の電圧分割と出力電圧の選択を行った。この結果、下位デコーダ部の回路構成を簡略化でき、データドライバのチップサイズを縮小できる。 Further, either the high voltage upper gradation voltage vl or the low voltage upper gradation voltage vl + 1 is output for each bit from the lower decoder unit according to the data, and 2 ^{k = 1} in the output circuit, respectively. By inputting to the gates of 2 ² , ² , 1, 1 differential pair input side MOSFETs, voltage division between upper gradation voltages and selection of output voltage were performed. As a result, the circuit configuration of the lower decoder unit can be simplified, and the chip size of the data driver can be reduced.

実施例１、実施例２、実施例４では、変調回路用参照電圧ＶＩ０〜ＶＩＭを非発光電圧ＶＥＯＦＦカラー最大発光電圧ＶＥＯＮの間の所定区間をＭ等分した電圧としたが、電子放出素子の電圧対前面板への放出電流特性と必要な表示画質に応じ不均等としてもよい。また、上位分割抵抗４０により変調回路用参照電圧ＶＩ０〜ＶＩＭの各区間を等分割し上位階調電圧ｖ０からｖ８Ｍを発生したが、同様に、電子放出素子の電圧対前面板への放出電流特性と必要な表示画質に応じ不均等分割としてもよい。 In the first embodiment, the second embodiment, and the fourth embodiment, the modulation circuit reference voltages VI0 to VIM are voltages obtained by dividing the predetermined interval between the non-light emission voltage VEOFF color maximum light emission voltage VEON into M equal parts. It may be non-uniform depending on the characteristics of the voltage versus the emission current to the front plate and the required display image quality. Further, each section of the modulation circuit reference voltages VI0 to VIM is equally divided by the upper dividing resistor 40 to generate the upper gradation voltages v0 to v8M. Similarly, the voltage of the electron-emitting device versus the emission current characteristic to the front plate Depending on the required display image quality, non-uniform division may be used.

実施例３では、単色表示に対応して表示コントローラ８が表示データＤＯを出力する場合について述べたが、カラー表示に対応する３出力の表示データＤ０、Ｄ１、Ｄ２を出力する場合についても本発明は同様に実施できる。 In the third embodiment, the case where the display controller 8 outputs the display data DO corresponding to the single color display has been described. However, the present invention also applies to the case where the display data D0, D1, and D2 corresponding to the color display are output. Can be implemented similarly.

また、実施例３では、コモン電極１２１１を前面板に設けたが、横電界方式液晶のようにコモン電極が前面板にある場合でも本発明は同様に実施できる。 In the third embodiment, the common electrode 1211 is provided on the front plate. However, the present invention can be similarly implemented even when the common electrode is provided on the front plate such as a horizontal electric field type liquid crystal.

さらに、実施例１乃至実施例４では、信号経路切り替え手段として、上位デコーダ部に上位デコーダ部の奇数番の上位階調電圧より高いか低いかいずれかの隣接偶数番の上位階調電圧を選択するためのスイッチを設けたが、上位デコーダ部の偶数番の上位階調電圧より高いか低いかいずれかの隣接奇数番の上位階調電圧を選択するためのスイッチを設けてもよいことは言うまでもない。 Further, in the first to fourth embodiments, as the signal path switching unit, the higher-order decoder unit selects an even-numbered higher-order gradation voltage that is either higher or lower than the odd-numbered higher-order gradation voltage of the higher-order decoder unit. However, it goes without saying that a switch for selecting an adjacent odd-numbered upper gradation voltage which is either higher or lower than the even-numbered upper gradation voltage of the upper decoder section may be provided. Yes.

本発明の画像表示装置の実施例１を説明する画像表示装置の全体回路構成を示すブロック図である。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram illustrating an overall circuit configuration of an image display device for explaining an image display device according to a first embodiment of the present invention. 図１に示す変調回路の構成を説明するブロック図である。It is a block diagram explaining the structure of the modulation circuit shown in FIG. 図１に示す走査回路の構成を説明するブロック図である。FIG. 2 is a block diagram illustrating a configuration of a scanning circuit illustrated in FIG. 1. 図２に示すデータドライバ内の上位階調電圧生成部とデコーダの各列毎のユニットの詳細構成の説明図である。FIG. 3 is an explanatory diagram of a detailed configuration of a unit for each column of an upper gradation voltage generation unit and a decoder in the data driver shown in FIG. 2. 図４における上位デコーダ部の詳細を示す回路図である。FIG. 5 is a circuit diagram illustrating details of an upper decoder unit in FIG. 4. 図４における下位デコーダ部の詳細を示す回路図である。FIG. 5 is a circuit diagram illustrating details of a lower decoder unit in FIG. 4. 本発明の画像表示装置の実施例２を説明する画像表示装置の上位デコーダ部の回路構成図であるFIG. 6 is a circuit configuration diagram of a high-order decoder unit of an image display device for explaining a second embodiment of the image display device of the present invention. 本発明の画像表示装置の実施例３を説明する画像表示装置の全体回路構成を示すブロック図である。It is a block diagram which shows the whole circuit structure of the image display apparatus explaining Example 3 of the image display apparatus of this invention. 図８の変調回路を構成するデータドライバの構成図である。It is a block diagram of the data driver which comprises the modulation circuit of FIG. 本発明の画像表示装置の実施例３の上位デコーダ部の構成図である。It is a block diagram of the high-order decoder part of Example 3 of the image display apparatus of this invention. 本発明の画像表示装置の実施例３の正極側デコーダにおける図４に示す下位デコーダ部の詳細を示す回路図である。FIG. 5 is a circuit diagram showing details of a lower decoder unit shown in FIG. 4 in the positive decoder of Embodiment 3 of the image display device of the present invention. 本発明の画像表示装置の実施例４における図２に示すデータドライバ内の上位階調電圧生成部とデコーダの各列毎のユニットの詳細を示す構成図である。FIG. 10 is a configuration diagram showing details of units for each column of an upper gradation voltage generation unit and a decoder in the data driver shown in FIG. 2 in Embodiment 4 of the image display apparatus of the present invention. 図１２の下位デコーダ部の詳細を示す回路図である。It is a circuit diagram which shows the detail of the low-order decoder part of FIG. 本発明の画像表示装置の実施例４における図２に示すデータドライバ内の出力回路の各列毎のユニットの詳細を示す回路図である。FIG. 7 is a circuit diagram showing details of units for each column of the output circuit in the data driver shown in FIG. 2 in Embodiment 4 of the image display apparatus of the present invention.

Explanation of symbols

１・・・列配線２・・・行配線、３・・・ＭＩＭ型電子放出素子、４・・・表示パネル、５・・・変調回路、６・・・走査回路、７・・・ドライバ電源、８・・・表示コントローラ、９・・・アノード電源、１０・・・蛍光膜、１１・・・メタルバック（アノード）。 DESCRIPTION OF SYMBOLS 1 ... Column wiring 2 ... Row wiring, 3 ... MIM type electron emission element, 4 ... Display panel, 5 ... Modulation circuit, 6 ... Scanning circuit, 7 ... Driver power supply , 8... Display controller, 9... Anode power supply, 10... Fluorescent film, 11.

Claims

A plurality of row wirings parallel to each other, a plurality of column wirings intersecting the row wirings, a back plate in which a display element is arranged in the vicinity of an intersection of the row wirings and the column wirings, A display panel having a front substrate overlaid on at least the display area of a back plate;
The back plate has a scanning circuit for selecting a row connected to the row wiring, and a modulation circuit for outputting an amplitude modulation voltage connected to the column wiring,
The modulation circuit includes an upper gradation voltage generation unit having an upper division resistor for generating an upper gradation voltage by dividing between modulation circuit reference voltages input from the outside, a data latch for holding display data, The upper decoder unit that selects two adjacent voltages from the upper gradation voltage according to the upper bit data held in the data latch and the selected two upper gradation voltages are divided to generate a gradation voltage to generate the data A decoder comprising a lower decoder unit for selectively outputting the output voltage of the voltage dividing means for outputting the gradation voltage generated according to the lower bit data held in the latch;
The upper decoder section has a switch for selecting an adjacent even number or adjacent odd number upper gradation voltage which is higher or lower than the odd number or even number upper gradation voltage of the upper decoder section. ,
The image display apparatus according to claim 1, wherein the decoder includes a selection switch for selecting an output voltage of the voltage dividing unit between the upper decoder unit and the voltage dividing unit.

In claim 1,
The upper decoder unit includes a p-channel MOSFET for selecting a higher grayscale voltage having a high voltage and an n-channel MOSFET for selecting a higher grayscale voltage having a low voltage, and the lower decoder unit includes a p-channel MOSFET and An image display device comprising: a complementary MOSFET having n-channel MOSFETs connected in parallel.

In claim 1 or 2,
The display element on the back plate is a thin film type electron source composed of a thin film electrode connected to the column wiring and laminated on the row wiring via an insulating film,
An image display device comprising a counter electrode for applying a voltage for accelerating electrons emitted from the thin film type electron source to the front plate.

In claim 3,
An image display device comprising: a phosphor that emits light when excited by electrons emitted from the thin film electron source on the front plate.

5. The image display device according to claim 4, wherein the phosphor is divided and formed for each thin film type electron source.

In claim 1 or 2,
The display element on the back plate has a liquid crystal sealed between a pixel electrode driven by a thin film transistor selected by the column wiring and supplied with display data through the row wiring and the front plate, An image display device comprising: an optical shutter element that controls the orientation of the liquid crystal by an electric field formed between the pixel electrode and a common electrode.

In claim 6,
The image display apparatus, wherein the common electrode is formed on the back plate adjacent to the pixel electrode.

In claim 6,
The image display apparatus, wherein the common electrode is formed on the front plate.