JP2009016483A

JP2009016483A - Semiconductor device and method for manufacturing semiconductor device

Info

Publication number: JP2009016483A
Application number: JP2007175120A
Authority: JP
Inventors: Toshihiko Iinuma; 沼俊彦飯; Kazuhiko Nakamura; 村和彦中; Riki Sato; 藤力佐; Kiyotaka Miyano; 野清孝宮
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-07-03
Filing date: 2007-07-03
Publication date: 2009-01-22

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method for manufacturing semiconductor device which prevents the protrusion of a silicide film formed in a source/drain contact region toward a silicon substrate side, wherein a driving force is given by giving stress to a channel region, and avoids the occurrence of a junction leakage defect and a gate leakage defect, and a manufactured semiconductor. <P>SOLUTION: The semiconductor device includes a semiconductor substrate 101 containing silicon, a semiconductor region zoned by an element isolation insulating film 102 formed in the semiconductor substrate 101, a gate electrode formed via a gate insulating film 103 in the semiconductor region, a first diffusion layer 107 formed in the semiconductor region, a slicon germanium region 113 formed between the gate electrode and the first diffusion layer 107 and the element isolation insulating film 102, and a silicide film 114 formed on the SiGe region 113, wherein the SiGe region 113 is thickest in a portion close to the gate electrode or the element isolation insulating film 102. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体装置及び半導体装置の製造方法に関し、特に、ソース・ドレイン拡散層領域上にシリサイド膜を有するＭＩＳＦＥＴ素子を含む半導体装置及び当該半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and more particularly to a semiconductor device including a MISFET element having a silicide film on a source / drain diffusion layer region and a method for manufacturing the semiconductor device.

近年の微細化された半導体装置（特に、ＭＩＳＦＥＴ素子を含む半導体装置）では、高速化、低消費電力化等の特性を向上させることが要求される。半導体装置を高速化するためには、半導体装置に含まれる素子の電流駆動力を向上させることが必要である。 In recent miniaturized semiconductor devices (particularly, semiconductor devices including MISFET elements), it is required to improve characteristics such as high speed and low power consumption. In order to increase the speed of the semiconductor device, it is necessary to improve the current driving capability of the elements included in the semiconductor device.

以前の半導体装置では、ゲート長を縮小させることによって素子の電流駆動力を向上させてきた。しかし、近年の微細化された半導体装置では、ゲート長を縮小させるだけでは素子の電流駆動力を十分に向上させることできなくなってきている。 In previous semiconductor devices, the current drive capability of the element has been improved by reducing the gate length. However, in recent miniaturized semiconductor devices, it has become impossible to sufficiently improve the current driving capability of the element only by reducing the gate length.

これに対して、素子の電流駆動力を向上させるための代替技術として、ＦＥＴのチャネル領域に応力を与えることによってキャリアの移動度を向上させる技術が知られている。この技術は、ｐチャネルＭＯＳＦＥＴのソース・ドレイン拡散層領域にシリコン（Ｓｉ）のリセス領域を形成し、選択エピタキシャル成長技術によってＳｉのリセス領域にシリコンゲルマニウム（ＳｉＧｅ）領域を形成するものである。この技術によれば、ＳｉとＳｉＧｅの間の格子定数の差から生じる応力をチャネル領域に与えることができ、素子の電流駆動力を向上させることができる。 On the other hand, as an alternative technique for improving the current driving force of the element, a technique for improving carrier mobility by applying stress to the channel region of the FET is known. In this technique, a recess region of silicon (Si) is formed in a source / drain diffusion layer region of a p-channel MOSFET, and a silicon germanium (SiGe) region is formed in the recess region of Si by a selective epitaxial growth technique. According to this technique, stress resulting from the difference in lattice constant between Si and SiGe can be applied to the channel region, and the current driving force of the element can be improved.

しかし、選択エピタキシャル成長技術によって形成したＳｉＧｅ領域は、ゲート電極の近傍及び素子分離絶縁膜領域の近傍で選択エピタキシャル成長の際にファセットが発生するために、ＳｉＧｅ領域が極端に薄くなる。そのため、ソース・ドレイン・コンタクト領域の表面にシリサイド膜（例えば、ニッケルシリサイド（ＮｉｘＳｉ）膜）を形成しようとした場合には、ゲート電極の近傍及び素子分離絶縁膜領域の近傍のＳｉ基板にシリサイド膜が突出することがある。突出したシリサイド膜は、接合リーク不良やゲートリーク不良の原因となる。 However, in the SiGe region formed by the selective epitaxial growth technique, facets are generated during selective epitaxial growth in the vicinity of the gate electrode and the element isolation insulating film region, so that the SiGe region becomes extremely thin. Therefore, when an attempt is made to form a silicide film (for example, a nickel silicide (NixSi) film) on the surface of the source / drain / contact region, the silicide film is formed on the Si substrate in the vicinity of the gate electrode and the element isolation insulating film region. May protrude. The protruding silicide film causes a junction leak defect and a gate leak defect.

一方、シリコン酸化膜の代わりにシリコン窒化膜を素子分離絶縁膜領域に埋め込む方法や、素子分離絶縁膜領域をシリコン窒化膜ライナーとシリコン酸化膜の２層構造とする方法によって、素子分離絶縁膜領域近傍でファセットが発生することによるＳｉＧｅ領域の薄膜化を防止することができる。しかし、この場合には、素子分離絶縁膜領域の応力が強くなり過ぎて素子特性に悪影響を与えるだけでなく、シリコン窒化膜ライナーが角のように突出して折れてしまい、パーティクルの発生原因となる等の問題があった。
特開２００５−３３１３７号公報 On the other hand, the element isolation insulating film region is obtained by a method of embedding a silicon nitride film in the element isolation insulating film region instead of the silicon oxide film or a method in which the element isolation insulating film region has a two-layer structure of a silicon nitride film liner and a silicon oxide film. Thinning of the SiGe region due to facets occurring in the vicinity can be prevented. However, in this case, the stress in the element isolation insulating film region becomes too strong, which not only adversely affects the element characteristics, but also causes the silicon nitride liner to protrude and bend like a corner, causing generation of particles. There was a problem such as.
JP-A-2005-33137

本発明の目的は、チャネル領域に応力を与えることによって駆動力を与えられる半導体装置のソース・ドレイン・コンタクト領域に形成されるシリサイド膜がＳｉ基板側に突出することを防げるので、接合リーク不良の発生やゲートリーク不良の発生といった問題を容易に回避することができる半導体装置の製造方法、及び当該製造方法によって製造される半導体装置を提供することである。 An object of the present invention is to prevent a silicide film formed in the source / drain / contact region of a semiconductor device to which a driving force is applied by applying stress to the channel region from protruding to the Si substrate side. An object of the present invention is to provide a method for manufacturing a semiconductor device that can easily avoid problems such as occurrence and occurrence of a gate leak defect, and a semiconductor device manufactured by the manufacturing method.

本発明の第１の態様によれば、シリコン（Ｓｉ）を含む半導体基板に、素子分離絶縁膜によって区画された半導体領域を形成し、前記素子分離絶縁膜によって区画された半導体領域にゲート絶縁膜を介してゲート電極を形成し、前記素子分離絶縁膜によって区画された半導体領域に第１の拡散層を形成し、前記ゲート電極の側面に側壁を形成し、前記半導体基板の全面にゲルマニウム（Ｇｅ）膜を堆積し、前記半導体基板の全面をアニールし、前記Ｇｅ膜と当該Ｇｅ膜に接する半導体基板とを選択的に溶融することによって、シリコンゲルマニウム（ＳｉＧｅ）領域を形成し、不純物イオンを注入し、活性化することによって、第２の拡散層及びｐ型ＳｉＧｅ領域を形成することを特徴とする半導体装置の製造方法が提供される。 According to the first aspect of the present invention, a semiconductor region partitioned by an element isolation insulating film is formed on a semiconductor substrate containing silicon (Si), and a gate insulating film is formed on the semiconductor region partitioned by the element isolation insulating film. A gate electrode is formed, a first diffusion layer is formed in the semiconductor region partitioned by the element isolation insulating film, a sidewall is formed on a side surface of the gate electrode, and germanium (Ge) is formed on the entire surface of the semiconductor substrate. ) Deposit a film, anneal the entire surface of the semiconductor substrate, and selectively melt the Ge film and the semiconductor substrate in contact with the Ge film to form a silicon germanium (SiGe) region and implant impurity ions Then, the second diffusion layer and the p-type SiGe region are formed by activation, and a method for manufacturing a semiconductor device is provided.

本発明の第２の態様によれば、シリコン（Ｓｉ）を含む半導体基板に、素子分離絶縁膜によって区画された半導体領域を形成し、前記素子分離絶縁膜によって区画された半導体領域にゲート絶縁膜を介してゲート電極を形成し、前記素子分離絶縁膜によって区画された半導体領域に第１の拡散層を形成し、前記ゲート電極の側面に側壁を形成し、選択エピタキシャル技術によって、前記Ｓｉ基板の表面に単結晶ゲルマニウム（Ｇｅ）領域を形成し、Ｇｅイオンを注入することによって、非晶質Ｇｅ領域及び非晶質Ｓｉ領域を形成し、前記非晶質Ｇｅ膜及び前記非晶質Ｓｉ領域に不純物イオンを注入し、前記半導体基板の全面をアニールすることによって、第２の拡散層及び単結晶シリコンゲルマニウム（ＳｉＧｅ）領域を形成することを特徴とする半導体装置の製造方法が提供される。 According to the second aspect of the present invention, a semiconductor region partitioned by an element isolation insulating film is formed on a semiconductor substrate containing silicon (Si), and a gate insulating film is formed on the semiconductor region partitioned by the element isolation insulating film. A gate electrode is formed, a first diffusion layer is formed in a semiconductor region partitioned by the element isolation insulating film, a side wall is formed on a side surface of the gate electrode, and a selective epitaxial technique is used to form the Si substrate. A single crystal germanium (Ge) region is formed on the surface, and Ge ions are implanted to form an amorphous Ge region and an amorphous Si region, and the amorphous Ge film and the amorphous Si region are formed. A second diffusion layer and a single crystal silicon germanium (SiGe) region are formed by implanting impurity ions and annealing the entire surface of the semiconductor substrate. The method of manufacturing a semiconductor device that is provided.

本発明の第３の態様によれば、シリコン（Ｓｉ）を含む半導体基板と、前記半導体基板中に形成された素子分離絶縁膜によって区画された半導体領域と、前記素子分離絶縁膜によって区画された半導体領域にゲート絶縁膜を介して形成されたゲート電極と、前記素子分離絶縁膜によって区画された半導体領域に形成された第１の拡散層と、前記ゲート電極及び前記第１の拡散層と前記素子分離絶縁膜の間に形成されたシリコンゲルマニウム（ＳｉＧｅ）領域と、前記ＳｉＧｅ領域上に形成されたシリサイド膜を含み、前記ＳｉＧｅ領域は、前記ゲート電極又は前記素子分離絶縁膜に近接した部分で最も厚いことを特徴とする半導体装置が提供される。 According to the third aspect of the present invention, a semiconductor substrate containing silicon (Si), a semiconductor region partitioned by an element isolation insulating film formed in the semiconductor substrate, and a partition by the element isolation insulating film A gate electrode formed in the semiconductor region via a gate insulating film; a first diffusion layer formed in the semiconductor region partitioned by the element isolation insulating film; the gate electrode and the first diffusion layer; A silicon germanium (SiGe) region formed between the element isolation insulating films; and a silicide film formed on the SiGe region, wherein the SiGe region is a portion adjacent to the gate electrode or the element isolation insulating film. A semiconductor device characterized by being thickest is provided.

本発明の第４の態様によれば、シリコン（Ｓｉ）を含む半導体基板に、素子分離絶縁膜によって区画された半導体領域を形成し、前記素子分離絶縁膜によって区画された半導体領域にゲート絶縁膜を介してゲート電極を形成し、前記素子分離絶縁膜によって区画された半導体領域に第１の拡散層を形成し、前記ゲート電極の側面に側壁を形成し、前記半導体基板上にＳｉのリセス領域を形成し、選択エピタキシャル技術によって、前記Ｓｉのリセス領域にｐ型シリコンゲルマニウム（ＳｉＧｅ）領域を形成し、前記半導体基板の全面に非晶質Ｓｉを堆積し、前記半導体基板の全面をアニールすることによって、前記非晶質Ｓｉのうち前記ｐ型ＳｉＧｅ領域に近接した部分を選択的に単結晶Ｓｉに変化させ、前記非晶質Ｓｉのうち単結晶Ｓｉに変化しなかった領域を選択的に除去することを特徴とする半導体装置の製造方法が提供される。 According to the fourth aspect of the present invention, a semiconductor region partitioned by an element isolation insulating film is formed on a semiconductor substrate containing silicon (Si), and a gate insulating film is formed on the semiconductor region partitioned by the element isolation insulating film. A gate electrode is formed, a first diffusion layer is formed in the semiconductor region partitioned by the element isolation insulating film, a sidewall is formed on a side surface of the gate electrode, and a Si recess region is formed on the semiconductor substrate. And forming a p-type silicon germanium (SiGe) region in the Si recess region by selective epitaxial technique, depositing amorphous Si on the entire surface of the semiconductor substrate, and annealing the entire surface of the semiconductor substrate. Thus, the portion of the amorphous Si adjacent to the p-type SiGe region is selectively changed to single crystal Si, and the amorphous Si is changed to single crystal Si. The method of manufacturing a semiconductor device, characterized by selectively removing a region not of are provided.

本発明の第５の態様によれば、シリコン（Ｓｉ）を含む半導体基板に、素子分離絶縁膜によって区画された半導体領域を形成し、前記素子分離絶縁膜によって区画された半導体領域にゲート絶縁膜を介してゲート電極を形成し、前記ゲート電極の側面に側壁を形成し、前記半導体基板上にＳｉのリセス領域を形成し、前記Ｓｉのリセス領域にエピタキシャルシリコンゲルマニウム（ＳｉＧｅ）膜を形成し、前記素子分離絶縁膜によって区画された半導体領域に拡散層を形成し、前記拡散層及び前記エピタキシャルシリコンゲルマニウム（ＳｉＧｅ）膜上に最終スペーサを形成し、前記半導体基板の全面に非晶質Ｓｉを堆積し、固相成長法によって、前記エピタキシャルシリコンゲルマニウム（ＳｉＧｅ）膜上の非晶質Ｓｉを選択的に単結晶Ｓｉに変化させ、当該単結晶Ｓｉに変化しなかった非晶質Ｓｉを選択的に除去することを特徴とする半導体装置の製造方法が提供される。 According to the fifth aspect of the present invention, a semiconductor region partitioned by an element isolation insulating film is formed on a semiconductor substrate containing silicon (Si), and a gate insulating film is formed on the semiconductor region partitioned by the element isolation insulating film. Forming a gate electrode through the gate electrode, forming a sidewall on the side surface of the gate electrode, forming a recess region of Si on the semiconductor substrate, forming an epitaxial silicon germanium (SiGe) film in the recess region of Si, A diffusion layer is formed in the semiconductor region partitioned by the element isolation insulating film, a final spacer is formed on the diffusion layer and the epitaxial silicon germanium (SiGe) film, and amorphous Si is deposited on the entire surface of the semiconductor substrate. Then, the amorphous Si on the epitaxial silicon germanium (SiGe) film is selectively converted into a single crystal S by a solid phase growth method. It is changed to, a method of manufacturing a semiconductor device, characterized by selectively removing the amorphous Si that did not change the single-crystal Si is provided.

本発明の第６の態様によれば、シリコン（Ｓｉ）を含む半導体基板と、前記半導体基板中に形成された素子分離絶縁膜によって区画された半導体領域と、前記素子分離絶縁膜によって区画された半導体領域にゲート絶縁膜を介して形成されたゲート電極と、前記素子分離絶縁膜によって区画された半導体領域に形成された第１の拡散層と、前記ゲート電極又は前記素子分離絶縁膜に近接した部分に形成された単結晶Ｓｉ膜と、前記ゲート電極及び前記第１の拡散層と前記素子分離絶縁膜との間に形成されたシリコンゲルマニウム（ＳｉＧｅ）領域と、前記ＳｉＧｅ領域及び前記単結晶Ｓｉ膜上に形成されたシリサイド膜と、を含み、前記シリサイド膜は、前記ゲート電極又は前記素子分離絶縁膜に近接した部分では前記単結晶Ｓｉ膜と接することを特徴とする半導体装置が提供される。 According to the sixth aspect of the present invention, a semiconductor substrate containing silicon (Si), a semiconductor region partitioned by an element isolation insulating film formed in the semiconductor substrate, and a partition by the element isolation insulating film A gate electrode formed in the semiconductor region via a gate insulating film, a first diffusion layer formed in the semiconductor region partitioned by the element isolation insulating film, and in proximity to the gate electrode or the element isolation insulating film A single-crystal Si film formed in a portion; a silicon germanium (SiGe) region formed between the gate electrode and the first diffusion layer and the element isolation insulating film; and the SiGe region and the single-crystal Si film. A silicide film formed on the film, and the silicide film is in contact with the single-crystal Si film in a portion close to the gate electrode or the element isolation insulating film The semiconductor device is provided, wherein the door.

本発明によれば、駆動力を向上させつつ、ＳｉＧｅ領域上に堆積したシリサイド膜がＳｉ基板側に突出することを防ぎ、接合リーク不良の発生やゲートリーク不良の発生といった問題を容易に回避することができる。 According to the present invention, while improving the driving force, the silicide film deposited on the SiGe region is prevented from projecting to the Si substrate side, and problems such as occurrence of junction leakage failure and gate leakage failure are easily avoided. be able to.

はじめに、シリサイド膜がＳｉ基板側に突出する現象について、本発明者によって発見された事例を示して説明する。なお、以下の事例はニッケルシリサイド（ＮｉｘＳｉ）膜を形成する場合の例であるが、他のシリサイド膜を形成する場合も同様である。 First, the phenomenon in which the silicide film protrudes toward the Si substrate will be described with reference to an example discovered by the present inventors. The following example is an example of forming a nickel silicide (NixSi) film, but the same applies to the case of forming other silicide films.

図７（ａ）は、従来の半導体装置の製造方法により製造される半導体装置の断面図である。 FIG. 7A is a cross-sectional view of a semiconductor device manufactured by a conventional method for manufacturing a semiconductor device.

図７（ａ）に示されるように、従来の半導体装置の製造方法により製造される半導体装置は、シリコン（Ｓｉ）基板７０１、素子分離絶縁膜７０２、ゲート絶縁膜７０３、多結晶Ｓｉ膜７０４、シリコン窒化膜（ＳｉＮ）側壁（オフセットスペーサ）７０５、第１のｐ＋拡散層７０６、シリコン酸化膜（ＳｉＯ_２）側壁７０７、ｐ＋シリコンゲルマニウム（ＳｉＧｅ）領域７０８及びＮｉｘＳｉ膜７０９から成る。従来の半導体装置では、ｐ＋ＳｉＧｅ領域７０８と素子分離絶縁膜７０２の界面近傍が極端に薄くなり、この界面近傍においてＮｉｘＳｉ膜の突出部７１０が生じていた。 As shown in FIG. 7A, a semiconductor device manufactured by a conventional method for manufacturing a semiconductor device includes a silicon (Si) substrate 701, an element isolation insulating film 702, a gate insulating film 703, a polycrystalline Si film 704, A silicon nitride film (SiN) side wall (offset spacer) 705, a first p + diffusion layer 706, a silicon oxide film (SiO ₂ ) side wall 707, a p + silicon germanium (SiGe) region 708, and a NixSi film 709 are formed. In the conventional semiconductor device, the vicinity of the interface between the p + SiGe region 708 and the element isolation insulating film 702 is extremely thin, and the protruding portion 710 of the NixSi film is generated in the vicinity of the interface.

図７（ｂ）及び（ｃ）は、シリサイド膜がＳｉ基板側に突出する現象を示す模式図である。 FIGS. 7B and 7C are schematic views showing a phenomenon in which the silicide film protrudes to the Si substrate side.

はじめに、図７（ｂ）に示されるように、Ｓｉ基板７１１の一部にＳｉＧｅを埋め込んだＳｉＧｅ領域７１２を有する構造を用意した。続いて、Ｓｉ基板７１１の全面にニッケル（Ｎｉ）膜７１３を堆積させた。続いて、熱処理を行うことによって、Ｎｉ膜７１３とＳｉ基板７１１及びＳｉＧｅ領域７１２とを反応させた。 First, as shown in FIG. 7B, a structure having a SiGe region 712 in which SiGe was embedded in a part of the Si substrate 711 was prepared. Subsequently, a nickel (Ni) film 713 was deposited on the entire surface of the Si substrate 711. Subsequently, the Ni film 713 was reacted with the Si substrate 711 and the SiGe region 712 by performing heat treatment.

その結果、図７（ｃ）に示されるように、Ｎｉ膜７１３がＮｉｘＳｉ膜７１４に変化した。このとき、シリコン基板７１１がＮｉ膜７１３に接していた領域（領域Ａ）とＳｉＧｅ領域７１２がＮｉ膜７１３に接していた領域（領域Ｂ）との界面近傍領域（領域Ｃ）において、ＮｉがＳｉ基板７１１側に流入する現象が起こった。その結果、領域ＣにおけるＮｉｘＳｉ膜７１４は局所的に厚くなった。この現象は、Ｎｉ−Ｇｅ結合の結合エネルギーよりもＮｉ−Ｓｉ結合の結合エネルギーの方が強くて安定しているために、領域Ｂよりも領域Ａの方がＮｉ膜７１３との反応速度が速くなることによって発生するものであると考えられる。 As a result, as shown in FIG. 7C, the Ni film 713 was changed to a NixSi film 714. At this time, in the region near the interface (region C) between the region where the silicon substrate 711 is in contact with the Ni film 713 (region A) and the region where the SiGe region 712 is in contact with the Ni film 713 (region B), Ni is Si A phenomenon of flowing into the substrate 711 side occurred. As a result, the NixSi film 714 in the region C was locally thickened. This phenomenon is because the bond energy of Ni—Si bond is stronger and more stable than the bond energy of Ni—Ge bond, and therefore, the reaction rate with the Ni film 713 is higher in the region A than in the region B. It is thought that it is generated by becoming.

以上のことから、図７（ａ）に示されるＮｉｘＳｉ膜７１０の突出部は、ｐ＋ＳｉＧｅ領域７０８と素子分離絶縁膜７０２とが接する極端に薄い部分において、図７（ｃ）に示される領域Ｃにおいて発生した現象と同様の現象が発生したことによって生じたものであることがわかった。 From the above, the protruding portion of the NixSi film 710 shown in FIG. 7A is an extremely thin portion where the p + SiGe region 708 and the element isolation insulating film 702 are in contact with each other in the region C shown in FIG. It was found that this was caused by the occurrence of a phenomenon similar to the phenomenon that occurred.

次に、図面を参照して本発明の実施例を説明する。なお、以下の内容は、本発明の実施の一形態であって、本発明を限定するものではない。各図面に含まれる参照符号の百の位は図番号に対応する。また、各図面に含まれる構成要素のうち共通の構成要素の参照符号は、下２桁が共通する場合がある。 Next, embodiments of the present invention will be described with reference to the drawings. In addition, the following content is one Embodiment of this invention, Comprising: This invention is not limited. The hundreds of reference numerals included in each drawing correspond to the figure number. In addition, the reference numerals of the common constituent elements among the constituent elements included in each drawing may have the same last two digits.

図１（ａ）〜（ｆ）を参照して実施例１を説明する。図１（ａ）〜（ｆ）は、本発明の実施例１に係る半導体装置の製造方法の各工程を示す工程断面図である。 Example 1 will be described with reference to FIGS. 1A to 1F are process cross-sectional views illustrating each process of a method for manufacturing a semiconductor device according to a first embodiment of the present invention.

はじめに、図１（ａ）に示されるように、ｎ型の導電性を持つ（１００）面方位の厚さ８００〜１０００μｍのシリコン（Ｓｉ）基板１０１にＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）形成技術を用いて、膜厚３００〜５００ｎｍの素子分離絶縁膜１０２を形成する。続いて、熱酸化技術又は酸窒化技術等を用いてＳｉ基板１０１上に膜厚１〜２ｎｍのゲート絶縁膜１０３を形成し、化学的気相成長（ＣＶＤ）技術を用いて、膜厚１００ｎｍ以下の多結晶Ｓｉ膜１０４及び膜厚３０ｎｍ以下のシリコン窒化膜（ＳｉＮ膜）１０５を順番に形成する。ＳｉＮ膜１０５は、多結晶Ｓｉ膜１０４のキャップ膜である。続いて、この形成された積層構造膜を所定の部分が残存するようにパターニングすることによって、ゲート電極を形成する。 First, as shown in FIG. 1A, an STI (Shallow Trench Isolation) formation technique is used on a silicon (Si) substrate 101 having an n-type conductivity (100) plane thickness of 800 to 1000 μm. An element isolation insulating film 102 having a thickness of 300 to 500 nm is formed. Subsequently, a gate insulating film 103 having a film thickness of 1 to 2 nm is formed on the Si substrate 101 using a thermal oxidation technique or an oxynitriding technique, and a film thickness of 100 nm or less is formed using a chemical vapor deposition (CVD) technique. A polycrystalline Si film 104 and a silicon nitride film (SiN film) 105 having a thickness of 30 nm or less are formed in order. The SiN film 105 is a cap film for the polycrystalline Si film 104. Subsequently, a gate electrode is formed by patterning the formed laminated structure film so that a predetermined portion remains.

次に、図１（ｂ）に示されるように、膜厚２〜１０ｎｍのＳｉＮ膜を半導体基板の全面に堆積させた後、異方性エッチング技術、例えば、反応性イオンエッチング（ＲＩＥ）技術を用いてエッチバッグを行うことによって、ＳｉＮ側壁（オフセットスペーサ）１０６を形成する。続いて、イオン注入技術を用いて、半導体基板の全面にボロン（Ｂ）イオンを注入することによって、Ｓｉ基板１０１の露出した部分に厚さ８０ｎｍ以下の第１のｐ^＋拡散層（ソース・ドレイン・エクステンション領域）１０７を形成する。続いて、ＣＶＤ技術を用いて、シリコン酸化膜（ＳｉＯ_２膜）を半導体基板の全面に堆積させた後、異方性エッチング（例えば、ＲＩＥ）技術を用いてエッチバックを行うことによって、厚さ５０ｎｍ以下のＳｉＯ_２側壁１０８を形成する。 Next, as shown in FIG. 1B, after an SiN film having a thickness of 2 to 10 nm is deposited on the entire surface of the semiconductor substrate, an anisotropic etching technique such as a reactive ion etching (RIE) technique is performed. An SiN side wall (offset spacer) 106 is formed by performing an etch bag. Subsequently, boron (B) ions are implanted into the entire surface of the semiconductor substrate using an ion implantation technique, whereby a first p ⁺ diffusion layer (source / drain) having a thickness of 80 nm or less is formed in the exposed portion of the Si substrate 101. Extension region) 107 is formed. Subsequently, a silicon oxide film (SiO ₂ film) is deposited on the entire surface of the semiconductor substrate by using the CVD technique, and then etched back using an anisotropic etching (for example, RIE) technique to obtain a thickness. A SiO ₂ side wall 108 of 50 nm or less is formed.

次に、図１（ｃ）に示されるように、ＣＶＤ技術を用いて、半導体基板の全面に非晶質又は多結晶のゲルマニウム（Ｇｅ）膜１０９を堆積させる。Ｇｅ膜１０９の膜厚は３０ｎｍである。 Next, as shown in FIG. 1C, an amorphous or polycrystalline germanium (Ge) film 109 is deposited on the entire surface of the semiconductor substrate by using the CVD technique. The film thickness of the Ge film 109 is 30 nm.

次に、図１（ｄ）に示されるように、レーザーアニール等の超高速熱処理技術を用いて、半導体基板の表面の全面をアニールする。このとき、赤外線レーザーが照射される部分の温度がＳｉの融点（１４１０〜１４２０℃）以上となるように赤外線レーザーの照射エネルギーを調整する。この赤外線レーザーの光は、Ｓｉ基板１０１、ＳｉＮ膜１０５及びＳｉＯ_２側壁１０８とＧｅ膜１０９の界面で反射され、また、加熱時間も１ｍｓ以下と非常に短いために、Ｇｅ膜１０９に熱が集中する。従って、赤外線レーザーの照射エネルギーを調整することによって、Ｇｅ膜１０９とＧｅ膜１０９に接するＳｉ基板１０１の表面を選択的に溶融させることができる。溶融されたＧｅとＳｉは溶融中に混合して、冷却後に単結晶シリコンゲルマニウム（ＳｉＧｅ）領域１１０となる。単結晶ＳｉＧｅ領域１１０の厚さは５０〜１２０ｎｍである。一方、Ｓｉ基板１０１と接していなかったＧｅ膜１０９は、冷却後に多結晶Ｇｅ膜１１１として残存する。多結晶Ｇｅ膜１１１の膜厚は３０ｎｍである。 Next, as shown in FIG. 1D, the entire surface of the semiconductor substrate is annealed using an ultrafast heat treatment technique such as laser annealing. At this time, the irradiation energy of the infrared laser is adjusted so that the temperature of the portion irradiated with the infrared laser becomes equal to or higher than the melting point of Si (1410 to 1420 ° C.). The infrared laser light is reflected at the interface between the Si substrate 101, the SiN film 105, the SiO ₂ side wall 108 and the Ge film 109, and the heating time is very short of 1 ms or less, so that heat is concentrated on the Ge film 109. To do. Therefore, by adjusting the irradiation energy of the infrared laser, the Ge film 109 and the surface of the Si substrate 101 in contact with the Ge film 109 can be selectively melted. The melted Ge and Si are mixed during melting, and become a single crystal silicon germanium (SiGe) region 110 after cooling. The thickness of the single crystal SiGe region 110 is 50 to 120 nm. On the other hand, the Ge film 109 not in contact with the Si substrate 101 remains as the polycrystalline Ge film 111 after cooling. The thickness of the polycrystalline Ge film 111 is 30 nm.

次に、図１（ｅ）に示されるように、硫酸過水等の薬液を用いてエッチングすることによって、多結晶Ｇｅ膜１１１を溶解し、選択的に除去する。さらに、熱リン酸を用いてエッチングすることによって、ＳｉＮ膜１０５を除去する。続いて、イオン注入技術を用いて、半導体基板の全面に不純物イオンとしてＢイオンを注入し、熱処理（例えば、ＲＴＡ処理）によって注入された不純物イオンを活性化させ、第１のｐ^＋拡散層１０７のコンタクト領域となる第２のｐ^＋拡散層１１２及びｐ^＋ＳｉＧｅ領域１１３を形成する。イオン注入エネルギーは２ｋｅＶ、ドーズ量は３×１０^１５／ｃｍ^２である。このとき、ｐ^＋ＳｉＧｅ領域１１３は、素子分離絶縁膜１０２又はゲート電極に近接した部分が最も厚くなるように形成される。 Next, as shown in FIG. 1E, the polycrystalline Ge film 111 is dissolved and selectively removed by etching using a chemical solution such as sulfuric acid / hydrogen peroxide. Further, the SiN film 105 is removed by etching using hot phosphoric acid. Subsequently, by using an ion implantation technique, B ions are implanted as impurity ions over the entire surface of the semiconductor substrate, and the implanted impurity ions are activated by heat treatment (for example, RTA treatment), and the first p ⁺ diffusion layer 107 is activated. A second p ⁺ diffusion layer 112 and a p ⁺ SiGe region 113 are formed as contact regions. The ion implantation energy is 2 keV, and the dose is 3 × 10 ¹⁵ / cm ² . At this time, the p ⁺ SiGe region 113 is formed so that the portion adjacent to the element isolation insulating film 102 or the gate electrode is thickest.

次に、図１（ｆ）に示されるように、半導体基板の全面に、シリサイド形成用の金属としてニッケル（Ｎｉ）膜を堆積させる。Ｎｉ膜の膜厚は１０ｎｍである。続いて、３００〜４５０℃で熱処理をすることによって、多結晶Ｓｉ膜１０４の表面及びp^＋ＳｉＧｅ領域１１３とＮｉ膜を反応させ、ニッケルシリサイド（ＮｉｘＳｉ）膜１１４を形成する。続いて、未反応のＮｉ膜を硫酸過水又はアンモニア過水等の薬液を用いて除去する。続いて、４００℃〜５５０℃で熱処理をすることによって、ＮｉｘＳｉ膜１１４を、完全に低抵抗のニッケルモノシリサイド（ＮｉＳｉ）膜に変化させる。 Next, as shown in FIG. 1F, a nickel (Ni) film is deposited as a silicide forming metal on the entire surface of the semiconductor substrate. The thickness of the Ni film is 10 nm. Subsequently, by performing heat treatment at 300 to 450 ° C., the surface of the polycrystalline Si film 104 and the p ⁺ SiGe region 113 are reacted with the Ni film to form a nickel silicide (NixSi) film 114. Subsequently, the unreacted Ni film is removed using a chemical solution such as sulfuric acid / hydrogen peroxide. Subsequently, by performing a heat treatment at 400 ° C. to 550 ° C., the NixSi film 114 is completely changed to a nickel monosilicide (NiSi) film having a low resistance.

続いて、ＮｉＳｉ膜に接続する配線層を形成することによって、本発明の実施例１に係る半導体装置が完成する。 Subsequently, by forming a wiring layer connected to the NiSi film, the semiconductor device according to Example 1 of the present invention is completed.

実施例１によれば、従来技術に比べて、ＮｉｘＳｉ膜１１４と第２のｐ^＋拡散層１１２の間に素子分離絶縁膜１０２又はゲート電極に近接した部分で最も厚いｐ^＋ＳｉＧｅ領域１１３を形成するので、ＮｉｘＳｉ膜１１４の形成工程において用いられたＮｉがＳｉ基板１０１に突出することを防ぐことができる。その結果、半導体装置における接合リーク不良の発生やゲートリーク不良の発生を回避することができる。 According to the first embodiment, the thickest p ⁺ SiGe region 113 is formed between the NixSi film 114 and the second p ⁺ diffusion layer 112 in the portion adjacent to the element isolation insulating film 102 or the gate electrode, as compared with the conventional technique. Therefore, it is possible to prevent Ni used in the process of forming the NixSi film 114 from protruding into the Si substrate 101. As a result, it is possible to avoid the occurrence of junction leak failure and gate leak failure in the semiconductor device.

次に、図２（ａ）〜（ｆ）を参照して本発明の実施例２を説明する。図２（ａ）〜（ｆ）は、本発明の実施例１に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例１では、ゲルマニウム（Ｇｅ）膜を堆積させた後、赤外線レーザー光を照射したのに対して、実施例２では、Ｇｅ膜を堆積させた後、Ｇｅイオンを注入し、赤外線レーザー光を照射する。なお、図２（ａ）、（ｂ）については図１（ａ）、（ｂ）と同様であるため、説明を省略する。 Next, a second embodiment of the present invention will be described with reference to FIGS. 2A to 2F are process cross-sectional views illustrating each process of the method for manufacturing a semiconductor device according to the first embodiment of the present invention. In Example 1, a germanium (Ge) film was deposited and then irradiated with infrared laser light. In Example 2, after Ge film was deposited, Ge ions were implanted and infrared laser light was irradiated. Irradiate. 2 (a) and 2 (b) are the same as FIGS. 1 (a) and 1 (b), and a description thereof will be omitted.

図２（ａ）及び（ｂ）に示される工程が完了した後、図２（ｃ）に示されるように、化学的気相成長（ＣＶＤ）技術を用いて、非晶質又は多結晶のＧｅ膜を堆積させ、イオン注入技術を用いて、半導体基板の全面にＧｅイオンを注入する。その結果、堆積したＧｅ膜は非晶質Ｇｅ膜２０９となる。また、非晶質Ｇｅ膜２０９に接することとなったシリコン（Ｓｉ）基板２０１の表面は非晶質Ｓｉ領域２１０となる。イオン注入エネルギーは４０〜５０ｋｅＶ、ドーズ量は１×１０^１５／ｃｍ^２である。続いて、イオン注入技術を用いて、非晶質Ｇｅ膜２１０及び非晶質Ｓｉ領域２１１にボロン（Ｂ）イオンを注入する。 After the steps shown in FIGS. 2 (a) and 2 (b) are completed, amorphous or polycrystalline Ge is used, as shown in FIG. 2 (c), using chemical vapor deposition (CVD) techniques. A film is deposited and Ge ions are implanted into the entire surface of the semiconductor substrate using an ion implantation technique. As a result, the deposited Ge film becomes an amorphous Ge film 209. Further, the surface of the silicon (Si) substrate 201 that comes into contact with the amorphous Ge film 209 becomes an amorphous Si region 210. The ion implantation energy is 40 to 50 keV, and the dose is 1 × 10 ¹⁵ / cm ² . Subsequently, boron (B) ions are implanted into the amorphous Ge film 210 and the amorphous Si region 211 using an ion implantation technique.

次に、図２（ｄ）に示されるように、レーザーアニール等の超高速熱処理技術を用いて、半導体基板の表面の全面をアニールする。このとき、赤外線レーザーが照射される部分の温度がＳｉの融点（１４１０〜１４２０℃）以上となるように赤外線レーザーの照射エネルギーを調整する。照射された赤外線レーザーによって生じる熱は、非晶質Ｇｅ膜２０９及び非晶質Ｓｉ領域２１０に集中する。従って、赤外線レーザーの照射エネルギーを調整することによって、非晶質Ｇｅ膜２０９及び非晶質Ｓｉ領域２１０を選択的に溶融させることができる。その結果、単結晶シリコンゲルマニウム（ＳｉＧｅ）領域２１１及び多結晶Ｇｅ膜２１２が形成される。また、レーザーアニールにより加熱した際に、非晶質Ｇｅ膜２０９及び非晶質Ｓｉ領域２１０に注入されたＢ原子が熱拡散するので、単結晶ＳｉＧｅ領域２１１の下に第２のｐ^＋拡散層２１３が形成される。 Next, as shown in FIG. 2D, the entire surface of the semiconductor substrate is annealed using an ultrafast heat treatment technique such as laser annealing. At this time, the irradiation energy of the infrared laser is adjusted so that the temperature of the portion irradiated with the infrared laser becomes equal to or higher than the melting point of Si (1410 to 1420 ° C.). Heat generated by the irradiated infrared laser is concentrated on the amorphous Ge film 209 and the amorphous Si region 210. Therefore, the amorphous Ge film 209 and the amorphous Si region 210 can be selectively melted by adjusting the irradiation energy of the infrared laser. As a result, a single crystal silicon germanium (SiGe) region 211 and a polycrystalline Ge film 212 are formed. In addition, when heated by laser annealing, B atoms implanted in the amorphous Ge film 209 and the amorphous Si region 210 are thermally diffused, so that the second p ⁺ diffusion layer is formed below the single crystal SiGe region 211. 213 is formed.

次に、図２（ｅ）に示されるように、硫酸過水等の薬液を用いてエッチングすることによって、多結晶Ｇｅ膜２１２を溶解し、選択的に除去する。さらに、熱リン酸を用いてエッチングすることによって、シリコン窒化膜（ＳｉＮ膜）２０５を除去する。 Next, as shown in FIG. 2E, the polycrystalline Ge film 212 is dissolved and selectively removed by etching using a chemical solution such as sulfuric acid / hydrogen peroxide. Further, the silicon nitride film (SiN film) 205 is removed by etching using hot phosphoric acid.

次に、図２（ｆ）に示されるように、半導体基板の全面に、シリサイド形成用の金属としてニッケル（Ｎｉ）膜を堆積させる。Ｎｉ膜の膜厚は１０ｎｍである。続いて、３００〜４５０℃で熱処理をすることによって、多結晶Ｓｉ膜２０４の表面及び単結晶ＳｉＧｅ領域２１１とＮｉ膜を反応させ、ニッケルシリサイド（ＮｉｘＳｉ）膜２１４を形成する。続いて、未反応のＮｉ膜を硫酸過水又はアンモニア過水等の薬液を用いて除去する。続いて、４００℃〜５５０℃で熱処理をすることによって、ＮｉｘＳｉ膜２１４を、完全に低抵抗のニッケルモノシリサイド（ＮｉＳｉ）膜に変化させる。 Next, as shown in FIG. 2F, a nickel (Ni) film is deposited on the entire surface of the semiconductor substrate as a metal for forming a silicide. The thickness of the Ni film is 10 nm. Subsequently, by performing heat treatment at 300 to 450 ° C., the surface of the polycrystalline Si film 204 and the single crystal SiGe region 211 are reacted with the Ni film, thereby forming a nickel silicide (NixSi) film 214. Subsequently, the unreacted Ni film is removed using a chemical solution such as sulfuric acid / hydrogen peroxide. Subsequently, the NixSi film 214 is completely changed to a nickel monosilicide (NiSi) film having a low resistance by performing heat treatment at 400 ° C. to 550 ° C.

続いて、ＮｉＳｉ膜に接続する配線層を形成することによって、本発明の実施例２に係る半導体装置が完成する。 Subsequently, by forming a wiring layer connected to the NiSi film, the semiconductor device according to Example 2 of the present invention is completed.

実施例２によれば、実施例１に比べて、単結晶ＳｉＧｅ領域２１１をＳｉ基板１０１の深い層まで形成できるので、半導体装置における接合リーク不良の発生やゲートリーク不良の発生をより効果的に回避することができる。 According to the second embodiment, compared to the first embodiment, the single crystal SiGe region 211 can be formed up to a deep layer of the Si substrate 101. Therefore, the occurrence of junction leak failure and gate leak failure in the semiconductor device can be more effectively performed. It can be avoided.

次に、図３（ａ）〜（ｆ）を参照して本発明の実施例３を説明する。図３（ａ）〜（ｆ）は、本発明の実施例３に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例２では、非晶質又は多結晶のゲルマニウム（Ｇｅ）膜を堆積させた後にＧｅイオンを注入したのに対して、実施例３では、Ｇｅ膜を堆積させる前にシリコン（Ｓｉ）のリセスを形成し、続いて、Ｇｅ膜を堆積させ、Ｇｅイオンを注入する。なお、図３（ａ）については図１（ａ）と同様であるため、説明を省略する。 Next, a third embodiment of the present invention will be described with reference to FIGS. 3A to 3F are process cross-sectional views illustrating each process of the method for manufacturing a semiconductor device according to the third embodiment of the present invention. In Example 2, Ge ions were implanted after depositing an amorphous or polycrystalline germanium (Ge) film, whereas in Example 3, a silicon (Si) recess was formed before depositing the Ge film. Subsequently, a Ge film is deposited and Ge ions are implanted. Since FIG. 3A is the same as FIG. 1A, description thereof is omitted.

図３（ａ）に示される工程が完了した後、図３（ｂ）に示されるように、ＳｉＮ側壁３０６、第１のｐ^＋拡散層（ソース・ドレイン・エクステンション領域）３０７及びＳｉＯ_２側壁３０８を実施例１と形成する。なお、これらを形成する工程については実施例１（図１（ｂ）参照）と同様である。続いて、等方性エッチング技術を用いて、露出したＳｉ基板３０１の表面のソース・ドレイン・コンタクト領域にＳｉのリセス領域３０９を形成する。 After the process shown in FIG. 3A is completed, as shown in FIG. 3B, the SiN sidewall 306, the first p ⁺ diffusion layer (source / drain extension region) 307, and the SiO ₂ sidewall 308 are obtained. Is formed with Example 1. In addition, about the process of forming these, it is the same as that of Example 1 (refer FIG.1 (b)). Subsequently, an Si recess region 309 is formed in the source / drain / contact region of the exposed surface of the Si substrate 301 by using an isotropic etching technique.

次に、図３（ｃ）に示されるように、化学的気相成長（ＣＶＤ）技術を用いて、半導体基板の全面に非晶質又は多結晶のＧｅ膜を堆積させ、イオン注入技術を用いて、半導体基板の全面にＧｅイオンを注入する。その結果、堆積したＧｅ膜は非晶質Ｇｅ膜３１０となる。また、非晶質Ｇｅ膜３１０に接することとなったＳｉ基板３０１の表面は非晶質Ｓｉ領域３１１となる。イオン注入エネルギーは４０〜５０ｋｅＶ、ドーズ量は１×１０^１５／ｃｍ^２である。実施例３では、Ｓｉのリセス領域３０９を形成するので、非晶質Ｇｅ膜３１０及び非晶質Ｓｉ領域３１１が実施例２より深い層に形成される。続いて、イオン注入技術を用いて、非晶質Ｇｅ膜３１０及び非晶質Ｓｉ領域３１１にボロン（Ｂ）イオンを注入する。 Next, as shown in FIG. 3C, an amorphous or polycrystalline Ge film is deposited on the entire surface of the semiconductor substrate using a chemical vapor deposition (CVD) technique, and an ion implantation technique is used. Then, Ge ions are implanted into the entire surface of the semiconductor substrate. As a result, the deposited Ge film becomes an amorphous Ge film 310. Further, the surface of the Si substrate 301 that comes into contact with the amorphous Ge film 310 becomes an amorphous Si region 311. The ion implantation energy is 40 to 50 keV, and the dose is 1 × 10 ¹⁵ / cm ² . In the third embodiment, since the Si recess region 309 is formed, the amorphous Ge film 310 and the amorphous Si region 311 are formed in a deeper layer than the second embodiment. Subsequently, boron (B) ions are implanted into the amorphous Ge film 310 and the amorphous Si region 311 using an ion implantation technique.

次に、図３（ｄ）に示されるように、レーザーアニール等の超高速熱処理技術を用いて、半導体基板の表面の全面をアニールする。このとき、赤外線レーザーが照射される部分の温度がＳｉの融点（１４１０〜１４２０℃）以上となるように赤外線レーザーの照射エネルギーを調整する。照射された赤外線レーザーによって生じる熱は、非晶質Ｇｅ膜３１０及び非晶質Ｓｉ領域３１１に集中する。従って、赤外線レーザーの照射エネルギーを調整することによって、非晶質Ｇｅ膜３１０及び非晶質Ｓｉ領域３１１を選択的に溶融させることができる。その結果、単結晶シリコンゲルマニウム（ＳｉＧｅ）領域３１２及び多結晶Ｇｅ膜３１３が形成される。また、レーザーアニールにより加熱した際に、非晶質Ｇｅ膜３１０及び非晶質Ｓｉ領域３１１に注入されたＢイオンが熱拡散するので、単結晶ＳｉＧｅ領域３１３の下に第２のｐ^＋拡散層３１４が形成される。実施例３では、非晶質Ｇｅ膜３１０及び非晶質Ｓｉ領域３１１が実施例２より深い層に形成されるので、単結晶ＳｉＧｅ領域３１２及び第２のｐ^＋拡散層３１４も実施例２より深い層に形成される。 Next, as shown in FIG. 3D, the entire surface of the semiconductor substrate is annealed using an ultrafast heat treatment technique such as laser annealing. At this time, the irradiation energy of the infrared laser is adjusted so that the temperature of the portion irradiated with the infrared laser becomes equal to or higher than the melting point of Si (1410 to 1420 ° C.). Heat generated by the irradiated infrared laser is concentrated on the amorphous Ge film 310 and the amorphous Si region 311. Therefore, the amorphous Ge film 310 and the amorphous Si region 311 can be selectively melted by adjusting the irradiation energy of the infrared laser. As a result, a single crystal silicon germanium (SiGe) region 312 and a polycrystalline Ge film 313 are formed. Further, when heated by laser annealing, B ions implanted into the amorphous Ge film 310 and the amorphous Si region 311 are thermally diffused, so that the second p ⁺ diffusion layer is formed under the single crystal SiGe region 313. 314 is formed. In the third embodiment, since the amorphous Ge film 310 and the amorphous Si region 311 are formed in a deeper layer than in the second embodiment, the single crystal SiGe region 312 and the second p ⁺ diffusion layer 314 are also formed from the second embodiment. It is formed in a deep layer.

次に、図３（ｅ）に示されるように、硫酸過水等の薬液を用いてエッチングすることによって、多結晶Ｇｅ膜３１３を溶解し、選択的に除去する。さらに、熱リン酸を用いてエッチングすることによって、シリコン窒化膜（ＳｉＮ膜）３０５を除去する。 Next, as shown in FIG. 3E, the polycrystalline Ge film 313 is dissolved and selectively removed by etching using a chemical solution such as sulfuric acid / hydrogen peroxide. Further, the silicon nitride film (SiN film) 305 is removed by etching using hot phosphoric acid.

次に、図３（ｆ）に示されるように、半導体基板の全面に、シリサイド形成用の金属としてニッケル（Ｎｉ）膜を堆積させる。Ｎｉ膜の膜厚は１０ｎｍである。続いて、３００〜４５０℃で熱処理をすることによって、多結晶Ｓｉ膜３０４の表面及び単結晶ＳｉＧｅ領域３１２とＮｉ膜を反応させ、ニッケルシリサイド（ＮｉｘＳｉ）膜３１５を形成する。続いて、未反応のＮｉ膜を硫酸過水又はアンモニア過水等の薬液を用いて除去する。続いて、４００℃〜５５０℃で熱処理をすることによって、ＮｉｘＳｉ膜３１５を、完全に低抵抗のニッケルモノシリサイド（ＮｉＳｉ）膜に変化させる。 Next, as shown in FIG. 3F, a nickel (Ni) film is deposited on the entire surface of the semiconductor substrate as a metal for forming a silicide. The thickness of the Ni film is 10 nm. Subsequently, by performing heat treatment at 300 to 450 ° C., the surface of the polycrystalline Si film 304 and the single crystal SiGe region 312 are reacted with the Ni film to form a nickel silicide (NixSi) film 315. Subsequently, the unreacted Ni film is removed using a chemical solution such as sulfuric acid / hydrogen peroxide. Subsequently, by performing a heat treatment at 400 ° C. to 550 ° C., the Ni x Si film 315 is completely changed to a low resistance nickel monosilicide (NiSi) film.

続いて、ＮｉＳｉ膜に接続する配線層を形成することによって、本発明の実施例３に係る半導体装置が完成する。 Subsequently, by forming a wiring layer connected to the NiSi film, the semiconductor device according to Example 3 of the present invention is completed.

実施例３によれば、任意の深さを有するＳｉのリセス領域３０９を形成するので、単結晶ＳｉＧｅ領域３１２の深さ及び表面の位置、並びに多結晶Ｓｉ膜３０４の端部から単結晶ＳｉＧｅ領域３１２までの距離等を、Ｓｉのリセス領域３０９の深さに応じて制御することができる。 According to the third embodiment, since the Si recess region 309 having an arbitrary depth is formed, the depth and surface position of the single crystal SiGe region 312 and the single crystal SiGe region from the end of the polycrystalline Si film 304 are formed. The distance to 312 can be controlled in accordance with the depth of the Si recess region 309.

次に、図４（ａ）〜（ｆ）を参照して本発明の実施例４を説明する。図４（ａ）〜（ｆ）は、本発明の実施例４に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例１〜３では、ゲルマニウム（Ｇｅ）膜を化学的気相成長（ＣＶＤ）技術を用いて堆積させたが、実施例４では、選択エピタキシャル成長技術を用いて堆積させる。なお、図４（ａ）、（ｂ）については図１（ａ）、（ｂ）と同様であるため、説明を省略する。 Next, a fourth embodiment of the present invention will be described with reference to FIGS. 4A to 4F are process cross-sectional views illustrating each process of the method for manufacturing a semiconductor device according to the fourth embodiment of the present invention. In Examples 1 to 3, the germanium (Ge) film is deposited using a chemical vapor deposition (CVD) technique. In Example 4, the germanium (Ge) film is deposited using a selective epitaxial growth technique. 4 (a) and 4 (b) are the same as FIGS. 1 (a) and 1 (b), and a description thereof will be omitted.

図４（ａ）及び（ｂ）に示される工程が完了した後、図４（ｃ）に示されるように、選択エピタキシャル成長技術を用いて、露出したシリコン（Ｓｉ）基板４０１の表面に単結晶Ｇｅ領域を形成する。続いて、イオン注入技術を用いて、半導体基板の全面にＧｅイオンを注入する。その結果、単結晶Ｇｅ領域及びＳｉ基板４０１の表面は非晶質化し、非晶質Ｇｅ領域４０９及び非晶質Ｓｉ領域４１０となる。続いて、イオン注入技術を用いて、半導体基板の全面にボロン（Ｂ）イオンを注入する。その結果、非晶質Ｇｅ領域４０９及び非晶質Ｓｉ領域４１０に不純物が導入される。 After the steps shown in FIGS. 4A and 4B are completed, as shown in FIG. 4C, single crystal Ge is formed on the surface of the exposed silicon (Si) substrate 401 by using a selective epitaxial growth technique. Form a region. Subsequently, Ge ions are implanted into the entire surface of the semiconductor substrate using an ion implantation technique. As a result, the single crystal Ge region and the surface of the Si substrate 401 become amorphous, and become an amorphous Ge region 409 and an amorphous Si region 410. Subsequently, boron (B) ions are implanted into the entire surface of the semiconductor substrate using an ion implantation technique. As a result, impurities are introduced into the amorphous Ge region 409 and the amorphous Si region 410.

次に、図４（ｄ）に示されるように、レーザーアニール等の超高速熱処理技術を用いて、半導体基板の表面の全面をアニールする。このとき、赤外線レーザーが照射される部分の温度がＳｉの融点（１４１０〜１４２０℃）以上となるように赤外線レーザーの照射エネルギーを調整する。照射された赤外線レーザーによって生じる熱は、非晶質Ｇｅ領域４０９及び非晶質Ｓｉ領域４１０に集中する。従って、赤外線レーザーの照射エネルギーを調整することによって、非晶質Ｇｅ領域４０９及び非晶質Ｓｉ領域４１０を選択的に溶融させることができる。その結果、単結晶シリコンゲルマニウム（ＳｉＧｅ）領域４１１が形成される。また、レーザーアニールにより加熱した際に、非晶質Ｇｅ領域４０９及び非晶質Ｓｉ領域４１０に注入されたＢイオンが熱拡散するので、単結晶ＳｉＧｅ領域４１１の下に第２のｐ^＋拡散層４１２が形成される。 Next, as shown in FIG. 4D, the entire surface of the semiconductor substrate is annealed using an ultrafast heat treatment technique such as laser annealing. At this time, the irradiation energy of the infrared laser is adjusted so that the temperature of the portion irradiated with the infrared laser becomes equal to or higher than the melting point of Si (1410 to 1420 ° C.). Heat generated by the irradiated infrared laser is concentrated in the amorphous Ge region 409 and the amorphous Si region 410. Therefore, the amorphous Ge region 409 and the amorphous Si region 410 can be selectively melted by adjusting the irradiation energy of the infrared laser. As a result, a single crystal silicon germanium (SiGe) region 411 is formed. Further, since B ions implanted into the amorphous Ge region 409 and the amorphous Si region 410 are thermally diffused when heated by laser annealing, the second p ⁺ diffusion layer is formed under the single crystal SiGe region 411. 412 is formed.

次に、図４（ｅ）に示されるように、熱リン酸を用いてエッチングすることによって、シリコン窒化膜（ＳｉＮ膜）４０５を除去する。 Next, as shown in FIG. 4E, the silicon nitride film (SiN film) 405 is removed by etching using hot phosphoric acid.

次に、図４（ｆ）に示されるように、半導体基板の全面に、シリサイド形成用の金属としてニッケル（Ｎｉ）膜を堆積させる。Ｎｉ膜の膜厚は１０ｎｍである。続いて、３００〜４５０℃で熱処理をすることによって、多結晶Ｓｉ膜４０４の表面及び単結晶ＳｉＧｅ領域４１１とＮｉ膜を反応させ、ニッケルシリサイド（ＮｉｘＳｉ）膜４１３を形成する。続いて、未反応のＮｉ膜を硫酸過水又はアンモニア過水等の薬液を用いて除去する。続いて、４００℃〜５５０℃で熱処理をすることによって、ＮｉｘＳｉ膜４１３を、完全に低抵抗のニッケルモノシリサイド（ＮｉＳｉ）膜に変化させる。 Next, as shown in FIG. 4F, a nickel (Ni) film is deposited as a silicide forming metal on the entire surface of the semiconductor substrate. The thickness of the Ni film is 10 nm. Subsequently, by performing heat treatment at 300 to 450 ° C., the surface of the polycrystalline Si film 404 and the single crystal SiGe region 411 are reacted with the Ni film to form a nickel silicide (NixSi) film 413. Subsequently, the unreacted Ni film is removed using a chemical solution such as sulfuric acid / hydrogen peroxide. Subsequently, by performing heat treatment at 400 ° C. to 550 ° C., the NixSi film 413 is completely changed to a nickel monosilicide (NiSi) film having a low resistance.

続いて、ＮｉＳｉ膜に接続する配線層を形成することによって、本発明の実施例４に係る半導体装置が完成する。 Subsequently, a semiconductor layer according to Example 4 of the present invention is completed by forming a wiring layer connected to the NiSi film.

実施例４によれば、選択エピタキシャル成長技術を用いてゲルマニウム（Ｇｅ）膜を体積させる場合にも、実施例１〜３と同様の効果を達成することができる。 According to the fourth embodiment, the same effects as those of the first to third embodiments can be achieved even when the germanium (Ge) film is made to be volume by using the selective epitaxial growth technique .

次に、図５（ａ）〜（ｆ）を参照して本発明の実施例５を説明する。図５（ａ）〜（ｆ）は、本発明の実施例５に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例３では、シリコン（Ｓｉ）のリセス領域を形成した後のゲルマニウム（Ｇｅ）膜の堆積方法として化学的気相成長（ＣＶＤ）技術を用いたが、実施例５では、選択エピタキシャル成長技術によって形成する。なお、図５（ａ）、（ｂ）については図１（ａ）、（ｂ）と同様であるため、説明を省略する。 Next, Embodiment 5 of the present invention will be described with reference to FIGS. 5A to 5F are process cross-sectional views illustrating each process of the method for manufacturing a semiconductor device according to the fifth embodiment of the present invention. In Example 3, a chemical vapor deposition (CVD) technique was used as a method for depositing a germanium (Ge) film after forming a silicon (Si) recess region. In Example 5, the germanium (Ge) film was formed by a selective epitaxial growth technique. To do. 5 (a) and 5 (b) are the same as FIGS. 1 (a) and 1 (b), and a description thereof will be omitted.

図５（ａ）及び（ｂ）に示される工程が完了した後、図５（ｃ）に示されるように、異方性エッチング（例えば、ＲＩＥ）技術及び等方性エッチング（例えば、ＣＤＥ）技術の少なくとも一方を用いて、露出したＳｉ基板５０１の表面のソース・ドレイン・コンタクト領域にＳｉのリセス領域５０９を形成する。 After the steps shown in FIGS. 5A and 5B are completed, as shown in FIG. 5C, anisotropic etching (eg, RIE) technology and isotropic etching (eg, CDE) technology. Using at least one of these, a Si recess region 509 is formed in the source / drain / contact region of the exposed surface of the Si substrate 501.

次に、図５（ｄ）に示されるように、ＣＶＤ技術を用いてボロン（Ｂ）等の不純物が添加されたシリコンゲルマニウム（ＳｉＧｅ）層を選択エピタキシャル成長させることによって、ｐ^＋ＳｉＧｅ領域５１０を形成する。ｐ^＋ＳｉＧｅ領域５１０中のＧｅ濃度は１０〜３０ａｔｍ％である。続いて、非晶質Ｓｉ膜５１１を堆積させる。このとき、素子分離絶縁膜５０２に接するｐ^＋ＳｉＧｅ領域５１０は、ファセットが発生するために極端に薄くなる。 Next, as shown in FIG. 5D, a p ⁺ SiGe region 510 is formed by selective epitaxial growth of a silicon germanium (SiGe) layer to which an impurity such as boron (B) is added using a CVD technique. To do. The Ge concentration in the p ⁺ SiGe region 510 is 10 to 30 atm%. Subsequently, an amorphous Si film 511 is deposited. At this time, the p ⁺ SiGe region 510 in contact with the element isolation insulating film 502 becomes extremely thin because facets are generated.

次に、拡散炉を用いた６００℃・１時間の熱処理のような低温長時間の熱処理又はＲＴＡ装置を用いた１０００℃・１０秒のような高温短時間の熱処理技術を用いて非晶質Ｓｉ膜５１１をアニールすることで、固相エピタキシャル成長により選択的に単結晶Ｓｉを形成する。続いて、未結晶化部分をケミカルドライエッチング技術又は薬液等を用いて選択的に除去する。その結果、図５（ｅ）に示されるように、堆積した非晶質Ｓｉ膜５１１は単結晶Ｓｉ膜５１２となる。このとき、形成される単結晶Ｓｉ膜５１２の膜厚は、素子分離絶縁膜５０２の端部及びシリコン酸化膜（ＳｉＯ_２）側壁５０８の端部が他の部分に比べて厚い。 Next, amorphous Si is used by using a low-temperature long-time heat treatment such as 600 ° C. for 1 hour using a diffusion furnace or a high-temperature short-time heat treatment technique such as 1000 ° C. for 10 seconds using an RTA apparatus. By annealing the film 511, single crystal Si is selectively formed by solid phase epitaxial growth. Subsequently, the uncrystallized portion is selectively removed using a chemical dry etching technique or a chemical solution. As a result, as shown in FIG. 5E, the deposited amorphous Si film 511 becomes a single crystal Si film 512. At this time, the film thickness of the formed single crystal Si film 512 is thicker at the end portion of the element isolation insulating film 502 and the end portion of the silicon oxide film (SiO ₂ ) side wall 508 than the other portions.

次に、図５（ｆ）に示されるように、熱リン酸を用いてエッチングすることによって、シリコン窒化膜（ＳｉＮ膜）５０５を除去する。続いて、半導体基板の全面に、シリサイド形成用の金属としてニッケル（Ｎｉ）膜を堆積させる。Ｎｉ膜の膜厚は１０ｎｍである。続いて、３００〜４５０℃で熱処理をすることによって、多結晶Ｓｉ膜５０４の表面及び単結晶Ｓｉ膜５１２に含まれるＳｉ、並びにＳｉＧｅ領域５１０の表面に含まれるＳｉＧｅとＮｉ膜を反応させ、ニッケルシリサイド（ＮｉｘＳｉ）膜５１３を形成する。続いて、未反応のＮｉ膜を硫酸過水又はアンモニア過水等の薬液を用いて除去する。続いて、４００℃〜５５０℃で熱処理をすることによって、ＮｉｘＳｉ膜５１３を、完全に低抵抗のニッケルモノシリサイド（ＮｉＳｉ）膜に変化させる。このとき、素子分離絶縁膜５０２の端部には未反応の単結晶Ｓｉ５１２ａが残存し、ＳｉＯ_２側壁５０８の端部には未反応の単結晶Ｓｉ５１２ｂが残存する。 Next, as shown in FIG. 5F, the silicon nitride film (SiN film) 505 is removed by etching using hot phosphoric acid. Subsequently, a nickel (Ni) film is deposited on the entire surface of the semiconductor substrate as a metal for forming a silicide. The thickness of the Ni film is 10 nm. Subsequently, by performing heat treatment at 300 to 450 ° C., the Si film included in the surface of the polycrystalline Si film 504 and the Si crystal contained in the single crystal Si film 512 and the SiGe contained in the surface of the SiGe region 510 are reacted with the Ni film. A silicide (NixSi) film 513 is formed. Subsequently, the unreacted Ni film is removed using a chemical solution such as sulfuric acid / hydrogen peroxide. Subsequently, by performing a heat treatment at 400 ° C. to 550 ° C., the NixSi film 513 is completely changed to a nickel monosilicide (NiSi) film having a low resistance. At this time, unreacted single crystal Si 512 a remains at the end of the element isolation insulating film 502, and unreacted single crystal Si 512 b remains at the end of the SiO ₂ side wall 508.

続いて、ＮｉＳｉ膜に接続する配線層を形成することによって、本発明の実施例５に係る半導体装置が完成する。 Subsequently, by forming a wiring layer connected to the NiSi film, the semiconductor device according to Example 5 of the present invention is completed.

実施例５によれば、素子分離絶縁膜５０２又はゲート電極に近接した部分で最も厚い単結晶Ｓｉ領域５１２を形成するので、未反応の単結晶Ｓｉ５１２ａ及びｂが残存し、ＮｉｘＳｉ膜５１４の形成工程において用いられたＮｉがＳｉ基板５０１に突出することを防ぐことができる。 According to the fifth embodiment, since the thickest single crystal Si region 512 is formed in a portion adjacent to the element isolation insulating film 502 or the gate electrode, the unreacted single crystal Si 512a and b remain, and the NixSi film 514 is formed. It is possible to prevent Ni used in step 1 from projecting to the Si substrate 501.

図６（ａ）〜（ｆ）を参照して本発明の実施例６を説明する。実施例６は、実施例５の変形例である。 A sixth embodiment of the present invention will be described with reference to FIGS. The sixth embodiment is a modification of the fifth embodiment.

はじめに、図６（ａ）に示されるように、通常のＭＯＳＦＥＴの製造方法に従い、Ｓｉ基板６０１上に素子分離絶縁膜６０２を形成する。続いて、Ｓｉ基板６０１上にゲート絶縁膜６０３を介して多結晶Ｓｉ膜６０４からなるゲート電極を形成する。ここで、ゲート電極上には、酸化膜や窒化膜などの絶縁膜６０５が積層形成されている。続いて、ＳｉＮ側壁６０６及び酸化膜や窒化膜などの絶縁膜からなるサイドウォールスペーサ６０７を形成した後、ＲＩＥなどによりソース・ドレイン領域を掘り下げることによってＳｉのリセス領域６０８を形成する。 First, as shown in FIG. 6A, an element isolation insulating film 602 is formed on a Si substrate 601 in accordance with a normal MOSFET manufacturing method. Subsequently, a gate electrode made of a polycrystalline Si film 604 is formed on the Si substrate 601 with a gate insulating film 603 interposed therebetween. Here, an insulating film 605 such as an oxide film or a nitride film is stacked over the gate electrode. Subsequently, a SiN side wall 606 and a side wall spacer 607 made of an insulating film such as an oxide film or a nitride film are formed, and then a source / drain region is dug down by RIE or the like to form a Si recess region 608.

次に、図６（ｂ）に示されるように、選択ＣＶＤ技術を用いて、エピタキシャルＳｉＧｅ膜６１０をＳｉのリセス領域６０８に埋め込んで形成する。 Next, as shown in FIG. 6B, an epitaxial SiGe film 610 is formed by being buried in the Si recess region 608 by using a selective CVD technique.

次に、図６（ｃ）に示されるように、絶縁膜６０５及びサイドウォールスペーサ６０７を除去する。続いて、イオン注入技術を用いてソース・ドレイン・エクステンション拡散層６１１を形成した後に最終スペーサ６１２を形成し、イオン注入技術を用いて深いソース・ドレイン拡散層６１３を形成し、不純物の活性化のためのＲＴＡ処理を行う。 Next, as shown in FIG. 6C, the insulating film 605 and the sidewall spacer 607 are removed. Subsequently, after forming the source / drain / extension diffusion layer 611 using the ion implantation technique, the final spacer 612 is formed, and the deep source / drain diffusion layer 613 is formed using the ion implantation technique to activate the impurities. RTA processing is performed.

次に、図６（ｄ）に示されるように、非晶質Ｓｉ膜６１４を全面に堆積する。例えば、ＬＰＣＶＤ法によりＳｉＨ４ガスを用いて６００℃以下で成膜する。 Next, as shown in FIG. 6D, an amorphous Si film 614 is deposited on the entire surface. For example, the film is formed at 600 ° C. or lower using SiH 4 gas by LPCVD.

次に、固相成長法を用いて、ソース・ドレイン領域上にのみ単結晶Ｓｉ膜６１５を形成する。この時、ゲート電極上及び素子分離絶縁膜６０２上には多結晶Ｓｉが形成されるが、これらは、単結晶Ｓｉ／多結晶Ｓｉでの選択比がとれる選択的エッチング技術を用いて、多結晶Ｓｉ部分のみを選択的に除去する。結果として、図６（ｅ）に示される形状が得られる。 Next, a single crystal Si film 615 is formed only on the source / drain regions by using a solid phase growth method. At this time, polycrystalline Si is formed on the gate electrode and the element isolation insulating film 602, and these are formed by using a selective etching technique capable of selecting a single crystal Si / polycrystalline Si. Only the Si portion is selectively removed. As a result, the shape shown in FIG. 6 (e) is obtained.

次に、図６（ｆ）に示すように、半導体基板の全面に、シリサイド形成用の金属としてニッケル（Ｎｉ）膜を堆積させる。Ｎｉ膜の膜厚は１０ｎｍである。続いて、３００〜４５０℃で熱処理をすることによって、単結晶Ｓｉ膜６１５に含まれるＳｉ及びエピタキシャルＳｉＧｅ膜６１０の表面に含まれるＳｉＧｅとＮｉ膜を反応させ、ニッケルシリサイド（ＮｉｘＳｉ）膜６１６を形成する。続いて、未反応のＮｉ膜を硫酸過水又はアンモニア過水等の薬液を用いて除去する。続いて、４００℃〜５５０℃で熱処理をすることによって、ＮｉｘＳｉ膜６１６を、完全に低抵抗のニッケルモノシリサイド（ＮｉＳｉ）膜に変化させる。 Next, as shown in FIG. 6F, a nickel (Ni) film is deposited on the entire surface of the semiconductor substrate as a metal for silicide formation. The thickness of the Ni film is 10 nm. Subsequently, by performing heat treatment at 300 to 450 ° C., Si contained in the single crystal Si film 615 and SiGe contained in the surface of the epitaxial SiGe film 610 react with Ni film to form a nickel silicide (NixSi) film 616. To do. Subsequently, the unreacted Ni film is removed using a chemical solution such as sulfuric acid / hydrogen peroxide. Subsequently, heat treatment is performed at 400 ° C. to 550 ° C. to change the NixSi film 616 into a completely low resistance nickel monosilicide (NiSi) film.

続いて、ＮｉＳｉ膜に接続する配線層を形成することによって、本発明の実施例６に係る半導体装置が完成する。 Subsequently, a semiconductor layer according to Example 6 of the present invention is completed by forming a wiring layer connected to the NiSi film.

なお、図６（ｃ）の断面において、深いソース・ドレイン拡散層６１３の底面をエピタキシャルＳｉＧｅ膜６１０の表面の凸形状を反映した形状に形成することも可能である。 In the cross section of FIG. 6C, the bottom surface of the deep source / drain diffusion layer 613 can be formed to reflect the convex shape of the surface of the epitaxial SiGe film 610.

実施例６によれば、最終スペーサ６１２を形成した後に、エピタキシャルＳｉＧｅ膜６１０上に単結晶Ｓｉ膜６１５を形成するので、最終スペーサ６１２の端のシリコン領域にエピタキシャルＳｉＧｅ膜６１０を設けることができる。これにより、Ｎｉのシリサイド反応が最終スペーサ６１２の下まで潜り込むことがなく、接合リーク不良やゲートリーク不良を防ぐことができる。 According to the sixth embodiment, since the single crystal Si film 615 is formed on the epitaxial SiGe film 610 after the final spacer 612 is formed, the epitaxial SiGe film 610 can be provided in the silicon region at the end of the final spacer 612. As a result, the Ni silicide reaction does not sink under the final spacer 612, and it is possible to prevent a junction leak failure or a gate leak failure.

上述の実施例では、シリサイド形成用の金属としてニッケル（Ｎｉ）を用いる例について説明したが、コバルト（Ｃｏ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）又は希土類金属を用いても良い。 In the above-described embodiment, an example in which nickel (Ni) is used as a metal for forming a silicide has been described. However, cobalt (Co), platinum (Pt), palladium (Pd), iridium (Ir), or a rare earth metal may be used. good.

また、非晶質シリコン（Ｓｉ）領域を形成するために注入するイオンとしてゲルマニウム（Ｇｅ）イオンを用いる例について説明したが、Ｓｉイオン、ＢＦ２イオン又はＡｒやＸｅなどの希ガスイオンを用いても良い。 In addition, although an example in which germanium (Ge) ions are used as ions to be implanted to form an amorphous silicon (Si) region has been described, Si ions, BF2 ions, or rare gas ions such as Ar and Xe may be used. good.

また、上述の実施例では、ｐＭＯＳＦＥＴチャネル領域に歪みを加えるために、ソース・ドレイン領域にシリコンゲルマニウム（ＳｉＧｅ）を埋め込む場合について説明したが、ｎＭＯＳＦＥＴチャネル領域に歪みを加えるために、ソース・ドレイン領域に炭素（Ｃ）添加Ｓｉ（Ｓｉ：Ｃ）を埋め込んでも良い。 In the above-described embodiment, the case where silicon germanium (SiGe) is embedded in the source / drain region in order to apply strain to the pMOSFET channel region has been described. However, in order to apply strain to the nMOSFET channel region, the source / drain region has been described. Carbon (C) -added Si (Si: C) may be embedded in the substrate.

（ａ）〜（ｆ）は、本発明の実施例１に係る半導体装置の製造方法の各工程を示す工程断面図である。(A)-(f) is process sectional drawing which shows each process of the manufacturing method of the semiconductor device which concerns on Example 1 of this invention. （ａ）〜（ｆ）は、本発明の実施例２に係る半導体装置の製造方法の各工程を示す工程断面図である。(A)-(f) is process sectional drawing which shows each process of the manufacturing method of the semiconductor device which concerns on Example 2 of this invention. （ａ）〜（ｆ）は、本発明の実施例３に係る半導体装置の製造方法の各工程を示す工程断面図である。(A)-(f) is process sectional drawing which shows each process of the manufacturing method of the semiconductor device which concerns on Example 3 of this invention. （ａ）〜（ｆ）は、本発明の実施例４に係る半導体装置の製造方法の各工程を示す工程断面図である。(A)-(f) is process sectional drawing which shows each process of the manufacturing method of the semiconductor device which concerns on Example 4 of this invention. （ａ）〜（ｆ）は、本発明の実施例５に係る半導体装置の製造方法の各工程を示す工程断面図である。(A)-(f) is process sectional drawing which shows each process of the manufacturing method of the semiconductor device which concerns on Example 5 of this invention. （ａ）〜（ｆ）は、本発明の実施例６に係る半導体装置の製造方法の各工程を示す工程断面図である。(A)-(f) is process sectional drawing which shows each process of the manufacturing method of the semiconductor device which concerns on Example 6 of this invention. （ａ）は、従来の半導体装置の製造方法により製造される半導体装置の断面図であり、（ｂ）及び（ｃ）は、シリサイド膜がＳｉ基板側に突出する現象を示す模式図である。(A) is sectional drawing of the semiconductor device manufactured by the manufacturing method of the conventional semiconductor device, (b) And (c) is a schematic diagram which shows the phenomenon that a silicide film protrudes to the Si substrate side.

Explanation of symbols

１０１、２０１、３０１、４０１、５０１、６０１Ｓｉ基板
１０２、２０２、３０２、４０２、５０２、６０２素子分離絶縁膜
１０３、２０３、３０３、４０３、５０３、６０３ゲート絶縁膜
１０４、２０４、３０４、４０４、５０４、６０４多結晶Ｓｉ膜
１０５、２０５、３０５、４０５、５０５ＳｉＮ膜
１０６、２０６、３０６、４０６、５０６、６０６ＳｉＮ側壁
１０７、２０７、３０７、４０７、５０７第１のｐ^＋拡散層
１０８、２０８、３０８、４０８、５０８ＳｉＯ_２側壁
１０９Ｇｅ膜
１１０、２１１、３１２、４１１単結晶ＳｉＧｅ領域
１１１、２１２、３１３多結晶Ｇｅ膜
１１２、２１３、３１４、４１２第２のｐ^＋拡散層
１１３、５１０ｐ^＋ＳｉＧｅ領域
１１４、２１４、３１５、４１３、５１３、６１６ＮｉｘＳｉ膜
２０９、３１０非晶質Ｇｅ膜
２１０、３１１、４１０非晶質Ｓｉ領域
３０９、５０９、６０８Ｓｉのリセス領域
４０９非晶質Ｇｅ領域
５１１、６１４非晶質Ｓｉ膜
５１２、６１５単結晶Ｓｉ膜
５１２ａ、ｂ単結晶Ｓｉ
６０５絶縁膜
６０７サイドウォールスペーサ
６１０エピタキシャルＳｉＧｅ膜
６１１拡散層
６１２最終スペーサ
６１３深いソース・ドレイン拡散層 101, 201, 301, 401, 501, 601 Si substrate 102, 202, 302, 402, 502, 602 Element isolation insulating film 103, 203, 303, 403, 503, 603 Gate insulating film 104, 204, 304, 404, 504, 604 Polycrystalline Si film 105, 205, 305, 405, 505 SiN film 106, 206, 306, 406, 506, 606 SiN side walls 107, 207, 307, 407, 507 First p ⁺ diffusion layers 108, 208 , 308, 408, 508 SiO ₂ sidewall 109 Ge film 110, 211, 312, 411 Single crystal SiGe region 111, 212, 313 Polycrystalline Ge film 112, 213, 314, 412 _Second p ⁺ diffusion layer 113, 510 p ⁺ SiGe regions 114, 214, 315, 413, 513, 616 N ixSi film 209, 310 Amorphous Ge film 210, 311, 410 Amorphous Si region 309, 509, 608 Si recess region 409 Amorphous Ge region 511, 614 Amorphous Si film 512, 615 Single crystal Si film 512a, b Single crystal Si
605 Insulating film 607 Side wall spacer 610 Epitaxial SiGe film 611 Diffusion layer 612 Final spacer 613 Deep source / drain diffusion layer

Claims

Forming a semiconductor region partitioned by an element isolation insulating film on a semiconductor substrate containing silicon (Si);
Forming a gate electrode through the gate insulating film in the semiconductor region partitioned by the element isolation insulating film;
Forming a first diffusion layer in the semiconductor region partitioned by the element isolation insulating film;
Forming a side wall on the side surface of the gate electrode;
Depositing a germanium (Ge) film on the entire surface of the semiconductor substrate;
By annealing the entire surface of the semiconductor substrate and selectively melting the Ge film and the semiconductor substrate in contact with the Ge film, a silicon germanium (SiGe) region is formed, and impurity ions are implanted and activated. To form a second diffusion layer and a p-type SiGe region.

A method of manufacturing a semiconductor device according to claim 1,
After depositing the Ge film, an amorphous Ge film and an amorphous Si region are formed by implanting Ge ions,
Impurity ions are implanted into the amorphous Ge film and the amorphous Si region,
A method of manufacturing a semiconductor device, comprising forming a second diffusion layer and a p-type single crystal SiGe region by annealing the entire surface of the semiconductor substrate.

A method of manufacturing a semiconductor device according to claim 2,
Before implanting the Ge ions, a recess region of Si having an arbitrary depth is formed on the semiconductor substrate,
Depositing a Ge film on the Si recess region;
A method of manufacturing a semiconductor device, wherein an amorphous Ge film and an amorphous Si region are formed in the Si recess region by implanting Ge ions.

Forming a semiconductor region partitioned by an element isolation insulating film on a semiconductor substrate containing silicon (Si);
Forming a gate electrode through the gate insulating film in the semiconductor region partitioned by the element isolation insulating film;
Forming a first diffusion layer in the semiconductor region partitioned by the element isolation insulating film;
Forming a side wall on the side surface of the gate electrode;
By a selective epitaxial technique, a single crystal germanium (Ge) region is formed on the surface of the Si substrate,
Amorphous Ge region and amorphous Si region are formed by implanting Ge ions,
Impurity ions are implanted into the amorphous Ge film and the amorphous Si region,
A method of manufacturing a semiconductor device, wherein a second diffusion layer and a single crystal silicon germanium (SiGe) region are formed by annealing the entire surface of the semiconductor substrate.

A semiconductor substrate containing silicon (Si);
A semiconductor region partitioned by an element isolation insulating film formed in the semiconductor substrate;
A gate electrode formed through a gate insulating film in a semiconductor region partitioned by the element isolation insulating film;
A first diffusion layer formed in a semiconductor region partitioned by the element isolation insulating film;
A silicon germanium (SiGe) region formed between the gate electrode and the first diffusion layer and the element isolation insulating film;
Including a silicide film formed on the SiGe region;
2. The semiconductor device according to claim 1, wherein the SiGe region is thickest at a portion close to the gate electrode or the element isolation insulating film.

Forming a semiconductor region partitioned by an element isolation insulating film on a semiconductor substrate containing silicon (Si);
Forming a gate electrode through the gate insulating film in the semiconductor region partitioned by the element isolation insulating film;
Forming a first diffusion layer in the semiconductor region partitioned by the element isolation insulating film;
Forming a side wall on the side surface of the gate electrode;
Forming a recess region of Si on the semiconductor substrate;
A p-type silicon germanium (SiGe) region is formed in the Si recess region by selective epitaxial technology,
Depositing amorphous Si on the entire surface of the semiconductor substrate;
By annealing the entire surface of the semiconductor substrate, a portion of the amorphous Si adjacent to the p-type SiGe region is selectively changed to single crystal Si,
A method of manufacturing a semiconductor device, wherein a region of the amorphous Si that has not changed to single crystal Si is selectively removed.

Forming a semiconductor region partitioned by an element isolation insulating film on a semiconductor substrate containing silicon (Si);
Forming a gate electrode through the gate insulating film in the semiconductor region partitioned by the element isolation insulating film;
Forming a side wall on the side surface of the gate electrode;
Forming a recess region of Si on the semiconductor substrate;
Forming an epitaxial silicon germanium (SiGe) film in the recess region of Si;
Forming a diffusion layer in the semiconductor region partitioned by the element isolation insulating film;
Forming a final spacer on the diffusion layer and the epitaxial silicon germanium (SiGe) film;
Depositing amorphous Si on the entire surface of the semiconductor substrate;
Amorphous Si on the epitaxial silicon germanium (SiGe) film is selectively changed to single crystal Si by solid phase growth, and amorphous Si that has not changed to the single crystal Si is selectively removed. A method for manufacturing a semiconductor device.

A semiconductor substrate containing silicon (Si);
A semiconductor region partitioned by an element isolation insulating film formed in the semiconductor substrate;
A gate electrode formed through a gate insulating film in a semiconductor region partitioned by the element isolation insulating film;
A first diffusion layer formed in a semiconductor region partitioned by the element isolation insulating film;
A single crystal Si film formed in a portion adjacent to the gate electrode or the element isolation insulating film;
A silicon germanium (SiGe) region formed between the gate electrode and the first diffusion layer and the element isolation insulating film;
A silicide film formed on the SiGe region and the single crystal Si film,
The semiconductor device according to claim 1, wherein the silicide film is in contact with the single crystal Si film in a portion adjacent to the gate electrode or the element isolation insulating film.