JP2009003863A - インターフェイス装置及び画像形成装置 - Google Patents

Abstract

【課題】デバイスの増加に拘わらずＰＣＢ実装スペースが確保できるようにする。
【解決手段】入力されるパラレル信号をシングルエンド信号に変換するパラレル／シリアル変換部と、パラレル／シリアル変換部からのシングルエンド信号をＬＶＤＳ出力に変換するＬＶＤＳドライバと、入力されるＬＶＤＳ信号をシングルエンド信号に変換するＬＶＤＳレシーバと、ＬＶＤＳレシーバからのシングルエンド信号をパラレル信号に変換するパラレル／シリアル変換部とをそれぞれ有する機能ブロックＢＡ，ＢＢ，ＢＣが１つのＣＰＵバス機能ブロックとしてパッケージ化され、そのパッケージ化された複数の機能ブロックＰ１，Ｐ２，Ｐ３が１つのデバイスパッケージＤＰに搭載され、ＣＰＵバス制御でＬＶＤＳ通信を実現する。
【選択図】図９

Description

本発明は、データバスなどのパラレル信号の双方向伝送に係わり、特に、ＬＶＤＳ（Low Voltage Differential Signaling）による双方向伝送を実現するインターフェイス装置及びこのインターフェイス装置を備えた画像形成装置に関する。

近年のデータ通信システムにおいて、バスによるデータ転送が行われており、このバスのようなパラレルの信号は、信号線が平行に並んでいるため、信号先の中を電流が流れることによって発生する磁力が他の信号に干渉して電磁誘導により意図しない電流が流れ、誤動作をするという信号の干渉や、配線長が微妙に異なることによって発生する信号の遅延などが発生する。

このようなパラレル信号で長距離伝送を実施した場合に、信号の干渉を防ぐために信号線の間にＧＮＤを挿入するなどの対策による信号線（電線）の増加や、配線経路中の抵抗による信号波形のなまりや崩れによる信号の誤検知、または配線長の差異が大きくなることに伴う信号間の遅延が発生する虞がある。このような課題や不具合を解消するため、長距離伝送にはＵＳＢ、ＩＥＥＥ１３９４等のシリアル通信が有用であるが、これらの信号には複雑なプロトコルが必要であり、端末相互間の信号の授受に関して、信号の遅延などの不具合は発生しないが、ＥＭＩ（不要電磁波）に絡む低ノイズの通信に関しては必ずしもよい通信とはいえない。

そこで、低ノイズの長距離通信を実現するために、現在では、１本の信号線に対して２本の信号線を使用して、その信号線間で引き算をすることによって、信号線にのったノイズをキャンセルするという、差動方式の信号伝達方式がある。さらに、その２本の信号線の位相を反転させて、電圧の振幅を半分にし、より低電圧でノイズの少ない伝送方式がＬＶＤＳである。しかし、現状でこのＬＶＤＳによる通信は、１方向の通信しか実現されておらず、データバスのような双方向の通信を実現しているものはないというのが現状である。

バスのような多数の信号線をＬＶＤＳに変換するＢＬＶＤＳ（Ｂｕｓ ＬＶＤＳ）といったものは実用化されているが、１本の伝送線は１方向の通信しか行わず、また、ＬＶＤＳのデバイスとして、双方向を実現しているものはあるが、これはそれぞれの信号の方向に対してそれぞれ信号線を用意しており、これを用いてバスのような信号線の多い通信を実現するのは、それだけデバイスと通信用の電線が必要になり、コスト高を招くこととなる。もちろん、ＣＰＵバス等の既存のバス形態の信号をＬＶＤＳで伝送することは不可能であり、実現しようとすると、データバスの双方向伝送の他に、アドレスバスやその他制御信号が必要で、その分さらにコストアップになる。

広幅機のような大型の複写機を例に取ると、複写機における現状の通信形態では、ＣＰＵを搭載しているＰＣＢ（プリント回路基板）から、各制御負荷へ信号線を長距離に渡って這い回している。そして、複写機は、一般的に、読み取り部、書き込み部、メイン制御部、転写紙給紙部等で構成されているが、読み取り部であれば、広幅の原稿サイズを検出するためのセンサが必要である。仮にＡ４，Ａ３，Ａ２，Ａ１，Ａ０，Ｂ４，Ｂ３，Ｂ２，Ｂ１の原稿幅を検出しようとするならば、少なくとも、原稿サイズの種類分、例えば９個のセンサが必要になる。

ここで、９個のセンサをメイン制御部から制御しようとすると、センサは、駆動電源と信号で少なくとも３本の信号線が必要であり、合計２７本もの信号線（電線）を長距離に渡って這い回すことになる。当然、各ユニットで、多くの負荷を制御する必要があるので、マシン（複写機）全体で、かなりの本数の電線が這い回ることになる。これだけのハーネスを這い回すということは、ノイズという観点からも問題が生じ、マシンにハーネスを組付けるということでも作業性が悪く、また、電線の線数によるコストアップに繋がる。

そこで、信号線の線数を減らす方法として、メイン制御板とシリアル通信等で信号の送受を行うＰＣＢを各ユニットに設け、そのＰＣＢでユニット内の制御負荷を制御するという構成にすれば、信号線はユニット内だけであるので、長距離を這い回すことなく機能を達成することはでき、また、メイン制御ＰＣＢと各ユニットのＰＣＢはシリアル通信で使用する数本の信号線のみでよいので、ハーネスの削減と共に這い回し作業性を向上させることができる。

しかし、このような構成では、確かに信号線の削減にはなるが、各ユニットに搭載されるＰＣＢにメイン制御ＰＣＢとは別にＣＰＵを搭載する必要があり、そのソフト開発工数がかかってしまうこと、及びシリアル通信によるタイミング検証が問題になる。ここで、各ユニットに搭載するＰＣＢにＣＰＵバスで動作するＩＣを載せて、ＣＰＵバスによるパラレル通信によりメイン制御ＰＣＢから各ユニットのＰＣＢを制御すれば、それぞれのユニットで必要になっているソフト開発にかかる工数を削減することができる。しかし、ノイズによる信号線の歪みによる誤動作や、ＥＭＩに関する電磁波の発生等が危惧される。

ところで、従来、差動信号を伝送するインターフェイス規格としてのＬＶＤＳによる双方向通信では、２本の信号線を用いる場合、レシーバ側で終端処理する必要性のため、ドライバ側とレシーバ側とで終端抵抗が２つ設けられ、これらの終端抵抗のミスマッチングによる信号反射の観点で、一方の終端抵抗を無効にする抵抗切り替え制御がなされていた。

また、従来のＬＶＤＳによる通信は、図１４に示すようなＬＶＤＳ信号線が別々になっている双方向通信のパッケージを用いる方法や、図１５に示すようなＢｕｓＬＶＤＳのようなバス信号をＬＶＤＳに変換して、ポイントｔｏポイントで通信を実施する方法が採用されていた。図１４に示した方法では、バスラインのような信号線が多くある場合は、パッケージを複数使用するのでコスト高であり、また、ＰＣＢ基板（プリント回路基板）上への実装面積が多く必要であった。図１５に示した方法では、バス信号を少ないＬＶＤＳ信号線で接続することができ、バス信号のＬＶＤＳ接続を可能にしているが、双方向通信が行われることはなく、一方通行のみの通信であった。仮にこのＢｕｓＬＶＤＳを使用して双方向通信を実現しようとすると、図１４の構成と同じようにパッケージが複数個必要になる。

そこで、ＬＶＤＳで一方向の通信を行っているインターフェイスに対して、逆方向への通信を可能とする方法が、例えば、特許文献１に提案されている。これによると、逆方向への通信はＬＶＤＳより低速なシングルエンド信号（差動信号ではない、いわゆる０Ｖを基準とした普通の信号：５Ｖ、３．３Ｖ等）を使用することにより、双方向通信を実現している。すなわち、２本の信号線を介した一方向への通信は差動信号を用いて伝送するが、逆方向への信号伝送はシングルエンド信号を用いて行い、高速性が要求される信号伝送には差動信号を用い、低速でよい場合にはシングルエンド信号を用いた伝送を行っている。

また、特別な伸長装置を必要とせずに、高速なデータ転送を可能とするインターフェイスの従来技術として、例えば、特許文献２記載の発明が挙げられる。この特許文献２記載の発明では、プリンタコントローラとプリンタエンジンとの間のインターフェイスは、各種制御信号を送受する双方通信可能な制御線と、コントローラからエンジンに画像データを送信するデータ線を構成しており、画像データ送信の合間に制御信号を送受する必要がないので高速な画像データ送信が可能としている。
特開２００５−１８３１２号公報 特開２００２−２５４７６３号公報

しなしながら、上記の引用文献１は、ＬＶＤＳ自体の双方向通信を実現するものではなく、ＬＶＤＳの一方向通信を実施して、その反対方向の通信を実現するためにシングルエンド信号を使用するというものであり、この場合、ＬＶＤＳで通信する方向とは逆の通信のときの信号（シングルエンド信号）は、そのスピード、信号の種類に制約があり、また、ノイズも発生するという課題がある。特に、双方向通信とはいっても、データバスのような信号には使用はできず、ＬＶＤＳと逆向きの通信を実施する場合は、あくまで補助的な信号を通信する場合に限られてしまう。また、上記引用文献２においても、データ線によって画像データの片方向の通信を行うものに過ぎない。

このようにＬＶＤＳによる双方向通信の実現によってＣＰＵバスによる長距離での複数デバイスとの通信が可能になるが、この制御するデバイスが増えれば増えるほど、ＰＣＢ上のＬＶＤＳの双方向を実現するデバイスの個数が必要であり、特にＣＰＵが搭載されているメイン制御板においては、そのデバイス個数に対するＰＣＢ実装スペースの確保が難しくなる。

そこで、本発明が解決しようとする課題は、デバイスの増加に拘わらずＰＣＢ実装スペースを確保できるようにすることにある。

前記課題を解決するため、第１の手段は、入力されるパラレル信号をシングルエンド信号に変換するパラレル／シリアル変換部と、前記パラレル／シリアル変換部からのシングルエンド信号をＬＶＤＳ出力に変換するＬＶＤＳドライバと、入力されるＬＶＤＳ信号をシングルエンド信号に変換するＬＶＤＳレシーバと、前記ＬＶＤＳレシーバからのシングルエンド信号をパラレル信号に変換するパラレル／シリアル変換部と、をそれぞれ有する複数の機能ブロックが１つのパッケージに搭載され、ＣＰＵバス制御でＬＶＤＳ通信が行われるインターフェイス装置を特徴とする。

第２の手段は、第１の手段において、前記ＣＰＵバス制御に必要なアドレスバス、データバス、制御信号線を１つにした信号線がＣＰＵバスのＣＰＵから前記パッケージ入力されることを特徴とする。

第３の手段は、第１の手段において、前記複数の機能ブロックのそれぞれの動作可否を設定する手段を備えていることを特徴とする。

第４の手段は、第１の手段において、前記１つのパッケージで、ドライバあるいはレシーバとして機能することを特徴とする。

第５の手段は、第４の手段において、前記パッケージがレシーバとして機能する場合、使用しない機能ブロックの動作を停止することを特徴とする。

第６の手段は、第５の手段において、前記パッケージがレシーバとして機能する場合、使用するＣＰＵパスの機能ブロックを選択する手段を備えていることを特徴とする。

第７の手段は、第１ないし第６のいずれかの手段に係るインターフェイス装置を画像形成装置が備えていることを特徴とする。

なお、後述の実施形態では、パラレル／シリアル変換部は符号１に、ＬＶＤＳドライバは符号３に、ＬＶＤＳドライバは符号４に、シリアル／パラレル変換部は符号２に、ＣＰＵバスは符号３１４，３２３に、ＣＰＵは符号２１に、機能ブロックは符号ＢＡ，ＢＢ，ＢＣに、パッケージは符号Ｐにそれぞれ対応し、複数の機能ブロックのそれぞれの動作可否の設定はイネーブル信号ＥＮの制御により行われる。

本発明によれば、１つのパッケージにＬＶＤＳ双方向通信機能を有する機能ブロックを複数搭載することにより、１つのパッケージでＣＰＵと複数のデバイスとの通信を実現したので、デバイスの増加に拘わらずＰＣＢ実装スペースを確保することができる。

以下、本発明の実施形態について図面を参照して説明する。

図１は本発明の実施形態に係るインターフェイス装置の内部回路を示す図である。本発明の実施形態に係るインターフェイス装置は、パラレル／シリアル変換部１、シリアル／パラレル変換部２、ＬＶＤＳドライバ３、ＬＶＤＳレシーバ４、及びＰＬＬ部５から基本的に構成されている。符号６は双方向データ、符号７はＬＶＤＳＩ／Ｆ、符号８は伝送方向制御信号、符号９はクロックをそれぞれ表す。

図１に示した回路では、送信されるデータ６はパラレル／シリアル変換部１にまず入力される。パラレル／シリアル変換部１は、ＰＬＬ５で逓倍されたクロックにしたがって、シリアルデータ転送を行うためのレジスタへデータをシフトする。このシフトされたデータはＬＶＤＳドライバ３へ入力され、ＬＶＤＳＩ／Ｆ７を通してＬＶＤＳ信号として出力される。また、ＬＶＤＳ信号を入力する場合は、この逆で、ＬＶＤＳＩ／Ｆ７を通してＬＶＤＳで送られてきた信号をＬＶＤＳレシーバ４で受け、その信号をシリアル／パラレル変換部２へ入力し、シリアル／パラレル変換部２で変換されたデータをパラレルデータ６として出力する。

図２は送信側と受信側の伝送方向制御信号の反転状態の一例を示す図である。同図において、パラレル／シリアル変換部１、シリアル／パラレル変換部２、ＬＶＤＳドライバ３、ＬＶＤＳレシーバ４のそれぞれの素子には、信号の伝送方向を切り替える伝送方向制御信号８が入力されており、この制御信号８がＨであればＬＶＤＳデータ送信部１１がアクティブに、ＬであればＬＶＤＳデータ受信部１２がアクティブになるように制御を実施している。

ＬＶＤＳドライバ３は、入力されたシングルエンド信号をＬＶＤＳ出力（２本の互いに逆向きの信号）に変換する。ＬＶＤＳレシーバ４は入力されたＬＶＤＳ信号（２本の互いに逆向きの信号）をシングルエンド信号に変換する。パラレル／シリアル変換部１は、入力されたパラレルデータをレジスタに一旦シフトし、このレジスタの先頭ビットから順にデータを送り出すことによってパラレル／シリアルの変換を行う。また、入力されたシリアルデータをパラレルデータに変換するのも同じことであり、順に送られてきたデータを先頭からレジスタにストックし、すべてのデータが貯まればポート出力用のレジスタに移すことによってシリアル／パラレル変換部２の機能が果たされる。これらの変換部１，２は、それぞれの用途に応じて、切り替えが可能になっており、この切り替えは伝送方向制御信号８によって行われる。

伝送方向制御信号８は双方向の伝送方向を制御するための信号である。データ送信方向は、機能ブロックとして、パラレル／シリアル変換部１とＬＶＤＳドライバ３を有しており、逆に、データ受信方向では、シリアル／パラレル変換部４とＬＶＤＳレシーバ２を有しているので、この機能を信号の伝送方向によって切り替える必要があり、そのイネーブル信号として伝送方向制御信号８を使用する。

この伝送方向制御信号８は、データ通信開始時に別信号としてポートから出力してもよいし、ＣＰＵバス制御で使用するリード／ライトなどの制御信号を利用してもよい。また、片方向伝送で使用する場合は、このドライバ／レシーバコントロール信号のレベルを使用する機能によって固定しておく。

これに対して図１４の従来技術はＬＶＤＳ信号線が別々のＬＶＤＳ双方向通信のパッケージ内の構成を示しているが、この図２に示すパッケージでは、送信と受信でそれぞれＬＶＤＳドライバ３、レシーバ４を持っていて、１本の電線では、信号の方向は１方向のみである。また、図１５の従来技術では、バスＬＶＤＳの内部構成を示しているが、パラレルデータをシリアルに変換するパラレル／シリアル変換部１を通して、ＬＶＤＳドライバ３によってＬＶＤＳで出力する構成になっている。信号の方向は１方向のみである。この場合、逆方向の信号を受信したい場合は、別の受信用のパッケージが必要になる。

図１に示すように、本実施形態では伝送方向制御信号８でＬＶＤＳの伝送方向（送信方向と受信方向）の切り替えを行うが、信号レベルによって伝送方向を制御しているので、データの受信側ブロック１２と送信側ブロック１１で（図２を参照）、異なったレベルの信号を入力する必要がある。そこで、図２に示すように、例えば、信号をＬＶＤＳ信号とは別に相手側のＰＣＢ１２に入力し、反転部１０で信号を反転させて伝送方向制御信号として供給する。これにより、信号を伝送する際のデータの送信側ブロック１１と受信側ブロック１２を明確にすることができる。

また、図３に示すように、伝送方向制御信号に、固定したレベルの信号を入力しておけば、パッケージ内部のＬＶＤＳの送受信のどちらかの機能に固定できるので、双方向で使用しない場合、ドライバ専用、レシーバ専用という使用方法も可能である。図３では、受信側ブロック１２は伝送制御信号が接地され、送信側ブロック１１では伝送制御信号として所定値が印加されている。図２と図３から分かるように、送信側ブロック１１と受信側ブロック１２とは１つの共通のパッケージであり（図で実線枠内の回路構成）、ドライバとレシーバの設定が適宜に選択可能である。なお、送信側ブロック１１と受信側ブロック１２とは適宜に切り替わるものである。

図４は本実施形態に係るインターフェイス装置における機能ブロックとパッケージとの関連構成を示す図である。図４に示すように、パラレル／シリアル変換部１、シリアル／パラレル変換部２、ＬＶＤＳドライバ３、ＬＶＤＳレシーバ４、ＬＶＤＳＩ／Ｆ７等を備えた構成を１つにまとめて第１ないし第３の機能ブロックＢＡ，ＢＢ，ＢＣとし、これら第１ないし第３の機能ブロックＢＡ，ＢＢ，ＢＣが複数個集まって１つのパッケージＰに納められている。これら第１ないし第３の機能ブロックＢＡ，ＢＢ，ＢＣはそれぞれ独立に制御可能になっており、伝送方向制御信号８等によって、機能に応じて信号の伝送方向を設定することができる。また、各機能ブロックＢＡ，ＢＢ，ＢＣで図示のように周知のイネーブル信号ＥＮの制御を実施することによって、必要のない機能ブロックは動作不可に設定することができる。

図５は、ＣＰＵバスを使用したインターフェイス装置の構成を示すブロック図である。図５に示すように、ＣＰＵバス２２は、アドレスバス２２ａ、データバス２２ｂ、及び制御信号（リード信号、ライト信号、チップセレクト信号等）２２ｃからなり、これらのバス２２ａ，２２ｂ，２２ｃを介してＣＰＵ２２とインターフェイス装置（パッケージ）は通信を行っているが、図５の例では、これらの信号を第１ないし第３の機能ブロックＢＡ，ＢＢ，ＢＣ毎に割当てていく。例えば、データバス２２ｂは双方向通信であるため、第３の機能ブロックＢＣをＬＶＤＳの双方向伝送で使用し、アドレスバス２２ａ及び制御信号２２ｃはＣＰＵ２１側からの片方向通信であるので、第１及び第２の機能ブロックＢＡ，ＢＢをＬＶＤＳドライバとして設定する。当然に、信号を受ける相手側のＰＣＢにおいても、上述したような設定を実施する必要があり、第１及び第２の機能ブロックＢＡ，ＢＢはレシーバとして、第３の機能ブロックＢＣは双方向伝送として使用する。

図６はＣＰＵバスを使用した場合のインターフェイス装置の動作例を示す図である。図６では、ＣＰＵ２１を搭載しているＰＣＢをＰＣＢ１、ＣＰＵ２１から制御される側であるＰＣＢをＰＣＢ２とする。ＣＰＵバス２２は、ＰＣＢ１のＣＰＵ２１からＰＣＢ２のデバイス２３へのデータの書き込み（ライト）と相手側からデータを受け取る読み込み（リード）を実施しているが、ライト時はＣＰＵ２１からデバイス２３へ信号を一方向伝送で伝送するので、単純にＰＣＢ１はＬＶＤＳのドライバ、ＰＣＢ２はＬＶＤＳのレシーバとして機能すればよい。また、リード時はＣＰＵ２１から相手側デバイス２３へ命令を送り、それに対し返答してくるデータをＣＰＵ２１が受け取るという動作をする必要がある。

上述した動作を実現する方法として、リード動作をするときに、まず、アドレス及び制御信号をＰＣＢ２へ送信するときに同時にデータバス２２ｂの伝送方向制御信号８を入力し、データバス２２ｂの伝送方向を決定すればよい。この伝送方向制御信号８により、第３の機能ブロックＢＣは、データ受信機能（ＬＶＤＳの受信機能）に設定され、データを受け取ることができる。

図７はＣＰＵバスを使用した場合の動作例を示す図で、伝送方向制御信号の作成及び使用の態様を示す。図７において、リード信号（ＣＰＵ２１がリードを指示するときの信号であり、Ｌレベルの信号）と例えばＨ信号のＡＮＤを取った信号８ａを、伝送方向制御信号端子に入力しておけば、通信をしていない状態あるいはライト時は（リード指示されたときではないという理由で）、リード信号がＨレベルであるので、ＡＮＤ回路８ｂの出力はＨレベルであり、第３の機能ブロックＢＣをドライバに設定しておけばよい。このように設定すると、リード信号が入ったときのみ、伝送方向制御信号がＬになるので、ＬＶＤＳを受信機能に設定することができる。これにより、伝送方向制御信号８を別途ポートから出力することなく、リード信号の信号レベルのみで制御が可能になる。

その際、ＣＰＵバス２２には、データを確実に取り込むために、規定されている信号間のタイミングがあるが、リード信号（Ｌレベルの信号）が出力されてから、データを取り込むまでには、ある程度の時間があり、伝送方向制御信号の検出に問題はない。

図８は双方向ＬＶＤＳデバイスをドライバかレシーバかのいずれかの機能に固定し、必要に応じて機能ブロックの伝送方向を切り替えるインターフェイス装置の構成を示すブロック図である。ＣＰＵバスの場合、ＣＰＵ側ＰＣＢ（ＰＣＢ１）から制御信号が出力されるので、ＣＰＵ側のＰＣＢ１をいわゆるマスタという設定にし、伝送方向に応じて伝送方向制御信号８のレベルを切り替えることによって相手側ＰＣＢ（ＰＣＢ２）の伝送方向を制御することができる。例えば、ドライバ／レシーバ設定端子８ｃをＰＣＢ１ではＨ（例えば、電圧印加）に、ＰＣＢ２ではＬ（例えば、接地）にすることによって双方向ＬＶＤＳデバイスをそれぞれドライバ、レシーバに機能を設定することができる。

伝送方向の制御では、図２を参照して説明したように、ドライバ側とレシーバ側で伝送方向制御信号８の論理を反転させる必要がある。ドライバ側（ＰＣＢ１）は、伝送方向制御信号８がＨで送信になるので（伝送方向制御信号は、例えばライトの場合にＨ、リードの場合Ｌ）、ドライバ／レシーバ設定端子８ｃの信号レベル（この場合Ｈ）に応じて、信号論理選択機能部８ｄの中で、機能ブロックＢへの入力として、第２のワイヤＷ２が接続される。信号論理選択機能部８ｄは、伝送方向制御信号８のＨかＬかによって、ドライバ／レシーバ設定端子８ｃからの入力信号に対して、ドライバ機能／レシーバ機能のいずれかの出力を選択する。レシーバ側（ＰＣＢ２）も同じように、ドライバ／レシーバ設定端子８ｃのレベル（この場合Ｌ）に応じて第１のワイヤＷ１または第２のワイヤＷ２が選択されるが、レシーバ側は、レベル信号がＬなので第１のワイヤＷ１が選択され、これにより、伝送方向制御信号８の論理レベルは、ドライバ側とレシーバ側で反対になる。

また、ドライバ／レシーバ（インターフェイス装置）を設定（固定）するということは、伝送方向制御信号を相手側へ送るときの信号の向きも決定しなければいけないことになる。これにより、ドライバ／レシーバ設定端子８ｃのレベル（電圧印加のＨか接地のＬ）によって、入出力選択機能部８ｅで同じように入出力を選択することができる。上述した例では、ドライバ側は出力に、レシーバ側は入力に設定されることになる。要は、伝送方向制御信号８のＨかＬかでＰＣＢ１の機能ブロックＢを送信か受信のいずれかの機能に選定して、同時にＰＣＢ２の機能ブロックＢはＰＣＢ１のそれと逆の機能に選定する手段であればよく、図８に図示した構成に限られるものではない。

そこで、データバス２２ｂ（図５参照）のような双方向機能が必要なブロックを上記のような回路と伝送方向制御信号で制御することにより、送信と受信の機能を切り替えて通信することができる。例えば、ライトの場合、伝送方向制御信号８をＨにすることにより、ドライバ側は第２のワイヤＷ２が接続されているので、Ｈ信号がそのまま機能ブロックＢを制御し、機能ブロックＢは送信の機能になる。一方、レシーバ側では、入力された伝送方向制御信号は、レシーバに設定され、第１のワイヤＷ１を通して機能ブロックＢに入力されることになるので、信号レベルはＬになり、機能ブロックＢは受信として機能することになる。リードの場合は、上述した説明の伝送方向制御信号がＬになるだけで、後は同じである。

図９は本実施形態の特徴を示すブロック図である。同図では、ＣＰＵバスに必要な機能ブロック（ＣＰＵバス機能ブロック＝パッケージＰ）を１つのデバイスパッケージＤＰに複数個搭載している図である。ＣＰＵバス機能ブロック（パッケージＰ）とは、図５に示すＣＰＵバス２２に必要な信号線（アドレスバス２２ａ、データバス２２ｂ、制御信号２２ｃ）をひとまとめにしたものである。図９に示した例では、このＣＰＵバス機能ブロック（パッケージＰ）がＰ１，Ｐ２，Ｐ３・・・と複数搭載されている。

ＣＰＵ２１から出力された信号はＬＶＤＳデバイスのデバイスパッケージＤＰに入力されると、ＣＰＵバス機能ブロックである各パッケージＰ（Ｐ１，Ｐ２，Ｐ３・・・）にそれぞれ入力される。各パッケージＰからは、それぞれＣＰＵバス２２がＬＶＤＳに変換されて出力され、このＬＶＤＳデバイス（デバイスパッケージＤＰ）自体で見た場合、ＣＰＵ２１からの入力が１ブロックに対して、ＬＶＤＳの出力が複数ブロックという構成になっている。なお、ここでいうブロックとは、ＣＰＵバス制御に必要な信号線を１つのブロックと考えた単位である。図９では、前述のようにＣＰＵバス２２からの入力が１つになっており、それを内部で分岐して、各ＣＰＵバス機能ブロック（パッケージＰ）に入力している。

それぞれのＣＰＵバス機能ブロックＢＷ．ＢＢ．ＢＣは、イネーブル信号ＥＮで動作可能になっており、例えば図９において上からＣＰＵバス機能ブロック（パッケージ）をＰ１、Ｐ２、Ｐ３とすると、パッケージＰ１を動作させたい場合はパッケージＰ１のイネーブル信号にＬレベルの信号（仮にアクティブＬとした場合）を入力し、そのほかのブロックにはＨレベルの信号を入力すればよい。このイネーブル信号は図４におけるイネーブル信号ＥＮと同等である。あるいは、前述の各ＣＰＵバス機能ブロックＰ１，Ｐ２，Ｐ３・・・は、常にイネーブル状態にしておいても問題ない。ＣＰＵバス２２はチップセレクト信号で制御対象となるＩＣを指定して複数のＩＣと通信をするものなので、信号は常にデバイス内、あるいはケーブル等に流れることになる。しかし、タイミングを満足していればデータの衝突等による不具合も発生しないので、正常な通信、制御を実施することができる。

図９のように構成した場合においても１つのパッケージＰで、ドライバ／レシーバのどちらでも使用することができる。ドライバとレシーバの選択は、ＬＶＤＳデバイスにどちらの機能を使用するかの選択する信号を入力すればよく、その選択信号による機能の切り替えは、ＣＰＵバス機能ブロックの下の階層の機能ブロックで説明しているように伝送方向制御信号８を使用する。

レシーバとして使用する場合は、複数のＣＰＵバス機能ブロックＰ１，Ｐ２，Ｐ３・・・のうち、１つの機能のみが動作すればよいので、そのほかの機能は停止にして、無駄な消費電力を抑え、あるいは意図していない誤動作をなくすようにする。本実施形態におけるＬＶＤＳデバイスＤＰは、複数のＣＰＵバス機能ブロックＰ１，Ｐ２，Ｐ３・・・を持っているが、レシーバとして使用する場合は、そのうちの１つのブロックのみ動作させればよい。また、ある１つのＰＣＢに本実施形態に係るＬＶＤＳデバイスを搭載している場合に、レシーバとして使用するときは、複数のＣＰＵバス機能ブロックＰ１，Ｐ２，Ｐ３・・・を使用しても問題ない。

しかし、ＣＰＵバスの動作として、バスは共通でセレクト信号により制御対象となるＩＣを選択するという動作を実施するので、１つのＰＣＢ内に複数の制御ＩＣがあったとしても、図１０に示すようにパラレルデータに変換した後に、１つのＣＰＵバス機能ブロックから複数のセレクト信号を生成できれば、制御は可能になる。したがって、前述の説明の通り、レシーバとしては１つのブロックのみを動作させるだけでよい。なお、図１０は制御部側ＰＣＢの内部構成を示すブロック図である（詳細は後述する）。

そこで、図９に示した複数ブロックＰ１，Ｐ２，Ｐ３のうち、どのブロックを使用するかを選択できるようにする。パラレルに変換したＣＰＵバスをデバイスのどこのピンから出力するかがＩＣまでのパターン配回しに大きく影響するが、通常は最短になるようにパターンを這い回す。その際にＬＶＤＳデバイスのどのピンから出力するかがポイントであり、最短で這い回すことができるピンに割当てられているブロックを使用することが望ましい。

そこで、使用するＣＰＵバス機能ブロックＰ１，Ｐ２，Ｐ３を選択できるようにしておけば、上記のような最適なパターン配回しを考慮することができる。このＣＰＵバス機能ブロックの選択の方法としては、例えば、各ブロックに選択信号を外部から入力することができるようにしておき、そのブロック選択信号の信号レベルによって、ブロックを選択するという方法が採用できる。この選択の方法については、図８を参照して説明した通りである。

これまでに述べたインターフェイス装置は例えば複写機に適用される。図１１は前述のインターフェイス装置を備えた複写機の機械構成の概略を示す図、図１２は制御構成の要部を示すブロック図である。

図１１に示した複写機は、本体部１００、給紙部１１０、読み取り部１２０及び原稿自動給送部（ＡＤＦ）１３０から構成されている。本体部１００は給紙部１１０の上部に位置し、読み取り部１２０は本体部１００の上部に位置している。さらに読み取り部１２０の上部にはＡＤＦ１３０が設けられている。

本実施例に係る複写機は電子写真方式で作像するもので、本体部１００には、感光体１０１、定着装置１０２、両面装置１０３及び排紙装置１０４が設けられている。感光体１０１の外周には、帯電ユニット１０５、現像ユニット１０６、転写ユニット１０７、クリーニングユニット１０８及び図示しない除電ユニットが配置されている。また、本体部１００には、書き込みのための書き込みユニット１０９が設けられている。書き込みユニット１０９は画像書き込みを行うためのＬＤ等の光デバイスとそれを駆動するためのドライバＩＣなどから構成され、転送されてきたデータに応じて、光デバイスを駆動（点滅動作）し、感光体１０１に対して光書き込み動作を行う。

給紙部１１０は５段の給紙段１１１，１１２，１１３，１１４，１１５を有し、指定された給紙段から給紙ローラを経て縦搬送路１１６から転写ユニット１０７に送られ、書き込みユニット１０９によって感光体１０１表面に書き込まれ、静電潜像が形成される。読み取り部１２０はコンタクトガラス上に載置された原稿を副走査方向に走行しながら、あるいはＡＤＦ１３０によって搬送される原稿を、走行体を停止させた状態で光学的に読み取る。前者はフラットベッド方式、後者はシートスルー方式と一般に称される。フラットベッド方式での読み取りは例えばブック原稿の場合に行われ、シートスルー方式での読み取りは例えば複数枚のシート原稿の場合に行われる。ＡＤＦ１３０はこの実施例では、ＡＲＤＦとも称される原稿を反転して読み取ることもできる循環式自動原稿給送装置である。

さらに、図１２に示すように画像データを扱う画像データ処理部２００、及び紙搬送タイミング等マシン全体制御に関する部分を受け持つエンジン制御部３００を備えている。

画像データ処理部２００は、画像処理部２１０、コントローラ２２０、画像データ配置部２３０、操作部２４０及び記憶装置（ＨＤＤ）２５０を備えている。画像処理部２１０は複数のプロセッサで構成され、読み取り部１２０で読み取られ、デジタルデータに変換された画像データが入力され、それぞれのプロセッサによりシェーディング補正、地肌除去、その他画像を書き込むために必要な画像処理が行われる。

コントローラ２２０は複数のプロセッサを備え、画像システムにおける画像データの出力タイミング等をコントロールする。画像処理が施された画像データは一旦記憶装置（ＨＤＤ）２５０に記憶される。なお、ＨＤＤ２５０に代えてコントローラ内部のメモリに記憶するようにすることもできる。コントローラ２２０は、各画像データの出力タイミングに応じて、必要なデータをＨＤＤ２５０から取り出し、データ配置部２３０へ転送する。画像データ配置部２３０は画像書き込み幅に対応したラインメモリを有し、このラインメモリにコントローラ２２０から転送されてくるデータが画像領域に応じて配置される。メモリはＦＩＦＯであり、配置されたデータは先頭から順に書き込み制御部へ送られる。

操作部２４０はユーザインターフェイスであり、ハードキー、ソフトキー及びディスプレイが設けられ、ユーザからの指示入力及びユーザに対する表示が行われる。

エンジン制御部３００はメイン制御ＰＣＢ３１０とこのメイン制御ＰＣＢ３１０に対して第１及び第２のＬＶＤＳ３０１，３０２を介して各ユニットに接続された第１及び第２のユニット制御ＰＣＢ３２０，３３０を備えている。メイン制御ＰＣＢ３１０はＣＰＵ３１１、第１及び第２の双方向ＬＶＤＳデバイス３１２，３１３を備え、第１及び第２の双方向ＬＶＤＳデバイス３１２，３１３はＣＰＵバス３１４を介してＣＰＵ３１１に接続されている。また、第１の双方向ＬＶＤＳデバイス３１２は第１のＬＶＤＳ３０１を介して第１のユニット制御ＰＣＢ３２０に、また、第２の双方向ＬＶＤＳデバイス３１３は第２のＬＶＤＳ３０２を介して第２のユニット制御ＰＣＢ３３０にそれぞれ接続されている。本実施例は、ＬＶＤＳの双方向通信をＣＰＵバスに応用し、遠距離にある複数のユニットを制御する場合に適用した例であり、この例では、複写機の紙搬送タイミング等マシン全体制御に関する部分を受け持つエンジン制御部３００に適用されている。

すなわち、このメイン制御ＰＣＢ３１０は、各種負荷のインターフェイス基板やドライブ基板、読み取り、書き込み制御と接続されている。ＣＰＵ３１１からはＣＰＵバス３１４が接続され、このＣＰＵバス３１４は、上記のようなユニット制御ＰＣＢ３２０へ出力する際、前述のＬＶＤＳの双方向伝送を実現する双方向ＬＤＶＳデバイス３１２を介して前記ユニット制御ＰＣＢ３２０と接続される。また、ユニット制御ＰＣＢ３３０とは第２のＬＶＤＳ３０２を介して第２のユニット制御ＰＣＢ３３０側と接続される。双方向ＬＤＶＳデバイス３１２との接続はコネクタによって行われる。

第１のユニット制御ＰＣＢ３２０は第１及び第２の制御ＩＣ３２１，３２２を備え、ＣＰＵバス３２３に接続された双方向ＬＶＤＳデバイス３２４により前記第１のＬＶＤＳ３０１を介してメイン制御ＰＣＢ３１０と双方向に通信を行う。第１の制御ＩＣ３２１には例えばモータ３２１ａ、センサ３２１ｂ，３２１ｃ等々が接続され、第２の制御ＩＣ３２２には例えばクラッチ３２２ａ、センサ３２２ｂ，３２２ｃ等々が接続されている。

第３のユニット制御ＰＣＢ３３０は制御ＩＣ３３１を備え、ＣＰＵバス３３２に接続された双方向ＬＤＶＳデバイス３３３により前記第２のＬＶＤＳ３０２を介してメイン制御ＰＣＢ３１０と双方向に通信を行う。第２の制御ＩＣ３３１には、例えばクラッチ３３１ａ、センサ３３１ｂ，３３１ｃ等々が接続されている。

大略上記のように構成すると、各ユニット制御ＰＣＢ３２０，３３０は前記ＣＰＵバス３１４をメイン制御ＰＣＢ３１０と同じように前記ＬＶＤＳデバイス３２４，３３３で受け、パラレルのＣＰＵバス３２３，３３２に変換し、各制御ＩＣ３２１，３２２，３３１に入力する。これらの制御ＩＣ３２１，３２２，３３１はＣＰＵバス３２３，３３３で制御されるＩＣで、例えば、ＩＯ拡張ＩＣのような、ＣＰＵ３１１からの命令を受けて受動的に動作するようなＩＣである。これらのＩＣは、汎用的に出回っており、割当てられるアドレス空間をＣＰＵバス３２３，３３２がアクセスし、それに伴い、各ポートを制御しているＩＣなので、ＣＰＵ３１１からの中央制御が可能である。

また、ＣＰＵバス３１４，３２３，３３２はセレクト信号により複数のデバイスを制御可能であり、例えば、セレクト信号を３本持っていたとすると、２本はそれぞれ制御負荷との接続が最適な位置に配置されるＩＯＢに、１本は読み取り関係のＩＯ制御ＰＣＢに割当てるなどすればよい。

読み取り関係のＩＯ制御は、例えば、原稿サイズを検出するために必要な複数のセンサを、一旦ＩＯ拡張ＩＣのポートへ入力し、ＣＰＵ３１１がそのＩＯ拡張ＩＣを制御することによってセンサ情報を入手するようになっており、これにより、各センサで必要であった信号線をＬＶＤＳのシリアルに変換したＣＰＵバスの信号線のみにすることができる。

また、メイン制御ＰＣＢ３１０のＣＰＵ３１１（ＢＣＵ−Bus Control Unit）から制御される第１及び第２のユニット制御ＰＣＢ３２０，３３０をそのユニット制御ＰＣＢ３２０，３３０が接続される負荷に対して、最適な位置に配置することができる。言い換えればメイン制御ＰＣＢ３１０によって制御される第１及び第２のユニット制御ＰＣＢ３２０，３３０を接続負荷の這い回しを最短にするような最適な位置に配置することができる。

例えば、読み取りに関する制御を行うユニット制御ＰＣＢは、読み取り部１２０内に配置すればよいし、給紙部１１０を制御したい場合には、ユニット制御ＰＣＢが制御する負荷との接続が最短になるような給紙部１１０の位置にユニット制御ＰＣＢを配置すればよい。例えば、給紙部１１０の制御負荷が、マシン後から見て左下に集中しているとすると、それらを現状では遠距離に渡って配回していたが、今回の構成ではマシン左下辺りにユニット制御ＰＣＢを配置することによって制御負荷とのハーネスによる接続を最短にすることができる。また、メイン制御ＰＣＢ３１０との接続はＬＶＤＳケーブルのみであるので、簡単に這い回しすることができる。

第１及び第２のユニット制御ＰＣＢ３２０，３３０の制御負荷が多い場合、制御ＩＣ（ここでは特にＩＯ拡張ＩＣとする）を第１のユニット制御ＰＣＢ３２０のように複数搭載する可能性があり、その場合でもメイン制御ＰＣＢ３１０と制御側ＰＣＢ（第１及び第２のユニット制御ＰＣＢ３２０，３３０）との接続は、ＣＰＵバスを接続するＬＶＤＳケーブルのみでよい。

制御側ＰＣＢである第１のユニット制御ＰＣＢ３２０は、図１０に示すように、例えば、制御側ＰＣＢの接続負荷（センサ、クラッチ等）が入力、出力とも多数あり、ＩＯ拡張ＩＣを複数必要とする場合、ＬＶＤＳ双方向デバイス３２４で受けてパラレルバスに変換したＣＰＵバス３２３をそのまま分岐して、複数のＩＯ拡張ＩＣへ接続すればよい。セレクト信号は、メイン制御ＰＣＢ３１０から出力する際に複数本含んで送信すれば問題ない。

例えば、ＣＰＵバス３２３は前述しているように、アドレスバス３５１、データバス３５２、各種制御信号で構成されているが、２つのＩＯ拡張ＩＣを制御しようとする場合、この制御信号には、リード信号３５２ｒ、ライト信号３５２ｗと共に第１のセレクト信号３５２−１及び第２のセレクト信号３５２−２を送信すればよく、このセレクト信号３５２−１，２を制御側ＰＣＢ（第１のユニット制御ＰＣＢ３２０）のそれぞれのＩＯ拡張ＩＣ（この実施例では、第１の制御ＩＣ３２１及び第２の制御ＩＣ３２２）へ分配すればよい。

また、割り込み等のタイミングがシビアな信号は、ＬＶＤＳに変換せずそのまま送信してもよい。図１３はこのＬＶＤＳに変換せずにそのまま送信する構成を示す図である。複写機にしろ、その他の装置にしろ、システム全体制御として割り込みという概念を多く使用する。割り込みには、プログラム内部で使用する内部割り込みと、外部からの信号によって割り込み動作をする外部割り込みという２種類があるが、図１３の例は外部割り込みに関するものであり、図１２の第２のユニット制御ＰＣＢ３２０の構成に対応している。

複写機の紙搬送プロセスから、画像書き込み動作を実施するまでのプロセスにおいて、画像を書き込むためのタイミングは非常にシビアなものであり、このタイミングがズレると用紙の先端から画像までの余白幅が変わってしまうなどの影響が出る。これを防ぐために、用紙の先端が画像プロセスの書き込み手前まできたときの位置を示すため、センサにより用紙がきたことを確認するが、このセンサ（以下、レジストセンサと呼ぶ）３２２ｒ（図１１参照）の出力を外部割り込みによってＣＰＵ３１１に入力することによって、優先的にプログラム上で用紙先端位置を確認する作業を実施し、次の画像書き込みプロセスの動作を開始する。

このレジストセンサ３２２ｒは、前記図１１に示した位置から図１３に示すように第２のユニット制御ＰＣＢ３２０に入力されるとすると、第２のユニット制御ＰＣＢ３２０の中のＩＯ拡張ＩＣ３２２のポートに入力されることになる。ＩＯ拡張ＩＣ３２２にも割り込みポートがあり、ここに入力された信号は、さらにＩＯ拡張信号からの割り込み信号としてメイン制御ＰＣＢ３１０へ出力されるが、この割り込み信号はＬＶＤＳに変換しなければ、ＬＶＤＳに変換されるディレー時間を問題にすることなく、メイン制御ＰＣＢ３１０へ送信することができる。割り込み等の信号線を数本であれば、大きな電流も流れないので、誤動作やノイズに関する影響も問題ない。また、符号３２２ｒ’で示すようにレジストセンサの出力をＩＯ拡張ＩＣ３２２の割り込みポートを使用せず、そのままメイン制御ＰＣＢ３１０（ＰＣＢ１）のＣＰＵ３１１まで送信してもよい（符号３２５）。その際、ＣＰＵバス３２３のＬＶＤＳケーブルのコネクタの余ったピンにその信号を割当てれば、そのまま別途ハーネスを必要とすることなく、這い回すことができる。

このようにＣＰＵバスによって電源立ち上がりシーケンスを簡略化する集中制御を実現すると、メイン電源立ち上がりシーケンスの設計を簡略化することが可能となる。

本発明の実施形態に係るインターフェイス装置の内部回路を示す図である。 実施形態に関するＬＶＤＳの伝送において送信側と受信側における伝送方向制御信号の反転状態の一例を示す図である。 実施形態に関するＬＶＤＳの伝送において送信側と受信側における伝送方向制御信号の反転状態の他の例を示す図である。 実施形態に係るインターフェイス装置における機能ブロックとパッケージとの関連構成を示す図である。 実施形態に係るインターフェイス装置においてＣＰＵバスを使用した場合の構成例を示す図である。 実施形態に係るインターフェイス装置においてＣＰＵバスを使用した場合の動作例を説明する図である。 実施形態に係るインターフェイス装置においてＣＰＵバスを使用した場合の動作例として伝送方向制御信号の作成及び使用手法を示す図である。 実施形態に係るインターフェイス装置における双方向ＬＶＤＳデバイスをドライバかレシーバかのいずれかの機能に固定し、必要に応じて機能ブロックの伝送方向を切り替える構成を示す図である。 ＣＰＵ機能ブロックを１つのデバイスパッケージ内に複数個搭載した本実施形態の特徴を示すブロック図である。 実施形態における制御側ＰＣＢである第２のユニット制御ＰＣＢを拡大して示すブロック図である。 複写機の機械構成の概略を示す図である。 図１１の複写機の制御構成の要部を示すブロック図である。 ＶＤＳに変換せずにそのまま送信する構成を示す図である。 従来技術に関するＬＶＤＳによる通信であって別々に設けた信号線により双方向通信を行う構成図である。 従来技術に関するＢｕｓＬＶＤＳのようなバス信号をＬＶＤＳに変換して一方向通信を行う構成図である。

符号の説明

１ パラレル／シリアル変換部
２ シリアル／パラレル変換部
３ ＬＶＤＳドライバ
４ ＬＶＤＳレシーバ
５ ＰＬＬ
６ 双方向データ
７ ＬＶＤＳＩ／Ｆ
８ 伝送方向制御信号
９ クロック
１０ 反転部
１１ ＬＶＤＳデータ送信部（送信側ブロック）
１２ ＬＶＤＳデータ受信部（受信側ブロック）
２１ ＣＰＵ
２２ ＣＰＵバス
２２ａ アドレスバス
２２ｂ データバス
２２ｃ 制御信号
１００ （複写機の）本体部
ＢＡ，ＢＢ，ＢＣ 機能ブロック
ＤＰ デバイスパッケージ
Ｐ（Ｐ１，Ｐ２，Ｐ３） パッケージ

Claims (7)

1. 入力されるパラレル信号をシングルエンド信号に変換するパラレル／シリアル変換部と、
   前記パラレル／シリアル変換部からのシングルエンド信号をＬＶＤＳ出力に変換するＬＶＤＳドライバと、
   入力されるＬＶＤＳ信号をシングルエンド信号に変換するＬＶＤＳレシーバと、
   前記ＬＶＤＳレシーバからのシングルエンド信号をパラレル信号に変換するパラレル／
   シリアル変換部と、
   をそれぞれ有する複数の機能ブロックが１つのパッケージに搭載され、ＣＰＵバス制御でＬＶＤＳ通信が行われることを特徴とするインターフェイス装置。
2. 請求項１記載のインターフェイス装置において、
   前記ＣＰＵバス制御に必要なアドレスバス、データバス、制御信号線を１つにした信号線がＣＰＵバスのＣＰＵから前記パッケージ入力されることを特徴とするインターフェイス装置。
3. 請求項１記載のインターフェイス装置において、
   前記複数の機能ブロックのそれぞれの動作可否を設定する手段を備えていることを特徴とするインターフェイス装置。
4. 請求項１記載のインターフェイス装置において、
   前記１つのパッケージで、ドライバあるいはレシーバとして機能することを特徴とするインターフェイス装置。
5. 請求項４記載のインターフェイス装置において、
   前記パッケージがレシーバとして機能する場合、使用しない機能ブロックの動作を停止することを特徴とするインターフェイス装置。
6. 請求項５記載のインターフェイス装置において、
   前記パッケージがレシーバとして機能する場合、使用するＣＰＵパスの機能ブロックを選択する手段を備えていることを特徴とするインターフェイス装置。
7. 請求項１ないし６のいずれか１項に記載のインターフェイス装置を備えていることを特徴とする画像形成装置。

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