JP2008219491A - マスタスレーブ型フリップフロップ回路およびラッチ回路 - Google Patents

Abstract

【課題】待機モードにおいて安定的にデータを保持する。
【解決手段】クロック入力回路１３は、スタンバイモードにおいても電源が供給され、スタンバイモード信号ＲＥＴによってクロック信号ＣＫをゲート制御するＮＡＮＤ回路ＮＡＮＤ０を備える。スタンバイモード信号ＲＥＴがＬである場合（待機モード）に、クロック信号ＣＫのＨＬに関わらず、クロック信号Ｃ０１がＨ、クロック信号Ｃ０２がＬに保たれる。また、クロック入力回路１３におけるＦＡ部およびスレーブラッチ回路１２におけるＦＢ部の電源供給が維持され、それ以外の回路では電源供給が遮断される。したがって、クロック信号Ｃ０１はＨ、クロック信号Ｃ０２はＬであって、スレーブラッチ回路１２においてオンであるトランスファゲート回路ＴＧ４、アクティブなインバータ回路ＩＮＶ５、ＩＮＶ６によって形成されるループでデータが保持される。
【選択図】図１

Description

本発明は、マスタスレーブ型フリップフロップ回路およびラッチ回路に係り、特に、スタンバイ時に消費電力を低減するマスタスレーブ型フリップフロップ回路およびラッチ回路に係る。

従来、半導体集積回路装置の低電力化のために、スタンバイモード（待機時）において、所定の回路の電源を遮断することで消費電力を低減することが行われている。ただし、所定の回路にフリップフロップ回路やラッチ回路が含まれる場合、単に電源を遮断すると、フリップフロップ回路やラッチ回路が保持しているデータが失われてしまう。そこでフリップフロップ回路におけるマスタラッチ回路およびスレーブラッチ回路のいずれか一方の回路のみ電源を遮断し、他方の回路においてデータを保持するように構成する技術が知られている。さらに、データを保持する回路に含まれるＭＯＳトランジスタの閾値電圧を大きくすることで、データ保持時のリーク電流を減らし、消費電力をより低減する技術が知られている（例えば特許文献１参照）。

図７は、特許文献１に記載のマスタスレーブ型フリップフロップ回路の回路図である。図７において、マスタスレーブ型フリップフロップ回路は、インバータＩ１６及びＩ１７により、各部にクロック信号ＣＬＫＡ、＊ＣＬＫＡが分配される。また、マスタフリップフロップは、インバータＩ１１及びＩ１２と、ＰチャネルＭＯＳトランジスタＴＰ１１と、ＮチャネルＭＯＳトランジスタＴＮ１１〜ＴＮ１３とにより構成される。マスタフリップフロップでは、互いに入力及び出力が接続されたインバータＩ１１及びＩ１２により、入力されたデータを記憶する。

スレーブフリップフロップは、インバータＩ１３及びＩ１４と、ＰチャネルＭＯＳトランジスタＴＰ１２と、ＮチャネルＭＯＳトランジスタＴＮ１４、ＴＮ１５とにより構成される。スレーブフリップフロップでは、互いに入力及び出力が接続されたインバータＩ１３及びＩ１４により、入力されたデータを記憶する。

ここで、ＰチャネルＭＯＳトランジスタＴＰ１１、ＮチャネルＭＯＳトランジスタＴＮ１１、ＴＮ１２、ＴＮ１４、及びＴＮ１５は、閾値が低いトランジスタである。インバータＩ１１、Ｉ１２、Ｉ１５、Ｉ１６及びＩ１７も同様に閾値の低いトランジスタで構成され、遮断可能な電源ＶＤＤ−Ｖに接続される。

また、ＰチャネルＭＯＳトランジスタＴＰ１２、及びＮチャネルＭＯＳトランジスタＴＮ１３は、閾値が高いトランジスタである。さらに、インバータＩ１３及びＩ１４は、閾値が高いＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタにより構成されている。なお、このように閾値が高いＮチャネルＭＯＳトランジスタやＰチャネルＭＯＳトランジスタを用いるインバータは、図７に示すインバータＩ１３のように、図記号の一部分を太くし、このように図示することで、閾値が低くされているトランジスタにより構成され、遮断可能な電源に接続されるインバータと区別している。

以上のような構成のマスタスレーブ型フリップフロップ回路によれば、マスタフリップフロップには、閾値が低いトランジスタにより構成され、遮断可能な電源に接続されるインバータを用いるため、待機時の消費電力を削減しながら、動作速度の低下を抑えることができる。又、スレーブフリップフロップには、高めの閾値のトランジスタで出力を駆動するインバータを用いるため、リーク電流が少ないので、待機時にも通常のように動作させることができる。従って、待機時にも動作させることで、記憶しているデータが失われることがない。

一方、ラッチ回路にあっては、スタンバイモードにおいて、制御回路によって動作するスイッチ回路を介して所定のノードの信号を記憶回路に記憶し、記憶回路の電源を保持するように構成する技術が知られている（例えば特許文献２参照）。

特開平１１−２８４４９３号公報 特開平７−１５４２２８号公報

ところで、図７に示すマスタスレーブ型フリップフロップ回路では、インバータＩ１６、Ｉ１７の電源は、遮断可能な電源ＶＤＤ−Ｖに接続されている。したがって、待機時においてインバータＩ１６、Ｉ１７の電源が遮断されて、クロック信号ＣＬＫＡ、＊ＣＬＫＡがＬ（ローレベル）に近い電位レベルとなる。スレーブラッチにおいて、クロック信号＊ＣＬＫＡがＬに近い電位レベルとなって、ＮチャネルＭＯＳトランジスタＴＮ１４がオフとなった場合、ノードＱＥ＝ＬであればオンとなったＰチャネルＭＯＳトランジスタＴＰ１２によってデータが保持される。しかし、ノードＱＥ＝Ｈ（ハイレベル）であれば、ＰチャネルＭＯＳトランジスタＴＰ１２はオフとなる。さらに、クロック信号＊ＣＬＫＡがＬレベルに近い電位レベルとなっているため、ＮチャネルＭＯＳトランジスタＴＮ１４が安定的にオンとはならない可能性が高く、データが保持されなくなる虞がある。

また、図７に示すマスタスレーブ型フリップフロップ回路では、クロック信号ＣＬＫ＝Ｌの時に待機信号＊ＳＴＢをアクティブ（Ｌ）とする必要がある。すなわち、クロック信号ＣＬＫ＝Ｈの時に待機信号＊ＳＴＢをアクティブ（Ｌ）とすると、ＮチャネルＭＯＳトランジスタＴＮ１３がオフとなってマスタラッチ回路のデータがスレーブラッチに伝達されることが無い。そして、マスタラッチ回路の電源が遮断され、マスタラッチ回路に保持されるデータが失われてしまうことになる。

本発明の１つのアスペクトに係るマスタスレーブ型フリップフロップ回路は、クロック信号に同期しデータ信号を入力して保持するマスタスレーブ型フリップフロップ回路であって、スタンバイモードにおいて、マスタラッチ回路およびスレーブラッチ回路のいずれか一方の回路の電源を遮断し、他方の回路においてデータを保持するように構成すると共に、保持したデータが変化しないようにクロック信号を一定の論理値に設定して入力するクロック入力回路を備える。

本発明の他のアスペクトに係るラッチ回路は、クロック信号に同期しデータ信号を入力して保持するラッチ回路であって、スタンバイモードにおいて、電源が供給され、データを保持するようにクロック信号を一定の論理値に設定して入力するクロック入力回路を備える。

本発明によれば、消費電力を低減するスタンバイモードにおいて、クロック信号を一定の論理値に設定して入力するクロック入力回路を備えるので、スタンバイモードに設定されるタイミングの如何に関わらず安定的にデータを保持することができる。

本発明の実施形態に係るマスタスレーブ型フリップフロップ回路は、クロック信号に同期しデータ信号を入力して保持するマスタスレーブ型フリップフロップ回路であって、スタンバイモードにおいて、マスタラッチ回路およびスレーブラッチ回路のいずれか一方の回路の電源を遮断し、他方の回路においてデータを保持するように構成する。そして、保持したデータが変化しないようにクロック信号を一定の論理値に設定して入力するクロック入力回路を備える。

ここで、クロック入力回路は、スタンバイモードにおいても電源が供給されることが好ましい。

また、クロック入力回路は、スタンバイモードを表すスタンバイモード信号によってクロック信号をゲート制御するゲート回路を備えてもよい。

さらに、他方の回路を構成するＭＯＳトランジスタの第１の閾値電圧の絶対値を、他方の回路以外の回路を構成するＭＯＳトランジスタの第２の閾値電圧の絶対値よりも大きく設定するようにしてもよい。

また、クロック入力回路を構成するＭＯＳトランジスタの第３の閾値電圧の絶対値を、第１の閾値電圧の絶対値より小さく、かつ第２の閾値電圧の絶対値より大きく設定するようにしてもよい。

スタンバイモードにおいても電源が供給されるセット入力回路および／またはリセット入力回路を備え、セット入力回路および／またはリセット入力回路によって、マスタラッチ回路および／またはスレーブラッチ回路がそれぞれセット状態および／またはリセット状態とされるように構成してもよい。

ここで、セット入力回路および／またはリセット入力回路のそれぞれは、スタンバイモードを表すスタンバイモード信号によってセット信号および／またはリセット信号をゲート制御するゲート回路を備えてもよい。

また、セット入力回路および／またはリセット入力回路のそれぞれを構成するＭＯＳトランジスタの閾値電圧の絶対値を、第２の閾値電圧の絶対値より大きく設定するようにしてもよい。

本発明の他の実施形態に係るラッチ回路は、クロック信号に同期しデータ信号を入力して保持するラッチ回路であって、スタンバイモードにおいて、電源が供給され、データを保持するようにクロック信号を一定の論理値に設定して入力するクロック入力回路を備える。

ここで、クロック入力回路は、スタンバイモードを表すスタンバイモード信号によってクロック信号をゲート制御するゲート回路を備えてもよい。

なお、以上のＭＯＳトランジスタの閾値電圧の絶対値の設定に際し、ＣＭＯＳ回路に含まれるＮチャネルトランジスタおよびＰチャネルトランジスタの双方の閾値電圧に対してそれぞれ適用するものとする。ただし、例えば、オフリーク電流の多い方のＭＯＳトランジスタのみ閾値を変えるような設定も許されるものとする。以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の第１の実施例に係るマスタスレーブ型フリップフロップ回路の回路図である。図１において、マスタスレーブ型フリップフロップ回路は、マスタラッチ回路１１、スレーブラッチ回路１２、クロック入力回路１３から構成される。マスタラッチ回路１１は、インバータ回路ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、トランスファゲート回路ＴＧ１、ＴＧ２を含む。また、スレーブラッチ回路１２は、インバータ回路ＩＮＶ４、ＩＮＶ５、ＩＮＶ６、トランスファゲート回路ＴＧ３、ＴＧ４を含む。さらに、クロック入力回路１３は、ＮＡＮＤ回路ＮＡＮＤ０、インバータ回路ＩＮＶ０を含む。ここで、トランスファゲート回路は、図１（Ｂ）の等価回路に示すようなＣＭＯＳスイッチ回路である。あるいは、単にＮＭＯＳスイッチまたはＰＭＯＳスイッチであってもよい。

クロック入力回路１３において、ＮＡＮＤ回路ＮＡＮＤ０は、クロック信号ＣＫとスタンバイモードを表すスタンバイモード信号ＲＥＴとの否定論理積をとってスタンバイモード信号ＲＥＴによってクロック信号ＣＫをゲート制御し、クロック信号Ｃ０１としてマスタラッチ回路１１およびスレーブラッチ回路１２に出力する。また、インバータ回路ＩＮＶ０は、クロック信号Ｃ０１を論理反転し、クロック信号Ｃ０２としてマスタラッチ回路１１およびスレーブラッチ回路１２に出力する。

まず、スタンバイモード信号ＲＥＴがＨである場合、すなわち通常の動作モードにおける動作について説明する。この場合、従来から知られたマスタスレーブ型フリップフロップ回路の動作がなされる。

クロック信号ＣＫがＬ、すなわち、クロック信号Ｃ０１がＨ、クロック信号Ｃ０２がＬである場合、トランスファゲート回路ＴＧ１、ＴＧ４がオンとなり、トランスファゲート回路ＴＧ２、ＴＧ３がオフとなる。データ信号Ｄは、インバータ回路ＩＮＶ１によって論理反転され、オンとなったトランスファゲート回路ＴＧ１を介してインバータ回路ＩＮＶ２によって再度論理反転される。インバータ回路ＩＮＶ２の出力は、インバータ回路ＩＮＶ３、ＩＮＶ４によって論理反転されるが、トランスファゲート回路ＴＧ２、ＴＧ３がオフであるため、これ以上伝達されない。

一方、オンとなっているトランスファゲート回路ＴＧ４によって、インバータ回路ＩＮＶ５によって論理反転されたインバータ回路ＩＮＶ６の出力は、インバータ回路ＩＮＶ５に入力される。すなわち、インバータ回路ＩＮＶ５、ＩＮＶ６によって形成されるループにおいてデータが保持される。インバータ回路ＩＮＶ６の出力は、インバータ回路ＩＮＶ７によって論理反転され出力信号Ｑとして出力される。

次に、クロック信号ＣＫがＨ、すなわち、クロック信号Ｃ０１がＬ、クロック信号Ｃ０２がＨに変化すると、トランスファゲート回路ＴＧ１、ＴＧ４がオフとなり、トランスファゲート回路ＴＧ２、ＴＧ３がオンとなる。オフとなったトランスファゲート回路ＴＧ１によって、データ信号Ｄの入力が遮断される。しかし、オンとなったトランスファゲート回路ＴＧ２によって、インバータ回路ＩＮＶ３の出力は、インバータ回路ＩＮＶ２に入力される。すなわち、インバータ回路ＩＮＶ２、ＩＮＶ３によって形成されるループによって、クロック信号ＣＫがＨに変化する直前のデータ信号Ｄの論理値が保持される。

また、オンとなったトランスファゲート回路ＴＧ３によって、インバータ回路ＩＮＶ４によって論理反転されたインバータ回路ＩＮＶ２の出力は、インバータ回路ＩＮＶ５、ＩＮＶ７に入力される。すなわち、保持されているインバータ回路ＩＮＶ２の出力データが出力信号Ｑとしてインバータ回路ＩＮＶ７から出力される。この時、トランスファゲート回路ＴＧ４は、オフであるので、インバータ回路ＩＮＶ６の出力は、インバータ回路ＩＮＶ７に入力されない。

以上のように通常の動作モードおいて、クロック信号ＣＫがＬである場合、スレーブラッチ回路１２に形成されるループによってデータが保持され、出力信号Ｑとして出力される。クロック信号ＣＫがＨとなった場合、クロック信号ＣＫの立ち上り（ポジティブエッジ）の時点におけるデータ信号Ｄがマスタラッチ回路１１において保持され、出力信号Ｑとして出力される。この後、クロック信号ＣＫがＬとなった場合、先に述べたようにトランスファゲート回路ＴＧ４がオンとなって、マスタラッチ回路１１において保持されていたデータは、スレーブラッチ回路１２において保持されることとなる。

次に、スタンバイモード信号ＲＥＴがＬである場合、すなわちスタンバイモード（待機モード）における動作について説明する。

クロック入力回路１３において、スタンバイモード信号ＲＥＴがＬであるので、クロック信号ＣＫのＨＬに関わらず、クロック信号Ｃ０１がＨ、クロック信号Ｃ０２がＬに保たれる。したがって、先に説明したと同様にスレーブラッチ回路１２においてインバータ回路ＩＮＶ５、ＩＮＶ６によって形成されるループでデータが保持される。

また、スタンバイモードでは、クロック入力回路１３におけるＦＡ部（ＮＡＮＤ回路ＮＡＮＤ０、インバータ回路ＩＮＶ０）およびスレーブラッチ回路１２におけるＦＢ部（インバータ回路ＩＮＶ５、ＩＮＶ６、トランスファゲート回路ＴＧ４）の電源供給が維持され、それ以外の回路では電源供給が遮断される。したがって、安定的に、クロック信号Ｃ０１はＨ、クロック信号Ｃ０２はＬであって、オンであるトランスファゲート回路ＴＧ４、アクティブなインバータ回路ＩＮＶ５、ＩＮＶ６によって形成されるループでデータが保持される。

以上のようにクロック信号ＣＫのＨＬに関わらず、スタンバイモード信号ＲＥＴをＬとすることでタイミングの如何に関わらず安定的にデータを保持することができる。この状態において、スタンバイモード信号ＲＥＴをＨ（通常モード）とすれば、スタンバイモードにおけるデータ保持状態から動作を再開することができる。

また、ＦＢ部の回路を構成するＭＯＳトランジスタの閾値電圧（第１の閾値電圧）を、他のＭＯＳトランジスタの閾値電圧（第２の閾値電圧）よりも大きく設定するようにしてもよい。スタンバイモードでアクティブとされるＦＢ部の回路に対し、このような閾値電圧のＭＯＳトランジスタを用いることで、ＭＯＳトランジスタのリーク電流が低減され、消費電力が削減される。なお、データ信号Ｄから出力信号Ｑまでのパスに対し、ＦＢ部の回路は独立している。したがって、ＦＢ部の回路を構成するＭＯＳトランジスタの閾値電圧を高くしても、フリップフロップ回路の遅延時間、セットアップタイミング、ホールドタイミング等に対して影響を与えることはほとんど無い。

さらに、ＦＡ部の回路を構成するＭＯＳトランジスタの閾値電圧（第３の閾値電圧）を、第１の閾値電圧より小さく、かつ第２の閾値電圧より大きく設定するようにしてもよい。スタンバイモードでアクティブとされるＦＡ部の回路に対しても、このような閾値電圧のＭＯＳトランジスタを用いることで、ＭＯＳトランジスタのリーク電流が低減され、消費電力が削減される。一般に閾値電圧を大きくすると動作速度の低下が懸念される。そこで高速動作するクロック入力回路１３であるＦＡ部では、ＦＢ部におけるＭＯＳトランジスタの閾値電圧よりも閾値電圧を低く設定することで、動作速度の低下を軽減しつつ、リーク電流の低減を図ることが可能となる。

なお、以上の説明において、スイッチ回路として、トランスファゲート回路を用いた例を示した。しかしこれに限定されることなく、図２（Ａ）に示すようにインバータ回路とインバータ回路の出力に接続されたトランスファゲート回路とを、図２（Ｂ）に示すクロックトインバータ回路に置き換えてもよい。この場合、マスタスレーブ型フリップフロップ回路に含まれる全てを置き換えてもよく、一部を置き換えるようにしてもよい。なお、以下の説明では、全てトランスファゲート回路を用いる例を示すが、これにこだわるものではない。

また、本明細書においてマスタラッチ回路とは、フリップフロップ回路を構成する直列接続の２段のラッチ回路のうち、前段のラッチを含む部分のことをいい、スレーブラッチ回路とは、２段の後段のラッチを含む部分のことをいい、図１のような回路や範囲に限定されるものではない。

図３は、本発明の第２の実施例に係るマスタスレーブ型フリップフロップ回路の回路図である。図３において、図１と同一の符号は、同一物を表し、その説明を省略する。図３に示すマスタスレーブ型フリップフロップ回路は、第１の実施例がクロック信号ＣＫのポジティブエッジでデータ信号Ｄの保持を行うのに対し、クロック信号ＣＫのネガティブエッジでデータ信号Ｄの保持を行う点が異なる。

クロック入力回路１３ａにおいて、ＮＯＲ回路ＮＯＲ０は、クロック信号ＣＫとスタンバイモードを表すスタンバイモード信号ＲＥＴＢとの否定論理和をとってスタンバイモード信号ＲＥＴＢによってクロック信号ＣＫをゲート制御し、クロック信号Ｃ０１、Ｃ０２としてマスタラッチ回路１１ａおよびスレーブラッチ回路１２ａに出力する。ここでスタンバイモード信号ＲＥＴＢは、Ｌである場合、通常動作モードであり、Ｈである場合スタンバイモード（待機モード）とされる。

なお、マスタラッチ回路１１ａに含まれるトランスファゲート回路ＴＧ１ａ、ＴＧ２ａおよびスレーブラッチ回路１２ａに含まれるトランスファゲート回路ＴＧ３ａ、ＴＧ４ａのそれぞれは、図１におけるトランスファゲート回路ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４とスイッチ制御の論理が反転したものとなっている。

以上のような構成のマスタスレーブ型フリップフロップ回路は、通常モードすなわちスタンバイモード信号ＲＥＴＢがＬである場合、クロック信号ＣＫがＨである時、スレーブラッチ回路１２ａにおいてデータを保持する。また、クロック信号ＣＫがＨからＬに変化した時（ネガティブエッジ）、この時点におけるデータ信号Ｄがマスタラッチ回路１１ａにおいて保持される。この後、クロック信号ＣＫがＨとなった場合、先に述べたようにトランスファゲート回路ＴＧ４ａがオンとなり、マスタラッチ回路１１ａにおいて保持されていたデータは、スレーブラッチ回路１２ａにおいて保持されることとなる。

一方、スタンバイモードすなわちスタンバイモード信号ＲＥＴＢがＨである場合、クロック信号ＣＫのＨＬの如何に関わらず、クロック信号Ｃ０１はＬ、クロック信号Ｃ０２はＨに保たれる。したがって、オンであるトランスファゲートＴＧ４ａによってスレーブラッチ回路１２ａにおいてデータが保持される。この時、スレーブラッチ回路１２ａにおけるＦＤ部（インバータ回路ＩＮＶ５、ＩＮＶ６、トランスファゲート回路ＴＧ４ａ）およびクロック入力回路１３ａにおけるＦＣ部（ＮＯＲ回路ＮＯＲ０、インバータ回路ＩＮＶ０）には電源が供給されるものとし、他の回路では、電源が遮断されるものとする。

また、ＦＤ部の回路を構成するＭＯＳトランジスタの閾値電圧を図１のＦＢ部と同様に設定し、ＦＣ部の回路を構成するＭＯＳトランジスタの閾値電圧を図１のＦＡ部と同様に設定する。このような設定とすることでリーク電流の低減を図ることは、第１の実施例で説明したと同様である。

図４は、本発明の第３の実施例に係るマスタスレーブ型フリップフロップ回路の回路図である。図４において、図１、図３と同一の符号は、同一物を表し、その説明を省略する。図４に示すマスタスレーブ型フリップフロップ回路は、クロック信号ＣＫのネガティブエッジでデータ信号Ｄの保持を行うと共に、スタンバイモードにおいて、マスタラッチ回路１１ｂでデータを保持する点が第１および第２の実施例と異なる。

マスタラッチ回路１１ｂおよびスレーブラッチ回路１２ｂは、それぞれ図３のマスタラッチ回路１１ａおよびスレーブラッチ回路１２ａとほぼ同様の構成である。ただし、マスタラッチ回路１１ｂにおけるＦＥ部（インバータ回路ＩＮＶ２、ＩＮＶ３、トランスファゲート回路ＴＧ２ａ）の回路を構成するＭＯＳトランジスタの閾値電圧を図１のＦＢ部と同様に設定することが異なる。また、スレーブラッチ回路１２ｂにおけるＭＯＳトランジスタの閾値電圧を低く設定することが異なる。

以上のような構成のマスタスレーブ型フリップフロップ回路は、通常モードすなわちスタンバイモード信号ＲＥＴがＨである場合、クロック信号ＣＫがＬである時、マスタラッチ回路１１ｂにおいてデータを保持すると共に、インバータ回路ＩＮＶ４、オンであるトランスファゲートＴＧ３ａ、インバータ回路ＩＮＶ７を介して出力信号Ｑとして出力される。また、クロック信号ＣＫがＨである時、データ信号Ｄがマスタラッチ回路１１ｂに取り込まれると共に、先にマスタラッチ回路１１ｂにおいて保持されていたデータがスレーブラッチ回路１２ｂにおいて保持される。この後、クロック信号ＣＫがＨからＬとなった場合（ネガティブエッジ）、この時点におけるデータ信号Ｄがマスタラッチ回路１１ｂに保持されることとなる。

一方、スタンバイモードすなわちスタンバイモード信号ＲＥＴがＬである場合、クロック信号ＣＫのＨＬの如何に関わらず、クロック信号Ｃ０１はＨ、クロック信号Ｃ０２はＬに保たれる。したがって、オンであるトランスファゲートＴＧ２ａによってマスタラッチ回路１１ｂにおいてデータが保持される。この時、ＦＥ部およびＦＡ部には電源が供給されるものとし、他の回路では、電源が遮断されるものとする。

また、マスタラッチ回路１１ｂにおけるＦＥ部の回路を構成するＭＯＳトランジスタの閾値電圧を図１のＦＢ部と同様に設定することによるリーク電流の低減は、第１の実施例で説明したと同様である。

ところで、第１の実施例に係るマスタスレーブ型フリップフロップ回路は、一般にクロック信号ＣＫがＬの時にスタンバイモードに入る必要がある。一方、第２実施例に係るマスタスレーブ型フリップフロップ回路は、クロック信号ＣＫがＨの時にスタンバイモードに入る必要がある。これに対し、第３の実施例に係るマスタスレーブ型フリップフロップ回路は、クロック信号ＣＫがＬの時にスタンバイモードに入る必要がある。したがって、第１および第２の実施例に係るマスタスレーブ型フリップフロップ回路を、同一のクロックドメインで混在させると、スタンバイモードに入るタイミングを決定できないことになる。これに対し、第１および第３の実施例に係るマスタスレーブ型フリップフロップ回路は、クロック信号ＣＫがＬの時にスタンバイモードに入るようにすることで同一のクロックドメインに混在させることが可能となる。

図５は、本発明の第４の実施例に係るマスタスレーブ型フリップフロップ回路の回路図である。図５において、図１と同一の符号は、同一物を表し、その説明を省略する。図５に示すマスタスレーブ型フリップフロップ回路は、セットリセット付の回路である。

セット信号ＳＢは、インバータ回路ＩＮＶ８を介してＮＡＮＤ回路ＮＡＮＤ１の一方の入力端に入力される。また、リセット信号ＲＢは、インバータ回路ＩＮＶ９を介してＮＡＮＤ回路ＮＡＮＤ２の一方の入力端に入力される。ＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ２の他方の入力端には、スタンバイモード信号ＲＥＴが入力される。ＮＡＮＤ回路ＮＡＮＤ１の出力は、信号Ｓ０１として、ＮＡＮＤ回路ＮＡＮＤ３、ＮＡＮＤ５の一方の入力端に入力される。また、ＮＡＮＤ回路ＮＡＮＤ２の出力は、信号Ｒ０１として、ＮＡＮＤ回路ＮＡＮＤ４、ＮＡＮＤ６の一方の入力端に入力される。

ＮＡＮＤ回路ＮＡＮＤ３、ＮＡＮＤ４は、マスタラッチ回路１１ｃに含まれ、それぞれ図１におけるインバータ回路ＩＮＶ２、ＩＮＶ３を置き換えた回路である。また、ＮＡＮＤ回路ＮＡＮＤ５、ＮＡＮＤ６は、スレーブラッチ回路１２ｃに含まれ、それぞれ図１におけるインバータ回路ＩＮＶ５、ＩＮＶ６を置き換えた回路である。

以上のような構成のマスタスレーブ型フリップフロップ回路は、セット信号ＳＢおよびリセット信号ＲＢが共にＨであれば、信号Ｓ０１、Ｒ０１共にＨとなり、第１の実施例で説明したと同様の動作を行う。

通常モードすなわちスタンバイモード信号ＲＥＴがＨの場合、セット信号ＳＢがＬとなれば、信号Ｓ０１がＬとなってＮＡＮＤ回路ＮＡＮＤ３、ＮＡＮＤ５の出力が無条件にＨとなる。トランスファゲートＴＧ３がオンで、トランスファゲートＴＧ４がオフであれば、ＮＡＮＤ回路ＮＡＮＤ３の出力がインバータ回路ＩＮＶ４を介してインバータ回路ＩＮＶ７に入力され、出力信号ＱがＨ、すなわちセット状態となる。また、トランスファゲートＴＧ３がオフで、トランスファゲートＴＧ４がオンであれば、ＮＡＮＤ回路ＮＡＮＤ５の出力が、ＮＡＮＤ回路ＮＡＮＤ６を介してインバータ回路ＩＮＶ７に入力され、出力信号ＱがＨ、すなわちセット状態となる。ただし、この場合、リセット信号ＲＢがＨ、すなわちＮＡＮＤ回路ＮＡＮＤ６の一方の入力である信号Ｒ０１をＨとする。

また、通常モードすなわちスタンバイモード信号ＲＥＴがＨの場合、リセット信号ＲＢがＬとなれば、信号Ｒ０１がＬとなってＮＡＮＤ回路ＮＡＮＤ４、ＮＡＮＤ６の出力が無条件にＨとなる。トランスファゲートＴＧ４がオンで、トランスファゲートＴＧ２がオフであれば、ＮＡＮＤ回路ＮＡＮＤ６の出力がインバータ回路ＩＮＶ７に入力され、出力信号ＱがＬ、すなわちリセット状態となる。また、トランスファゲートＴＧ４がオフで、トランスファゲートＴＧ２がオンであれば、トランスファゲートＴＧ１は、オフである。したがって、ＮＡＮＤ回路ＮＡＮＤ４の出力が、ＮＡＮＤ回路ＮＡＮＤ３、インバータ回路ＩＮＶ４、オンであるトランスファゲートＴＧ３を介してインバータ回路ＩＮＶ７に入力され、出力信号ＱがＬ、すなわちリセット状態となる。ただし、この場合、セット信号ＳＢがＨ、すなわちＮＡＮＤ回路ＮＡＮＤ３の一方の入力である信号Ｓ０１をＨとする。

スタンバイモードすなわちスタンバイモード信号ＲＥＴがＬの場合、ＮＡＮＤ回路ＮＡＮＤ１であるＦＧ部およびＮＡＮＤ回路ＮＡＮＤ２であるＦＨ部には、電源供給がなされる。したがって、信号Ｓ０１、Ｒ０１が無条件にＨとなって、スレーブラッチ回路１２ｃにおけるデータ保持動作に影響をあたえることはない。また、スレーブラッチ回路１２ｃにおけるＦＦ部（ＮＡＮＤ回路ＮＡＮＤ５、ＮＡＮＤ６、トランスファゲート回路ＴＧ４）およびＦＡ部には、電源が供給されるものとし、ＦＦ部、ＦＡ部、ＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ２以外の回路では、電源が遮断されるものとする。

また、ＦＦ部の回路を構成するＭＯＳトランジスタの閾値電圧を図１のＦＢ部と同様に設定する。このような設定を行うことでリーク電流の低減を図ることは、第１の実施例で説明したのと同様である。さらに、ＦＧ部（ＮＡＮＤ回路ＮＡＮＤ１）およびＦＨ部（ＮＡＮＤ回路ＮＡＮＤ２）の回路を構成するＭＯＳトランジスタの閾値電圧は、図１のＦＢ部と同様に設定することが好ましい。

なお、以上の構成ではセットリセット付の回路を示したが、セットあるいはリセットの一方のみを備える回路として構成してもよい。すなわち、リセット付マスタスレーブ型フリップフロップ回路の場合には、インバータＩＮＶ８、ＮＡＮＤ回路ＮＡＮＤ１を廃し、ＮＡＮＤ回路ＮＡＮＤ３、ＮＡＮＤ５をそれぞれインバータ回路で構成すればよい。また、セット付マスタスレーブ型フリップフロップ回路の場合には、インバータＩＮＶ９、ＮＡＮＤ回路ＮＡＮＤ２を廃し、ＮＡＮＤ回路ＮＡＮＤ４、ＮＡＮＤ６をそれぞれインバータ回路で構成すればよい。

図６は、本発明の第５の実施例に係るラッチ回路の回路図である。図６において、図４と同一の符号は、同一物を表し、その説明を省略する。図６に示すラッチ回路は、図４におけるマスタラッチ回路１１ｂを単にラッチ回路として機能させ、インバータ回路ＩＮＶ７ａによってインバータ回路ＩＮＶ２の入力端の信号を反転した出力信号Ｑを出力する回路である。あるいは、図１におけるスレーブラッチ回路１２部分を取り出したものであると見なしてもよい。

このような構成のラッチ回路は、通常モードすなわちスタンバイモード信号ＲＥＴがＨである場合、クロック信号ＣＫがＬからＨに変化した時（ポジティブエッジ）、インバータ回路ＩＮＶ１、オンとなったトランスファゲートＴＧ１ａ、インバータ回路ＩＮＶ２によってデータ信号Ｄが取り込まれる。そして、クロック信号ＣＫがＬである時、オンとなっているトランスファゲートＴＧ２ａによってインバータ回路ＩＮＶ２、ＩＮＶ３で構成されるループにおいて、取り込まれたデータを保持する。

一方、スタンバイモードすなわちスタンバイモード信号ＲＥＴがＬである場合、クロック信号ＣＫのＨＬの如何に関わらず、クロック信号Ｃ０１はＨ、クロック信号Ｃ０２はＬに保たれる。したがって、データを保持状態が維持される。この時、ＦＩ部（インバータ回路ＩＮＶ２、ＩＮＶ３、トランスファゲート回路ＴＧ２ａ）およびＦＡ部には、電源が供給されるものとし、ＦＩ部、ＦＡ部以外の回路では、電源が遮断されるものとする。

また、ＦＩ部の回路を構成するＭＯＳトランジスタの閾値電圧を図１のＦＢ部と同様に設定することによるリーク電流の低減は、第１の実施例で説明したと同様である。

以上説明したようなマスタスレーブ型フリップフロップ回路、またはラッチ回路を含む半導体集積回路装置は、消費電力を低減するスタンバイモードにおいて、クロック信号を一定の論理値に設定して入力するクロック入力回路を備える。したがって、スタンバイモードに設定されるタイミングの如何に関わらず安定的にデータを保持することができる。

以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の第１の実施例に係るマスタスレーブ型フリップフロップ回路の回路図である。 トランスファゲートおよびクロックトインバータの等価回路である。 本発明の第２の実施例に係るマスタスレーブ型フリップフロップ回路の回路図である。 本発明の第３の実施例に係るマスタスレーブ型フリップフロップ回路の回路図である。 本発明の第４の実施例に係るマスタスレーブ型フリップフロップ回路の回路図である。 本発明の第５の実施例に係るラッチ回路の回路図である。 従来のマスタスレーブ型フリップフロップ回路の回路図である。

符号の説明

１１、１１ａ、１１ｂ、１１ｃ マスタラッチ回路
１２、１２ａ、１２ｂ、１２ｃ スレーブラッチ回路
１３、１３ａ クロック入力回路
Ｃ０１、Ｃ０２、ＣＫ クロック信号
Ｄ データ信号
ＩＮＶ０、ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４、ＩＮＶ５、ＩＮＶ６、ＩＮＶ７、ＩＮＶ７ａ、ＩＮＶ８、ＩＮＶ９ インバータ回路
ＴＧ１、ＴＧ１ａ、ＴＧ２、ＴＧ２ａ、ＴＧ３、ＴＧ３ａ、ＴＧ４、ＴＧ４ａ トランスファゲート回路
ＮＡＮＤ０、ＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ３、ＮＡＮＤ４、ＮＡＮＤ５、ＮＡＮＤ６ ＮＡＮＤ回路
ＮＯＲ０ ＮＯＲ回路
Ｑ 出力信号
Ｒ０、Ｓ０ 信号
ＲＢ リセット信号
ＲＥＴ、ＲＥＴＢ スタンバイモード信号
ＳＢ セット信号

Claims (12)

1. クロック信号に同期しデータ信号を入力して保持するマスタスレーブ型フリップフロップ回路であって、
   スタンバイモードにおいて、マスタラッチ回路およびスレーブラッチ回路のいずれか一方の回路の電源を遮断し、他方の回路においてデータを保持するように構成すると共に、保持した前記データが変化しないように前記クロック信号を一定の論理値に設定して入力するクロック入力回路を備えることを特徴とするマスタスレーブ型フリップフロップ回路。
2. 前記クロック入力回路は、前記スタンバイモードにおいても電源が供給されることを特徴とする請求項１記載のマスタスレーブ型フリップフロップ回路。
3. 前記クロック入力回路は、前記スタンバイモードを表すスタンバイモード信号によってクロック信号をゲート制御するゲート回路を備えることを特徴とする請求項１または２記載のマスタスレーブ型フリップフロップ回路。
4. 前記他方の回路を構成するＭＯＳトランジスタの第１の閾値電圧の絶対値を、前記他方の回路以外の回路を構成するＭＯＳトランジスタの第２の閾値電圧の絶対値よりも大きく設定することを特徴とする請求項１記載のマスタスレーブ型フリップフロップ回路。
5. 前記クロック入力回路を構成するＭＯＳトランジスタの第３の閾値電圧の絶対値を、前記第１の閾値電圧の絶対値より小さく、かつ前記第２の閾値電圧の絶対値より大きく設定することを特徴とする請求項４記載のマスタスレーブ型フリップフロップ回路。
6. 前記スタンバイモードにおいても電源が供給されるセット入力回路および／またはリセット入力回路を備え、
   前記セット入力回路および／またはリセット入力回路によって、前記マスタラッチ回路および／またはスレーブラッチ回路がそれぞれセット状態および／またはリセット状態とされるように構成することを特徴とする請求項４または５に記載のマスタスレーブ型フリップフロップ回路。
7. 前記セット入力回路および／またはリセット入力回路のそれぞれは、前記スタンバイモードを表すスタンバイモード信号によってセット信号および／またはリセット信号をゲート制御するゲート回路を備えることを特徴とする請求項６記載のマスタスレーブ型フリップフロップ回路。
8. 前記セット入力回路および／またはリセット入力回路のそれぞれを構成するＭＯＳトランジスタの閾値電圧の絶対値を、前記第２の閾値電圧の絶対値より大きく設定することを特徴とする請求項７記載のマスタスレーブ型フリップフロップ回路。
9. クロック信号に同期しデータ信号を入力して保持するラッチ回路であって、
   スタンバイモードにおいて、電源が供給され、データを保持するように前記クロック信号を一定の論理値に設定して入力するクロック入力回路を備えることを特徴とするラッチ回路。
10. 前記クロック入力回路は、前記スタンバイモードを表すスタンバイモード信号によって前記クロック信号をゲート制御するゲート回路を備えることを特徴とする請求項９記載のラッチ回路。
11. 請求項９または１０記載のラッチ回路をマスタラッチ回路およびスレーブラッチ回路のいずれか一方の回路として備え、前記スタンバイモードにおいて、他方の回路の電源を遮断するように構成することを特徴とするマスタスレーブ型フリップフロップ回路。
12. 請求項１乃至８および請求項１１のいずれか一に記載のマスタスレーブ型フリップフロップ回路、または請求項９または１０に記載のラッチ回路を含む半導体集積回路装置。

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