JP2008211082A - 超伝導素子、超伝導集積回路及び超伝導素子の製造方法 - Google Patents

Abstract

【課題】工程数の増大や製造プロセスの複雑化を伴わず、製造コストが低く、且つジョセフソン接合の接合面積Ｓの微小化が容易な超伝導素子、この超伝導素子を用いた超伝導集積回路及び超伝導素子の製造方法を提供する。
【解決手段】 負荷３２と、この負荷３２に電気的に接続された下部電極配線３３、この下部電極配線３３に接したトンネル・バリヤ膜４１、垂直側壁を有しこのトンネル・バリヤ膜４１に接した上部電極４２を備えたジョセフソン接合と、上部電極４２の垂直側壁に接した内壁を有して上部電極４２の周囲を囲み、内壁に直交する平坦な平面からなる上面を有し、上部電極４２より厚い第１の層間絶縁膜１６とを備える。第１の層間絶縁膜１６の上面は、内壁から少なくとも上部電極４２の上面の最大寸法分離れた範囲内において、上部電極４２の厚みの±１／２０の平坦度で平坦である。
【選択図】図１

Description

本発明は、超伝導素子、この超伝導素子を用いた超伝導集積回路及び超伝導素子の製造方法に関する。

現在、ネットワークトラフィックは増大の一途をたどっている。これらの大量の情報を処理する手段には、現在半導体デバイスが用いられ、その進歩は著しい。しかしながら半導体デバイスを用いたコンピュータのＣＰＵの動作速度はここ数年、頭打ちになっている。即ち、これからますます増大する情報を処理するには、半導体デバイスに代わる新しいデバイスが必要とされる。その新デバイスの候補の一つに、超伝導体を用いたデバイスが挙げられる。超伝導体デバイスは、高速、低消費電力などの半導体デバイスではなし得ない、高いポテンシャルを有する。既にこれまで、超伝導集積回路を用いたマイクロプロセッサの開発とその動作が報告されている。

超伝導体を用いた集積回路におけるキーデバイスは、２つの超伝導体間に非常に薄い絶縁層を挟んだジョセフソン接合である。図１３にジョセフソン接合の電流−電圧特性を示す。図１３に示す通り、接合はヒステリシスな特性を有する。このジョセフソン接合をスイッチングデバイスとして用いる場合、０ｍＶで観測される電流であるジョセフソン臨界電流Ｉ_cを“０”（超伝導状態）、バイアス電圧Ｖｇ＝２Δ／ｑ以上で観測される状態を“１”（常伝導状態）とする。ここで２Δは、超伝導エネルギーギャップである。この“０”と“１”のスイッチング速度が非常に速い（数psec）ことがジョセフソン接合の大きな利点である。ここでジョセフソン接合のスイッチング速度を向上するためには、Ｃをジョセフソン接合の容量、Rnをジョセフソン臨界電流Ｉ_c以上の電流を印加した時に発生する抵抗値（常伝導状態の抵抗値）、Ｓをジョセフソン接合の面積、ｔをジョセフソン接合の厚み、として、
ＣＲn ＝ε₀ε（Ｓ／ｔ）×（πΔ／２Ｉ_cｑ） ・・・・・（１）
で定義される時定数ＣＲnを小さくすれば良いことになる。そのためには（１）式の右辺に着目し、ジョセフソン臨界電流（ジョセフソン接合を流れる電流密度）Ｉ_cを大きくする、又はジョセフソン接合の面積Ｓを小さくするという解が与えられる。ジョセフソン臨界電流Ｉ_cは一定とすれば、接合面積Ｓを小さくしなければならない。ここでのスイッチング方式はラッチングと呼ばれる。

又、他の超伝導スイッチングデバイスとして、単一磁束量子（Single Flux Quantum：ＳＦＱ）論理がある。図１４にＳＦＱ論理回路の動作原理を示す。図１４に示す通り、ＳＦＱ論理回路にもジョセフソン接合は利用される。ＳＦＱ 論理は超伝導特性の一つ、磁束の量子化に従い、ループ内に保持される磁束の有無で“１”と“０”を表現する。ここでループ内を磁束が出入りする瞬間だけ、ジョセフソン接合の両端に電圧が発生する。このパルス幅が接合のスイッチング速度と定義できる。

表１に、それぞれのパラメータ、ならびにジョセフソン臨界電流Ｉ_cを一定とした際の接合面積Ｓと超伝導集積回路の動作速度の関係を示す。

表１より、ジョセフソン接合の接合面積Ｓの微小化は、動作速度の向上に不可欠であることが分かる。視点を変えれば、ジョセフソン接合製造における微小化が可能となれば動作速度を上げることが可能ということである。

接合面積Ｓの微小なジョセフソン接合を製造するための手法には、リフトオフ法やエッチバック法などが用いられる。図１５及び１６に、リフトオフ法を用いた微小接合製造方法を示す。なお、図１５及び図１６では、第２レベルの層間絶縁膜１４が、模式的に最下層として示されているが、単なる説明の便宜上の表現であり、現実には、第２レベルの層間絶縁膜１４の下には、図示を省略した第１レベルの層間絶縁膜等種々の構造が存在する。図１５のリフトオフ法は、おおよそ以下の手順でなされる：
（イ）第２レベルの層間絶縁膜１４の上に、厚さ３００ｎｍのＮｂ膜からなる下部電極配線３３、この下部電極配線３３の上に厚さ７ｎｍのＡｌＯ_x 膜、このＡｌＯ_x 膜の上に厚さ３００ｎｍのＮｂ膜、このＮｂ膜の上に厚さ１００ｎｍのＡｌ膜を順に形成する。そして、反応性イオンエッチング（ＲＩＥ）法を用いて、レジスト膜６８をエッチング・マスクとし、Ａｌ膜、Ｎｂ膜及びＡｌＯ_x 膜を連続的にエッチングし、図１５（ａ）に示すように、上部電極キャップ層７１、上部電極４２及びトンネル・バリヤ膜４１の微細パターンを形成する。

（ロ）その後、図１５（ｂ）に示すように、エッチング・マスクとして用いたレジスト膜６８を上部電極キャップ層７１上に残留させたまま、スパッタリング法等を用いて、全面に厚さ５００ｎｍのＳｉＯ₂ からなる第３レベルの層間絶縁膜６６を形成する。その後、レジスト膜６８を除去してリフトオフ工程を行い、更に上部電極キャップ層７１を除去すれば、図１５（ｃ）に示すように、上部電極４２の周囲を第３レベルの層間絶縁膜６６からなるカルデラ崖が囲む構造が形成される。

（ハ）この状態で、更にスパッタリング法等を用いて、全面に厚さ６００ｎｍのＮｂ膜を形成し、リソグラフィ技術に於けるレジスト・プロセスを適用して、配線のパターンをもったレジスト膜を形成し、ＲＩＥ法を用いて、レジスト膜をエッチング・マスクとして、厚さ６００ｎｍのＮｂ膜のパターニングを行えば、図１５（ｄ）に示すように上部電極配線１７が形成される。しかし、図１５（ｄ）に示すように上部電極配線１７の構造は、凹凸の激しい断面形状となる。

図１５（ｃ）に示すようなカルデラ崖の形成を防ぐには、図１６に示す工程のように、リフトオフ工程時の第３レベルの層間絶縁膜６６を比較的薄く形成する方法もあり得る：
（イ）図１６（ａ）は、図１５（ａ）と同様に、第２レベルの層間絶縁膜１４の上に、厚さ３００ｎｍの下部電極配線３３が形成され、この下部電極配線３３の上に、トンネル・バリヤ膜４１、上部電極４２、上部電極キャップ層７１及びレジスト膜６８のパターンが順に形成された状態を示す。

（ロ）その後、レジスト膜６８を上部電極キャップ層７１上に残留させたまま、スパッタリング法又は電子ビーム（ＥＢ）蒸着法を用いて、図１５（ｂ）より薄めに、例えば厚さ３００ｎｍのＳｉＯ₂ からなる第３レベルの層間絶縁膜６６を全面に形成する。しかし、この場合、図１６（ｂ）に示すように、レジスト膜６８の上の第３レベルの層間絶縁膜６６にオーバーハングが生じて、上部電極４２の側壁に、第３レベルの層間絶縁膜６６のＶ型の間隙が形成される。したがって、その後、レジスト膜６８を除去してリフトオフ工程を行い、更に上部電極キャップ層７１を除去すれば、図１６（ｃ）に示すように、上部電極４２の側壁と第３レベルの層間絶縁膜６６との間にＶ型の溝部が形成される。図１７に示すＳＥＭ写真は、典型的な例である。

（ハ）この状態で、更にスパッタリング法又は電子ビーム（ＥＢ）蒸着法を用いて、全面に厚さ６００ｎｍのＮｂ膜を形成し、リソグラフィ技術に於けるレジスト・プロセスを適用して、配線のパターンをもったレジスト膜を形成し、ＲＩＥ法を用いて、レジスト膜をエッチング・マスクとして、厚さ６００ｎｍのＮｂ膜のパターニングを行えば、上部電極配線１７が形成される。しかし、図１５（ｄ）と同様、図１６（ｄ）に示すように凹凸の激しい断面形状となる。

図１５〜図１７に示した通り、リフトオフ法を用いた場合、第３レベルの層間絶縁膜６６のカルデラ崖や上部電極４２の側壁と第３レベルの層間絶縁膜６６との間のＶ型の溝部が形成され、凹凸の激しい断面形状となり、ジョセフソン接合の接合面積Ｓの微小化を困難にしている。この事情は、ＲＩＥによる第３レベルの層間絶縁膜６６のエッチバックを用いても、図１５（ｂ）や図１６（ｂ）に示すような断面形状に第３レベルの層間絶縁膜６６が形成される場合には回避できないので、リフトオフ法固有の問題でもない。更に、ＲＩＥによる第３レベルの層間絶縁膜６６のエッチバックの場合は、プラズマの過剰エネルギーによるダメージの問題が追加される。

図１５（ｂ）や図１６（ｂ）に示すような断面形状に第３レベルの層間絶縁膜６６が形成されるのを回避するためには、何らかの平坦化工程の追加が必用になり、工程数が増大し、製造プロセスが複雑化する問題がある。例えば、第３レベルの層間絶縁膜６６を図１５（ｂ）に示すより更に厚く堆積し、その後化学的機械研磨（ＣＭＰ）により、機械的に平坦化する方法もあるが、ＣＭＰ装置は非常に高価な装置であり、且つ平坦化を行う際の機械的ストレスが、接合へダメージを与える問題がある。且つ、ＣＭＰ工程に伴う、パラメータが増大するので、製造プロセスが複雑化し、製造コストが増大する問題がある。

上記問題を鑑み、本発明は、工程数の増大や製造プロセスの複雑化を伴わず、製造コストが低く、且つジョセフソン接合の接合面積Ｓの微小化が容易な超伝導素子、この超伝導素子を用いた超伝導集積回路及び超伝導素子の製造方法を提供することを目的とする。

上記目的を達成するために、本発明の態様は、（イ）下部電極配線、この下部電極配線に接したトンネル・バリヤ膜、垂直側壁を有しこのトンネル・バリヤ膜に接した上部電極を備えたジョセフソン接合と、（ロ）上部電極の垂直側壁に接した内壁を有して上部電極の周囲を囲み、内壁に直交する平坦な平面からなる上面を有し、上部電極より厚い層間絶縁膜とを備え、層間絶縁膜の上面は、内壁から少なくとも上部電極の上面の最大寸法分離れた範囲内において、上部電極の厚みの±１／２０の平坦度で平坦である超伝導素子であることを特徴とする。「上部電極の上面の最大寸法」とは、上部電極が真円であれば直径、楕円であれば長径、矩形であれば対角線長を意味する。

本発明の他の態様は、（イ）負荷と、（ロ）この負荷に電気的に接続された下部電極配線、この下部電極配線に接したトンネル・バリヤ膜、垂直側壁を有しこのトンネル・バリヤ膜に接した上部電極を備えたジョセフソン接合と、（ハ）上部電極の垂直側壁に接した内壁を有して上部電極の周囲を囲み、内壁に直交する平坦な平面からなる上面を有し、上部電極より厚い第１の層間絶縁膜とを備え、第１の層間絶縁膜の上面は、内壁から少なくとも上部電極の上面の最大寸法分離れた範囲内において、上部電極の厚みの±１／２０の平坦度で平坦である超伝導集積回路であることを特徴とする。負荷は、抵抗、コンデンサ、インダクタ等の受動的な負荷でも良く、ジョセフソン接合素子のような活性な負荷でも良い。

本発明の更に他の態様は、（イ）下部電極配線の上に、トンネル・バリヤ膜、上部電極及び上部電極キャップ層が順に積層された積層体を形成するステップと、（ロ）この積層体の全体を含むように、ポリイミド膜をこの積層体の厚さよりも厚くスピン塗布するステップと、（ハ）上部電極キャップ層が表出するまで、ポリイミド膜を全面にわたってエッチングするステップと、（ニ）表出した上部電極キャップ層を除去するステップとを含む超伝導素子の製造方法であることを特徴とする。

本発明によれば、工程数の増大や製造プロセスの複雑化を伴わず、製造コストが低く、且つジョセフソン接合の接合面積Ｓの微小化が容易な超伝導素子、この超伝導素子を用いた超伝導集積回路及び超伝導素子の製造方法を提供することができる。

次に、図面を参照して、本発明の第１及び第２の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。又、第１及び第２の実施の形態で例示的に記述した各層の厚さや寸法等も限定的に解釈すべきではなく、具体的な厚みや寸法は以下の説明を参酌して判断すべきものであり、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

又、以下に示す第１及び第２の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。

（第１の実施の形態）
図１に示すように、本発明の第１の実施の形態に係る超伝導集積回路は、負荷３２と、この負荷３２に電気的に接続された下部電極配線３３、この下部電極配線３３に接したトンネル・バリヤ膜４１、垂直側壁を有しこのトンネル・バリヤ膜４１に接した上部電極４２を備えたジョセフソン接合と、上部電極４２の垂直側壁に接した内壁を有して上部電極４２の周囲を囲み、内壁に直交する平坦な平面からなる上面を有し、上部電極４２より厚い第１の層間絶縁膜（第３レベルの層間絶縁膜）１６とを備える。ここで、第１の層間絶縁膜（第３レベルの層間絶縁膜）１６の上面は、内壁から少なくとも上部電極４２の上面の最大寸法分離れた範囲内において、上部電極４２の厚みの±１／２０の平坦度で平坦である。「上部電極の厚みの±１／２０の平坦度」とは、上部電極の厚みが４００ｎｍであれば、±２０ｎｍの平坦度で平坦であるという意味である。即ち、この場合は、断面曲線の平均線に対して、ＪＩＳＢ Ｏ６０１−１９９４が定義する「算術平均粗さＲａ」が２０ｎｍの平坦度であれば良い。より好ましくは、上部電極４２の厚みの±１／４０の平坦度で平坦であれば良く、更に好ましくは上部電極４２の厚みの±１／６０の平坦度で平坦であれば良い。既に述べたように、「上部電極の上面の最大寸法」とは、上部電極が真円であれば直径、楕円であれば長径、矩形であれば対角線長を意味するので、例えば、接合面積Ｓ＝１μｍ×１μｍの矩形の場合、上部電極の上面の最大寸法は、約１．４μｍとなる。この場合、少なくとも、上部電極４２の周りを囲む幅約１．４μｍの額縁状の範囲が±１／２０の平坦度であれば良いということになる。

より具体的には、図１に示すように、シリコン（Ｓｉ）基板等の基板１１の上に、例えば厚さ３００ｎｍのＮｂ膜からなるグランド・プレーン１２が配置されている。このグランド・プレーン１２に、例えば厚さ３００ｎｍのシリコン酸化膜（ＳｉＯ2） からなる第１レベルの層間絶縁膜（第３の層間絶縁膜）１３が配置されている。第１レベルの層間絶縁膜（第３の層間絶縁膜）１３の上に、例えば厚さ５０ｎｍのＭｏ膜からなる薄膜抵抗体３２が配置され、本発明の第１の実施の形態に係る超伝導集積回路の負荷抵抗を構成している。負荷抵抗としての薄膜抵抗体３２の上に例えば厚さ５０ｎｍのＳｉＯ2からなる第２レベルの層間絶縁膜（第２の層間絶縁膜）１４が配置されている。第２レベルの層間絶縁膜（第２の層間絶縁膜）１４の上に、例えば厚さ３００ｎｍのＮｂ膜からなる下部電極配線３３が、第２レベルの層間絶縁膜（第２の層間絶縁膜）１４中に設けられたコンタクトホール（ビアホール）を介して薄膜抵抗体３２に接続されるように配置されている。下部電極配線３３は、第１レベルの層間絶縁膜（第３の層間絶縁膜）１３及び第２レベルの層間絶縁膜（第２の層間絶縁膜）１４とを誘電体層として、グランド・プレーン１２との間でマイクロストリップラインを構成している。

なお、一部の下部電極配線３３は、第１レベルの層間絶縁膜（第３の層間絶縁膜）１３中に設けられたコンタクトホール中に埋め込まれたビアプラグ（コンタクトプラグ）３１を介してグランド・プレーン１２に接続され、接地されている。

下部電極配線３３の上の一部には、下部電極配線３３に接して、厚さ１００ｎｍ程度のＡｌＯ_x 膜からなるトンネル・バリヤ膜４１のパターンが、選択的に形成されている。トンネル・バリヤ膜４１の上、及びトンネル・バリヤ膜４１が存在しない箇所の下部電極配線３３の上には、ポリイミド膜からなる平坦な第３レベルの層間絶縁膜（第１の層間絶縁膜）１６が配置されている。この第３レベルの層間絶縁膜（第１の層間絶縁膜）１６には、図１５（ｃ）に示すようなカルデラ崖や図１６（ｃ）に示すような上部電極４２の側壁と第３レベルの層間絶縁膜（第１の層間絶縁膜）６６との間の溝部は存在しない。

平坦な第３レベルの層間絶縁膜（第１の層間絶縁膜）１６の一部に設けられた開口部には、トンネル・バリヤ膜４１に接するように、例えば厚さ３００ｎｍのＮｂ膜からなる上部電極４２が埋め込まれている。この結果、下部電極配線３３と、下部電極配線３３に接したトンネル・バリヤ膜４１と、トンネル・バリヤ膜４１に接した上部電極４２とでジョセフソン接合が構成されている。下部電極配線３３／トンネル・バリヤ膜４１／上部電極４２との積層構造であるジョセフソン接合の少なくとも一部を囲む第３レベルの層間絶縁膜（第１の層間絶縁膜）１６の上面には、図１５（ｃ）に示すようなカルデラ崖や図１６（ｃ）に示すような上部電極４２の側壁と第３レベルの層間絶縁膜（第１の層間絶縁膜）６６との間の溝部は存在せず、上部電極４２の厚みの±１／２０の平坦度で平坦である。層間絶縁膜（第１の層間絶縁膜）１６の上面のジョセフソン接合の近傍が平坦であるので、ジョセフソン接合の接合面積Ｓの微細化や、ジョセフソン接合が占有する面積の効率化が容易である。

更に、平坦な第３レベルの層間絶縁膜（第１の層間絶縁膜）１６上には、例えば厚さ４００ｎｍのＮｂ膜からなる上部電極配線１７が上部電極４２に電気的に接続されて、配置されている。上部電極配線１７は、第１レベルの層間絶縁膜（第３の層間絶縁膜）１３、第２レベルの層間絶縁膜（第２の層間絶縁膜）１４及び第３レベルの層間絶縁膜（第１の層間絶縁膜）６６とを誘電体層として、グランド・プレーン１２との間でマイクロストリップラインを構成している。特に、第３レベルの層間絶縁膜（第１の層間絶縁膜）６６の平坦性が優れているため、第１レベルの層間絶縁膜（第３の層間絶縁膜）１３、第２レベルの層間絶縁膜（第２の層間絶縁膜）１４及び第３レベルの層間絶縁膜（第１の層間絶縁膜）６６の全体の厚さを基板１１の全面にわたり均一に維持できる。

上部電極配線１７の上には、例えば厚さ５００ｎｍのＳｉＯ₂ からなる第４レベルの層間絶縁膜１８が配置され、第４レベルの層間絶縁膜１８の上には、例えば厚さ５００ｎｍのＡｌ膜からなる表面配線層１９が配置されている。表面配線層１９は、第４レベルの層間絶縁膜１８中に開口されたコンタクトホール中に埋め込まれたビアプラグ（コンタクトプラグ）５４を介して上部電極配線１７に電気的に接続されている。

図１に示した超伝導集積回路に用いたジョセフソン接合素子と同様に、厚さ３００ｎｍ程度のＮｂ膜からなる下部電極配線３３と、厚さ１００ｎｍ程度のＡｌＯ_x 膜からなるトンネル・バリヤ膜４１と、厚さ３００ｎｍ程度のＮｂ膜からなる上部電極４２とからなる積層構造を、ポリイミド膜からなる平坦な第３レベルの層間絶縁膜１６で囲んだ構造のジョセフソン接合素子を、４．２Ｋ に冷却して電流−電圧特性を観測した結果を図２に示す。接合面積Ｓは３μｍ×３μｍであり、図２（ａ）の縦軸は１００μＡ／目盛で表した電流値、横軸は１ｍＶ／目盛で表した電圧値である。同様に、図２（ｂ）の縦軸は５μＡ／目盛で表した電流値、横軸は１ｍＶ／目盛で表した電圧値であり、図２（ａ）の電流スケールを拡大して示す電流−電圧特性である。

一方、本発明の第１の実施の形態に係るジョセフソン接合素子の比較例として、厚さ３００ｎｍ程度のＮｂ膜からなる下部電極配線３３と、厚さ１００ｎｍ程度のＡｌＯ_x 膜からなるトンネル・バリヤ膜４１と、厚さ３００ｎｍ程度のＮｂ膜からなる上部電極４２とからなり、接合面積Ｓは３μｍ×３μｍである同一構造の素子を、従来技術、即ち、フォトマスクを用いて、リソグラフィ技術で形成した場合のジョセフソン接合素子を、４．２Ｋ に冷却して電流−電圧特性を観測した結果を図３に示す。比較例として図３に電流−電圧特性を示す従来技術に係るジョセフソン接合素子では、下部電極配線／トンネル・バリヤ膜／上部電極からなる積層構造を、ＳｉＯ₂からなるからなり、平坦性に劣る第３レベルの層間絶縁膜で囲んだ構造である。図３（ａ）の縦軸は１００μＡ／目盛で表した電流値、横軸は１ｍＶ／目盛で表した電圧値である。同様に、図３（ｂ）の縦軸は５０μＡ／目盛で表した電流値、横軸は１ｍＶ／目盛で表した電圧値であり、図３（ａ）の電流スケールを拡大して示す電流−電圧特性である。図２（ｂ）の縦軸の電流スケールは、図３（ｂ）の電流スケールの縦軸の１０倍に拡大されている。

本発明の第１の実施の形態に係るジョセフソン接合素子と、図３に電流−電圧特性を示した従来技術に係るジョセフソン接合素子との性能の比較を、表２に示す。表２に示す通り、２ｍＶにおけるリーク電流ＩL は、ほぼ近い値ではあるが、従来技術に係るジョセフソン接合素子よりも、本発明の第１の実施の形態に係るジョセフソン接合素子の方が若干少ない傾向であり、本発明の第１の実施の形態に係るジョセフソン接合素子の方が、接合へのダメージが少ないないということが分かる。特に、下部電極配線／トンネル・バリヤ膜／上部電極からなる積層構造を、平坦性に優れた第３レベルの層間絶縁膜で、良好な被覆性を伴って囲んだ構造であるので、本発明の第１の実施の形態に係るジョセフソン接合素子によれば、リーク電流ＩL の低減と同時に、デバイスの信頼性が高まる。

図示を省略するが、接合面積Ｓ＝１μｍ×１μｍとなるように構成した本発明の第１の実施の形態に係るジョセフソン接合素子の電流−電圧特性も図３に示した特性と同様である。厚さ３００ｎｍ程度のＮｂ膜からなる下部電極配線３３と、厚さ１００ｎｍ程度のＡｌＯ_x 膜からなるトンネル・バリヤ膜４１と、厚さ３００ｎｍ程度のＮｂ膜からなる上部電極４２とからなる積層構造を、接合面積Ｓ＝１μｍ×１μｍで構成し、ポリイミド膜からなる平坦な第３レベルの層間絶縁膜１６で囲んだ構造のジョセフソン接合素子のＶｍ値は５０ｍＶを越える。ここで、Ｒsgを電圧０．５ｍＶにおける抵抗、Ｉ_cを電圧０ｍＶで流れるジョセフソン臨界電流とすると、
Ｖｍ＝Ｒsg・Ｉ_c ・・・・・（２）
で表される。Ｖｍ値が大きければ大きいほどジョセフソン接合素子が優れていると評価される。デジタル応用として用いられるジョセフソン接合素子のＶｍ値は３０ｍＶ以上必要であるとされるが、接合面積Ｓ＝１μｍ×１μｍの本発明の第１の実施の形態に係るジョセフソン接合素子のＶｍ値は５０ｍＶを越えるので、良好な特性と信頼性を有することが分かる。

図４の横軸は、ジョセフソン接合素子の接合面積Ｓであり、図４の縦軸は対応するＳＦＱ論理回路のセル面積である。図４に示すＳＦＱ論理回路のセルはＤ型フリップフロップ（ＦＦ）回路であり、ＳＦＱ論理回路ではセルベースでの設計が可能である。そのため、一つ一つのセルに含まれるジョセフソン接合素子の接合面積Ｓの縮小化は集積度向上に直結する。つまり、本発明の第１の実施の形態に係る超伝導集積回路によれば、高集積密度の超伝導集積回路を提供することができる。加えて、図１に示すように、各配線層が平坦化可能であるので、図１に示す以外の構造、特により複雑な多層構造デバイスの製造が可能となるため集積密度が高い超伝導集積回路を提供することができる。

又、本発明の第１の実施の形態に係る超伝導集積回路によれば、ジョセフソン接合の接合面積Ｓが微小であるので、高速動作可能な超伝導集積回路を提供することができる。

更に、ジョセフソン接合の近傍が平坦であるので、上部電極配線１７が、第１レベルの層間絶縁膜１３、第２レベルの層間絶縁膜１４及び第３レベルの層間絶縁膜６６とを誘電体層として、グランド・プレーン１２との間で構成するマイクロストリップラインの特性インピーダンスの増大を防ぐことが容易であり、且つ高周波伝送路の設計が容易となるので、信号伝搬特性及び高速動作に優れ、低消費電力の超伝導集積回路を提供できる。又、図１に示した断面図から明らかなように、各配線層の平坦性に優れているため、各配線層の配線断線の危険性も小さく、信頼性の高い超伝導集積回路を提供できる。

図５〜図９を用いて、本発明の第１の実施の形態に係る超伝導集積回路の製造方法を説明する。なお、以下に述べる超伝導集積回路の製造方法は、一例であり、図５〜図１１に示した趣旨の範囲内であれば、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。特に、下部電極配線３３／トンネル・バリヤ膜４１／上部電極４２とからなる積層構造を、ポリイミド膜からなる平坦な第３レベルの層間絶縁膜１６で囲んだ構造を実現するプロセス以外の箇所は、設計に応じて任意に変更可能である。

（イ）先ず、図５（ａ）に示すように、スパッタリング法等を用いて、Ｓｉ基板等の基板１１の表面に例えば厚さ３００ｎｍのＮｂ膜１２を形成する。そして、リソグラフィ技術によるレジスト・プロセス（以下、単に「レジスト・プロセス」と言う。）を適用して、グランド・プレーンのパターンをもったレジスト膜を形成する。ＲＩＥ法を適用して、このレジスト膜をエッチング・マスクとして、図５（ａ）に於いて形成したＮｂ膜１２のパターニングを行なって、図５（ｂ）に示すように、グランド・プレーン１２を形成する。

（ロ）次に、レジスト膜を除去してから、スパッタリング法等を用いて、図５（ｃ）に示すように、全面に例えば厚さ３００ｎｍのＳｉＯ₂ からなる第１レベルの層間絶縁膜１３を形成する。その後、レジスト・プロセスによりレジスト膜のエッチング・マスクを形成し、このエッチング・マスクを用いてＲＩＥ法により、グランド・コンタクトホール（ＧＣ）２１を開口する。その後、図６（ｄ）に示すように、エッチング・マスクを除去する。

（ハ）その後、スパッタリング法等を用いて、第１レベルの層間絶縁膜１３の上の全面に例えば厚さ５０ｎｍのＭｏ膜を形成する。そして、レジスト・プロセスによりレジスト膜のエッチング・マスクを形成し、このエッチング・マスクを用いてＲＩＥ法により、Ｍｏ膜をパターニングする。その結果、図６（ｅ）に示すように、薄膜抵抗体３２を形成する。

（ニ）レジスト膜を除去してから、薄膜抵抗体３２の上の全面に例えば厚さ５０ｎｍの第２レベルの層間絶縁膜１４を形成する。改めてレジスト・プロセスを適用して、第２レベルの層間絶縁膜１４にグランド・コンタクトホール（ＧＣ）２１を形成するための開口をもったレジスト膜を形成する。ＲＩＥ法を適用して、レジスト膜をエッチング・マスクに第２レベルの層間絶縁膜１４の選択的エッチングを行ない、グランド・コンタクトホール（ＧＣ）２１及びコンタクトホール２２ａ，２２ｂを形成して、図６（ｆ）に示すように、グランド・プレーン１２の一部及び薄膜抵抗体３２の一部をそれぞれ表出させる。

（ホ）グランド・コンタクトホール（ＧＣ）２１及びコンタクトホール２２ａ，２２ｂの開口に用いたレジスト膜を除去してから、スパッタリング法等を用いて、全面に例えば厚さ３００ｎｍのＮｂ膜を形成する。この際、Ｎｂ膜が図７（ｇ）に示すように、グランド・コンタクトホール（ＧＣ）２１の内部に、コンタクトビア（ビアプラグ）３１として埋め込まれる。更に連続して、スパッタリング法により、全面に例えば厚さ７ｎｍのＡｌ膜を形成する。酸素雰囲気中に例えば１時間程度放置することでＡｌ膜をＡｌＯ_x 膜に変換してトンネル・バリヤ膜４１を形成する。更に、スパッタリング法等を用いて、トンネル・バリヤ膜４１の上の全面に、例えば厚さ３００ｎｍのＮｂ膜を形成する。更に、続けて、スパッタリング法等を用いて、Ｎｂ膜の上の全面に、例えば厚さ１００ｎｍのＡｌ膜を形成する。

（ヘ）そして、レジスト・プロセスとＲＩＥ法を適用して、レジスト膜をエッチング・マスクとし、厚さ１００ｎｍのＡｌ膜及び厚さ３００ｎｍであるＮｂ膜を連続的にエッチングし、上部電極４２及び上部電極キャップ層６１を形成する。この際、ＡｌＯ_x 膜はエッチングストッパ膜として機能する。更に図７（ｇ）に示すように、このエッチングの際、グランド・コンタクトホール（ＧＣ）２１の上方のＡｌＯ_x 膜からなる凹部の内部に、Ｎｂ膜がプラグ４３として埋め込まれる。引き続いて、レジスト・プロセスを適用して、レジスト膜のエッチング・マスクを形成し、このエッチング・マスクにスパッタ・エッチング法を適用して、ＡｌＯ_x からなるトンネル・バリヤ膜４１のパターニングを行なう。その後、トンネル・バリヤ膜４１のパターニングに用いたレジスト膜を除去してから、改めてレジスト・プロセスを適用して、下部電極のパターンをもったレジスト膜を形成する。そして、ＲＩＥ法を適用して、レジスト膜をエッチング・マスクとして、トンネル・バリヤ膜４１の下の厚さ３００ｎｍのＮｂ膜のパターニングを行なって、図７（ｇ）に示すように、下部電極配線３３のパターンを薄膜抵抗体３２に電気的に接続されるように形成する。この結果、下部電極配線３３の上に、トンネル・バリヤ膜４１、上部電極４２及び上部電極キャップ層６１が順に積層された積層体が構成される。

（ト）レジスト膜を除去してから、図７（ｈ）に示すように、下部電極配線３３の上に、トンネル・バリヤ膜４１、上部電極４２及び上部電極キャップ層６１が順に積層された積層体の全体を含むように、ポリイミド膜６７をスピン塗布法により厚さ８００ｎｍ〜２０００ｎｍ程度の所定の膜厚に成膜する。ポリイミド膜６７は、少なくとも、下部電極配線３３／トンネル・バリヤ膜４１／上部電極４２／上部電極キャップ層６１の積層体の厚さよりも厚く成膜する必用がある。即ち、図７（ｇ）に示す構造の表面に、ブロック共重合法により合成された高解像度感光性を有する溶媒可溶性ポリイミドの溶液を適当な量滴下し、スピン塗布を行い、乾燥炉でベーキングを行って、ポリイミド膜６７を形成する。その膜厚は、ポリイミド溶液の濃度とスピンの回転速度により制御可能である。ベーキングは、乾燥炉で１００℃から１５０℃の温度範囲で１０分以上の時間で行う。ブロック共重合により、モノマーから分子量の比較的小さいブロック単位のポリマーを合成し、更に、モノマーを加えて、ブロック同士を結合させながら、最終的に大きい分子量のポリマーが合成される。スピン塗布により、ポリイミド膜６７の表面は、下部電極配線３３／トンネル・バリヤ膜４１／上部電極４２／上部電極キャップ層６１の積層体のなす段差形状にも関わらず、図７（ｈ）に示すように平坦化される。

（チ）その後、平坦化されたポリイミド膜６７を全面にわたってエッチング（エッチ・バック）を行う。所定時間エッチングすることで、図８（ｉ）に示すように上部電極キャップ層６１が表出し、上部電極４２を囲むように平坦な第３レベルの層間絶縁膜１６が形成される。この第３レベルの層間絶縁膜１６には、図１５（ｃ）に示すようなカルデラ崖や図１６（ｃ）に示すような上部電極４２の側壁と第３レベルの層間絶縁膜６６との間の溝部は存在しない。そこで、上部電極キャップ層６１としてのＡｌ膜を除去すれば、図８（ｊ）に示すように、上部電極４２の上に上部電極コンタクトホール２３が開口する。

（リ）レジスト・プロセスを適用して、第３レベルの層間絶縁膜１６に対するコンタクトホールを形成するための開口パターンを有するレジスト膜を形成する。そして、ＲＩＥ法を適用して、レジスト膜をエッチング・マスクに第３レベルの層間絶縁膜１６の選択的エッチングを行ない、図９（ｋ）に示すように、コンタクトホール２４を開口し、下部電極３３の一部を表出させる。同時に、第３レベルの層間絶縁膜１６の一部に溝部２５を形成する。

（ヌ）レジスト膜を除去してから、スパッタリング法等を用いて、第３レベルの層間絶縁膜１６の上の全面に例えば厚さ４００ｎｍのＮｂ膜を形成する。その後、レジスト・プロセスを適用して、上部電極配線を含む配線層のパターンを有するレジスト膜を形成する。ＲＩＥ法を適用して、レジスト膜をエッチング・マスクとして、厚さ４００ｎｍのＮｂ膜のパターニングを行なって、図９（ｌ）に示すように、第３レベルの層間絶縁膜１６の上に上部電極４２に電気的に接続された上部電極配線１７を形成する。

（ル）レジスト膜を除去してから、スパッタリング法等を用いて、全面に例えば厚さ５００ｎｍのＳｉＯ₂ からなる第４レベルの層間絶縁膜１８を形成する。その後、レジスト・プロセスによりレジスト膜のエッチング・マスクを形成し、このエッチング・マスクを用いてＲＩＥ法により、上部電極配線１７に対するコンタクトホールを開口する。レジスト膜を除去してから、スパッタリング法等を用いて、第４レベルの層間絶縁膜１８の上の全面に例えば厚さ５００ｎｍのＡｌ膜を形成する。その後、レジスト・プロセスを適用して、表面配線層のパターンを有するレジスト膜を形成する。ＲＩＥ法を適用して、レジスト膜をエッチング・マスクとして、厚さ５００ｎｍのＡｌ膜のパターニングを行なって、図１に示すように、第４レベルの層間絶縁膜１８の上に上部電極配線１７等に電気的に接続された表面配線層１９を形成すれば、本発明の第１の実施の形態に係る超伝導集積回路が完成する。

図１０は、図７（ｇ）に示すように、下部電極配線３３／トンネル・バリヤ膜４１／上部電極４２／上部電極キャップ層６１の積層体に対し、リフトオフ工程で第３レベルの層間絶縁膜６６を形成した場合の比較例としての断面構造である。即ち、図７（ｇ）に示す構造のパターニングに用いたレジスト膜を上部電極キャップ層７１上に残留させたまま、スパッタリング法等を用いて、全面に厚さ例えば５００ｎｍのＳｉＯ₂ からなる第３レベルの層間絶縁膜６６を形成し、その後、レジスト膜を除去してリフトオフ工程を行い、更に上部電極キャップ層７１を除去した状態が図１０であるが、上部電極４２を囲む第３レベルの層間絶縁膜６６に、カルデラ崖が形成され凹凸形状となっている。この場合、更に、ＳｉＯ₂ からなる第３レベルの層間絶縁膜６６の上に上部電極４２に電気的に接続された上部電極配線１７を形成し、上部電極配線１７の上に、第４レベルの層間絶縁膜１８を形成し、第４レベルの層間絶縁膜１８の上に上部電極配線１７等に電気的に接続された表面配線層１９を形成すれば、図１１に示すような凹凸の激しい断面形状の超伝導集積回路が完成する。

図１１に示すような凹凸の激しい断面形状の場合は、ジョセフソン接合単体で見た場合、その接合面積Ｓを微小にするのが困難になるだけでなく、上部電極配線１７と、第１レベルの層間絶縁膜１３、第２レベルの層間絶縁膜１４及び第３レベルの層間絶縁膜６６とからなる誘電体層と、グランド・プレーン１２との間で構成するマイクロストリップラインの特性インピーダンスの増大が発生し、又、高周波伝送路の設計が容易となるので、信号伝搬特性が劣化し、高速動作が困難になり、低消費電力化の面でも不利益となる。又、図１１に示すような凹凸の激しい断面形状の場合は、各配線層の配線断線の危険性も高く、信頼性の高い超伝導集積回路の提供が困難になる。

図１２は、スパッタリング法により、ＡｌＯ_x からなるトンネル・バリヤ膜４１を形成する際の、Ａｌ膜のスパッタリング条件とジョセフソン臨界電流密度Ｊ_cが［Ａ／ｃｍ²］の関係を示す。Ａｌ膜のスパッタリング圧力Ｐ［Ｐａ］とスパッタリング時間ｔ［min］の積Ｐ・ｔが４［Ｐａ・min］が変曲点となり、４［Ｐａ・min］よりもＰ・ｔ積が小さい領域では、Ｐ・ｔ積を少なくすると、Ｐ・ｔ積が４［Ｐａ・min］よりも大きい領域に比し、より急激にＰ・ｔ積の減少と共に、ジョセフソン臨界電流密度Ｊ_cが増大することが分かる。図１２において、Ｐ・ｔ積が大きいことはトンネル・バリヤ膜４１が厚いことを意味し、２［ｋＰａ・min］＝１５［Ｔｏｒｒ・min］で、トンネル・バリヤ膜４１の厚さは約２ｎｍである。

図５〜図９に示した本発明の第１の実施の形態に係る超伝導集積回路の製造方法によれば、工程数の増大や製造プロセスの複雑化を伴わず、製造コストが低く、且つジョセフソン接合の接合面積Ｓの微小化が容易な超伝導集積回路の製造方法を提供することができる。 又、図１に示した断面図から明らかなように、各配線層の平坦性に優れているため、各配線層の配線断線の危険性も小さく、製造歩留まりの高い超伝導集積回路の製造方法を提供できる。

又、ポリイミドは通常の層間絶縁膜と異なり、スピンコート法により成膜できるため、大型で高価な装置を必要としないので、本発明の第１の実施の形態に係る超伝導集積回路の製造方法によれば、費用対効果が非常に大きいという利点を有する。

（第２の実施の形態）
本発明の第１の実施の形態に係る超伝導集積回路の製造方法においては、図７（ｈ）に示す段階で、ポリイミド膜６７を、少なくとも、下部電極配線３３／トンネル・バリヤ膜４１／上部電極４２／上部電極キャップ層６１の積層体の厚さよりも厚くスピン塗布し、その表面を平坦化した。その後、平坦化されたポリイミド膜６７を全面にわたってエッチング（エッチ・バック）を行い、図８（ｉ）に示すように上部電極キャップ層６１を表出させ、上部電極４２を囲むように平坦な第３レベルの層間絶縁膜１６が形成した。

本発明の第２の実施の形態に係る超伝導集積回路の製造方法においては、第１の実施の形態に係る超伝導集積回路の製造方法に比して薄くスピン塗布し、エッチ・バックを行わずに平坦化する例を示す。

即ち、図１８に示すように、ジョセフソン接合素子アレイの一部として第１〜第４のジョセフソン接合素子Ｑ1〜Ｑ4を示す。即ち、絶縁性基板９の上に、下部電極配線３３_-1，３３_-2が配線されている。そして、下部電極配線３３_-1の上に設けられた第１のトンネル・バリヤ膜４１_-1と、この第１のトンネル・バリヤ膜４１_-1の上に設けられた第１の上部電極４２_-1により、第１のジョセフソン接合素子Ｑ1が構成されている。又、下部電極配線３３_-1の上に設けられた第２のトンネル・バリヤ膜４１_-2と、この第２のトンネル・バリヤ膜４１_-2の上に設けられた第２の上部電極４２_-2により、第２のジョセフソン接合素子Ｑ2が構成されている。更に、下部電極配線３３_-2の上に設けられた第３のトンネル・バリヤ膜４１_-3と、この第３のトンネル・バリヤ膜４１_-3の上に設けられた第３の上部電極４２_-3により、第３のジョセフソン接合素子Ｑ3が構成され、下部電極配線３３_-2の上に設けられた第４のトンネル・バリヤ膜４１_-4と、この第４のトンネル・バリヤ膜４１_-4の上に設けられた第４の上部電極４２_-4により、第４のジョセフソン接合素子Ｑ4が構成されている。

ポリイミド膜からなる層間絶縁膜（第１の実施の形態における「第３レベルの層間絶縁膜」に相当。）１６の厚さｔ₁を、下部電極配線３３_-1，３３_-2の上部の凸部／トンネル・バリヤ膜４１_-1，４１_-2，４１_-3，４１_-4／上部電極４２_-1，４２_-2，４２_-3，４２_-4の積層体の厚さｔ_jよりも薄くスピン塗布し、上部電極４２_-1，４２_-2，４２_-3，４２_-4の上に、厚さｔ₂のポリイミド膜からなる層間絶縁膜（第３レベルの層間絶縁膜）１６を形成した場合を示している。例えば、積層体の周辺部の厚さｔ₁＝４２０ｎｍのとき、上部電極４２_-1，４２_-2，４２_-3，４２_-4の上では厚さｔ₂＝１５０ｎｍとなり、厚さｔ₁の約３５％の厚さｔ₂の層間絶縁膜（第３レベルの層間絶縁膜）１６が上部電極４２_-1，４２_-2，４２_-3，４２_-4の上に形成され、全体として平坦化される。なお、図示を省略しているが、上部電極４２_-1，４２_-2，４２_-3，４２_-4の上に、それぞれ上部電極キャップ層を備え、この上部電極キャップ層の上に、厚さｔ₂のポリイミド膜からなる層間絶縁膜（第３レベルの層間絶縁膜）１６を形成しても良い。

図１８では、第２の上部電極４２_-2と、第３の上部電極４２_-3とが、層間絶縁膜（第３レベルの層間絶縁膜）１６中に設けられたコンタクトホールを介して上部電極配線１７_-2により、互いに接続されている。第１の上部電極４２_-1は、層間絶縁膜（第３レベルの層間絶縁膜）１６中に設けられたコンタクトホールを介して上部電極配線１７_-1により、図示を省略した隣接するジョセフソン接合素子の上部電極に接続されている。上部電極配線１７_-1は、素子間を埋める座布団としての層間絶縁膜（第３レベルの層間絶縁膜）１６の上を配線されるので断線の心配がない。又、第４の上部電極４２_-4は、層間絶縁膜（第３レベルの層間絶縁膜）１６中に設けられたコンタクトホールを介して上部電極配線３７_-3により、図示を省略した隣接するジョセフソン接合素子の上部電極に接続されるが、上部電極配線１７_-3は、素子間を埋める座布団としての層間絶縁膜（第３レベルの層間絶縁膜）１６の上を配線されるので断線の心配がない。

図１８では、４個のジョセフソン接合素子Ｑ1〜Ｑ4のみを例示しているが、このような素子間を埋める座布団としての層間絶縁膜（第３レベルの層間絶縁膜）１６を用いた構成を繰り返すことにより、例えば１００個のジョセフソン接合素子を結合して、平坦性に優れたジョセフソン接合素子アレイを構成できる。

本発明の第２の実施の形態に係る超伝導集積回路においては、素子間を埋める座布団としての層間絶縁膜（第３レベルの層間絶縁膜）１６は、素子分離絶縁膜として機能していることになる。即ち、本発明の第２の実施の形態に係る超伝導集積回路においては、ポリイミドからなる素子分離絶縁膜をそれぞれのジョセフソン接合素子の周りに敷くことによって平坦化が容易になるので、シングル接合素子だけでなく、アレイ化素子（超伝導集積回路）の高集積密度化に有効である。

（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な態様や代替実施の形態、実施例及び運用技術が明らかとなろう。したがって、本発明はここでは記載していない様々な態様や実施の形態等を含むことは勿論であり、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

本発明の第１の実施の形態に係る超伝導集積回路の概略構成を説明する模式的な断面図である。 本発明の第１の実施の形態に係る超伝導集積回路に用いたジョセフソン接合素子の４．２Ｋにおける電流−電圧特性を示す図である。 図２と同一設計構造の従来技術に係るジョセフソン接合素子の４．２Ｋにおける電流−電圧特性を示す図である。 ジョセフソン接合素子の接合面積Ｓと、対応するＳＦＱ論理回路のセル面積との関係を示す図である。 本発明の第１の実施の形態に係る超伝導集積回路の製造方法を説明する模式的な工程断面図である（その１）。 本発明の第１の実施の形態に係る超伝導集積回路の製造方法を説明する模式的な工程断面図である（その２）。 本発明の第１の実施の形態に係る超伝導集積回路の製造方法を説明する模式的な工程断面図である（その３）。 本発明の第１の実施の形態に係る超伝導集積回路の製造方法を説明する模式的な工程断面図である（その４）。 本発明の第１の実施の形態に係る超伝導集積回路の製造方法を説明する模式的な工程断面図である（その５）。 従来技術に係る超伝導集積回路の製造方法を説明する模式的な工程断面図である（その１）。 従来技術に係る超伝導集積回路の製造方法を説明する模式的な工程断面図である（その２）。 スパッタリング法により、ＡｌＯ_x からなるトンネル・バリヤ膜を形成する際の、Ａｌ膜のスパッタリング条件とジョセフソン臨界電流密度Ｊ_cが［Ａ／ｃｍ²］の関係を示す図である。 ジョセフソン接合の電流−電圧特性を模式的に示す図である。 ＳＦＱ論理回路の動作原理を示す図である。 従来技術に係るジョセフソン接合素子の製造方法を説明する模式的な工程断面図である。 従来技術に係る他のジョセフソン接合素子の製造方法を説明する模式的な工程断面図である。 図１６に示した従来技術に係る他のジョセフソン接合素子の製造方法によって、上部電極の側壁と第３レベルの層間絶縁膜との間に形成されたＶ型の溝部を示すＳＥＭ写真である。 本発明の第２の実施の形態に係る超伝導集積回路における平坦性の改善を説明する模式的な断面図である。

符号の説明

９，１１…基板
１２…グランド・プレーン
１２…Ｎｂ膜
１３…第１レベルの層間絶縁膜
１４…第２レベルの層間絶縁膜
１６…第３レベルの層間絶縁膜
１７，１７_-1，１７_-2，１７_-3，…上部電極配線
１８…第４レベルの層間絶縁膜
１９…表面配線層
２２ａ，２２ｂ…コンタクトホール
２３…上部電極コンタクトホール
２４…コンタクトホール
２５…溝部
３２…薄膜抵抗体
３３，３３_-1，３３_-2…下部電極配線
４１，４１_-1，４１_-2，４１_-3，４１_-4…トンネル・バリヤ膜
４２，４２_-1，４２_-2，４２_-3，４２_-4…上部電極
４３…プラグ
６１…上部電極キャップ層
６６…第３レベルの層間絶縁膜
６７…ポリイミド膜
６８…レジスト膜
７１…上部電極キャップ層

Claims (7)

1. 下部電極配線、該下部電極配線に接したトンネル・バリヤ膜、垂直側壁を有し該トンネル・バリヤ膜に接した上部電極を備えたジョセフソン接合と、
   前記上部電極の垂直側壁に接した内壁を有して前記上部電極の周囲を囲み、前記内壁に直交する平坦な平面からなる上面を有し、前記上部電極より厚い層間絶縁膜
   とを備え、前記層間絶縁膜の上面は、前記内壁から少なくとも前記上部電極の上面の最大寸法分離れた範囲内において、前記上部電極の厚みの±１／２０の平坦度で平坦であることを特徴とする超伝導素子。
2. 前記上部電極に電気的に接続され、前記層間絶縁膜上を延伸する上部電極配線を更に備えることを特徴とする請求項１に記載の超伝導素子。
3. 負荷と、
   該負荷に電気的に接続された下部電極配線、該下部電極配線に接したトンネル・バリヤ膜、垂直側壁を有し該トンネル・バリヤ膜に接した上部電極を備えたジョセフソン接合と、
   前記上部電極の垂直側壁に接した内壁を有して前記上部電極の周囲を囲み、前記内壁に直交する平坦な平面からなる上面を有し、前記上部電極より厚い第１の層間絶縁膜
   とを備え、前記第１の層間絶縁膜の上面は、前記内壁から少なくとも前記上部電極の上面の最大寸法分離れた範囲内において、前記上部電極の厚みの±１／２０の平坦度で平坦であることを特徴とする超伝導集積回路。
4. 前記負荷は、薄膜抵抗体からなり、前記下部電極配線の下方に第２の層間絶縁膜を介して接続されていることを特徴とする請求項３に記載の超伝導集積回路。
5. 前記薄膜抵抗体の下の第３の層間絶縁膜と、
   該第３の層間絶縁膜の下のグランド・プレーン
   とを更に備え、該グランド・プレーンと、該グランド・プレーンに対向する前記下部電極配線と、該グランド・プレーンと前記下部電極配線とに挟まれた前記第１及び第２の層間絶縁膜でマイクロストリップラインを構成していることを特徴とする請求項４に記載の超伝導集積回路。
6. 前記上部電極に電気的に接続され、前記第１の層間絶縁膜上を延伸する上部電極配線を更に備え、前記グランド・プレーンと、前記グランド・プレーンに対向する前記上部電極配線と、前記グランド・プレーンと前記上部電極配線とに挟まれた前記第１、第２及び第３の層間絶縁膜でマイクロストリップラインを構成していることを特徴とする請求項５に記載の超伝導集積回路。
7. 下部電極配線の上に、トンネル・バリヤ膜、上部電極及び上部電極キャップ層が順に積層された積層体を形成するステップと、
   該積層体の全体を含むように、ポリイミド膜を該積層体の厚さよりも厚くスピン塗布するステップと、
   前記上部電極キャップ層が表出するまで、前記ポリイミド膜を全面にわたってエッチングするステップと、
   表出した前記上部電極キャップ層を除去するステップ
   とを含むことを特徴とする超伝導素子の製造方法。