JP2008192803A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】データの書き込みまたは消去特性が向上した半導体装置およびその製造方法を提供することを目的とする。
【解決手段】本発明は、半導体基板１０に設けられた第１溝部１９および第２溝部２１と、第１溝部１９の両側方に設けられたＮ型拡散層であるビットライン１２と、ビットライン１２に接しており、半導体基板１０と同じ導電型で半導体基板１０より高濃度なＰ型拡散層であるポケット注入領域２２と、第１溝部１９および第２溝部２１の側面に接しているボトム絶縁膜１４と、ボトム絶縁膜１４の側面に接している電荷蓄積層１６と、電荷蓄積層１６を覆っているトップ絶縁膜１８と、トップ絶縁膜１８の側面に接しているワードライン２０と、を具備する半導体装置およびその製造方法である。
【選択図】 図２

Description

本発明は半導体装置およびその製造方法に関し、より詳細には溝構造のトランジスタとして形成された不揮発性メモリセルを有する半導体装置およびその製造方法に関する。

近年、電源を切っても記憶データが保持される半導体装置である不揮発性メモリが広く普及している。代表的な不揮発性メモリにフラッシュメモリがある。フラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層を有しており、電荷蓄積層はフローティングゲートまたは絶縁膜で形成されている。絶縁膜の電荷蓄積層を有するフラッシュメモリとして、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）型構造を有するフラッシュメモリがあり、ＳｉＮ（Ｓｉｌｉｃｏｎ Ｎｉｔｒｉｄｅ）膜中のトラップに電荷を蓄積させてデータの記憶を行う。特許文献１には、ＳＯＮＯＳ型フラッシュメモリの１つとして、ソースとドレインとを入れ換えて対照的に動作させる仮想接地型メモリセルを有するフラッシュメモリ（従来例１）が開示されている。これにより、１つのトランジスタの電荷蓄積層に２つの電荷蓄積領域を形成することが可能となる。また、ソースおよびドレインをビットラインが兼ねており、半導体基板に埋め込まれた構造となっているためメモリセルの微細化が図られている。

しかし、従来例１においてメモリセルを微細化するとチャネル長が短くなり、１つの電荷蓄積層に形成された２つの電荷蓄積領域の分離が難しくなる。特許文献２には、この課題の解決を図りメモリセルの微細化を可能としたフラッシュメモリ（従来例２）が開示されている。図１は従来例２に係るフラッシュメモリの断面図である。図1を参照に、半導体基板１０に溝部１５が設けられていて、溝部１５の両側の半導体基板１０にはソースおよびドレインを兼ねるビットライン１２が形成されている。溝部１５の側面には、ボトム絶縁膜１４、電荷蓄積層１６、トップ絶縁膜１８からなるＯＮＯ層２３が形成されていて、トップ絶縁膜１８の側面にはゲート電極を兼ねるワードライン２０が設けられている。

従来例２によると、ビットライン間隔が狭くなっても、チャネル長１７は図１のように溝部１５の外周となる。これにより、メモリセルを微細化しても、チャネル長を長く保つことができ、ソースとドレインとの間の２つの電荷蓄積領域を分離して形成することが可能となる。
米国特許第６０１１７２５号明細書 特開２００５−５１７３０１号公報

しかしながら、従来例２において、Ｐ型領域である半導体基板１０とＮ型領域であるビットライン１２との接合は濃度変化が緩やかなＰＮ接合１１（図１参照）となっている。これは、ビットライン１２の形成はドーパントのイオン注入を半導体基板１０の上から行うため、ビットライン１２の下層でのドーパント濃度が低くなってしまうためである。データの書き込みはホットエレクトロン効果により電子が電荷蓄積層へ注入されることで行われ、データの消去はホットホール効果によりホールが電荷蓄積層へ注入されることで行われる。このような電荷蓄積層への電子およびホールのやりとりは濃度変化の緩やかなＰＮ接合１１付近で行われる。この濃度変化が緩やかなＰＮ接合１１では電界が小さいため電子およびホールの持つエネルギーが小さくなる。このため電子およびホールの電荷蓄積層への注入が行われ難くなり、データの書き込みまたは消去特性が従来例1のフラッシュメモリに比べ悪くなるという課題がある。

本発明は、上記課題に鑑みなされたものであり、データの書き込みまたは消去特性が向上した半導体装置およびその製造方法を提供することを目的とする。

本発明は、溝部の設けられた半導体基板と、前記溝部の側方の前記半導体基板に設けられたソースおよびドレインを兼ねるビットラインと、前記ビットラインに接するように前記半導体基板に設けられ、前記半導体基板と同じ導電型で前記半導体基板より高濃度なポケット注入領域と、前記溝部の側面に沿って接するように設けられたボトム絶縁膜と、前記ボトム絶縁膜の側面に沿って接するように設けられた電荷蓄積層と、を具備することを特徴とする半導体装置である。本発明によれば、ビットラインとポケット注入領域との接合を濃度変化の急峻なＰＮ接合とすることができる。このため、ホットエレクトロン効果またはホットホール効果による、データの書き込みまたは消去特性が向上した半導体装置を提供することができる。

上記構成において、前記溝部は、前記ビットラインに設けられた第１溝部と、前記第１溝部より幅が狭く前記第１溝部の下の前記半導体基板に設けられた第２溝部と、を具備する構成とすることができる。この構成によれば、ドーパント濃度の高いポケット注入領域を設けることができる。これにより、ビットラインとポケット注入領域とで濃度変化の急峻なＰＮ接合ができ、データの書き込みまたは消去特性をより向上させることができる。

上記構成において、前記溝部の側面は平面状である構成とすることができる。この構成によれば、半導体基板に１回のエッチングを行うことで溝部の形成が可能なため、簡単に溝部の形成を行うことができる。

上記構成において、前記電荷蓄積層は窒化シリコン膜である構成とすることができる。この構成によれば、１つの電荷蓄積層に２つの電荷蓄積領域を設けることができる。

上記構成において、前記電荷蓄積層はフローティングゲートである構成とすることができる。また、上記構成において、電荷蓄積層を覆うように設けられたトップ絶縁膜を具備する構成とすることができる。さらに、上記構成において、前記トップ絶縁膜の側面に設けられたゲートを兼ねるワードラインを具備する構成とすることができる。

本発明は、半導体基板内に溝部を形成する工程と、前記溝部の側方の前記半導体基板にソースおよびドレインを兼ねるビットラインを形成する工程と、前記半導体基板に前記ビットラインに接するように前記半導体基板と同じ導電型で前記半導体基板より高濃度なポケット注入領域を形成する工程と、前記溝部の側面に沿って接するようにボトム絶縁膜を形成する工程と、前記ボトム絶縁膜の側面に沿って接するように電荷蓄積層を形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、ビットラインとポケット注入領域との接合を濃度変化の急峻なＰＮ接合とすることができる。このため、ホットエレクトロン効果またはホットホール効果により、データの書き込みまたは消去特性が向上した半導体装置の製造方法を提供することができる。

上記構成において、前記溝部を形成する工程は、前記ビットラインをエッチングすることにより第１溝部を形成する工程と、前記第１溝部の下の前記半導体基板をエッチングすることにより前記第１溝部より幅の狭い第２溝部を形成する工程と、を有し、前記ポケット注入領域を形成する工程は、前記第１溝部の下の前記半導体基板に前記ポケット注入領域を形成する工程である構成とすることができる。この構成によれば、第１溝部下の半導体基板に直接ポケット注入領域を形成することができるため、ドーパント濃度の高いポケット注入領域を小さい注入エネルギーで形成できる。このため、ドーパント濃度分布が小さくなり、ビットラインとポケット注入領域との接合をより濃度変化の急峻なＰＮ接合とすることができる。このため、データの書き込みまたは消去特性の向上した半導体装置を製造することができる。

上記構成において、前記第２溝部を形成する工程は、前記第１溝部を形成するときに用いたマスク層の側面および前記第１溝部の側面に設けた第１サイドウォール層を用いて前記第１溝部の下の前記半導体基板をエッチングすることにより前記第１溝部より幅の狭い前記第２溝部を形成する工程である構成とすることができる。この構成によれば、位置合せ精度の高い第１溝部と第２溝部とを簡単に形成することができ、また微細な溝の形成をすることもできる。

上記構成において、前記第１溝部を形成する工程の後、前記第２溝部を形成する工程の前に前記ポケット注入領域を形成する工程を有する構成とすることができる。この構成によれば、簡単にドーパント濃度の高いポケット注入領域を小さい注入エネルギーで形成することができる。

上記構成において、前記第２溝部を形成する工程は、マスク層および前記マスク層の側面に設けた第２サイドウォール層を用いて前記ビットライン下の前記半導体基板をエッチングすることにより前記第２溝部を形成する工程であり、前記第１溝部を形成する工程は、前記第２サイドウォール層を除去し、前記マスク層を用いて前記ビットラインをエッチングすることにより前記第１溝部を形成する工程である構成とすることができる。この構成によれば、位置合せ精度の高い第１溝部と第２溝部とを簡単に形成することができ、また微細な溝の形成をすることもできる。

上記構成において、前記ポケット注入領域を形成する工程の前に、前記第２溝部に充填材を埋め込む工程を有する構成とすることができる。この構成によれば、第２溝部の内面にはポケット注入領域を形成させずに第１溝部の底面にポケット注入領域を形成させることができる。

上記構成において、前記溝部を形成する工程は、前記半導体基板を１回エッチングすることにより前記溝部を形成する工程である構成とすることができる。この構成によれば、第１溝部および第２溝部の両方を形成する工程に比べ、半導体基板に簡単に溝部を形成することができる。

上記構成において、前記ポケット注入領域を形成する工程は、マスク層を用いて前記ビットラインを介し前記半導体基板にイオン注入をすることで前記ポケット注入領域を形成する工程であり、前記溝部を形成する工程は、前記ポケット注入領域を形成する工程の後、前記マスク層の側面に設けた第２サイドウォール層を用いて前記半導体基板をエッチングすることにより、前記ポケット注入領域より幅の狭い前記溝部を形成する工程である構成とすることができる。この構成によれば、ポケット注入領域と溝部とを有する半導体装置を簡単に製造することができる。また、ポケット注入領域に対する溝部の位置を高い精度で合わせることができる。

上記構成において、前記電荷蓄積層を覆うようにトップ絶縁膜を形成する工程を有する構成とすることができる。また、上記構成において、前記トップ絶縁膜の側面にゲートを兼ねるワードラインを形成する工程を有する構成とすることができる。

本発明によれば、半導体基板にビットラインに接するポケット注入領域を設けることで、濃度変化の急峻なＰＮ接合を得ることができるため、データの書き込みまたは消去特性が向上した半導体装置およびその製造方法を提供することができる。

以下、図面を参照に本発明の実施例を説明する。

図２（ａ）は実施例１に係るフラッシュメモリの上視図である。図２（ｂ）は図２（ａ）のＡ−Ａの断面図である。図２（ａ）において、層間絶縁膜３２、配線層３４、保護膜３６、ポケット注入領域２２およびＯＮＯ層２３は図示していない。図２（ａ）を参照に、Ｎ型拡散層からなるソースおよびドレインを兼ねるビットライン１２とポリシリコンからなるゲートを兼ねるワードライン２０は格子状に配置されており、第１溝部１９および第２溝部２１はビットライン１２の間に設けられている。図２（ｂ）を参照に、Ｐ型シリコン基板（またはＰ型領域を有する半導体基板）である半導体基板１０に第１溝部１９と第１溝部１９の下に第１溝部１９より幅の狭い第２溝部２１とが設けられている。第１溝部１９の両側にはビットライン１２が設けられている。第１溝部１９の底面およびビットライン１２に接するように半導体基板１０と同じ導電型で半導体基板１０より高濃度なＰ型拡散層であるポケット注入領域２２が設けられている。第１溝部１９および第２溝部２１の側面および底面およびビットライン１２の上面には、例えば酸化シリコン膜からなるボトム絶縁膜１４、例えば窒化シリコン膜からなる電荷蓄積層１６、例えば酸化シリコン膜からなるトップ絶縁膜１８より形成されるＯＮＯ層２３が設けられている。トップ絶縁膜１８に接するようにワードライン２０が設けられている。ワードライン２０の上には、例えば酸化シリコン膜からなる層間絶縁膜３２が設けられている。層間絶縁膜３２の上でビットライン１２の上方にあたる場所には例えばアルミニウムや銅からなる配線層３４が設けられている。配線層３４を覆うように例えば酸化シリコン膜からなる保護膜３６が設けられている。

図３（ａ）から図４（ｂ）を参照に、実施例１に係るフラッシュメモリの製造方法について説明する。図３（ａ）を参照に、Ｐ型シリコン基板（またはＰ型領域を有する半導体基板）である半導体基板１０の上部に例えば砒素をドーズ量１×１０^１５ｉｏｎｓ／ｃｍ^２および注入エネルギー１０〜３０ｋｅＶでイオン注入し熱処理を行うことにより、Ｎ型拡散層であるビットライン１２を形成する。ビットライン１２の上に例えば窒化シリコン膜からなるマスク層２４を形成する。窒化シリコン膜は例えばＣＶＤ法により形成される。図３（ｂ）を参照に、フォトレジストを使用し、マスク層２４およびビットライン１２をＲＩＥ（反応性イオンエッチング）法によりエッチングする。これによりビットライン１２に例えば深さが５０ｎｍ、幅が１５０ｎｍの第１溝部１９が形成される。図３（ｃ）を参照に、マスク層２４を用いて第１溝部１９の底面に例えばホウ素をドーズ量８×１０^１３ｉｏｎｓ／ｃｍ^２および注入エネルギー５〜１０ｋｅＶでイオン注入し、半導体基板１０より高濃度なＰ型拡散層であるポケット注入領域２２を半導体基板１０に形成する。

図４（ａ）を参照に、マスク層２４およびビットライン１２の側面に例えば酸化シリコン膜からなる第１サイドウォール層２６を形成する。第１サイドウォール層２６は、例えばＣＶＤ法により形成された酸化シリコン膜をＲＩＥ法によりエッチングする事で形成される。マスク層２４および第１サイドウォール層２６をマスクとして、半導体基板１０をＲＩＥ法によりエッチングする。これにより半導体基板１０に例えば深さが１００ｎｍ、幅が１００ｎｍの第２溝部２１が形成される。

図４（ｂ）を参照に、マスク層２４および第１サイドウォール層２６を除去し、第１溝部１９および第２溝部２１の側面および底面およびビットライン１２の上面に例えば酸化シリコン膜からなるボトム絶縁膜１４を形成する。ボトム絶縁膜１４に接するように例えば窒化シリコン膜からなる電荷蓄積層１６を形成する。電荷蓄積層１６に接するように例えば酸化シリコン膜からなるトップ絶縁膜１８を形成する。ボトム絶縁膜１４およびトップ絶縁膜１８の酸化シリコン膜は例えばＣＶＤ法や熱酸化膜法で形成され、電荷蓄積層１６の窒化シリコン膜は例えばＣＶＤ法により形成される。これにより、ボトム絶縁膜１４、電荷蓄積層１６、トップ絶縁膜１８からなるＯＮＯ層２３が形成される。トップ絶縁膜１８に接するように例えばポリシリコンからなるゲートを兼ねるワードライン２０を形成する。さらに、層間絶縁膜３２、配線層３４、保護膜３６が形成され、図２（ｂ）に図示されている実施例１に係るフラッシュメモリが完成する。

図２（ｂ）を参照に実施例１で形成されたフラッシュメモリの効果を説明する。従来例２のように溝構造トランジスタよりなるフラッシュメモリでは、ＰＮ接合が緩やかな濃度変化を有しているためソースとドレインとの間の電界が小さい。つまり電子のエネルギーが小さいためホットエレクトロン効果による電子の電荷蓄積層への注入がされ難く、また、ホットホール効果による電荷蓄積層へのホールの注入もされ難い。このことが、データの書き込みまたは消去特性が悪くなる原因となっている。このことより、実施例１では図２（ｂ）のようにＮ型拡散層であるビットライン１２とＰ型シリコン基板（またはＰ型領域を有する半導体基板）である半導体基板１０より高濃度なＰ型拡散層であるポケット注入領域２２とが接するような構造になっている。これにより、濃度変化の急峻なＰＮ接合１３が形成でき、従来例２に比べソースとドレインとの間にはより大きな電界が印加されることになり電子はより高エネルギーとなる。このため、ホットエレクトロン効果により電子は電荷蓄積層１６へ注入されやすくなり、またホットホール効果によりホールは電荷蓄積層１６へ注入されやすくなる。これらのことより、データの書き込みまたは消去特性を向上させることができる。

さらに、図３（ｃ）のように、第１溝部１９の底面に例えばホウ素を直接イオン注入することが可能になる。このため、高濃度なＰ型拡散層であるポケット注入領域２２を形成するのに後述する実施例３に比べ小さい注入エネルギーで行うことができる。このため、実施例３に比べ深さ方向のドーパント濃度分布を小さくすることができ、Ｎ型拡散層のビットライン１２と高濃度なＰ型拡散層のポケット注入領域２２とのＰＮ接合１３の濃度変化を実施例３に比べより急峻とすることができる。これにより、データの書き込みまたは消去特性をより向上させることができる。

また、実施例１に係るフラッシュメモリの製造方法は、後述する実施例２に係るフラッシュメモリの製造方法に比べ、充填材３０を形成する必要がないことから、実施例２より簡単に製造をすることができる。さらに、図４（ａ）のように第２溝部２１を形成する場合に、第１サイドウォール層２６を形成してからエッチングを行うため、第１溝部１９と第２溝部２１との位置合せが精度よく形成でき、また、レジストを用いて形成する場合に比べより細い溝の形成が可能となる。

実施例２に係るフラッシュメモリの上視図および断面図は実施例１と同様に図２（ａ）および図２（ｂ）で表されるので説明を省略する。

図５（ａ）から図６（ａ）を参照に、実施例２に係るフラッシュメモリの製造方法について説明する。ビットライン１２およびマスク層２４の形成方法は実施例１と同様であり、図３（ａ）で示されているので説明を省略する。図５（ａ）を参照に、フォトレジストを使用し、マスク層２４をＲＩＥ法によりエッチングする。エッチングされたマスク層２４の側面に例えば酸化シリコン膜からなる第２サイドウォール層２８を形成する。第２サイドウォール層２８の形成方法は実施例１に係る第１サイドウォール層２６の形成方法と同様なため説明を省略する。図５（ｂ）を参照に、マスク層２４および第２サイドウォール層２８をマスクとして、半導体基板１０をＲＩＥ法でエッチングする。これにより半導体基板１０に例えば深さが１００ｎｍ、幅が１００ｎｍの第２溝部２１が形成される。

図５（ｃ）を参照に、第２溝部２１に充填材３０を埋め込む。ここで充填材３０とは第２溝部２１を充満させるための材料であり、例えばレジストのように簡単に除去することが可能な材料をいう。第２サイドウォール層２８を除去し、マスク層２４を用いて、ビットライン１２をＲＩＥ法によりエッチングする。これにより、ビットライン１２に例えば深さが５０ｎｍ、幅が１５０ｎｍの第１溝部１９が形成される。

図６（ａ）を参照に、マスク層２４を用いて、第１溝部１９の底面に例えばホウ素をドーズ量８×１０^１３ｉｏｎｓ／ｃｍ^２および注入エネルギー５〜１０ｋｅＶでイオン注入をし、高濃度なＰ型拡散層であるポケット注入領域２２を形成する。その後、第２溝部２１に埋め込んだ充填材３０を除去し、実施例１の図４（ｂ）と同様に、ＯＮＯ層２３、ワードライン２０、層間絶縁膜３２、配線層３４、保護膜３６を形成することにより実施例２に係るフラッシュメモリが完成する。

実施例２で形成されたフラッシュメモリの効果は、実施例１で形成されたフラッシュメモリの効果と同様であり、図２（ｂ）に示されているので説明を省略する。

図６（ａ）のように、第１溝部１９の底面に例えばホウ素を直接イオン注入ができるため、後述する実施例３に比べ小さい注入エネルギーで高濃度なＰ型拡散層であるポケット注入領域２２を形成することができる。このため、より濃度変化の急峻なＰＮ接合１３が形成できるため、データの書き込みまたは消去特性をより向上させることができる。さらに、第２溝部２１に充填材３０を埋め込むことで第２溝部２１の内面にはポケット注入領域２２を形成させずに第１溝部１９の底面にポケット注入領域２２を形成することができる。また充填材３０は容易く除去することができるため製造に負担をかけることも生じない。

実施例２に係るフラッシュメモリの製造方法は、図５（ｂ）のように第２サイドウォール層２８を用いて第２溝部２１を形成し、その後、図５（ｃ）のように第２サイドウォール層２８を除去して第１溝部１９を形成する。このため、第１溝部１９と第２溝部２１との位置合せが精度よく形成することができ、また、レジストを用いて形成する場合に比べより細い溝の形成が可能となる。

また、実施例２に係るフラッシュメモリの製造方法は、第２溝部２１を形成した後に第１溝部１９を形成しその後ポケット注入領域２２を形成しているが、第１溝部１９を形成した後に第２溝部２１を形成しその後ポケット注入領域２２を形成する製造方法でも実施例２と同様の効果を得ることができる。

実施例１および実施例２において、第１溝部１９および第２溝部２１は小さい注入エネルギーで高濃度なＰ型拡散層であるポケット注入領域２２を形成できるようにするために設けるものであるので、小さい注入エネルギーで高濃度なＰ型拡散層であるポケット注入領域２２を形成できる範囲で第１溝部１９の深さを変えることができる。

図７（ａ）は実施例３に係るフラッシュメモリの上視図である。図７（ｂ）は図７（ａ）のＡ−Ａの断面図である。図７（ａ）において、層間絶縁膜３２、配線層３４、保護膜３６、ポケット注入領域２２およびＯＮＯ層２３は図示していない。図７（ａ）を参照に、Ｎ型拡散層からなるソースおよびドレインを兼ねるビットライン１２とポリシリコンからなるゲートを兼ねるワードライン２０は格子状に配置されており、溝部１５はビットライン１２の間に設けられている。図７（ｂ）を参照に、Ｐ型シリコン基板（またはＰ型領域を有する半導体基板）である半導体基板１０に溝部１５が設けられていて、溝部１５の側面は平面状をなしている。つまり、１つの溝で形成されている。溝部１５の両側の半導体基板１０にはビットライン１２が設けられている。溝部１５およびビットライン１２に接するように半導体基板１０と同じ導電型で半導体基板１０より高濃度なＰ型拡散層であるポケット注入領域２２が設けられている。溝部１５の側面および底面およびビットライン１２の上面に接するようにボトム絶縁膜１４、電荷蓄積層１６、トップ絶縁膜１８からなるＯＮＯ層２３が設けられていて、トップ絶縁膜１８に接するようにワードライン２０が設けられている。ワードライン２０の上には層間絶縁膜３２が設けられていて、層間絶縁膜３２の上でビットライン１２の上にあたる場所には配線層３４が設けられている。配線層３４を覆うように保護膜３６が設けられている。

図８（ａ）から図８（ｃ）を参照に、実施例３に係るフラッシュメモリの製造方法について説明する。ビットライン１２およびマスク層２４の形成方法は実施例１と同様であり、図３（ａ）で示されているので説明を省略する。図８（ａ）を参照に、フォトレジストを使用し、マスク層２４をＲＩＥ法によりエッチングする。ビットライン１２を介しビットライン１２の下の半導体基板１０にマスク層２４を用いて、例えばホウ素をドーズ量８×１０^１３ｉｏｎｓ／ｃｍ^２および注入エネルギー１０〜１５ｋｅＶでイオン注入し、半導体基板１０より高濃度なＰ型拡散層であるポケット注入領域２２を形成する。図８（ｂ）を参照に、マスク層２４の側面に例えば酸化シリコン膜からなる第２サイドウォール層２８を形成する。マスク層２４および第２サイドウォール層２８をマスクとして、半導体基板１０をＲＩＥ法でエッチングする。これにより半導体基板１０に例えば深さが１５０ｎｍ、幅が１００ｎｍの溝部１５が形成される。図８（ｃ）を参照に、マスク層２４および第２サイドウォール層２８を除去し、溝部１５の側面および底面およびビットライン１２の上面にボトム絶縁膜１４、電荷蓄積層１６、トップ絶縁膜１８からなるＯＮＯ層２３を形成する。形成方法は実施例１と同様であり、図４（ｂ）で説明しているので省略する。トップ絶縁膜１８に接するようにゲートを兼ねるワードライン２０が形成され、さらに、層間絶縁膜３２、配線層３４、保護膜３６が形成される。これにより、図７（ｂ）に図示されている実施例３に係るフラッシュメモリが完成する。

図７（ｂ）を参照に実施例３で形成されたフラッシュメモリの効果を示す。図７（ｂ）より、Ｎ型拡散層であるビットライン１２と高濃度なＰ型拡散層であるポケット注入領域２２が接していることにより濃度変化の急峻なＰＮ接合１３が形成される。これにより、従来例２に比べソースとドレインとの間にはより大きな電界が印加されることになり電子はより高エネルギーとなる。このため電子はホットエレクトロン効果により電荷蓄積層１６へ注入されやすくなり、またホールはホットホール効果により電荷蓄積層１６へ注入されやすくなる。これらのことより、データの書き込みまたは消去特性を向上させることができる。

また、実施例３に係るフラッシュメモリの製造方法は、図８（ｂ）のように、１回のエッチングにより溝部１５を形成する。このため、２回のエッチングが必要となる実施例１および実施例２に比べ簡単に製造することができる。

さらに、図８（ｂ）のように、第２サイドウォール層２８を用いて溝部１５を形成するため、ポケット注入領域２２と位置合せの精度良く溝部１５を形成することができる。また、レジストを用いて溝部を形成する場合に比べ、より細い溝の形成をすることができる。

実施例１から実施例３において電荷蓄積層１６が窒化シリコン膜からなるフラッシュメモリについて例を示したが、電荷蓄積層１６がフローティングゲートの場合や他の絶縁膜の場合でも同様な効果を得ることができる。

また、実施例１から実施例３では電荷蓄積層１６が第１溝部１９および第２溝部２１または溝部１５の側面および底面およびビットライン１２の上面にある例を示しているが、従来例２のように電荷蓄積層が溝部の側面にだけある構造の場合でも、実施例１から実施例３と同様な効果を得ることができる。

さらに、実施例１から実施例３では、マスク層２４は窒化シリコン膜からなり、第１サイドウォール層２６および第２サイドウォール層２８は酸化シリコン膜からなる例を示したが、マスク層２４は半導体基板１０をエッチングするのに十分な選択性を有し、イオン注入をする際にマスクになる材料であればよく、第１サイドウォール層２６および第２サイドウォール層２８はマスク層２４を残したまま除去することが可能な材料であれば使用することができる。

さらに、実施例１から実施例３では、トップ絶縁膜１８に接するようにワードライン２０がある例について示したが、トップ絶縁膜１８がなくワードライン２０が電荷蓄積層１６に接する場合でも実施例１から実施例３と同様な効果を得ることができる。

さらに、実施例１から実施例３において、Ｎ型拡散層であるビットライン１２および高濃度なＰ型拡散層であるポケット注入領域２２の形成条件として好適な例を示したが、これらの形成条件に限られるものではなく、その他の形成条件も適宜使用することができる。

以上、本発明の好ましい実施例について記載したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である

図１は、従来例２に係るフラッシュメモリの断面図およびその効果を表した図である。 図２（ａ）は実施例１および実施例２に係るフラッシュメモリの上視図であり、図２（ｂ）は図２（ａ）のＡ−Ａの断面図およびその効果を表した図である。 図３（ａ）から図３（ｃ）は実施例１に係るフラッシュメモリの製造工程を示す断面図（その１）である。 図４（ａ）から図４（ｂ）は実施例１に係るフラッシュメモリの製造工程を示す断面図（その２）である。 図５（ａ）から図５（ｃ）は実施例２に係るフラッシュメモリの製造工程を示す断面図（その１）である。 図６（ａ）は実施例２に係るフラッシュメモリの製造工程を示す断面図（その２）である。 図７（ａ）は実施例３に係るフラッシュメモリの上視図であり、図７（ｂ）は図７（ａ）のＡ−Ａの断面図およびその効果を表した図である。 図８（ａ）から図８（ｃ）は実施例３に係るフラッシュメモリの製造工程を示す断面図である。

符号の説明

１０ 半導体基板
１１ ＰＮ接合
１２ ビットライン
１３ ＰＮ接合
１４ ボトム絶縁膜
１５ 溝部
１６ 電荷蓄積層
１７ チャネル長
１８ トップ絶縁膜
１９ 第１溝部
２０ ワードライン
２１ 第２溝部
２２ ポケット注入領域
２３ ＯＮＯ層
２４ マスク層
２６ 第１サイドウォール層
２８ 第２サイドウォール層
３０ 充填材
３２ 層間絶縁膜
３４ 配線層
３６ 保護膜

Claims (17)

1. 溝部の設けられた半導体基板と、
   前記溝部の側方の前記半導体基板に設けられたソースおよびドレインを兼ねるビットラインと、
   前記ビットラインに接するように前記半導体基板に設けられ、前記半導体基板と同じ導電型で前記半導体基板より高濃度なポケット注入領域と、
   前記溝部の側面に沿って接するように設けられたボトム絶縁膜と、
   前記ボトム絶縁膜の側面に沿って接するように設けられた電荷蓄積層と、を具備することを特徴とする半導体装置。
2. 前記溝部は、前記ビットラインに設けられた第１溝部と、前記第１溝部より幅が狭く前記第１溝部の下の前記半導体基板に設けられた第２溝部と、を有することを特徴とする請求項１記載の半導体装置。
3. 前記溝部の側面は平面状であることを特徴とする請求項１記載の半導体装置。
4. 前記電荷蓄積層は窒化シリコン膜であることを特徴とする請求項１から３のいずれか一項記載の半導体装置。
5. 前記電荷蓄積層はフローティングゲートであることを特徴とする請求項１から３のいずれか一項記載の半導体装置。
6. 前記電荷蓄積層を覆うように設けられたトップ絶縁膜を具備することを特徴とする請求項１から５のいずれか一項記載の半導体装置。
7. 前記トップ絶縁膜の側面に設けられたゲートを兼ねるワードラインを具備することを特徴とする請求６記載の半導体装置。
8. 半導体基板内に溝部を形成する工程と、
   前記溝部の側方の前記半導体基板にソースおよびドレインを兼ねるビットラインを形成する工程と、
   前記半導体基板に前記ビットラインに接するように前記半導体基板と同じ導電型で前記半導体基板より高濃度なポケット注入領域を形成する工程と、
   前記溝部の側面に沿って接するようにボトム絶縁膜を形成する工程と、
   前記ボトム絶縁膜の側面に沿って接するように電荷蓄積層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
9. 前記溝部を形成する工程は、前記ビットラインをエッチングすることにより第１溝部を形成する工程と、前記第１溝部の下の前記半導体基板をエッチングすることにより前記第１溝部より幅の狭い第２溝部を形成する工程と、を有し、
   前記ポケット注入領域を形成する工程は、前記第１溝部の下の前記半導体基板に前記ポケット注入領域を形成する工程であることを特徴とする請求項８記載の半導体装置の製造方法。
10. 前記第２溝部を形成する工程は、前記第１溝部を形成するときに用いたマスク層の側面および前記第１溝部の側面に設けた第１サイドウォール層を用いて前記第１溝部の下の前記半導体基板をエッチングすることにより前記第１溝部より幅の狭い前記第２溝部を形成する工程であることを特徴とする請求項９記載の半導体装置の製造方法。
11. 前記第１溝部を形成する工程の後、前記第２溝部を形成する工程の前に前記ポケット注入領域を形成する工程を有することを特徴とする請求項９または１０記載の半導体装置の製造方法。
12. 前記第２溝部を形成する工程は、マスク層および前記マスク層の側面に設けた第２サイドウォール層を用いて前記ビットライン下の前記半導体基板をエッチングすることにより前記第２溝部を形成する工程であり、
    前記第１溝部を形成する工程は、前記第２サイドウォール層を除去し、前記マスク層を用いて前記ビットラインをエッチングすることにより前記第１溝部を形成する工程であることを特徴とする請求項９記載の半導体装置の製造方法。
13. 前記ポケット注入領域を形成する工程の前に、前記第２溝部に充填材を埋め込む工程を有することを特徴とする請求項９、１０および１２のいずれか一項記載の半導体装置の製造方法。
14. 前記溝部を形成する工程は、前記半導体基板を１回エッチングすることにより前記溝部を形成する工程であることを特徴とする請求項８記載の半導体装置の製造方法。
15. 前記ポケット注入領域を形成する工程は、マスク層を用いて前記ビットラインを介し前記半導体基板にイオン注入をすることで前記ポケット注入領域を形成する工程であり、
    前記溝部を形成する工程は、前記ポケット注入領域を形成する工程の後、前記マスク層の側面に設けた第２サイドウォール層を用いて前記半導体基板をエッチングすることにより、前記ポケット注入領域より幅の狭い前記溝部を形成する工程であることを特徴とする請求項１４記載の半導体装置の製造方法。
16. 前記電荷蓄積層を覆うようにトップ絶縁膜を形成する工程を有することを特徴とする請求項８から１５のいずれか一項記載の半導体装置の製造方法。
17. 前記トップ絶縁膜の側面にゲートを兼ねるワードラインを形成する工程を有することを特徴とする請求項１６記載の半導体装置の製造方法。

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