JP2008147427A - 電子部品装置及び電子部品の実装方法 - Google Patents

Abstract

【課題】極小サイズの電子部品であっても信頼性よく配線基板に実装される電子部品装置を提供する。
【解決手段】配線基板５の配線パターン１２の上に、側面に電極２０ａ，２０ｂが設けられた電子部品２０が実装され、電子部品２０の電極２０ａ、２０ｂの横近傍の配線パターン１２の上に、電子部品２０の電極２０ａ、２０ｂ及び配線パターン１２に接合された金バンプ１４が設けられており、電子部品２０の電極２０ａ、２０ｂは金バンプ１４によって配線パターン１２に電気的に接続されている。金バンプ１４はワイヤバンプ法によって形成される。
【選択図】図３

Description

本発明は電子部品装置及び電子部品の実装方法に係り、さらに詳しくは、半導体デバイスやキャパシタなどの電子部品が配線基板の上に実装されて構成される電子部品装置及び電子部品の実装方法に関する。

従来、半導体デバイスやキャパシタなどの電子部品が配線基板の上に実装されて構成される電子部品装置がある。電子部品は、主にはんだによって配線基板の配線パターンに接合されて実装される。図１に示すように、一対の電極３００を備えたキャパシタ部品４００を実装する場合、配線基板１００の配線パターン２００上にはんだが印刷された後に、キャパシタ部品４００が配線基板１００の上に配置され、リフロー加熱することによりキャパシタ部品４００の一対の電極３００が配線パターン２００にはんだ２２０によって接合されて実装される。

これに関連する技術としては、特許文献１には、回路基板の配線パターンに一対の電極を備えた複数の第１チップ部品（チップコンデンサ）をはんだによって実装し、第１チップ部品の上に第２チップ部品（チップ抵抗器）をはんだによって多段に積み重ねて実装することが記載されている。

また、特許文献２には、プリント配線板の上にスペーサとして機能するガラス厚膜を介してチップ抵抗器が配置され、チップ抵抗器の側面の部品電極がプリント配線板のはんだ付けパッドにはんだにより接合された実装構造が記載されている。
特開２００５−２１６８８４号公報 特開２０００−２６１１２３号公報

近年では、電子部品装置の高密度化及び高性能化が求められており、それによってより小型化された電子部品を配線基板に実装することが要求されている。しかしながら、電子部品のサイズが小さくなると（例えば０．６×０．３ｍｍ以下）、電子部品をはんだで接合して実装する際に、さまざまな不具合が発生する。

前述した図１のようなキャパシタ部品４００を実装する場合は、図２（ａ）に示すように、キャパシタ部品４００の一端側が立ち上がってしまう立ち不良が発生したり、図２（ｂ）に示すように、はんだ２２０の表面張力による位置合わせが十分に効かなくなりキャパシタ部品４００が位置ずれして実装されたりする。さらには、図２（ｃ）に示すように、キャパシタ部品４００の一対の電極３００の間で流動性のはんだ２２０が繋がって電気的にショートするブリッジ不良が発生するおそれがある。

本発明は以上の課題を鑑みて創作されたものであり、極小サイズの電子部品であっても信頼性よく配線基板に実装される電子部品装置及び電子部品の実装方法を提供することを目的とする。

上記課題を解決するため、本発明は電子部品装置に係り、配線パターンを備えた配線基板と、前記配線基板の前記配線パターンの上に実装され、側面に電極が設けられた電子部品と、前記電子部品の電極の横近傍の前記配線パターンの上に設けられて、前記電子部品の前記電極と前記配線パターンに接合される金バンプとを有し、前記電子部品の電極は、前記金バンプによって前記配線パターンに電気的に接続されていることを特徴とする。

本発明では、配線基板の配線パターンの上に側面に電極が設けられた電子部品（半導体デバイスやキャパシタ部品など）が実装されており、電子部品の電極がその横近傍に設けられた金バンプを介して配線基板の配線パターンに電気的に接続されている。

本発明では、流動性のはんだによって接合する方法と違って金バンプはほとんど流動しないので、極小サイズ（例えば０．６×０．３ｍｍ以下）の電子部品を実装する場合であっても、立ち不良、位置ずれ不良又はブリッジ不良が発生するおそれがない。従って、極小サイズの電子部品を配線基板の上に信頼性よくかつ高歩留りで実装することが可能になる。

本発明の電子部品装置は、配線基板の上に電子部品が仮固定された後に、ワイヤバンプ法によって電子部品の横近傍の配線パターンの上に金バンプが形成されて製造される。ワイヤバンプ法による金バンプは、はんだで実装する場合よりも、プロセス温度を低くでき、しかも接合強度を強くすることができるので、電子部品装置の信頼性を向上させることができる。また、はんだを使用しないので、印刷装置やリフロー装置などが不要になってコスト低減を図れると共に、環境汚染物質の削減に寄与できる利点もある。

本発明の一つの態様では、配線基板の上には複数の電子部品が実装されており、複数の電子部品の各電極ごとに金バンプがそれぞれ設けられ、複数の電子部品が配線パターンを介して接続されるようにしてもよい。

また、本発明の他の態様では、配線基板上の複数の電子部品がそれらの間に配置される金バンプによって直接接続されるようにしてもよい。

以上説明したように、本発明では、電子部品を金バンプで配線基板に接合するので、極小サイズの電子部品であっても何ら不具合が発生することなく配線基板に信頼性よく実装することができる。

以下、本発明の実施の形態について、添付の図面を参照して説明する。

（第１の実施の形態）
図３は本発明の第１実施形態の電子部品装置を示す断面図である。第１実施形態で実装される電子部品は受動部品であり、キャパシタ部品を例に挙げて説明する。

図３に示すように、本実施形態の電子部品装置１では、配線基板５の配線パターン１２の上にキャパシタ部品２０が実装されている。配線基板５はコア基板１０の上に配線パターン１２が設けられて構成され、多層配線が設けられたものであってもよいし、コア基板１０の両面側に配線パターン１２が設けられ、それらがスルーホール導電層を介して相互接続されていてもよい。

キャパシタ部品２０は積層キャパシタチップであり、複数の第１電極層２４と複数の第２電極層２６とが誘電体層２８を介して積層されてキャパシタ部分が構成されている。複数の第１電極層２４が一端側の第１電極２０ａに接続され、複数の第２電極層２６が他端側の第２電極２０ｂに接続されている。

そして、キャパシタ部品２０は、第１電極２０ａ及び第２電極２０ｂが横方向に並ぶようにして配線パターン１２の上に配置されている。さらに、キャパシタ部品２０の第１電極２０ａ及び第２電極２０ｂの横近傍の配線パターン１２上に、第１、第２電極２０ａ、２０ｂ及び配線パターン１２に接合された金バンプ１４がそれぞれ設けられている。これにより、キャパシタ部品２０の第１電極２０ａ及び第２電極２０ｂは金バンプ１４を介して配線基板５の配線パターン１２にそれぞれ電気的に接続されている。

金バンプ１４は、キャパシタ部品２０が配線基板５の配線パターン１２の上に位置合わせされて仮固定された後に、ワイヤバンプ法（ワイヤボンディング法）によって形成される。詳しく説明すると、まず、ワイヤボンダのキャピラリから金線を所定長だけ出し、この金線の先端部を放電により球状に丸める。その後に、キャピラリを下降して金線の先端球状部をキャパシタ部品２０の横近傍の配線パターン１２に配置し、加熱と超音波振動により配線パターン１２及びキャパシタ部品２０の第１、第２電極２０ａ，２０ｂに接合する。その後に、キャピラリを引き上げながら金線をクランパで固定し、先端球状部の直上でワイヤを破断させることにより、金属バンプ１４を得る。

なお、図３では一対の電極２０ａ、２０ｂを備えたキャパシタ部品２０を例示するが、側面に複数の電極が分割されて配置されたキャパシタ部品であってもよい。この場合、キャパシタ部品の複数の電極ごとに金バンプが独立して配置される。あるいは、側面に電極を備えた抵抗部品やインダクタ部品などの受動部品であってもよい。

このように、本実施形態の電子部品装置１では、キャパシタ部品２０が配線基板５上に仮固定された状態でワイヤバンプ法により金バンプ１４が形成されて、キャパシタ部品２０の側面の第１、第２電極２０ａ、２０ｂが金バンプ１４を介して配線基板５の配線パターン１２に電気的に接続される。このため、流動性のはんだで接合する方法と違って、金バンプ１４はほとんど流動せず、仮固定されたキャパシタ部品２０の横近傍に独立して金バンプ１４を配置できるので、立ち不良、位置ずれ不良又はブリッジ不良などが発生するおそれがない。

従って、極小サイズの電子部品（例えば０．４×０．２ｍｍ、又は０．２×０．１ｍｍ）を実装する場合であっても、何ら不具合が発生することなく、超小型の電子部品を信頼性よくかつ高歩留りで実装することが可能になる。

また、配線基板上の特定箇所を修正するためのリペア作業を行う際に、従来のはんだ接合では電子部品を取り外す際にはんだが配線基板上に残りやすい問題がある。しかしながら、ワイヤバンプ法で形成される金バンプは、電子部品を取り外す際に配線基板から容易に除去されるので、リペア作業の効率や歩留りを向上させることができる。

また、ワイヤバンプ法による金バンプでの接合は、はんだ接合よりも接合強度が強いので、電子部品の接合の信頼性を向上させることができる。

さらには、本実施形態では、はんだを使用しないので、印刷装置やリフロー装置などが不要になってコスト低減を図れると共に、環境汚染物質の削減に寄与できる。また、ワイヤバンプ法による金バンプの形成は、はんだ接合よりもプロセス温度を低くできるので、電子部品に与えるダメージを低減することができ、電子部品装置の信頼性を向上させることができる。

図４には第１実施形態の変形例の電子部品装置１ａが示されている。変形例の電子部品装置１ａでは、キャパシタ部品２０の第１電極２０ａがはんだ１５によって配線基板５の配線パターン１２に接合されており、第２電極２０ｂが金バンプ１４によって配線パターン１２に接合されている。このように、キャパシタ部品２０の側面の複数の電極２０ａ、２０ｂのうちの所定の電極２０ａをはんだ１５で接合するようにして、はんだ接合と金バンプ接合が混在した形態としてもよい。

（第２の実施の形態）
図５は本発明の第２実施形態の電子部品装置を示す断面図、図６は第２実施形態で実装される半導体デバイスを示す斜視図である。第２実施形態では、第１実施形態と同一要素については同一符号を付してその説明を省略する。

第２実施形態で実装される電子部品は能動部品であり、半導体デバイスを例に挙げて説明する。図５及び図６に示すように、半導体デバイス３０はＱＦＮ型のパッケージ構造を有する。そのような半導体デバイス３０では、ダイパッド３４上に半導体チップ３６が固着されており、半導体チップ３０はワイヤ３８によって周縁部に並んで配置された複数の電極３０ａに電気的に接続されている。そして、半導体チップ３０、ワイヤ３８及び電極３０ａの内面が封止樹脂３２によって封止されている。半導体デバイス３０の各電極３０ａは下面周縁部から上側に立設されて配置されており、半導体デバイス３０の下面周縁部から側面に各電極３０ａの外面が露出した状態となっている。

図５に示すように、第２実施形態では、そのような半導体デバイス３０が配線基板５の配線パターン１２の上に実装されている。そして、第１実施形態と同様に、半導体デバイス３０の各電極３０ａの横近傍の配線パターン１２上に、電極３０ａ及び配線パターン１２に接合された金バンプ１４がそれぞれ設けられている。これによって、半導体デバイス３０の側面の各電極３０ａが金バンプ１４を介して配線基板５の配線パターン１２に電気的に接続されている。

このようにして、第２実施形態の電子部品装置２が構成されている。第２実施形態では、第１実施形態と同様な効果を奏する。これに加えて、ワイヤバンプ法では、４０μｍ程度以下の狭小ピッチで金バンプ１４を独立して配置できるので、狭小ピッチの電極３０ａを備えた半導体デバイス３０であっても、金バンプ１４同士が電気的にショートすることなく、半導体デバイス３０の各電極３０ａ（図６）に接合させて配置することができる。

また、従来技術のはんだで接合する際のプロセス温度は、３００〜３３０℃であり、特に高性能な半導体デバイスを実装する場合は、半導体デバイスへのダメージが問題になることがある。しかしながら、ワイヤバンプ法によって金バンプを形成する際の温度は１００〜１７５℃であり、高性能な半導体デバイスを実装する場合であっても半導体デバイスにダメージを与えることもない。

図７には第２本実施形態の変形例の電子部品装置２ａが示されている。図７に示すように、変形例の電子部品装置２ａでは、半導体デバイス３０の側面に配置された複数の電極３０ａうちの所定の電極３０ａがはんだ１５によって配線基板５の配線パターン１２に接合されている。このように、第２実施形態においても、半導体デバイス３０の側面に設けられた複数の電極３０ａうち所定の電極３０ａをはんだ１５で接合するようにして、はんだ接合と金バンプ接合が混在した形態としてもよい。

（第３の実施の形態）
図８は本発明の第３実施形態の電子部品装置を示す断面図及び部分平面図である。第３実施形態では、配線基板の上に能動部品と受動部品が混載されて実装される。第３実施形態では、第１実施形態と同一要素については同一符号を付してその説明を省略する。

図８に示すように、本実施形態の電子部品装置３ａでは、配線基板５の左側の配線パターン１２の上に第１半導体デバイス３１が実装されている。第１半導体デバイス３１は第２実施形態の半導体デバイス３０と同様に側面に複数の電極３１ａが設けられており、各電極３１ａの横近傍の配線パターン１２上に第２実施形態と同様な金バンプ１４が設けられている。これによって、第１半導体デバイス３１の各電極３１ａは金バンプ１４を介して配線パターン１２に電気的に接続されている。

第１半導体デバイス３１に接続された配線パターン１２の上には、側面側に一対の電極４０ａが設けられたインダクタ部品４０が実装されている。インダクタ部品４０においても、各電極４０ａの横近傍の配線パターン１２上に金バンプ１４が設けられて、インダクタ部品４０の各電極４０ａが金バンプ１４を介して配線パターン１２に電気的に接続されている。第１半導体デバイス３１は電源コントローラの機能を有し、インダクタ部品４０は電源ラインに挿入されてノイズ除去フィルタとして機能する。

さらに、配線基板５の右側の配線パターン１２の上には側面に複数の電極３２ａが設けられた第２半導体デバイス３２が実装されており、その横近傍の配線パターン１２上に設けられた金バンプ１４を介して第２半導体デバイス３２の電極３２ａが配線パターン１２に電気的に接続されている。

さらに、図８の部分平面図を加えて参照すると、第２半導体デバイス３２に接続された２本の配線パターン１２の上には、一対の電極２１ａを備えた３つの第１キャパシタ部品２１が横方向に並んで配置されている。各キャパシタ部品２１の電気極性（＋，−）が同一の電極２１ａが一方の配線パターン１２上に配置され、反対極性の電極２１ａが他方の配線パターン１２上に配置されている。

各第１キャパシタ部品２１の一対の電極２１ａの横近傍の配線パターン１２上には金バンプ１４がそれぞれ配置されており、第１キャパシタ部品２１の各電極２１ａが金バンプ１４を介して配線パターン１２にそれぞれ電気的に接続されている。このようにして、３つの第１キャパシタ部品２１が金バンプ１４及び配線パターン１２を介して電気的に並列に接続されている。

さらに、第２半導体デバイス３２及び第１キャパシタ部品２１に接続された配線パターン１２には第２キャパシタ部品２２の一方の電極２２ａが金バンプ１４を介して接続されている。また、第２キャパシタ部品２２の他方の電極２２ａが金バンプ１４を介して第１半導体デバイス３１に接続された配線パターン１２に接続されている。

また、配線基板５の配線パターン１２上には、２つの第３キャパシタ部品２３の電気極性の異なる各電極２３ａが対向して配置されて、２つの第３キャパシタ部品２３が電気的に直列に接続されて実装されている。第３キャパシタ２３においても同様にそれらの電極２３ａが金バンプ１４によって配線パターン１２に電気的に接続されている。

第２半導体デバイス３２はＣＰＵとして機能し、それに接続された第１キャパシタ部品２１は高周波ノイズを低減させるデカップリングキャパシタとして機能する。

また、第１、第２半導体デバイス３１，３２、インダクタ部品４０及び第１〜第３キャパシタ部品２１、２２，２３の周りの領域にはソルダレジスト１６が形成されている。ソルダレジスト１６と各電子部品の間の領域に樹脂を充填して封止してもよい。なお、図８の部分平面図ではソルダレジスト１６が省略されて描かれている。

以上のように、本実施形態では、配線基板５の上に複数の電子部品（第１、第２半導体デバイス３１，３２、インダクタ部品４０、第１〜第３キャパシタ部品２１，２２，２３）が実装され、それらの電子部品の各電極ごとに金バンプ１４が設けられる。このようにして、複数の電子部品が金バンプ１４及び配線パターン１２を介して相互接続されている。

本実施形態の電子部品装置３ａでは、前述した理由により極小サイズの各種の電子部品であっても信頼性よく配線基板５の上に実装することができるので、電子部品装置の高密度化及び高性能化の要求に容易に対応することができる。

なお、キャパシタ部品やインダクタ部品の他に、抵抗部品などの各種の受動部品が同様に実装された形態としてもよい。

（第４の実施の形態）
図９は本発明の第４実施形態の電子部品装置を示す断面図及び部分平面図である。前述した第３実施形態（図８）では、複数の電子部品は配線パターン１２を介して接続されている。図９に示すように、第４実施形態の電子部品装置３ｂでは、第１半導体デバイス３１の電極３１ａとインダクタ部品４０の電極４０ａとが金バンプ１４によって直接接続されている。

また、図９の部分平面図を加えて参照すると、並列接続された３つの第１キャパシタ部品２１が接触して配置されており、第１キャパシタ部品２１の各電極２１ａの横近傍に金バンプ１４がそれぞれ配置されている。つまり、３つの第１キャパシタ部品２１は金バンプ１４によって配線パターン１２を介さずに直接並列接続されている。

さらに、直列接続された２つの第３キャパシタ部品２３の対向する電極２３ａの間に１つの金バンプ１４が配置され、２つの第３キャパシタ部品２３は金バンプ１４によって配線パターン１２を介さずに直接直列接続されている。

このように、両端側に一対の電極を備えた受動部品が電気的に直列に接続される箇所では、複数の受動部品の対向する各電極が金バンプによって直接接続されるようにしてもよい。また、両端側に一対の電極を備えた受動部品の各電極が横方向に並んで配置されて電気的に並列に接続される箇所では、複数の受動部品同士が接触して配置され、かつ各電極に金バンプがそれぞれ個別に設けられて、相互に接合された金バンプによって直接接続されるようにしてよい。

その他の要素は第３実施形態（図８）と同一であるのでその説明を省略する。

第４実施形態では、第１半導体デバイス３１とインダクタ部品４０とを金バンプ１４で直接接続するので、インダクタ部品４０としてより十分な性能を奏することができる。また、並列接続される第１キャパシタ部品２１、及び直列接続される第３キャパシタ部品２３を金バンプ１４で直接接続するので、キャパシタ特性を向上させることができる。

（第５の実施の形態）
図１０は本発明の第５実施形態の電子部品装置を示す断面図及び部分平面図である。図１０に示すように、第５実施形態の電子部品装置３ｃでは、前述した第４実施形態（図９）の並列接続された３つの第１キャパシタ部品２１を第２半導体デバイス３２に接触させて配置し、第１キャパシタ部品２１の電極２１ａが金バンプ１４を介して第２半導体デバイス３２の電極３２ａに直接接続されている。

その他の構成は第４実施形態（図９）と同一であるのでその説明を省略する。

第５実施形態では、並列接続された３つの第１キャパシタ部品２１が第２半導体デバイス３２に金バンプ１４で直接接続されるので、配線パターンを介して接続する方法よりも寄生インダクタンスを極めて小さくすることができる。従って、高速動作する第２半導体デバイス３２のデカップリングキャパタとしてより十分な性能を奏するようになる。

（第６の実施の形態）
図１１は本発明の第６実施形態の電子部品装置を示す断面図及び部分平面図である。図１１に示すように、第６実施形態の電子部品装置３ｄでは、前述した第５実施形態（図１０）の第２キャパシタ部品２２が第１キャパシタ部品２１の近傍に配置され、第２キャパシタ部品２２の電極２２ａが第１キャパシタ部品２１の電極２１ａに金バンプ１４によって直接接続されている。さらに、第２キャパシタ部品２２の電極２２ａが第１半導体デバイス３１の電極３１ａに金バンプ１４によって直接接続されている。他の構成は第５実施形態（図１０）と同一であるのでその説明を省略する。

（第７の実施の形態）
図１２は本発明の第７実施形態の電子部品装置を示す断面図及び部分平面図である。前述した第６実施形態（図１１）では、並列接続された３つの第１キャパシタ部品２１の一対の各電極２１ａに個別の金バンプ１４をそれぞれ配置している。図１２に示すように、第７実施形態の電子部品装置３ｅでは、３つの第１キャパシタ部品２１の一対の各電極２１ａに一括してそれぞれ接合された共通金バンプ１４ａが配置されて並列接続されている。３つの第１キャパシタ２１は、共通金バンプ１４ａによって第２半導体デバイス３２の電極３２ａ及び第２キャパシタ部品２２の電極２２ａに直接接続されている。

他の構成は第６実施形態（図１１）と同一であるのでその説明を省略する。

以上、第４〜第７実施形態（図９〜図１２）で説明したように、配線基板５の上に実装された複数の電子部品のうち所定の電子部品又は全ての電子部品が配線パターン１２を介さずに金バンプ１４よって直接接続されるようにしてもよい。

また、複数の電子部品の各電極のうち所定の電極がはんだ接合されていてもよく、あるいは、はんだ接合を一切使用せずに全ての電子部品の電極が金バンプで配線パターンに接続されるようにしてもよい。

図１は従来技術のキャパシタ部品が配線基板の上に実装された様子を示す断面図である。 図２（ａ）〜（ｃ）は従来技術における極小サイズの電子部品を実装する際の不具合を説明する図である。 図３は本発明の第１実施形態の電子部品装置を示す断面図である。 図４は本発明の第１実施形態の変形例の電子部品装置を示す断面図である。 図５は本発明の第２実施形態の電子部品装置を示す断面図である。 図６は本発明の第２実施形態で実装される半導体デバイスを示す斜視図である。 図７は本発明の第２実施形態の変形例の電子部品装置を示す断面図である。 図８は本発明の第３実施形態の電子部品装置を示す断面図及び部分平面図である。 図９は本発明の第４実施形態の電子部品装置を示す断面図及び部分平面図である。 図１０は本発明の第５実施形態の電子部品装置を示す断面図及び部分平面図である。 図１１は本発明の第６実施形態の電子部品装置を示す断面図及び部分平面図である。 図１２は本発明の第７実施形態の電子部品装置を示す断面図及び部分平面図である。

符号の説明

１，１ａ，２，２ａ，３ａ〜３ｅ…電子部品装置、５…配線基板、１０…コア基板、１２…配線パターン、１４…金バンプ、１４ａ…共通金バンプ、１５…はんだ、１６…ソルダレジスト、２０，２１，２２，２３…キャパシタ部品、２０ａ，２０ｂ，２１ａ、２２ａ，２３ａ，３０ａ，３１ａ，３２ａ，４０ａ…電極、２４…第１電極層、２６…第２電極層、２８…誘電体層、３０，３１，３２…半導体デバイス、４０…インダクタ部品。

Claims (10)

1. 配線パターンを備えた配線基板と、
   前記配線基板の前記配線パターンの上に実装され、側面に電極が設けられた電子部品と、
   前記電子部品の電極の横近傍の前記配線パターンの上に設けられて、前記電子部品の電極と前記配線パターンに接合される金バンプとを有し、
   前記電子部品の電極は、前記金バンプによって前記配線パターンに電気的に接続されていることを特徴とする電子部品装置。
2. 前記金バンプは、ワイヤバンプ法によって形成されたものであることを特徴とする請求項１に記載の電子部品装置。
3. 前記電子部品は、半導体デバイス、キャパシタ部品、インダクタ部品及び抵抗部品の群から選択されるいずれか又は組み合わせからなることを特徴とする請求項１に記載の電子部品装置。
4. 前記配線基板の上には複数の前記電子部品が実装されており、前記複数の電子部品の各電極ごとに前記金バンプがそれぞれ設けられ、前記複数の電子部品は前記配線パターンを介して接続されていることを特徴とする請求項１乃至３のいずれか一項に記載の電子部品装置。
5. 前記配線基板の上には複数の前記電子部品が実装されており、前記複数の電子部品はそれらの間に配置される前記金バンプによって直接接続されていることを特徴とする請求項１乃至３のいずれか一項に記載の電子部品装置。
6. 前記電子部品は一対の電極を備えた受動部品を含み、複数の前記受動部品の電気極性の異なる各電極が対向して配置されて電気的に直列に接続される箇所では、前記複数の受動部品の対向する各電極は前記金バンプによって直接接続されていることを特徴とする請求項１乃至３のいずれか一項に記載の電子部品装置。
7. 前記電子部品は一対の電極を備えた受動部品を含み、複数の前記受動部品の電気極性が同一の各電極が横方向に並んで配置されて電気的に並列に接続される箇所では、前記複数の受動部品同士が接触して配置され、かつ各電極に個別の前記金バンプがそれぞれ設けられるか、あるいは一対の各電極に一括して共通金バンプがそれぞれ設けられていることを特徴とする請求項１乃至３のいずれか一項に記載の電子部品装置。
8. 配線パターンを備えた配線基板を用意する工程と、
   前記配線基板の前記配線パターンの上に、側面に電極が設けられた電子部品を仮固定する工程と、
   前記電子部品の前記電極の横近傍の前記配線パターンの上に、ワイヤバンプ法によって金バンプを形成することにより、前記電子部品の前記電極と前記配線パターンとを前記金バンプで電気的に接続する工程とを有することを特徴とする電子部品の実装方法。
9. 前記電子部品は、半導体デバイス、キャパシタ部品、インダクタ部品及び抵抗部品の群から選択されるいずれか又は組み合わせからなることを特徴とする請求項８に記載の電子部品の実装方法。
10. 前記電子部品は複数の前記電極を備えており、前記複数の電極ごとに前記金バンプをそれぞれ独立して形成することを特徴とする請求項８又は９に記載の電子部品の実装方法。

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