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JP2008109636A - 半導体ｉｃ及びその製造方法 - Google Patents

半導体ｉｃ及びその製造方法 Download PDF

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Abstract

【課題】 構成を小型化し、製造を容易にし、生産効率を向上させることができる半導体ＩＣ及びその製造方法を提供する。
【解決手段】 シリコン基板１の表面に配線及び回路素子（回路素子等１０）を形成し、シリコン基板１の裏面に振動片３を収納するための凹部を反応性イオンエッチングにより形成し、シリコン基板１の表面と裏面の凹部とを貫通する貫通孔１１を形成し、凹部側の貫通孔１１上に電極パッド２を形成し、凹部に振動片を収納し、電極パッド２と振動片３とをバンプ接着又は導線性接着剤の接着で接続し、振動片３をカバー４によって封止する半導体ＩＣの製造方法である。
【選択図】 図５

Description

本発明は、半導体ＩＣ及びその製造方法に係り、特に、製造が容易で小型化できる半導体ＩＣ及びその製造方法に関する。
従来の水晶片と半導体ＩＣを有するモジュールの構成について図８を参照しながら説明する。図８は、従来の水晶片と半導体ＩＣを有するモジュールの断面説明図である。尚、従来の水晶片と半導体ＩＣを有するモジュールとして、表面実装用圧電発振器等がある。
従来の水晶片と半導体ＩＣを有するモジュールは、図８に示すように、積層セラミック等から成る凹状の容器本体５内に段部を設けて、水晶の振動片３の端部を導電性接着剤７で段部上の水晶端子６に固着し、凹部の容器本体５の内底面に半導体ＩＣ（Integrated Circuit）チップ２１を設け、半導体ＩＣチップ２１の端子は容器本体５に接続し、容器本体５上部にはカバー４が設けられている。
尚、上記同様の先行技術として、特開２００４−１７３０５０号公報（特許文献１）、特許第３６３４６７６号公報（特許文献２）がある。
また、関連する先行技術として、特開平１１−１０３２３３号公報（特許文献３）、特開２００４−２２１７９２号公報（特許文献４）、特開２０００−２４４２４４号公報（特許文献５）がある。
特許文献３には、立体形成基板より成る下ケースの上に振動片をマウントし、下ケース下面にＩＣを実装した圧電振動子が示されている。
特許文献４には、パッケージ本体の上部凹所に水晶振動子を配置し、パッケージ本体裏面の環状容器本体の下部凹所にＩＣ部品を配置した圧電発振器が示されている。
特許文献５では、台座裏面の収納凹部にＩＣが配置され、台座表面には水晶振動板を収納する開口凹部状のパッケージが配置された圧電発振器が示されている。
特開２００４−１７３０５０号公報 特許第３６３４６７６号公報 特開平１１−１０３２３３号公報 特開２００４−２２１７９２号公報 特開２０００−２４４２４４号公報
しかしながら、上記従来の水晶片と半導体ＩＣを有するモジュールでは、容器本体やパッケージに凹形状を形成して、ＩＣ部品及び振動片を配置するようにしているが、構造が複雑であるため、このような構成では小型化に限界があり、また、製造工程を簡易にして生産効率を向上させることができないという問題点があった。
本発明は上記実情に鑑みて為されたもので、構成を小型化し、製造を容易にし、生産効率を向上させることができる半導体ＩＣ及びその製造方法を提供することを目的とする。
上記従来例の問題点を解決するための本発明は、シリコン基板の表面に配線及び回路素子が形成され、圧電により振動する振動片を有する半導体ＩＣであって、シリコン基板の裏面に振動片を収納する凹部が形成され、シリコン基板表面側と凹部を貫通する貫通孔が形成され、凹部側の貫通孔に電極が形成され、凹部に収納された振動片と電極とが接続されることを特徴とする。
本発明は、上記半導体ＩＣにおいて、凹部が反応性イオンエッチングにより形成されたことを特徴とする。
本発明は、上記半導体ＩＣにおいて、凹部側の貫通孔に形成された電極と振動片とが、金属粒を用いた熱圧着又は導電性接着剤を用いた接着により接続されたことを特徴とする。
本発明は、上記半導体ＩＣにおいて、回路素子が、ＣＰＵ、無線モジュールＩＣ、又はＰＬＬＩＣであることを特徴とする。
本発明は、半導体ＩＣの製造方法であって、シリコン基板の表面に配線及び回路素子を形成し、シリコン基板の裏面に振動片を収納するための凹部を形成し、シリコン基板の表面と裏面の凹部とを貫通する貫通孔を形成し、凹部側の貫通孔上に電極を形成し、凹部に振動片を収納し、電極と振動片とを接続し、振動片をカバーによって封止することを特徴とする。
本発明は、上記半導体ＩＣの製造方法において、凹部を反応性イオンエッチングにより形成することを特徴とする。
本発明は、上記半導体ＩＣの製造方法において、凹部側の貫通孔に形成された電極と振動片とを、金属粒を用いた熱圧着又は導電性接着剤を用いた接着により接続することを特徴とする。
本発明によれば、シリコン基板の表面に配線及び回路素子が形成され、圧電により振動する振動片を有する半導体ＩＣであって、シリコン基板の裏面に振動片を収納する凹部が形成され、シリコン基板表面側と凹部を貫通する貫通孔が形成され、凹部側の貫通孔に電極が形成され、凹部に収納された振動片と電極とが接続されるものとしているので、回路を小型化できる効果がある。
本発明によれば、シリコン基板の表面に配線及び回路素子を形成し、シリコン基板の裏面に振動片を収納するための凹部を形成し、シリコン基板の表面と裏面の凹部とを貫通する貫通孔を形成し、凹部側の貫通孔上に電極を形成し、凹部に振動片を収納し、電極と振動片とを接続し、振動片をカバーによって封止する半導体ＩＣの製造方法としているので、回路を小型化できると共に、製造工程を簡易にし、ウエハ上での加工が容易になるため、生産効率を向上させることができる効果がある。
本発明によれば、凹部を反応性イオンエッチングにより形成した上記半導体ＩＣ及びその製造方法としているので、凹部を容易に形成できる効果がある。
本発明によれば、凹部側の貫通孔に形成された電極と振動片とを、金属粒を用いた熱圧着又は導電性接着剤を用いた接着した上記半導体ＩＣ及びその製造方法としているので、振動片と電極との接続を容易にできる効果がある。
本発明の実施の形態について図面を参照しながら説明する。
本発明は、半導体ＩＣにおいて、シリコン基板の裏面に振動片を収納する凹部を形成し、シリコン基板表面の回路素子等と凹部に形成された貫通孔を介して収納された振動片の電極と接続する構成としたものであり、回路を小型化できる。
また、本発明は、半導体ＩＣの製造方法において、シリコン基板表面に回路素子、配線パターンを形成し、当該シリコン基板裏面をエッチングにより振動片を収納するための凹部を形成し、シリコン基板表面から凹部に向けて貫通孔を形成し、凹部側の貫通孔に電極を形成して振動片を接着し、更にカバーで封止するものであり、回路を小型化できると共に、製造工程を簡易にし、ウエハの状態で半導体ＩＣを加工できるため、生産効率を向上させることができる。
本発明の実施の形態に係る半導体ＩＣ（本半導体ＩＣ）は、シリコン基板の表面に回路素子と配線パターンを形成し、当該シリコン基板の裏面上面に凹部を形成し、当該凹部に表面の回路素子又は配線パターンに接続するためのコンタクトホールを形成し、当該凹部に振動片を配置して、凹部のコンタクトホールに形成した電極パッドと振動片とを接着し、シリコン基板の裏面上部をカバーで封止したものであり、微細な振動片をシリコン基板の裏面に形成した凹部に収めて表面回路素子等とコンタクトホールで接続するようにしているので、回路を小型化できる効果がある。
次に、本発明の実施の形態に係る半導体ＩＣ（本半導体ＩＣ）の製造方法について図１〜７を参照しながら説明する。図１は、ＩＣ表面に回路素子の作成と配線パターニングを示す（ａ）が断面説明図、（ｂ）が斜視図であり、図２は、ＩＣ裏面に凹部の掘り込みを作成することを示す（ａ）が断面説明図、（ｂ）が斜視図であり、図３は、ＩＣ表面からの貫通孔を作成することを示す（ａ）が断面説明図、（ｂ）が斜視図であり、図４は、ＩＣ裏面の貫通孔露出部に振動片用電極パッドを作成することを示す（ａ）が断面説明図、（ｂ）が斜視図であり、図５は、振動片を電極パッドに接合、接着することを示す（ａ）が断面説明図、（ｂ）が斜視図であり、図６は、カバーによる封止を行うことを示す（ａ）が断面説明図、（ｂ）が斜視図であり、図７は、封止完了を示す（ａ）が断面説明図、（ｂ）が斜視図である。
本半導体ＩＣの製造方法は、図１（ａ）（ｂ）に示すように、シリコン基板１の表面に回路素子と回路パターン及び外部電極１０（以下、単に「回路素子等１０」とする）をパターニング等により作成する。
具体的には、シリコン基板１は、表面に、バイポーラトランジスタや電界効果トランジスタ等の半導体素子及び抵抗、容量等の各素子を集積化してなる。そして、アルミ配線により各素子を結線すると共に、電源、出力、アース等のＩＣ外への取り出し電極となる回路端子を形成する。
尚、シリコン基板１の回路素子として、ＣＰＵ（Central Processing Unit）、無線モジュールＩＣ、ＰＬＬ（Phase Locked Loop）ＩＣ等のような水晶振動片を必要とする回路がある。
次に、図２（ａ）（ｂ）に示すように、シリコン基板１の裏面を反応性イオンエッチング（ＲＩＥ）を行い、シリコン基板１の裏面に振動片を配置する空間（凹部）を作成する。
次に、図３（ａ）（ｂ）に示すように、例えば、エッチングやレーザ加工により、シリコン基板１の表面から凹部へ２箇所の貫通孔（コンタクトホール）１１を作成し、図４（ａ）（ｂ）に示すように、シリコン基板１の裏面における貫通孔露出部に振動片用電極パッド２を作成する。
貫通孔１１は、例えば、以下の方法によって形成される。
シリコン基板１の表面からエッチング又はレーザ加工により深い窪みを設けて酸化させ孔壁に絶縁膜を形成する。その後、導体となる低抵抗の物質、例えば、低抵抗の多結晶シリコンを埋設する。そして、裏面凹部側を研磨して導体である多結晶シリコンを露出させる。次に、多結晶シリコンの露出面にアルミ膜を設けて凹部側に振動片用電極パッド２を形成する。
尚、裏面凹部に形成された電極パッドは、孔壁と同様に酸化膜によりシリコン基板と絶縁する。
次に、図５（ａ）（ｂ）に示すように、凹部内の振動片用電極パッド２上に金属粒（バンプ）２０を形成し、シリコン基板１の裏面における凹部に振動片３が納まるよう、振動片３上に設けた引出電極（不図示）と振動片用電極パッド２とを、バンプ２０を用いた熱圧着（バンプ接着）により接合して接着し、振動片３を配置する。
尚、バンプ接着の代わりに、導電性接着剤を接合剤としてもよい。
更に、図６（ａ）（ｂ）に示すように、振動片３の上部からシリコン又はパイレックス（登録商標）ガラスのカバー４を配置し、カバー４が接触するシリコン基板１の裏面に塗布された接着剤でカバー４を固定し、または、陽極接合によってカバー４を固定し、図７（ａ）（ｂ）に示すように、封止を完了する。
本半導体ＩＣの製造方法によれば、少なくとも図１〜図５までの行程を個別のＩＣとして分離する前のウエハ上で作成できるため、製造工程を簡易にし、均一な回路を大量生産可能にし、生産効率を向上させることができる効果がある。
尚、振動片３は、ＡＴカット圧電振動片であるが、これに限定されず、音叉型圧電振動片であってもよい。
また、本半導体ＩＣを、振動片を発振させるＩＣチップ等と共にパッケージに収納したジャイロセンサ等に適用してもよい。
本発明は、構成を小型化し、製造を容易にし、生産効率を向上させることができる半導体ＩＣ及びその製造方法に好適である。
ＩＣ表面に回路素子の作成と配線パターニングを示す（ａ）が断面説明図、（ｂ）が斜視図である。 ＩＣ裏面に凹部の掘り込みを作成することを示す（ａ）が断面説明図、（ｂ）が斜視図である。 ＩＣ表面からの貫通孔を作成することを示す（ａ）が断面説明図、（ｂ）が斜視図である。 ＩＣ裏面の貫通孔露出部に振動片用電極パッドを作成することを示す（ａ）が断面説明図、（ｂ）が斜視図である。 振動片を電極パッドに接合、接着することを示す（ａ）が断面説明図、（ｂ）が斜視図である。 カバーによる封止を行うことを示す（ａ）が断面説明図、（ｂ）が斜視図である。 封止完了を示す（ａ）が断面説明図、（ｂ）が斜視図である。 従来の水晶片と半導体ＩＣを有するモジュールの断面説明図である。
符号の説明
１…シリコン基板、 ２…振動片用電極パッド、 ３…振動片、 ４…カバー、 ５…容器本体、 ６…水晶端子、 ７…導電性接着剤、 １０…回路素子等、 １１…貫通孔、 ２０…バンプ、 ２１…半導体ＩＣチップ

Claims (7)

  1. シリコン基板の表面に配線及び回路素子が形成され、圧電により振動する振動片を有する半導体ＩＣであって、
    前記シリコン基板の裏面に前記振動片を収納する凹部が形成され、前記シリコン基板表面側と前記凹部を貫通する貫通孔が形成され、前記凹部側の前記貫通孔に電極が形成され、前記凹部に収納された前記振動片と前記電極とが接続されることを特徴とする半導体ＩＣ。
  2. 凹部は、反応性イオンエッチングにより形成されたことを特徴とする請求項１記載の半導体ＩＣ。
  3. 凹部側の貫通孔に形成された電極と振動片とは、金属粒を用いた熱圧着又は導電性接着剤を用いた接着により接続されたことを特徴とする請求項１又は２記載の半導体ＩＣ。
  4. 回路素子が、ＣＰＵ、無線モジュールＩＣ、又はＰＬＬＩＣであることを特徴とする請求項１乃至３のいずれか記載の半導体ＩＣ。
  5. 半導体ＩＣの製造方法であって、
    シリコン基板の表面に配線及び回路素子を形成し、
    前記シリコン基板の裏面に振動片を収納するための凹部を形成し、
    前記シリコン基板の表面と裏面の凹部とを貫通する貫通孔を形成し、
    前記凹部側の前記貫通孔上に電極を形成し、
    前記凹部に前記振動片を収納し、前記電極と前記振動片とを接続し、
    前記振動片をカバーによって封止することを特徴とする半導体ＩＣの製造方法。
  6. 凹部を反応性イオンエッチングにより形成することを特徴とする請求項５記載の半導体ＩＣの製造方法。
  7. 凹部側の貫通孔に形成された電極と振動片とを、金属粒を用いた熱圧着又は導電性接着剤を用いた接着により接続することを特徴とする請求項５又は６記載の半導体ＩＣの製造方法。
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