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JP2008103378A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法 Download PDF

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JP2008103378A JP2006282217A JP2006282217A JP2008103378A JP 2008103378 A JP2008103378 A JP 2008103378A JP 2006282217 A JP2006282217 A JP 2006282217A JP 2006282217 A JP2006282217 A JP 2006282217A JP 2008103378 A JP2008103378 A JP 2008103378A
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Abstract

【課題】 高い素子耐圧を有する縦型MOSFETを備えたパワー半導体装置では、各縦型MOSFETのオン抵抗Ronの低減には限界があった。
【解決手段】 Ｎ＋基板上に、Ｐ型エピタキシャル層を設け、当該Ｎ＋基板とＰ型エピタキシャル層との境界に埋込Ｎ領域をイオン注入によって形成する。続いて、Ｐ型エピタキシャル層及び埋込Ｎ領域を貫通して、Ｎ＋基板に達するトレンチを形成し、トレンチ内に、埋込Ｎ領域と対向する位置まで、深く延びるゲート電極を設ける。この構成では、ゲート電極に正電圧が印加されると、埋込Ｎ領域に低抵抗のアキュムレーション層が形成されるため、オン抵抗を低減できる。
【選択図】 図４

Description

本発明は、半導体装置とその製造方法に関し、特に、トレンチに埋め込んだゲート電極を有する縦型MOSFETを含む半導体装置及びその製造方法に関する。
近年、自動車向けの電子機器等では、低耐圧パワー半導体装置が要求される傾向にあり、このような低耐圧パワー半導体装置として、多数の縦型電界効果トランジスタ（以下、縦型MOSFETと呼ぶ）、例えば、数万個〜数百万個の縦型MOSFETを配列した半導体装置が提案されている。
この場合、半導体装置のセルを構成する縦型MOSFETは全てドレインとソースとの間に、並列に配列されるため、多くの電流を流すことができる。一方、縦型MOSFETを評価する重要なファクタとして、アバランシェブレークダウン電圧とオン抵抗Ronとがある。ここで、アバランシェブレークダウン電圧は、ゲート、ソース間をショートした状態で、ドレインとソース間に電圧を印加して、ブレークダウンする素子耐圧であり、以下では、BVDSSであらわす。
低耐圧パワー半導体装置を構成する縦型MOSFETは、微細化によりチャネル抵抗を大幅に低減できる。しかしながら、微細化だけでは低抵抗化に限界がある。それは、所定のBVDSSを得るために設けられた半導体層、具体的には、エピタキシャル層の抵抗が、チャネル抵抗とは別に必須であるためである。このような状況で、さらなる低抵抗化を可能とする低耐圧パワーMOSFETの構造及び製造方法が求められている。
特許文献１（特開2004-56003）には、縦型MOSFETによって構成された半導体装置が開示されている。具体的に、特許文献１に示された縦型MOSFETの構造をその図２を参照して説明する。
特許文献１、図２に示された縦型MOSFETは、Ｎ＋型のドレイン領域を形成する基板、当該基板上に設けられ、Ｎ型エピタキシャル層によって形成されたドリフト領域、ドリフト領域に接するように形成されたＰ型のボディ領域（ベース領域）、及び、ボディ領域上に形成されたソース領域とを備えている。また、ソース領域表面から、ボディ領域、ドリフト領域を貫通してドレイン領域（即ち、基板）に達するところまで、トレンチが形成されている。更に、トレンチ内には、２０００Å以上の厚さを有するゲート酸化膜が形成されると共に、ゲート酸化膜内には、ポリシリコンによって形成されたゲート電極が埋め込まれている。
特許文献１に示された構成では、BVDSS測定の際、空乏層がドリフト領域であるＮ型エピタキシャル層側まで延びるため、BVDSSにおいては問題がない。しかし、特許文献１に示されたMOSFETは、当該MOSFETをオンさせるためには、ゲート電極に２０Ｖ以上の電圧を加えなければならない。この構成では、ドリフト領域を形成するＮ型エピタキシャル層を流れる時に、Ｎ型エピタキシャル層自体の抵抗のため、オン抵抗Ronの低下には、限界がある。
特許文献２（特開2005-302925）には、ソース−ドレイン間の耐圧を低下させることなく、オン抵抗Ronを低下させることができる縦型MOSFETが開示されている。特許文献２に示された縦型MOSFETは、Ｎ＋型のドレイン領域を形成する基板、当該基板上に設けられたＮ−型ドリフト領域、ドリフト領域上に設けられたＰ型ベース領域、及び、ベース領域上に形成されたＮ＋型ソース領域を備えている。更に、ソース領域表面から、ベース領域及びドリフト領域を貫通して、ドレイン領域を形成する基板に達するようなトレンチが形成され、基板及びドリフト領域を形成するＮ＋型領域及びＮ−型領域に隣接するトレンチ内には、絶縁膜（酸化膜）が埋め込まれている。また、埋め込まれたトレンチ内のベース領域及びソース領域に隣接する領域には、ゲート酸化膜が形成されると共に、ポリシリコンによって形成されたゲート電極が埋め込まれ、当該ゲート電極は、Ｎ−型ドリフト領域には達しないように、実質的にベース領域にのみ対向するように設けられている。
この構成に係るMOSFETは、BVDSSの測定の際、空乏層がＮ−型ドリフト領域まで延びるため、BVDSSについては問題が無く、且つ、Cｒｓｓ（ミラー容量）をも小さくできる、しかし、MOSFETをオンさせた時のオン抵抗Ronは、Ｎ−型ドリフト領域がトレンチで分断されて小さくなっているうえ、アキュムレーション層を形成できないため、オン抵抗Ronをより小さくすることができない。
特許文献３（特開2000-164869）は、オン抵抗を低減させると共に、閾値電圧を増加させることなく、パンチスルーブレークダウンの危険性を低減できる縦型MOSFETを開示している。ここで、特許文献３に示された縦型MOSFETは、Ｎ＋型基板、Ｎ＋型基板上に設けられたＰ型エピタキシャル領域、Ｐ型エピタキシャル領域内に形成されたトレンチ、トレンチの側壁及び底面に形成された酸化物層、当該酸化物層内に埋め込まれたゲート電極、及び、Ｐ型エピタキシャル領域の上側表面及びトレンチの側壁に隣接して設けられたＮ＋ソース領域を備えている。
更に、特許文献３には、その図１８に示されているように、シリコン表面からトレンチがＰ型エピタキシャル領域を貫通し、Ｎ＋型基板に到達する構造も示されている。
一方、特許文献３、図３には、トレンチの底部とＮ＋型基板との間に、接合部を形成するＮ型ドレイン領域を形成した例が示されている。上記したＮ型ドレイン領域は、Ｐ型エピタキシャル領域の一部にトレンチを形成した後、トレンチの底部に、所定のエネルギーで燐を注入することによって形成されており、このＮ型ドレイン領域は、少なくとも７５％、好ましくは９０％がトレンチの真下に配置されている。
この例のように、Ｎ型ドレイン領域上に、Ｐ型エピタキシャル領域を形成し、当該Ｐ型エピタキシャル領域内に止まるようなトレンチを設けた場合、トレンチの下部において、Ｎ型ドレイン領域がＮ＋基板との間に介在することになる。特許文献３、図３に示された構成では、BVDSS測定時に、Ｎドレイン領域とＰ型エピタキシャル領域との間の接合部に有効な空乏層を形成することができる。
特開２００４−５６００３号公報 特開２００５−３０２９２５号公報 特開２０００−１６４８６９号公報
特許文献１では、低電圧駆動をするために、ゲート酸化膜を薄くするとBVDSSが下がってしまうという問題がある。また、特許文献１には、駆動電圧を２０Ｖまで昇圧して用いることが記載されているが、実際に、駆動電圧を２０Ｖまで昇圧できるコントロールICを作成する事は困難であり、パワーMOSFETとして実用性がない。
微細化したパワーMOSFETにとって低オン抵抗Ronを実現するには、Ｎ型エピタキシャル領域の抵抗を低減することが最も重要である。しかしながら、特許文献２では、上述のとおり、Ｎ型エピタキシャル領域の抵抗を低減することはほとんどできないという問題がある。
特許文献３、図１８のように、Ｎ＋型基板の上に、Ｐ型エピタキシャル領域が形成され、シリコン表面から、トレンチがＰ型エピタキシャル領域を貫通し、Ｎ＋型基板に到達する構造のMOSFETでは、BVDSS測定時、空乏層が伸びず、有効なBVDSSが得られないという問題がある。また、特許文献３、図３のように、Ｎ型ドレイン領域上に、Ｐ型エピタキシャル領域を形成し、当該Ｐ型エピタキシャル領域内に止まるようなトレンチを設け、Ｎ型ドレイン領域をＮ＋基板との間に介在させた構造のMOSFETでは、Ｎ型ドレイン領域の抵抗を無視できないため、オン抵抗Ronの低減には限界がある。
いずれにしても、特許文献１〜３には、オン抵抗Ronの低減に限界があるか、逆に、BVDSSの上昇に限界である。このため、BVDSSを上昇させると共に、且つ、オン抵抗Ronを下げることは困難である。
本発明の課題は、上記のメカニズムによりそれぞれの問題点を解決し、BVDSSの上昇並びにオン抵抗の低減が同時に可能な半導体装置及びその製造方法を提供することである。
本発明の第１の態様によれば、一導電型の基板と、当該基板上に形成された逆導電型の半導体層と、前記基板と前記半導体層との境界に設けられた一導電型の埋込領域と、前記半導体層及び前記埋込領域を貫通し、前記基板に達するように形成されたトレンチと、前記トレンチ内に設けられたゲート絶縁膜と、当該ゲート絶縁膜内に埋設されたゲート電極とを備え、前記ゲート電極は、前記ゲート絶縁膜を介して前記半導体層と対向する部分と、前記埋込領域と対向する部分を有することを特徴とする半導体装置が得られる。
本発明の第２の態様によれば、第１の態様において、前記ゲート電極は、前記基板に達する位置まで延在していることを特徴とする半導体装置が得られる。
本発明の第３の態様によれば、第１又は第２の態様において、前記半導体層と前記埋込領域とはスーパージャンクションを形成していることを特徴とする半導体装置が得られる。
本発明の第４の態様によれば、第１〜３の態様のいずれかにおいて、前記ゲート絶縁膜は、前記トレンチの側壁及び底部に設けられ、前記底部に設けられたゲート絶縁膜は前記側壁に設けられたゲート絶縁膜よりも厚いことを特徴とする半導体装置が得られる。
本発明の第５の態様によれば、第１〜４の態様のいずれかにおいて、前記一導電型及び前記逆導電型がそれぞれＮ型及びＰ型であることを特徴とする半導体装置が得られる。
本発明の第６の態様によれば、第１〜４の態様のいずれかにおいて、前記一導電型及び前記逆導電型がそれぞれＰ型及びＮ型であることを特徴とする半導体装置が得られる。
本発明の第７の態様によれば、第１〜６の態様のいずれかにおいて、前記半導体層はエピタキシャル層であり、且つ、前記埋込領域はイオン注入によって形成されたものであることを特徴とする半導体装置が得られる。
本発明の第８の態様によれば、第１〜７の態様のいずれかにおいて、前記半導体層と前記埋込領域とは、実質的に同じ不純物濃度を有していることを特徴とする半導体装置が得られる。
本発明の第９の態様によれば、複数の縦型MOSFETを含む半導体装置において、前記各縦型MOSFETは、一導電型の基板と、当該基板上に形成された逆導電型の半導体層と、前記基板と前記半導体層との境界に設けられた一導電型の埋込領域と、前記半導体層及び前記埋込領域を貫通し、前記基板に達するように形成されたトレンチと、前記トレンチ内に設けられたゲート絶縁膜と、当該ゲート絶縁膜内に埋設され、前記埋込領域と対向する部分を有するゲート電極を有していることを特徴とする半導体装置が得られる。
本発明の第１０の態様によれば、第９の態様において、前記複数の縦型MOSFETは、所定の間隔をおいて形成された複数のトレンチを含む領域に設けられていることを特徴とする半導体装置が得られる。
本発明の第１１の態様によれば、第１０の態様において、前記半導体層内における前記埋込領域の輪郭は、前記所定間隔の実質的に四分の一に等しい部分を備えていることを特徴とする半導体装置が得られる。
本発明の第１２の態様によれば、一導電型の基板上に、他の導電型の半導体層を形成する工程と、前記基板と前記半導体層との境界に、一導電型の埋込領域を設ける工程と、前記半導体層及び前記埋込領域を貫通して、前記基板に達するトレンチを形成する工程と、前記トレンチの内側に絶縁膜を形成する工程と、前記絶縁膜で囲まれたトレンチ内に、前記埋込領域と部分的に対向する部分を含むゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法が得られる。
本発明の第１３の態様によれば、第１２の態様において、前記トレンチ内に絶縁膜を形成する工程は、前記トレンチの底部に底部絶縁膜を形成する工程と、前記トレンチの側壁に、前記底部絶縁膜に比較して薄い側壁絶縁膜を形成する工程とを有していることを特徴とする半導体装置の製造方法が得られる。
本発明の第１４の態様によれば、第１２又は１３の態様において、前記埋込領域を設ける工程は、イオン注入によって前記埋込領域を形成する工程であることを特徴とする半導体装置の製造方法が得られる。
本発明では、トレンチ底部の埋め込み絶縁膜、及び、埋込Ｎ層が存在するため、BVDSS測定時、空乏層が半導体層、即ち、エピタキシャル層側にのび、高いBVDSSを持つ半導体装置を得ることができる。また、ゲート電極を埋込領域と一部において対向するように設けられているため、オン抵抗Ron測定時、埋込領域にアキュムレーション層を形成し、このアキュムレーション層の低抵抗を利用して、オン抵抗Ronを究極的に低減できる。
図１〜図４を参照して、本発明の実施例１に係る半導体装置の製造方法を工程順に説明する。まず、図１に示すように、Ｎ＋型シリコン単結晶基板１１の表面に、エピタキシャル成長によりＰ型エピタキシャル層１２が形成される。例えば、６０Ｖ以下のBVDSSを有する低耐圧パワーMOSFETを得る場合、０．３〜０．８Ω・ｃｍの抵抗率を有し、１．５〜２．５μｍ程度の厚さのＰ型エピタキシャル層１２が形成される。
次に、Ｐ型エピタキシャル層１２表面の所望領域をフォトレジストマスクでマスクした状態でパターニングを行った後、高エネルギーイオン注入を行う。このイオン注入により、図１に示すように、Ｎ＋型シリコン基板１１とＰ型エピタキシャル層１２との境界から、Ｐ型エピタキシャル層１２内の互いに離隔した位置に、埋込Ｎ型領域１３が形成される。例えば、厚さ２μｍのＰ型エピタキシャル層１２が形成されている場合、１４００ＫｅＶのエネルギーで、１Ｅ１３〜１Ｅ１４atoms／ｃｍ2のリンがイオン注入され、埋込Ｎ型領域１３がＮ＋基板１１とＰ型エピタキシャル層１２との境界に、間隔をおいて配置される。
図示された実施例では、埋込Ｎ型領域１３とＰ型エピタキシャル層１２との間の接合は、所謂スーパージャンクションを形成している。
埋込Ｎ型領域１３形成後、図２に示すように、埋込Ｎ領域１３の真ん中を貫通し、Ｎ＋型基板１１まで到達するトレンチ１４が設けられる。このように、埋込Ｎ領域１３を貫通し、Ｎ＋型基板１１に達するトレンチ１４を設けることは、本発明の特徴の１つである。トレンチ１４形成後、ＬＰ-ＮＳＧ（low pressure-non-doped silicate glass）膜を成長させる。この場合、トレンチ１４内及びＰ型エピタキシャル層１２表面に、ＮＳＧ膜を形成した後、当該ＮＳＧ膜をエッチバック及びオーバーエッチし、図２に示すように、トレンチ１４内のＮＳＧ膜を埋込Ｎ型領域１３が隣接する位置までエッチングする。この結果、トレンチ１４の底部にＮＳＧによって形成された埋込絶縁膜１５が形成される。
次に、図３に示すように、チャネル形成領域（即ち、トレンチ側壁）に沿って、薄いゲート酸化膜（例えば３００〜１０００Å）１６が形成される。図３に示されているように、ゲート酸化膜１６は、埋込絶縁膜１５まで達し、Ｐ型エピタキシャル層１２に接すると共に、埋込Ｎ型領域１３と部分的に接している。ここでは、薄いゲート酸化膜１６と厚い底部の埋込絶縁膜１５とは、ゲート絶縁膜を構成している。
続いて、ゲート電極１７となるポリシリコンが成長され、ポリシリコンの成長後、エッチバックによりトレンチ１４内を完全に埋め込む。これによって、トレンチ１４内には、ゲート電極１７が形成される。図３に示すように、本発明に係る縦型MOSFETのゲート電極１７は、Ｐ型エピタキシャル層１２とゲート絶縁膜１６を介して対向すると共に、埋込Ｎ領域１３ともゲート絶縁膜１６を介して部分的に対向している。
Ｐ型エピタキシャル層１２だけで、所望の閾値（ＶＴ）が得られる場合には、図３に示された状態のままでも良い。しかしながら、Ｐ型エピタキシャル層１２によって、所定の閾値（ＶＴ）が得られない場合、或は、任意の閾値を得る場合には、Ｐ型エピタキシャル成長層１２内にＰ＋型ベース層を形成しても良い。この場合、閾値（ＶＴ）制御用のイオン注入が行われる。Ｐ＋型ベース層を設けると、バックゲートコンタクト性、及び、Ｌ負荷耐量をも改善できる。
ゲート電極１７形成後、Ｎ＋型のソース領域１８が、Ｐ型エピタキシャル層１２の表面に、ゲート酸化膜１６に接触した状態で形成される。図示された例では、１Ｅ１５〜１Ｅ１６で、Ａｓのイオン注入が行われ、ソース領域１８が形成される。
次に、図４に示すように、層間絶縁膜１９を成長させた後、コンタクト用レジストで必要なパターンを形成する。更に、ソース電極２０となるＡｌをスパッタ法で成長することによって、本発明に係る縦型MOSFETが完成する。尚、ソース電極２０はチップ外周部では、パターニングされるが、素子領域では、パターニングされない。
上記した構成を備えたMOSFETでは、BVDSSの測定時、ドレイン−ソース間に逆バイアスが与えられた場合、空乏層がＰ型エピタキシャル層１２（Ｐベース層）側にのびる。これは、トレンチ１４底部の埋込絶縁膜１５、及び、スーパージャンクションを形成した埋込Ｎ領域１３が存在するためである。
また、図示された本発明に係るMOSFETでは、ゲート電極１７が埋込Ｎ領域１３と対向する位置までトレンチ１４内に深く延びている。このことは、ゲート電極１７と埋込Ｎ領域１３とが対向し、この結果、ゲート電極１７に正電圧が与えられた場合、埋込Ｎ領域１３のゲート電極１７と対向する領域に、アキュムレーション層が形成されることを意味している。他方、正電圧の印加によって、ゲート電極１７に対向したチャネル形成領域には、反転層が形成され、チャネル層が形成される。このため、当該MOSFETをオン状態にした場合、埋込Ｎ領域１３内のアキュムレーション層、Ｐ型エピタキシャル層１２内のチャネル層が、Ｎ＋型基板１１と、Ｎ＋型ソース領域１８との間に形成され、電流の経路ができる。
即ち、この構成では、埋込Ｎ領域１３内にアキュムレーション層が形成されるため、従来のように、Ｎ型エピタキシャル成長層による抵抗成分そのものがなくなる。したがって、本発明に係るMOSFETにおけるオン抵抗Ronは、微細化によるチャネル抵抗の低減（チャネル幅の増大）、埋込Ｎ型領域１３内のアキュムレーション層による抵抗低減、更に、Ｎ＋基板１１の抵抗低減によって、オン抵抗Ronを究極まで低減できる。実験によれば、３０〜５０ＶのBVDSSを備え、且つ、数ｍΩ程度のオン抵抗Ronを有する縦型MOSFETが得られた。
次に、図５を参照して、本発明の実施例１に係る半導体装置の動作を具体的に説明する。図５では、複数のトレンチ１４が所定の間隔ｄで形成され、トレンチ１４には、それぞれMOSFETが設けられている。各トレンチ１４は、Ｐ型エピタキシャル層１２及び埋込Ｎ領域１３を貫通して、Ｎ＋基板１１に達している。また、各埋込Ｎ領域１３は、隣接するトレンチ１４間の中心線ｃの越えないように形成されている。各埋込Ｎ領域１３の輪郭線の最大幅の部分の寸法をａとし、最大幅部分の寸法ａと中心線ｃまでの距離をｂとすると、ａとｂとが、実質上等しい寸法となるように、埋込Ｎ領域１３が形成されている。このため、図示された例では、各埋込Ｎ領域１３の輪郭は、所定の間隔ｄの四分の１に実質的に等しい。更に、当該埋込Ｎ領域１３と、Ｐ型エピタキシャル層１２の不純物濃度は、実質上同じ濃度であることが望ましい。
図示されたMOSFETのゲート電極１７に正電圧が印加されると、Ｐ型エピタキシャル層１２内のゲート電極１７と対向した領域には、チャネル層２１が形成される。このとき、ゲート電極１７は埋込Ｎ領域１３とも部分的に対向しており、ゲート電極１７と対向した埋込Ｎ領域１３内には、アキュムレーション層２２が形成される。したがって、当該MOSFETをオン状態にした場合、Ｎ＋基板１１とソース領域１８との間には、Ｎ＋基板１１、埋込Ｎ領域１３、埋込Ｎ領域１３のアキュムレーション層２２、チャネル層２１、及び、ソース領域１８の電流経路２３が形成される。このように、ゲート電極１７が埋込Ｎ領域１３と部分的に対向することによって、埋込Ｎ領域１３には、極めて小さい抵抗を有するアキュムレーション層２２が形成される。したがって、本発明に係るMOSFETはオン抵抗Ronを極限まで小さくすることができる。
図６を参照して、本発明の実施例２に係るMOSFETを説明する。ここでは、比較的低いBVDSS定格を有するMOSFETの構造が示されている。図６に示すように、トレンチ１４底部に厚い埋込酸化膜１５が形成されているが、図６に示された埋込酸化膜１５は、図４に示されたMOSFETの埋込酸化膜１５に比較して薄く形成されている。このため、ゲート電極１７としてのポリシリコンは、Ｎ＋基板１１に達するように形成されている。この構成では、ゲート電極１７と埋込Ｎ領域１３とが対向する領域の長さを長くすることができる。したがって、MOSFETがオンのとき、埋込Ｎ領域１３内のアキュムレーション層の長さを長くすることができるため、図４に示したMOSFETに比較して、埋込Ｎ領域１３における抵抗をさらに低減し、オン抵抗Ronを更に低減できる。
上に述べた実施例１及び２では、ＮチャンネルMOSFETについてのみ説明したが、本発明は、ＰチャンネルMOSFETにも同様に適用できる。
本発明に係る低耐圧MOSFETは、自動車用電子機器におけるスイッチ等としてだけでなく、リチウム電池の保護回路、ＰＣ用ＤＣ／ＤＣコンバータ等に利用できる。
本発明の実施例１に係る電界効果トランジスタ（MOSFET）の製造方法の一工程を説明する断面図である。 図１に示した工程に続く工程を説明する断面図である。 図２に示された工程の後に行われる工程を説明する断面図である。 図３に示された工程を経て得られた本発明の実施例１に係る電界効果トランジスタの構造を説明する断面図である。 図４に示された電界効果トランジスタの動作を説明する断面図である。 本発明の実施例２に係る電界効果トランジスタを説明する断面図である。
符号の説明
１１ Ｎ＋基板
１２ Ｐ型エピタキシャル層
１３ 埋込Ｎ領域
１４ トレンチ
１５ 埋込絶縁膜
１６ ゲート絶縁膜
１７ ゲート電極
１８ Ｎ＋ソース領域
１９ 層間膜
２０ ソース電極

Claims (14)

  1. 一導電型の基板と、当該基板上に形成された逆導電型の半導体層と、前記基板と前記半導体層との境界に設けられた一導電型の埋込領域と、前記半導体層及び前記埋込領域を貫通し、前記基板に達するように形成されたトレンチと、前記トレンチ内に設けられたゲート絶縁膜と、当該ゲート絶縁膜内に埋設されたゲート電極とを備え、前記ゲート電極は、前記ゲート絶縁膜を介して前記半導体層と対向する部分と、前記埋込領域と対向する部分を有することを特徴とする半導体装置。
  2. 請求項１において、前記トレンチ内に形成される前記ゲート電極は、前記基板に達する位置まで延在していることを特徴とする半導体装置。
  3. 請求項１又は２において、前記半導体層と前記埋込領域とはスーパージャンクションを形成していることを特徴とする半導体装置。
  4. 請求項１〜３のいずれかにおいて、前記ゲート絶縁膜は、前記トレンチの側壁及び底部に設けられ、前記底部に設けられたゲート絶縁膜は前記側壁に設けられたゲート絶縁膜よりも厚いことを特徴とする半導体装置。
  5. 請求項１〜４のいずれかにおいて、前記一導電型及び前記逆導電型がそれぞれＮ型及びＰ型であることを特徴とする半導体装置。
  6. 請求項１〜４のいずれかにおいて、前記一導電型及び前記逆導電型がそれぞれＰ型及びＮ型であることを特徴とする半導体装置。
  7. 請求項１〜６のいずれかにおいて、前記半導体層はエピタキシャル層であり、且つ、前記埋込領域はイオン注入によって形成されたものであることを特徴とする半導体装置。
  8. 請求項１〜７のいずれかにおいて、前記半導体層と前記埋込領域とは、実質的に同じ不純物濃度を有していることを特徴とする半導体装置。
  9. 複数の縦型MOSFETを含む半導体装置において、前記各縦型MOSFETは、一導電型の基板と、当該基板上に形成された逆導電型の半導体層と、前記基板と前記半導体層との境界に設けられた一導電型の埋込領域と、前記半導体層及び前記埋込領域を貫通し、前記基板に達するように形成されたトレンチと、前記トレンチ内に設けられたゲート絶縁膜と、当該ゲート絶縁膜内に埋設され、前記埋込領域と対向する部分を有するゲート電極を有していることを特徴とする半導体装置。
  10. 請求項９において、前記複数の縦型MOSFETは、所定の間隔をおいて形成された複数のトレンチを含む領域に設けられていることを特徴とする半導体装置。
  11. 請求項１０において、前記半導体層内における前記埋込領域の輪郭は、前記所定間隔の実質的に四分の一に等しい部分を備えていることを特徴とする半導体装置。
  12. 一導電型の基板上に、他の導電型の半導体層を形成する工程と、前記基板と前記半導体層との境界に、一導電型の埋込領域を設ける工程と、前記半導体層及び前記埋込領域を貫通して、前記基板に達するトレンチを形成する工程と、前記トレンチの内側に絶縁膜を形成する工程と、前記絶縁膜で囲まれたトレンチ内に、前記埋込領域と部分的に対向する部分を含むゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
  13. 請求項１２において、前記トレンチ内に絶縁膜を形成する工程は、前記トレンチの底部に底部絶縁膜を形成する工程と、前記トレンチの側壁に、前記底部絶縁膜に比較して薄い側壁絶縁膜を形成する工程とを有していることを特徴とする半導体装置の製造方法。
  14. 請求項１２又は１３において、前記埋込領域を設ける工程は、イオン注入によって前記埋込領域を形成する工程であることを特徴とする半導体装置の製造方法。
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