JP2008098455A

JP2008098455A - Semiconductor device

Info

Publication number: JP2008098455A
Application number: JP2006279350A
Authority: JP
Inventors: Seiji Yaegashi; 誠司八重樫
Original assignee: Sumitomo Electric Device Innovations Inc
Current assignee: Sumitomo Electric Device Innovations Inc
Priority date: 2006-10-13
Filing date: 2006-10-13
Publication date: 2008-04-24

Abstract

<P>PROBLEM TO BE SOLVED: To suppress the collapse or the like of a leak current and a drain current by reducing an interface state between an electron supply layer and an insulating layer. <P>SOLUTION: The semiconductor device comprises a GaN electron travel layer (12) formed on a substrate (10), an AlGaN electron supply layer (14) which is formed on the electron travel layer (12) and generates a two-dimension electron gas (13) at the electron travel layer (12), a GaN layer (20) formed on the electron supply layer (14), and a gate electrode (34) formed away from the GaN layer (20) with an insulating film (32) between. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は半導体装置に関し、特に、ＧａＮ系半導体を用いた半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device using a GaN-based semiconductor.

窒化ガリウム（ＧａＮ）を含むＧａＮ系半導体を用いた半導体装置は、高周波かつ高出力で動作するパワー素子として用いられている。特に、マイクロ波、準ミリ波、ミリ波等の高周波帯域において増幅を行うのに適した半導体装置として、高電子移動度トランジスタ（ＨＥＭＴ）等のＦＥＴの開発が進められている。なお、ＧａＮ系半導体とはＧａおよびＮを含む半導体であり、例えば、ＧａＮ、ＧａＮとＡｌＮ（窒化アルミニウム）との混晶であるＡｌＧａＮ、ＧａＮとＩｎＮ（窒化インジウム）との混晶であるＩｎＧａＮ、ＧａＮとＡｌＮとＩｎＮとの混晶であるＡｌＩｎＧａＮ等である。 A semiconductor device using a GaN-based semiconductor containing gallium nitride (GaN) is used as a power element that operates at high frequency and high output. In particular, FETs such as high electron mobility transistors (HEMTs) are being developed as semiconductor devices suitable for performing amplification in high frequency bands such as microwaves, quasi-millimeter waves, and millimeter waves. The GaN-based semiconductor is a semiconductor containing Ga and N. For example, GaN, AlGaN that is a mixed crystal of GaN and AlN (aluminum nitride), InGaN that is a mixed crystal of GaN and InN (indium nitride), AlInGaN which is a mixed crystal of GaN, AlN and InN.

ゲート電圧が０Ｖ以上でピンチオフするエンハンスメントモード（Ｅモード）のＦＥＴは、待機電圧を低減できるためスイッチング素子等に用いられている。また、ＥモードＦＥＴは、増幅器として使用する際、負電源が不要なため単一の電源を用い増幅器を形成できる。よって、回路の簡略化が可能となる。例えばＧａ［０００１］方向に結晶成長されたＧａＮ電子走行層、ＧａＮ電子走行層より電子親和力の小さいＡｌＧａＮ電子供給層からなるＧａＮ系半導体ＦＥＴにおいては、ＡｌＧａＮとＧａＮとの界面の歪に起因するピエゾ分極および結晶の対称性に起因する自発分極によりＡｌＧａＮ／ＧａＮ界面のＧａＮ側に２ＤＥＧ（２ＤｉｍｅｎｔｉｏｎＥｌｅｃｔｒｏｎＧａｓ）が形成される。この２ＤＥＧをゲート電極で制御することによりＦＥＴとして機能する。このようなＦＥＴを例えばＥモードとするためには２ＤＥＧ濃度を小さくすることが求められるが、電子供給層を薄膜化してＥモードを形成するとオン抵抗が高くなり高周波特性の劣化を招く。 Enhancement mode (E mode) FETs that pinch off when the gate voltage is 0 V or higher can be used as a switching element because the standby voltage can be reduced. Further, since the E mode FET does not require a negative power source when used as an amplifier, the amplifier can be formed using a single power source. Therefore, the circuit can be simplified. For example, in a GaN-based semiconductor FET composed of a GaN electron transit layer grown in the Ga [0001] direction and an AlGaN electron supply layer having a lower electron affinity than the GaN electron transit layer, the piezoelectric due to the strain at the interface between AlGaN and GaN. 2DEG (2 Dimension Electron Gas) is formed on the GaN side of the AlGaN / GaN interface by spontaneous polarization due to polarization and crystal symmetry. The 2DEG is controlled by a gate electrode to function as an FET. For example, in order to set such an FET to the E mode, it is required to reduce the 2DEG concentration. However, when the E supply mode is formed by reducing the thickness of the electron supply layer, the on-resistance increases and the high frequency characteristics are deteriorated.

そこで、特許文献１には、ＧａＮ系半導体ＦＥＴにおいて電子供給層にリセス部を設けＥモードを実現する技術が開示されている。
特開２００６−３２６５０号公報 Thus, Patent Document 1 discloses a technique for realizing an E mode by providing a recess in an electron supply layer in a GaN-based semiconductor FET.
JP 2006-32650 A

電子供給層を薄膜化する場合には、電子供給層表面を薄膜化するあるいはリセス部を設けてゲート電極の領域のみ薄膜化する方法がある。例えば、リセス部を設けるなどして電子供給層を薄膜化すると、トンネリング現象等により電子供給層の見かけ上のショットキバリアが低くなる。このため、リーク電流（ゲートリーク電流）が増大する。よって、ゲート電圧を大きくした場合、ゲート電流が大きくなってしまう。このような課題を解決するため、電子供給層とゲート電極との間に絶縁層を設けＭＩＳ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ）構造とする方法がある。 In the case of thinning the electron supply layer, there is a method in which the surface of the electron supply layer is thinned or only a region of the gate electrode is thinned by providing a recess. For example, when the electron supply layer is thinned by providing a recess or the like, the apparent Schottky barrier of the electron supply layer is lowered due to a tunneling phenomenon or the like. For this reason, the leakage current (gate leakage current) increases. Therefore, when the gate voltage is increased, the gate current is increased. In order to solve such a problem, there is a method in which an insulating layer is provided between the electron supply layer and the gate electrode to form a MIS (Metal Insulator Semiconductor) structure.

しかしながら、ＡｌＧａＮ混晶からなる電子供給層上に直接絶縁層を形成すると、電子供給層と絶縁層との界面に界面準位が形成される。これにより、例えばリーク電流やドレイン電流のコラプス（減少）等の現象が生じ電気的特性が劣化してしまう。 However, when an insulating layer is formed directly on an electron supply layer made of an AlGaN mixed crystal, an interface state is formed at the interface between the electron supply layer and the insulating layer. As a result, for example, a phenomenon such as a collapse (decrease) in leakage current or drain current occurs and electrical characteristics deteriorate.

本発明は、上記課題に鑑みなされたものであり、電子供給層と絶縁層との間の界面準位を低減させ、リーク電流やドレイン電流のコラプス等の抑制が可能な半導体装置を提供することを目的とする。 The present invention has been made in view of the above problems, and provides a semiconductor device capable of reducing the interface state between an electron supply layer and an insulating layer and suppressing the collapse of leakage current and drain current. With the goal.

本発明は、基板上に設けられたＧａＮ電子走行層と、前記電子走行層上に設けられ２次元電子ガスを前記電子走行層に生成するＡｌＧａＮ電子供給層と、前記電子供給層上に設けられたＧａＮ層と、前記ＧａＮ層との間に絶縁膜を介し設けられたゲート電極と、を具備することを特徴とする半導体装置である。本発明によれば、電子供給層と絶縁膜との間にＧａＮ層が設けられている。これにより、電子供給層と絶縁層と間に界面準位が形成されることを抑制することができる。よって、ゲート電極のリーク電流やコラプス等を抑制することができる。 The present invention includes a GaN electron transit layer provided on a substrate, an AlGaN electron supply layer that is provided on the electron transit layer and generates a two-dimensional electron gas in the electron transit layer, and is provided on the electron supply layer. A semiconductor device comprising: a GaN layer; and a gate electrode provided between the GaN layer with an insulating film interposed therebetween. According to the present invention, the GaN layer is provided between the electron supply layer and the insulating film. Thereby, it is possible to suppress the formation of an interface state between the electron supply layer and the insulating layer. Therefore, leakage current, collapse, and the like of the gate electrode can be suppressed.

上記構成において、前記前記半導体装置はエンハンスメントモードである構成とすることができる。この構成によれば、電子供給層の薄膜化が求められオン抵抗や高周波特性の低下が生じ易いエンハンスメントモードにおいて、オン抵抗や高周波特性の低下すること抑制することができる。 In the above structure, the semiconductor device may be in an enhancement mode. According to this configuration, it is possible to suppress a decrease in on-resistance and high-frequency characteristics in an enhancement mode in which a reduction in the thickness of the electron supply layer is required and on-resistance and high-frequency characteristics are likely to decrease.

上記構成において、前記絶縁膜は、窒化シリコン膜、酸化シリコン膜、窒化アルミニウム膜および酸化アルミニウム膜のいずれかである構成とすることができる。また、上記構成において、前記基板は、Ｓｉ、ＳｉＣ、サファイアおよびＧａＮのいずれかである構成とすることができる。 In the above structure, the insulating film may be any one of a silicon nitride film, a silicon oxide film, an aluminum nitride film, and an aluminum oxide film. Moreover, the said structure WHEREIN: The said board | substrate can be set as the structure which is either Si, SiC, sapphire, and GaN.

上記構成において、前記電子供給層はリセス部を有し、該リセス部上に接し前記ＧａＮ層、前記絶縁膜および前記ゲート電極が順次設けられてなる構成とすることができる。この構成によれば、リセス部の電子供給層を薄膜化できる。よって、オン抵抗を低くし高周波特性を改善することができる。さらに、リセス部の底面の電子供給層と絶縁層との間に界面準位が形成されることを抑制することができ、リーク電流やコラプス等を抑制することができる。 In the above configuration, the electron supply layer may have a recess, and the GaN layer, the insulating film, and the gate electrode may be sequentially provided in contact with the recess. According to this configuration, the electron supply layer in the recess can be thinned. Therefore, the on-resistance can be lowered and the high frequency characteristics can be improved. Further, it is possible to suppress the formation of an interface state between the electron supply layer and the insulating layer on the bottom surface of the recess portion, and it is possible to suppress leakage current, collapse, and the like.

上記構成において、前記ＧａＮ層は、前記リセス部に沿った面上に設けられ、前記リセス部に沿った面の前記ＧａＮ層上に前記絶縁膜および前記ゲート電極が順に設けられている構成とすることができる。この構成によれば、リセス部の側面の電子供給層と絶縁層との間に界面準位を抑制することができる。 In the above configuration, the GaN layer is provided on a surface along the recess, and the insulating film and the gate electrode are sequentially provided on the GaN layer on the surface along the recess. be able to. According to this configuration, the interface state can be suppressed between the electron supply layer and the insulating layer on the side surface of the recess portion.

上記構成において、前記電子供給層上に前記ＧａＮ層を挟み設けられたスペーサ層を具備し、前記ＧａＮ層を露出するリセス部が前記スペーサ層に設けられ、前記ＧａＮ層上に前記絶縁膜および前記ゲート電極が順に設けられてなる構成とすることができる。この構成によれば、ＧａＮ層を再成長する場合に比べ製造コストを削減することができる。 In the above configuration, the spacer layer is provided with the GaN layer sandwiched between the electron supply layer, a recess portion exposing the GaN layer is provided in the spacer layer, and the insulating film and the GaN layer are provided on the GaN layer. A structure in which gate electrodes are sequentially provided can be employed. According to this configuration, the manufacturing cost can be reduced as compared with the case where the GaN layer is regrown.

前記リセス部に沿った面上に設けられた別のＧａＮ層を具備し、前記リセス部に沿った面の前記別のＧａＮ層上に前記絶縁膜および前記ゲート電極が順に設けられている構成とすることができる。この構成によれば、リセス部の側面のスペーサ層と絶縁層との間の界面準位を抑制することができる。 Another GaN layer provided on the surface along the recess, and the insulating film and the gate electrode are sequentially provided on the other GaN layer on the surface along the recess can do. According to this configuration, the interface state between the spacer layer on the side surface of the recess portion and the insulating layer can be suppressed.

上記構成において、前記電子供給層表面に設けられたＧａＮキャップ層を具備する構成とすることができる。また、前記スペーサ層表面に設けられたＧａＮキャップ層を具備する構成とすることができる。これらの構成によれば、リーク電流やコラプス等を一層抑制することができる。 The said structure WHEREIN: It can be set as the structure which comprises the GaN cap layer provided in the said electron supply layer surface. Moreover, it can be set as the structure which comprises the GaN cap layer provided in the said spacer layer surface. According to these configurations, leakage current, collapse, and the like can be further suppressed.

上記構成において、前記ＧａＮ層は、Ｎ型またはＰ型である構成とすることができる。また、上記構成において、前記別のＧａＮ層は、Ｎ型またはＰ型である構成とすることができる。 In the above configuration, the GaN layer may be N-type or P-type. In the above configuration, the another GaN layer may be an N type or a P type.

本発明によれば、電子供給層と絶縁層との間の界面準位を低減させ、リーク電流やドレイン電流のコラプス等を抑制することができる。 According to the present invention, the interface state between the electron supply layer and the insulating layer can be reduced, and leakage current, drain current collapse, and the like can be suppressed.

以下、本発明の実施例を図面を参照に説明する。 Embodiments of the present invention will be described below with reference to the drawings.

実施例１はリセス部にＧａＮ層を再成長する例である。図１（ａ）を参照に、ｃ−サファイア基板１０上に電子走行層１２として膜厚が例えば２．０μｍのｉ−ＧａＮを形成する。電子走行層１２上に電子供給層１４として膜厚が例えば３０ｎｍのｉ−Ａｌ_０．２５Ｇａ_０．７５Ｎを形成する。電子走行層１２および電子供給層１４は、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）法またはＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いＧａ面［０００１］方向に成膜する。サファイア基板１０はＧａＮ系半導体が形成できる基板であればよく、ＳｉＣ（炭化シリコン）基板、（１１１）面のＳｉ（シリコン）基板でもよい。電子走行層１２と電子供給層１４との界面の歪に起因するピエゾ分極および結晶の対称性に起因する自発分極により電子走行層１２の電子供給層１４との界面には２次元電子ガス（２ＤＥＧ）１３が形成される。このように、電子供給層１４は電子走行層１２に２次元電子ガスを生成させる。これにより、基板１０上に設けられた電子走行層１２と、電子走行層１２上に設けられた電子供給層１４と、を有する半導体基板２８が完成する。 Example 1 is an example in which a GaN layer is regrown in the recess. Referring to FIG. 1A, i-GaN having a thickness of, for example, 2.0 μm is formed as an electron transit layer 12 on a c-sapphire substrate 10. For example, i-Al _0.25 Ga _0.75 N having a film thickness of 30 nm is formed on the electron transit layer 12 as the electron supply layer 14. The electron transit layer 12 and the electron supply layer 14 are formed in the Ga plane [0001] direction by using a MOVPE (Metal Organic Vapor Phase Epitaxy) method or a MOCVD (Metal Organic Chemical Vapor Deposition) method. The sapphire substrate 10 may be a substrate on which a GaN-based semiconductor can be formed, and may be a SiC (silicon carbide) substrate or a (111) plane Si (silicon) substrate. Two-dimensional electron gas (2 DEG ) 13 is formed. Thus, the electron supply layer 14 causes the electron transit layer 12 to generate a two-dimensional electron gas. Thereby, the semiconductor substrate 28 having the electron transit layer 12 provided on the substrate 10 and the electron supply layer 14 provided on the electron transit layer 12 is completed.

図１（ｂ）を参照に、半導体基板２８の電子供給層１４および電子走行層１２の上部を例えばＢＣｌ_３／Ｃｌ_２等の塩素系ガスを用いドライエッチングする。これにより素子分離領域３１を形成する。なお、イオン注入法を用い素子分離領域を形成してもよい。電子供給層１４を例えば塩素系ガスを用いドライエッチングし、電子供給層１４に深さ約２０ｎｍのリセス部３０を形成する。電子供給層１４の膜厚は例えば１０ｎｍから５０ｎｍ、リセス部３０の電子供給層１４の膜厚は例えば３ｎｍから１０ｎｍとすることが好ましい。 Referring to FIG. 1B, the upper portions of the electron supply layer 14 and the electron transit layer 12 of the semiconductor substrate 28 are dry-etched using a chlorine-based gas such as BCl ₃ / Cl ₂ . Thereby, the element isolation region 31 is formed. Note that an element isolation region may be formed using an ion implantation method. The electron supply layer 14 is dry-etched using, for example, a chlorine-based gas to form a recess 30 having a depth of about 20 nm in the electron supply layer 14. The film thickness of the electron supply layer 14 is preferably 10 nm to 50 nm, for example, and the film thickness of the electron supply layer 14 of the recess 30 is preferably 3 nm to 10 nm, for example.

図１（ｃ）を参照に、リセス部３０の底面および側面並びに電子供給層１４上にＮ型のＧａＮ層２０をＭＯＣＶＤ法を用い再成長する。ＧａＮ層２０の膜厚は例えば１０ｎｍとし、キャリア濃度が例えば３×１０^１８ｃｍ^−３となるようにＳｉがドープされている。ＧａＮ層２０の膜厚は例えば１ｎｍから１５ｎｍであることが好ましい。ＧａＮ層２０上に全面に渡り絶縁膜３２として例えば膜厚が約２０ｎｍの酸化シリコン膜をＣＶＤ法を用い形成する。絶縁膜３２の膜厚は例えば１０ｎｍから１００ｎｍであることが好ましい。絶縁膜３２として、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜等を用いることもできる。 Referring to FIG. 1C, an N-type GaN layer 20 is regrown using the MOCVD method on the bottom and side surfaces of the recess 30 and the electron supply layer 14. The film thickness of the GaN layer 20 is, for example, 10 nm, and Si is doped so that the carrier concentration is, for example, 3 × 10 ¹⁸ cm ⁻³ . The film thickness of the GaN layer 20 is preferably 1 nm to 15 nm, for example. For example, a silicon oxide film having a film thickness of about 20 nm is formed on the GaN layer 20 as an insulating film 32 over the entire surface by CVD. The film thickness of the insulating film 32 is preferably 10 nm to 100 nm, for example. As the insulating film 32, a silicon nitride film, an aluminum oxide film, an aluminum nitride film, or the like can be used.

図１（ｄ）を参照に、ソース電極３６およびドレイン電極３８を形成すべき絶縁膜３２、ＧａＮ層２０および電子供給層１４の一部を除去し、電子供給層１４上にソース電極３６およびドレイン電極３８としてＴｉ（チタン）／Ａｕ（金）を蒸着法およびリフトオフ法を用い形成する。ソース電極３６およびドレイン電流３８としてはＴｉ／Ａｌ（アルミニウム）等を用いることもできる。リセス部３０の絶縁膜３２上にゲート電極３４としてＮｉ（ニッケル）／Ａｕを蒸着法およびリフトオフ法を用い形成する。つまり、ゲート電極３４はＧａＮ層２０との間に絶縁膜３２を介して設けられる。ゲート電極３４としてはＮｉ／ＡｌやＴａ（タンタル）／Ａｕ等を用いることもできる。以上により実施例１に係るＦＥＴが完成する。 Referring to FIG. 1D, the insulating film 32, the GaN layer 20 and the electron supply layer 14 where the source electrode 36 and the drain electrode 38 are to be formed are removed, and the source electrode 36 and the drain on the electron supply layer 14 are removed. Ti (titanium) / Au (gold) is formed as the electrode 38 by vapor deposition and lift-off. Ti / Al (aluminum) or the like can be used as the source electrode 36 and the drain current 38. Ni (nickel) / Au is formed as the gate electrode 34 on the insulating film 32 of the recess 30 by using a vapor deposition method and a lift-off method. That is, the gate electrode 34 is provided between the GaN layer 20 and the insulating film 32. As the gate electrode 34, Ni / Al, Ta (tantalum) / Au, or the like can also be used. Thus, the FET according to Example 1 is completed.

実施例１は、リセス型のＭＩＳ構造からなるＥモードＦＥＴである。電子供給層１４にリセス部３０を設けるのは、ＥモードＦＥＴを実現するものであるが、電子供給層１４の薄膜化は電子走行層１２側の界面に供給される２ＤＥＧ１３を低下させるためオン抵抗や高周波特性の低下を招く。そのため、ゲート電極３４と電子供給層１４との間に絶縁膜３２を設けた。しかしながら、電子供給層１４と絶縁膜３２との間に界面準位が形成され、リーク電流やコラプス等の課題が発生する。そこで、電子供給層１４と絶縁膜３２との間にＧａＮ層２０を設ける。これにより、電子供給層１４と絶縁膜３２と間に界面準位が形成されることを抑制することができる。よって、ゲート電極３４のリーク電流やコラプス等を抑制することができる。 Example 1 is an E-mode FET having a recess type MIS structure. The provision of the recess 30 in the electron supply layer 14 realizes an E-mode FET, but the thinning of the electron supply layer 14 reduces the 2DEG 13 supplied to the interface on the electron transit layer 12 side, so that the on-resistance is reduced. In addition, the high frequency characteristics are degraded. Therefore, an insulating film 32 is provided between the gate electrode 34 and the electron supply layer 14. However, an interface state is formed between the electron supply layer 14 and the insulating film 32, and problems such as leakage current and collapse occur. Therefore, the GaN layer 20 is provided between the electron supply layer 14 and the insulating film 32. Thereby, it is possible to suppress the formation of an interface state between the electron supply layer 14 and the insulating film 32. Therefore, leakage current, collapse, and the like of the gate electrode 34 can be suppressed.

また、ゲート電極３４直下のリセス部３０の底面の電子供給層１４と絶縁膜３２と間にＧａＮ層２０を設けている。つまり、電子供給層１４はリセス部３０を有し、リセス部３０に接しＧａＮ層２０、絶縁膜３２およびゲート電極３４が順次設けられている。リセス部３０を設けることにより、リセス部３０の電子供給層１４を薄膜化できる。よって、オン抵抗を低くし高周波特性を改善することができる。さらに、リセス部３０の底面の電子供給層１４と絶縁膜３２と間に界面準位が形成されることを抑制することができる。よって、ゲート電極３４のリーク電流やコラプス等を抑制することができる。 In addition, the GaN layer 20 is provided between the electron supply layer 14 and the insulating film 32 on the bottom surface of the recess 30 immediately below the gate electrode 34. That is, the electron supply layer 14 has a recess 30, and the GaN layer 20, the insulating film 32, and the gate electrode 34 are sequentially provided in contact with the recess 30. By providing the recess portion 30, the electron supply layer 14 of the recess portion 30 can be thinned. Therefore, the on-resistance can be lowered and the high frequency characteristics can be improved. Furthermore, it is possible to suppress the formation of interface states between the electron supply layer 14 on the bottom surface of the recess 30 and the insulating film 32. Therefore, leakage current, collapse, and the like of the gate electrode 34 can be suppressed.

さらに、リセス部３０の側面の電子供給層１４と絶縁膜３２との間にもＧａＮ層２０が形成されている。つまり、ＧａＮ層２０は、リセス部３０に沿った面（リセス部３０の側面および底面）上に設けられ、リセス部に沿った面のＧａＮ層２０上に絶縁膜３２およびゲート電極３４が順に設けられている。このため、リセス部３０の側面の電子供給層１４と絶縁膜３２との間の界面準位も抑制できる。このため、例えば実施例４と比較し、リセス部３０の側面の界面準位に起因したリーク電流やコラプス等を抑制することができる。 Further, the GaN layer 20 is also formed between the electron supply layer 14 on the side surface of the recess 30 and the insulating film 32. That is, the GaN layer 20 is provided on the surface along the recess portion 30 (the side surface and the bottom surface of the recess portion 30), and the insulating film 32 and the gate electrode 34 are sequentially provided on the GaN layer 20 on the surface along the recess portion. It has been. For this reason, the interface state between the electron supply layer 14 on the side surface of the recess 30 and the insulating film 32 can also be suppressed. For this reason, for example, compared with Example 4, the leakage current, the collapse, etc. resulting from the interface state of the side surface of the recess 30 can be suppressed.

さらに、ゲート電極３４とソース電極３６およびドレイン電極３８との間の電子供給層１４表面上にＮ型ＧａＮキャップ層としてＮ型ＧａＮ層２０が設けられている。ゲート電極３４とソース電極３６およびドレイン電極３８との間の電子供給層１４上にＰ型ＧａＮ層が形成された場合、リセス部３０直下以外の２ＤＥＧ１３の濃度が減少してしまう。このため、ｇｍ等が減少してしまう。実施例１においては、ゲート電極３４とソース電極３６およびドレイン電極３８との間の電子供給層１４上に形成されたＧａＮ層がＮ型ＧａＮ層のため、ｇｍの減少を抑制することができる。ゲート電極３４とソース電極３６およびドレイン電極３８との間の界面に界面準位は、ゲート電極３４とソース電極３６およびドレイン電極３８との間のリーク電流やコラプス等の一因ともなっている。よって、コラプス等を一層抑制することができる。 Further, an N-type GaN layer 20 is provided as an N-type GaN cap layer on the surface of the electron supply layer 14 between the gate electrode 34 and the source electrode 36 and the drain electrode 38. When a P-type GaN layer is formed on the electron supply layer 14 between the gate electrode 34, the source electrode 36, and the drain electrode 38, the concentration of 2DEG 13 other than immediately below the recess 30 is reduced. For this reason, gm etc. will decrease. In Example 1, since the GaN layer formed on the electron supply layer 14 between the gate electrode 34, the source electrode 36, and the drain electrode 38 is an N-type GaN layer, the decrease in gm can be suppressed. The interface state at the interface between the gate electrode 34 and the source electrode 36 and the drain electrode 38 also contributes to the leakage current and the collapse between the gate electrode 34 and the source electrode 36 and the drain electrode 38. Therefore, collapse and the like can be further suppressed.

実施例２以降に、電子供給層と絶縁膜との間にＧａＮ層を設ける各種例を示す。実施例２はリセス部内に選択的にＧａＮ層を形成する例である。図２（ａ）を参照に、図１（ａ）の後、電子供給層１４上にマスク層３３として酸化シリコン膜をＣＶＤ法を用い形成する。リセス部３０を形成すべき領域のマスク層３３を除去する。マスク層３３をマスクに電子供給層１４をエッチングし、リセス部３０を形成する。なお、図１（ｂ）で説明した素子分離領域３１については、以降図示せず説明を省略する。 Various examples in which the GaN layer is provided between the electron supply layer and the insulating film will be described in the second and subsequent examples. Example 2 is an example in which a GaN layer is selectively formed in the recess. Referring to FIG. 2A, after FIG. 1A, a silicon oxide film is formed as a mask layer 33 on the electron supply layer 14 using a CVD method. The mask layer 33 in the region where the recess 30 is to be formed is removed. Using the mask layer 33 as a mask, the electron supply layer 14 is etched to form the recessed portion 30. Note that the element isolation region 31 described with reference to FIG.

図２（ｂ）を参照に、マスク層３３をマスクにリセス部３０の底面および側面にＮ型のＧａＮ層２２をＭＯＣＶＤ法を用い選択成長する。マスク層３３はＧａＮ層２２が形成されない層であることが好ましく、例えば窒化シリコン膜、酸化チタン膜等を用いることができる。 Referring to FIG. 2B, an N-type GaN layer 22 is selectively grown on the bottom and side surfaces of the recess 30 using the mask layer 33 as a mask, using the MOCVD method. The mask layer 33 is preferably a layer on which the GaN layer 22 is not formed. For example, a silicon nitride film, a titanium oxide film, or the like can be used.

図２（ｃ）を参照に、ＧａＮ層２２上およびマスク層３３上に絶縁膜３２として酸化シリコン膜をＣＶＤ法を用い形成する。図２（ｄ）を参照に、実施例１と同様にゲート電極３４、ソース電極３６およびドレイン電極３８を形成する。このように、ＧａＮ層２２はリセス部３０に沿った面に選択的に形成することもできる。この構成により、リセス部３０底面および側面の電子供給層１４と絶縁膜３２との界面準位を抑制することができる。 Referring to FIG. 2C, a silicon oxide film is formed as an insulating film 32 on the GaN layer 22 and the mask layer 33 by the CVD method. Referring to FIG. 2D, the gate electrode 34, the source electrode 36, and the drain electrode 38 are formed as in the first embodiment. As described above, the GaN layer 22 can also be selectively formed on the surface along the recess 30. With this configuration, the interface state between the electron supply layer 14 on the bottom and side surfaces of the recess 30 and the insulating film 32 can be suppressed.

実施例３は選択成長されたＧａＮ層としてＰ型ＧａＮ層を用いる例である。図３を参照に、実施例２の図２（ｄ）に対し、Ｎ型ＧａＮ層２２がＰ型ＧａＮ層２３に置き換わっている。その他の構成は実施例２と同じであり説明を省略する。Ｐ型ＧａＮ層２３としては、例えばキャリア濃度が例えば３×１０^１８ｃｍ^−３となるようにＭｇがドープされている。 Example 3 is an example in which a P-type GaN layer is used as the selectively grown GaN layer. Referring to FIG. 3, the N-type GaN layer 22 is replaced with a P-type GaN layer 23 with respect to FIG. Other configurations are the same as those of the second embodiment, and the description thereof is omitted. The P-type GaN layer 23 is doped with Mg so that the carrier concentration is, for example, 3 × 10 ¹⁸ cm ⁻³ .

実施例３によれば、ゲート電極３４と電子供給層１４との間の界面準位を低減できるとともにゲート電極３４と２ＤＥＧ１３との間にＰ型ＧａＮ層２３が形成されているため、ゲート電極３４の直下の２ＤＥＧ１３の濃度が低下し、Ｅモードを簡単に実現することができる。 According to the third embodiment, since the interface state between the gate electrode 34 and the electron supply layer 14 can be reduced and the P-type GaN layer 23 is formed between the gate electrode 34 and the 2DEG 13, the gate electrode 34. The concentration of 2DEG13 immediately below the lowering of the area is reduced, and the E mode can be easily realized.

また、ゲート電極３４直下以外の電子供給層１４や電子走行層１２にはＰ型領域が形成されていない。つまりＰ型ＧａＮ層２３はリセス部３０の底面および側面に選択的に形成されている。このため、ゲート電極３４直下以外の２ＤＥＧ１３の濃度は低下することがない。よって、相互コンダクタンス（ｇｍ）等の特性を劣化させることなくＥモードを実現することができる。これは、電子走行層１２のコンダクションバンドが正に移動することで、Ｖｔｈが正となるためである。 Further, no P-type region is formed in the electron supply layer 14 or the electron transit layer 12 other than just below the gate electrode 34. That is, the P-type GaN layer 23 is selectively formed on the bottom and side surfaces of the recess 30. For this reason, the concentration of 2DEG 13 other than directly under the gate electrode 34 does not decrease. Therefore, the E mode can be realized without degrading characteristics such as mutual conductance (gm). This is because Vth becomes positive because the conduction band of the electron transit layer 12 moves positively.

実施例２および実施例３のように、リセス部３０に沿った面上に設けられたＧａＮ層は、リセス部３０内に選択的に設けることもできる。また、リセス部３０に沿った面上に設けられたＧａＮ層はN型ＧａＮ層２２またはP型ＧａＮ層２３とすることもできる。 As in Example 2 and Example 3, the GaN layer provided on the surface along the recess 30 can be selectively provided in the recess 30. Further, the GaN layer provided on the surface along the recess 30 may be an N-type GaN layer 22 or a P-type GaN layer 23.

実施例４は電子供給層上にＧａＮ層を挟みスペーサ層が設けられた例である。図４（ａ）を参照に、実施例１の図１（ａ）と同様に基板１０上に電子走行層１２を形成した後、電子走行層１２上にｉ−ＡｌＧａＮ層からなる電子供給層１５を形成する。電子供給層１５上にＮ型ＧａＮ層２６を形成する。ＧａＮ層２６上にｉ−ＡｌＧａＮ層からなるスペーサ層１６を形成する。スペーサ層１６上にＮ型ＧａＮからなるキャップ層１８を形成する。これらの層はＭＯＶＰＥ法またはＭＯＣＶＤ法を用い形成する。また、Ｎ型ＧａＮ層２６およびキャップ層１８のＮ型キャリア濃度は例えば３×１０^１８ｃｍ^−３である。以上により、基板１０上に設けられた電子走行層１２と、電子走行層１２上に設けられた電子供給層１５と、電子供給層１５上に設けられたＧａＮ層２６と、ＧａＮ層２６上に設けられたスペーサ層１６とスペーサ層１６上に設けられたキャップ層１８と、を有する半導体基板２９が完成する。 Example 4 is an example in which a spacer layer is provided on an electron supply layer with a GaN layer interposed therebetween. Referring to FIG. 4A, after the electron transit layer 12 is formed on the substrate 10 as in FIG. 1A of Example 1, the electron supply layer 15 made of an i-AlGaN layer is formed on the electron transit layer 12. Form. An N-type GaN layer 26 is formed on the electron supply layer 15. A spacer layer 16 made of an i-AlGaN layer is formed on the GaN layer 26. A cap layer 18 made of N-type GaN is formed on the spacer layer 16. These layers are formed using the MOVPE method or the MOCVD method. Further, the N-type carrier concentration of the N-type GaN layer 26 and the cap layer 18 is, for example, 3 × 10 ¹⁸ cm ⁻³ . As described above, the electron transit layer 12 provided on the substrate 10, the electron supply layer 15 provided on the electron transit layer 12, the GaN layer 26 provided on the electron supply layer 15, and the GaN layer 26 are formed. A semiconductor substrate 29 having the spacer layer 16 provided and the cap layer 18 provided on the spacer layer 16 is completed.

図４（ｂ）を参照に、半導体基板２９のＧａＮ層２６に達するリセス部３０を形成する。図４（ｃ）を参照に、リセス部３０の底面、すなわちＧａＮ層２６の上、リセス部３０の側面およびキャップ層１８上に絶縁膜３２として酸化シリコン膜をＣＶＤ法を用い形成する。図４（ｄ）を参照に、実施例１と同様に、ゲート電極３４、ソース電極３６およびドレイン電極３８を形成する。以上により、実施例４に係るＦＥＴが完成する。 Referring to FIG. 4B, a recess 30 that reaches the GaN layer 26 of the semiconductor substrate 29 is formed. 4C, a silicon oxide film is formed as an insulating film 32 on the bottom surface of the recess portion 30, that is, on the GaN layer 26, on the side surface of the recess portion 30, and on the cap layer 18 by the CVD method. Referring to FIG. 4D, the gate electrode 34, the source electrode 36, and the drain electrode 38 are formed as in the first embodiment. Thus, the FET according to Example 4 is completed.

実施例４によれば、図４（ａ）のように、電子供給層１５とスペーサ層１６との間にＧａＮ層２６を形成する。図４（ｂ）のように、ＧａＮ層２６に達するようにリセス部３０を形成する。つまり、スペーサ層１６にＧａＮ層２６を露出するリセス部３０が設けられる。これにより、実施例１のように製造コストの大きいＧａＮ層２２の再成長を行う必要がない。よって、製造コストを削減することができる。また、実施例１と同様に、スペーサ層１６と絶縁膜３２との間にＮ型ＧａＮキャップ層１８が設けられているため、スペーサ層１６と絶縁膜３２との間の界面準位を低減させることができる。よって、界面準位に起因したリーク電流やコラプス等を抑制することができる。 According to Example 4, the GaN layer 26 is formed between the electron supply layer 15 and the spacer layer 16 as shown in FIG. As shown in FIG. 4B, the recess 30 is formed so as to reach the GaN layer 26. In other words, the recess 30 that exposes the GaN layer 26 is provided in the spacer layer 16. Thereby, it is not necessary to perform regrowth of the GaN layer 22 having a high manufacturing cost as in the first embodiment. Therefore, manufacturing cost can be reduced. Similarly to the first embodiment, since the N-type GaN cap layer 18 is provided between the spacer layer 16 and the insulating film 32, the interface state between the spacer layer 16 and the insulating film 32 is reduced. be able to. Therefore, leakage current, collapse, and the like due to the interface state can be suppressed.

実施例５は電子供給層上にＰ型ＧａＮ層を挟みスペーサ層が設けられた例である。図５を参照に、実施例４の図４（ｄ）に対し、Ｎ型ＧａＮ層２６がＰ型ＧａＮ層２７に置き換わっている。ソース電極３６およびドレイン電極３８は２ＤＥＧ１３とオーミックコンタクトするためＰ型ＧａＮ層２７を貫通するように形成されることが好ましい。その他の構成は実施例４と同じであり説明を省略する。 Example 5 is an example in which a spacer layer is provided on an electron supply layer with a P-type GaN layer interposed therebetween. Referring to FIG. 5, the N-type GaN layer 26 is replaced with a P-type GaN layer 27 with respect to FIG. The source electrode 36 and the drain electrode 38 are preferably formed so as to penetrate the P-type GaN layer 27 to make ohmic contact with the 2DEG 13. Other configurations are the same as those of the fourth embodiment, and the description thereof is omitted.

実施例５によれば、実施例３と同様に、簡単にＥモードを実現することができる。さらに、ゲート電極３４とソース電極３６およびドレイン電極３８との間のスペーサ層１６と絶縁膜３２との間にＮ型ＧａＮキャップ層１８が形成されている。つまり、スペーサ層１６表面にＧａＮキャップ層１８が設けられている。このため、界面準位に起因したリーク電流やコラプス等を一層抑制することができる。 According to the fifth embodiment, the E mode can be easily realized as in the third embodiment. Further, an N-type GaN cap layer 18 is formed between the spacer layer 16 between the gate electrode 34 and the source electrode 36 and drain electrode 38 and the insulating film 32. That is, the GaN cap layer 18 is provided on the surface of the spacer layer 16. For this reason, leakage current, collapse, and the like due to the interface state can be further suppressed.

実施例４および実施例５のように、電子供給層１４上とスペーサ層１６との間のＧａＮ層はＮ型ＧａＮ層２６でもよいしＰ型ＧａＮ層２７でもよい。 As in Example 4 and Example 5, the GaN layer between the electron supply layer 14 and the spacer layer 16 may be the N-type GaN layer 26 or the P-type GaN layer 27.

実施例６は電子供給層内に第１ＧａＮ層を設け、かつリセス部に第２ＧａＮ層が再成長された例である。図６（ａ）を参照に、実施例４の図４（ａ）の後、キャップ層１８上にマスク層３３として酸化シリコン膜を形成し、リセス部３０を形成すべき領域のマスク層３３を除去する。マスク層３３をマスクにキャップ層１８およびスペーサ層１６をエッチングし、第１ＧａＮ層２６ａ（Ｎ型ＧａＮ層）に達するリセス部３０を形成する。 Example 6 is an example in which the first GaN layer is provided in the electron supply layer, and the second GaN layer is regrown in the recess. Referring to FIG. 6A, after FIG. 4A of the fourth embodiment, a silicon oxide film is formed as a mask layer 33 on the cap layer 18, and the mask layer 33 in the region where the recess 30 is to be formed is formed. Remove. The cap layer 18 and the spacer layer 16 are etched using the mask layer 33 as a mask to form a recess 30 that reaches the first GaN layer 26a (N-type GaN layer).

図６（ｂ）を参照に、マスク層３３をマスクにリセス部３０の底面および側面に選択的に第２ＧａＮ層２２ａ（別のＧａＮ層）を形成する。第２ＧａＮ層２２ａおよびマスク層３３上に絶縁膜３２を形成する。図６（ｃ）を参照に、ゲート電極３４、ソース電極３６およびドレイン電極３８を形成する。以上により実施例６に係るＦＥＴが完成する。 Referring to FIG. 6B, the second GaN layer 22a (another GaN layer) is selectively formed on the bottom and side surfaces of the recess 30 using the mask layer 33 as a mask. An insulating film 32 is formed on the second GaN layer 22 a and the mask layer 33. Referring to FIG. 6C, a gate electrode 34, a source electrode 36, and a drain electrode 38 are formed. Thus, the FET according to Example 6 is completed.

実施例６によれば、ＧａＮ層として、電子供給層内に形成された第１ＧａＮ層２６ａ（ＧａＮ層）とリセス部３０に沿った面（リセス部３０の底面および側面）上に再成長された第２ＧａＮ層２２ａ（別のＧａＮ層）とを有する。これにより、実施例４に対し、リセス部３０の側面にも第２ＧａＮ層２２ａが形成されているため、リセス部３０側面の界面準位に起因したコラプス等を抑制することができる。 According to Example 6, the GaN layer was regrown on the first GaN layer 26a (GaN layer) formed in the electron supply layer and the surface along the recess portion 30 (the bottom surface and the side surface of the recess portion 30). A second GaN layer 22a (another GaN layer). Thereby, since the 2nd GaN layer 22a is formed also in the side of recess part 30 to Example 4, the collapse etc. resulting from the interface state of recess part 30 side can be controlled.

実施例７は第１ＧａＮ層がＮ型ＧａＮ層で第２ＧａＮ層がＰ型ＧａＮ層の例である。図７を参照に、実施例６の図６（ｃ）に対し、第２ＧａＮ層２２ａがＰ型の第２ＧａＮ層２３ａ(別のＧａＮ層）に置き換わっている。その他の構成は実施例６と同じであり説明を省略する。 Example 7 is an example in which the first GaN layer is an N-type GaN layer and the second GaN layer is a P-type GaN layer. Referring to FIG. 7, the second GaN layer 22a is replaced with a P-type second GaN layer 23a (another GaN layer) as compared with FIG. 6C of the sixth embodiment. Other configurations are the same as those of the sixth embodiment, and the description thereof is omitted.

実施例７によれば、ゲート直下にＰ型ＧａＮ層２７が形成されているため、簡単にＥモードを実現すことができる。さらに、リセス部３０の底面、側面、ゲート電極３４とソース電極３６およびドレイン電極３８との間の絶縁膜３２またはマスク層３３と接する半導体層はＮ型ＧａＮ層のため、界面準位に起因したリーク電流やコラプス等を一層抑制することができる。 According to the seventh embodiment, since the P-type GaN layer 27 is formed immediately below the gate, the E mode can be easily realized. Further, since the semiconductor layer in contact with the bottom surface, the side surface, the insulating film 32 between the gate electrode 34 and the source electrode 36 and the drain electrode 38 or the mask layer 33 is an N-type GaN layer, it is caused by the interface state. Leakage current, collapse, etc. can be further suppressed.

実施例６および実施例７のように、リセス部３０に沿った面（リセス部３０の底面および側面）上に設けられた別のＧａＮ層はＮ型の第２ＧａＮ層２２ａでもよいしＰ型の第２ＧａＮ層２３ａでもよい。また、スペーサ層１６表面にＧａＮキャップ層１８が設けられている。これにより、界面準位に起因したリーク電流やコラプス等を一層抑制することができる。 As in Example 6 and Example 7, the other GaN layer provided on the surface along the recess 30 (the bottom and side surfaces of the recess 30) may be the N-type second GaN layer 22a or the P-type The second GaN layer 23a may be used. A GaN cap layer 18 is provided on the surface of the spacer layer 16. As a result, leakage current, collapse, and the like due to the interface state can be further suppressed.

実施例１から実施例７において、電子走行層１２はＧａＮ層、電子供給層１４、１５およびスペーサ層１６はＡｌＧａＮ層を例に説明した。電子走行層１２はＧａＮ系半導体、電子供給層１４、１５およびスペーサ層１６は電子走行層１２より電子親和力が小さくＧａＮと異なるＧａＮ系半導体であればよい。電子供給層１４、１５およびスペーサ層１６が電子走行層１２より電子親和力が小さいことにより電子走行層１２内に２ＤＥＧ１３を形成することができる。また、電子供給層１４、１５およびスペーサ層１６がＧａＮと異なるＧａＮ系半導体層であることにより、絶縁膜３２との間に界面準位が形成されやすい。よって、ＧａＮ層２０、２２、２２ａ、２３、２３ａ、２６または２７を設けることが用いることが有効である。 In Examples 1 to 7, the electron transit layer 12 is described as an example of a GaN layer, the electron supply layers 14 and 15, and the spacer layer 16 as an AlGaN layer. The electron transit layer 12 may be a GaN-based semiconductor, and the electron supply layers 14 and 15 and the spacer layer 16 may be any GaN-based semiconductor having an electron affinity smaller than that of the electron transit layer 12 and different from GaN. Since the electron supply layers 14 and 15 and the spacer layer 16 have a lower electron affinity than the electron transit layer 12, the 2DEG 13 can be formed in the electron transit layer 12. In addition, since the electron supply layers 14 and 15 and the spacer layer 16 are GaN-based semiconductor layers different from GaN, an interface state is easily formed between the electron supply layers 14 and 15 and the spacer layer 16. Therefore, it is effective to use the GaN layer 20, 22, 22a, 23, 23a, 26 or 27.

ＧａＮ系半導体の電子親和力を小さくするためにはＧａＮ系半導体にＡｌを含むことが多い。しかし、電子供給層としてＡｌを含むＧａＮ系半導体を用いた場合、絶縁膜３２との間に界面準位が形成されやすい。よって、この場合、本発明を適用することが特に有効である。さらに、酸化シリコン膜や酸化アルミニウム膜等の酸化膜は窒化シリコン膜や窒化アルミニウム膜等の窒化膜に比べエネルギギャップが大きい。このため、酸化膜を絶縁膜３２として用いることにより、ゲートのリーク電流を低減させることができる。しかし、Ａｌを含むＧａＮ系半導体上に酸化膜を形成した場合、酸化膜中の酸素とＧａＮ系半導体中のＡｌとが結合し、界面準位が形成されやすい。よって、この場合、本発明を適用することが特に有効である。 In order to reduce the electron affinity of a GaN-based semiconductor, the GaN-based semiconductor often contains Al. However, when a GaN-based semiconductor containing Al is used as the electron supply layer, an interface state is likely to be formed between the insulating film 32. Therefore, in this case, it is particularly effective to apply the present invention. Furthermore, an oxide film such as a silicon oxide film or an aluminum oxide film has a larger energy gap than a nitride film such as a silicon nitride film or an aluminum nitride film. For this reason, the gate leakage current can be reduced by using the oxide film as the insulating film 32. However, when an oxide film is formed on a GaN-based semiconductor containing Al, oxygen in the oxide film is bonded to Al in the GaN-based semiconductor, and an interface state is easily formed. Therefore, in this case, it is particularly effective to apply the present invention.

以上、発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 The preferred embodiments of the present invention have been described in detail above. However, the present invention is not limited to the specific embodiments, and various modifications and changes can be made within the scope of the gist of the present invention described in the claims. It can be changed.

図１（ａ）から図１（ｄ）は実施例１に係るＦＥＴの製造工程を示す断面図である。FIG. 1A to FIG. 1D are cross-sectional views showing manufacturing steps of the FET according to the first embodiment. 図２（ａ）からび図２（ｄ）は実施例２に係るＦＥＴの製造工程を示す断面図である。FIG. 2A and FIG. 2D are cross-sectional views illustrating the manufacturing process of the FET according to the second embodiment. 図３は実施例３に係るＦＥＴの断面図である。FIG. 3 is a cross-sectional view of the FET according to the third embodiment. 図４（ａ）から図４（ｄ）は実施例４に係るＦＥＴの製造工程を示す断面図である。FIG. 4A to FIG. 4D are cross-sectional views showing the manufacturing process of the FET according to the fourth embodiment. 図５は実施例５に係るＦＥＴの断面図である。FIG. 5 is a cross-sectional view of the FET according to the fifth embodiment. 図６（ａ）から図６（ｃ）は実施例６に係るＦＥＴの製造工程を示す断面図である。FIG. 6A to FIG. 6C are cross-sectional views illustrating the manufacturing process of the FET according to the sixth embodiment. 図７は実施例７に係るＦＥＴの断面図である。FIG. 7 is a cross-sectional view of the FET according to the seventh embodiment.

Explanation of symbols

１０基板
１２電子走行層
１３２ＤＥＧ
１４電子供給層
１５電子供給層
１６スペーサ層
１８キャップ層
２０ＧａＮ層
２２Ｎ型ＧａＮ層
２２ａ第２ＧａＮ層
２３Ｐ型ＧａＮ層
２６Ｎ型ＧａＮ層
２６ａ第１ＧａＮ層
２７Ｐ型ＧａＮ層
３０リセス部
３２絶縁膜
３３マスク層
３４ゲート電極
３６ソース電極
３８ドレイン電極 10 Substrate 12 Electron travel layer 13 2DEG
14 Electron supply layer 15 Electron supply layer 16 Spacer layer 18 Cap layer 20 GaN layer 22 N-type GaN layer 22a Second GaN layer 23 P-type GaN layer 26 N-type GaN layer 26a First GaN layer 27 P-type GaN layer 30 Recessed portion 32 Insulation Film 33 Mask layer 34 Gate electrode 36 Source electrode 38 Drain electrode

Claims

A GaN electron transit layer provided on the substrate;
An AlGaN electron supply layer that is provided on the electron transit layer and generates a two-dimensional electron gas in the electron transit layer;
A GaN layer provided on the electron supply layer;
And a gate electrode provided with an insulating film between the GaN layer and the GaN layer.

The semiconductor device according to claim 1, wherein the semiconductor device is in an enhancement mode.

2. The semiconductor device according to claim 1, wherein the insulating film is any one of a silicon nitride film, a silicon oxide film, an aluminum nitride film, and an aluminum oxide film.

The semiconductor device according to claim 1, wherein the substrate is one of Si, SiC, sapphire, and GaN.

The electron supply layer has a recess;
2. The semiconductor device according to claim 1, wherein the GaN layer, the insulating film, and the gate electrode are sequentially provided in contact with the recess portion.

The GaN layer is provided on a surface along the recess portion, and the insulating film and the gate electrode are sequentially provided on the GaN layer on the surface along the recess portion. 5. The semiconductor device according to 5.

Comprising a spacer layer sandwiching the GaN layer on the electron supply layer;
2. The semiconductor device according to claim 1, wherein a recess portion exposing the GaN layer is provided in the spacer layer, and the insulating film and the gate electrode are provided in order on the GaN layer.

Comprising another GaN layer provided on the surface along the recess,
The semiconductor device according to claim 7, wherein the insulating film and the gate electrode are sequentially provided on the other GaN layer on the surface along the recess.

6. The semiconductor device according to claim 5, further comprising a GaN cap layer provided on the surface of the electron supply layer.

8. The semiconductor device according to claim 7, further comprising a GaN cap layer provided on the surface of the spacer layer.

6. The semiconductor device according to claim 5, wherein the GaN layer is N-type or P-type.

9. The semiconductor device according to claim 8, wherein the another GaN layer is N-type or P-type.