JP2008070715A - 半導体集積回路及び携帯端末システム - Google Patents

Abstract

【課題】液晶駆動制御装置としての半導体集積回路においてサブ液晶標示制御装置に対するパラレルインタフェース制御のためのインタフェース制御信号の出力端子数増大を抑制する。
【解決手段】ホストインタフェース回路（２０）は、差動でシリアルデータを入出力する第１シリアルインタフェース回路（２５）、パラレルインタフェース回路（３３）及びその他のインタフェース回路を有する。ホストインタフェース回路は、ホストインタフェースに第１シリアルインタフェース回路の利用が選択されているとき、第１シリアルインタフェース回路で入力した所定の情報をパラレルインタフェース回路から外部にパラレル出力し、且つ、そのパラレル出力に対するインタフェース制御信号（ｃｓ，ｒｓ，ｗｒ）を生成し、インタフェース制御信号の出力にその他のインタフェース回路のホストインタフェース用外部端子（ＳＤＯ，ＨＳＹＮＣ，ＥＮＡＢＬＥ）を兼用する。
【選択図】図１

Description

本発明は、液晶駆動制御装置、更には液晶駆動制御装置を有する帯端末システムに関し、例えば携帯電話機に適用して有効な技術に関する。

携帯電話機は高周波インタフェース部、ベースバンド部、液晶駆動制御装置及び液晶ディスプレイなどを備える。それら回路を収める筐体に折畳み構造が採用される場合には、一対の筐体がヒンジ部で開閉可能に結合される。一方の筐体に液晶駆動制御装置及び液晶ディスプレイが配置されるとき、液晶駆動制御装置に表示コマンドや表示データなどを与えるベースバンド部は高周波インタフェース部と共に他方の筐体に配置される場合が多い。ベースバンド部と液晶駆動制御装置が別々の筐体に配置されるとき、双方を接続する多数の信号線はヒンジ部と通ることになる。

特許文献１では液晶表示装置のシステムインタフェースの連結ピン数を減少させるために今後高速シリアルインタフェース機能などが必要であるとされる。

特開２００６−１４６２２０号公報

しかしながら、高速シリアルインタフェースを採用したからといって、動画や静止画などを表示可能なサブディスプレイを液晶ディスプレイと同じ筐体に配置する場合にその制御のためのインタフェース信号線を増設すれば、ヒンジ部全を通る信号線の本数は全体として増大してしまう。そこで本発明者は先の出願（特願２００５―１５６９３８）においてメインのディスプレイに対する液晶駆動制御装置を高速シリアルインタフェース回路を用いてホストシステムとインタフェースし、サブディスプレイのためのコマンド及び表示データはメインのディスプレイに対する液晶駆動制御装置を介してサブディスプレイのための液晶表示装置にパラレルインタフェースを用いて供給することについて提案した。パラレルインタフェースを用いる場合にはメインディスプレイのための液晶駆動制御装置はチップ選択信号やライト信号などのパラレルインタフェース制御信号もサブディスプレイのための液晶駆動制御装置に供給することが必要になり、この点においてホストインタフェースに用いられる液晶駆動制御装置の外部端子数を増大させるという問題点のあることが本発明者によって見出された。

本発明の目的は、外部に対するパラレルインタフェース制御のためのインタフェース制御信号の出力端子数増大を抑制することができる半導体集積回路を提供することにある。

本発明の別の目的は、液晶駆動制御装置と複数のディスプレイを有する筐体がヒンジ部を介して折り曲げ可能に別の筐体に支持指示された携帯端末システムにおいて液晶駆動制御装置の外部端子数の点においてコスト低減を実現することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

本発明に係る半導体集積回路（１０）は、ホストインタフェース用外部端子（ＴＭＬ１）と、前記ホストインタフェース用外部端子に接続するホストインタフェース回路（２０）と、前記ホストインタフェース回路に接続する表示駆動回路（２１）と、前記表示駆動回路に接続する表示駆動用外部端子（ＴＭＬ２）と、を有する。前記ホストインタフェース回路は、差動でシリアルデータを入出力する第１シリアルインタフェース回路（２５）、パラレルインタフェース回路（３３）及びその他のインタフェース回路を有し、ホストインタフェースモードの設定状態に従ってホスト装置とのインタフェースに使用するインタフェース回路が選択される。前記ホストインタフェース回路は、前記ホスト装置とのインタフェースに前記第１シリアルインタフェース回路の利用が選択されているとき、前記ホスト装置から前記第１シリアルインタフェース回路で入力した所定の情報を前記パラレルインタフェース回路から外部にパラレル出力し、且つ、そのパラレル出力に対するインタフェース制御信号（ｃｓ，ｒｓ，ｗｒ）を生成し、生成した前記インタフェース制御信号の出力には前記その他のインタフェース回路に割り当てられたホストインタフェース用外部端子（ＳＤＯ，ＨＳＹＮＣ，ＥＮＡＢＬＥ）を兼用する。これによれば、本願発明に係る半導体集積回路とホスト装置とのインタフェースに高速シリアルインタフェースを用いるからホストインタフェース信号線本数の削減に寄与することができる。このとき、半導体集積回路はホスト装置からサブ液晶駆動制御装置に対するコマンドやデータを受け取って当該サブ液晶駆動制御装置にパラレルインタフェース回路経由で供給することができるから、サブ液晶駆動制御装置をホスト装置に接続するインタフェース信号線を必要としない。更に、そのホストインタフェースのためのホストインタフェース信号の出力端子として、その他のインタフェース回路に割り当てられた外部端子を兼用するから、外部端子数の削減にも寄与することができる。

本発明の一つの具体的な形態として、前記その他のインタフェース回路は前記第1シリアルインタフェース回路よりもインタフェース速度が遅いクロック同期のシリアルインタフェースを行う第２シリアルインタフェース回路（４０）である。このとき、前記第２シリアルインタフェース回路に割り当てられたシリアルデータ出力端子（ＳＤＯ）が、前記インタフェース制御信号（ｃｓ）の出力に兼用される一つのホストインタフェース用外部端子である。また、前記駆動回路に供給される表示データのフレームバッファに利用可能な表示メモリ（４３）を更に有し、前記その他のインタフェース回路は前記パラレルインタフェース回路を用いて入力するデータをフレームバッファに描画するためのタイミング制御信号を入力するビットマップ入力制御インタフェース回路（６５）である。前記タイミング制御信号として、データの有効性を示すデータイネーブル信号、水平同期信号、垂直同期信号、及びデータ取り込みタイミングを規定するドットクロックを入力する。このとき、前記入力データイネーブル信号の入力端子（ＥＮＡＢＬＥ）及び水平同期信号の入力端子（ＨＳＹＮＣ）が、前記インタフェース制御信号（ｗｒ，ｒｓ）の出力に兼用される残りのホストインタフェース用外部端子である。

前記所定の情報は、例えばサブ液晶駆動制御装置のような表示制御用の別の半導体集積回路に供給すべき表示制御用の情報である。

前記インタフェース制御信号は、例えばチップセレクト信号（ｃｓ）、ライト信号（ｗｒ）、レジスタセレクト信号（ｒｓ）である。

本発明の更に具体的な形態として、前記ホストインタフェース用外部端子は半導体チップの長手方向に沿って対向する２辺の内の一方の辺（ＥＤＧ１）に沿って配置され、前記表示駆動用外部端子は半導体チップの長手方向に沿って対向する２辺の内の他方の辺（ＥＤＧ２に沿って配置される。前記第１シリアルインタフェース回路に割り当てられたホストインタフェース用外部端子（ＴＭＬ＿１ｂ）は、電源及びグランド系の外部端子（ＴＭＬｖ）を挟んで、前記パラレルインタフェース回路及びその他のインタフェース回路に割り当てられたホストインタフェース用外部端子（ＴＭＬ１＿ａ）から離間配置される。端子配列に点において高速インタフェース用端子は他の信号端子や信号配線からの誘導ノイズもしくはクロストークノイズを受け難くなる。

本発明の別の観点による形態端末システムは、第１筐体（１７）と、前記第１筐体にヒンジ部（１６）を介して折り曲げ可能に結合された第２筐体（１５）とを有する。前記第１筐体は前記ホスト装置（５）を有する。前記第２筐体は、前記ホスト装置に複数本の信号線を介してインタフェースされる液晶駆動制御装置（１０）、前記液晶駆動制御装置によって表示制御される液晶ディスプレイ（１１）、前記前記液晶駆動制御装置に接続されるサブ液晶駆動制御装置（１２）、及び前記サブ液晶駆動制御装置によって表示制御されるサブ液晶ディスプレイ（１３）と、を有する。前記複数本の信号線は前記ヒンジ部を通る。前記液晶駆動制御装置は、ホストインタフェース用外部端子と、前記ホストインタフェース用外部端子に接続するホストインタフェース回路と、前記ホストインタフェース回路に接続する表示駆動回路と、前記表示駆動回路に接続する表示駆動用外部端子と、を供えた上記半導体集積回路で構成される。前記ホストインタフェース回路は、差動でシリアルデータを入出力する第１シリアルインタフェース回路、パラレルインタフェース回路及びその他のインタフェース回路を有し、ホストインタフェースモードの設定状態に従ってホスト装置とのインタフェースに使用するインタフェース回路が選択される。前記ホストインタフェース回路は、前記ホスト装置とのインタフェースに前記第１シリアルインタフェース回路の利用が選択されているとき、前記ホスト装置から前記第１シリアルインタフェース回路で入力した前記サブ液晶駆動制御装置のための情報を前記パラレルインタフェース回路から前記サブ液晶駆動制御装置にパラレル出力し、且つ、そのパラレル出力に対するインタフェース制御信号を生成し、生成した前記インタフェース制御信号の前記サブ液晶駆動制御装置への出力には前記その他のインタフェース回路に割り当てられたホストインタフェース用外部端子を兼用する。これによれば、液晶駆動制御装置とホスト装置とのインタフェースに高速シリアルインタフェースを用いるから、前記ヒンジ部を通るホストインタフェース信号線本数の削減に寄与することができる。このとき、液晶駆動制御装置はホスト装置からサブ液晶駆動制御装置に対するコマンドやデータを受け取って当該サブ液晶駆動制御装置にパラレルインタフェース回路経由で供給することができるから、サブ液晶駆動制御装置をホスト装置に接続するインタフェース信号線をヒンジ部に通すことを必要としない。更に、そのホストインタフェースのためのホストインタフェース信号の出力端子として、その他のインタフェース回路に割り当てられた外部端子を兼用するから、外部端子数の削減にも寄与することができる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、外部に対するパラレルインタフェース制御のためのインタフェース制御信号の出力端子数増大を抑制することができる。

液晶駆動制御装置と複数のディスプレイを有する筐体がヒンジ部を介して折り曲げ可能に別の筐体に支持指示された携帯端末システムにおいて液晶駆動制御装置の外部端子数の点においてコスト低減を実現することができる。

《携帯電話機》
図２には携帯電話機１の一例が示される。アンテナ２で受信された無線帯域の受信信号は高周波インタフェース部（ＲＦＩＦ）３に送られる。受信信号は高周波インタフェース部３でより低周波数の信号に変換されて、復調され、ディジタル信号に変換されて、ベースバンド部（ＢＢＰ）４に供給される。ベースバンド部４ではマイクロコンピュータ（ＭＣＵ）５などを用いてチャネルコーデック処理を行ない、受信したディジタル信号の秘匿を解除し、誤り訂正を行なう。そして、特定用途半導体デバイス（ＡＳＩＣ）６を用いて通信用の必要な制御データと圧縮音声データなどの通信データに分ける。制御データはＭＣＵ５に送られ、ＭＣＵ５は通信プロトコル処理などを行なう。チャネルコーデック処理で取り出された音声データはＭＣＵ５を用いて伸張され、音声データが音声インタフェース回路（ＶＣＩＦ）９でアナログ信号に変換され、スピーカ７より音声として再生される。送信動作では、マイク８から入力された音声信号は音声インタフェース回路９でディジタル信号に変換され、ＭＣＵ５などを用いてフィルタ処理され、圧縮音声データに変換される。ＡＳＩＣ６は圧縮音声データと、ＭＣＵ５からの制御データを合成して送信データ列を生成し、ＭＣＵ５を用いてそれに誤り訂正・検出符号、秘匿コードを付加して送信データを生成する。送信データは高周波インタフェース部３で変復され、変復された送信データは高周波数の信号に変換されて、増幅され、アンテナ２より無線信号として送出される。

ＭＣＵ５は液晶駆動制御装置（ＬＣＤＣＮＴ）１０に表示コマンド及び表示データなどを発行する。液晶駆動制御装置１０は発行された表示コマンドおよび表示データに従って、液晶ディスプレイ１１に画像を表示させる制御、又は、その表示コマンド及び表示データをサブ液晶駆動制御装置（ＳＬＣＤＣＮＴ）１２に供給してサブ液晶ディスプレイ（ＳＤＩＳＰ）１３に画像を表示可能にする制御などを行う。ＭＣＵ５は中央処理装置（ＣＰＵ）、ディジタル信号処理プロセッサ（ＤＳＰ）などの回路ユニットを備える。ＭＣＵ５は専ら通信用のベースバンド処理を担うベースバンドプロセッサと、表示制御やセキュリティー制御などの付加機能制御を専ら担うアプリケーションプロセッサとに分けて構成することも可能である。ＬＣＤＣＮＴ１０、ＳＬＣＤＣＮＴ１２、ＡＳＩＣ６、ＭＣＵ５は、特に制限されないが、夫々個別半導体デバイスによって構成される。液晶駆動制御装置１０にとってＭＣＵ５はホスト装置とされる。

図３には、図２の携帯電話機における表示コマンド及び表示データの転送経路が示される。ここでは携帯電話機は第２筐体１５と、前記第２筐体１５にヒンジ部１６を介して折り曲げ可能に結合された第１筐体１７とを有する。前記第２筐体１５は前記液晶駆動制御装置１０及びサブ前記液晶駆動制御装置１２と、これによって駆動される液晶ディスプレイ１１とサブ液晶ディスプレイ１３とを有する。尚、サブ液晶駆動制御装置１２及びサブ液晶ディスプレイ１３は図において筐体１５の裏面に配置されていると理解されたい。前記第１筐体１７は前記ホスト装置としてのＭＣＵ５を有する。前記液晶駆動制御装置１０と前記ＭＣＵ５とを接続する複数本の信号線１８を有する。前記複数本の信号線１８は前記ヒンジ部１６を通る。前記信号線１８の一部は高速シリアルインタフェースによって情報伝達を行なう差動信号線とされる。サブ液晶駆動制御装置１２は複数本の信号線１９によって表示駆動制御装置１０に接続される。サブ液晶駆動制御装置１２には信号線１９を介して表示コマンドや表示データがパラレル転送される。液晶駆動制御装置１０とＭＣＵ５は前記差動信号線を利用して低振幅で高速なシリアルインタフェースを行なうことができる。パラレルインタフェースを行なうバス信号配線１９に比べて信号線本数が少なくても必要な転送レートを得ることが可能である。結果として、前記信号配線の本数を少なくできるので、ヒンジ部１６の繰り返し折り曲げ操作によって経年的に信号線１８が断線する虞を著しく低減させることができる。信号線１９はヒンジ部１６を通らないからパラレル転送によって表示コマンドや表示データを転送すればよい。図４の比較例ように信号線１９もＭＣＵ５から引き出してヒンジ部１６を通すと信号線１８，１９がヒンジ部１６で断線する虞を増すことになる。図５の比較例は信号線１８を用いる差動シリアルインタフェース機能を持たない表示駆動制御装置１０Ａを採用し、その代わりに、差動シリアルインタフェースとパラレルインタフェースのブリッジ機能を持つブリッジ回路チップ１０Ｂを採用する。この場合には、ブリッジ回路チップ１０Ｂが１個余計に必要になるばかりでなく、ブリッジ回路１０Ｂには液晶駆動制御装置１０Ａだけでなくサブディスプレイ用の液晶駆動制御装置１２などへの信号分配機能も担わなくてはならず、制御が複雑化し、使い勝手が悪化する虞がある。

図１には図３の高速シリアルインタフェースを行う構成において前記第２筐体１５が保有する回路構成の詳細が例示される。前記液晶駆動制御装置１０は、ホストインタフェース回路（ＨＩＦ）２０、表示駆動回路（ＤＲＶ）２１、及び入力回路（ＴＳＣ）２３を有する。前記ホストインタフェース回路２０はホスト装置としてのＭＣＵ５との接続に利用される。前記表示駆動回路２１は前記ホストインタフェース回路２０から供給される表示データに基づいて液晶ディスプレイ１１に表示駆動信号を出力する。

図1の構成では、前記ホストインタフェース回路２０は差動でシリアルデータを入出力する高速シリアルインタフェース回路（ＨＳＳＩＦ）２５を用いてホスト装置とコマンド及びデータのインタフェースを行う。前記ホストインタフェース回路２０は、ホスト装置とコマンド及びデータをインタフェース可能なインタフェース回路として、高速シリアルインタフェース回路２５の他に、パラレルインタフェース回路（ＰＩＦ）３３、前記高速シリアルインタフェース回路２５よりもインタフェース速度が遅いクロック同期型のシリアルインタフェースを行うクロック同期シリアルインタフェース回路（ＬＳＳＩＦ）４０を有する。何れのインタフェース回路を用いるかはモード端子又はモードレジスタの設定によって決定される。

前記高速シリアルインタフェース回路（ＨＳＳＩＦ）２５は差動信号線を用いてシリアルインタフェースを行なう。高速シリアルインタフェースには２本の差動データ端子ｄａｔａ±と、２本の差動ストローブ信号端子Ｓｔｂ±が割り当てられる。クロック同期シリアルインタフェース回路４０はクロックに同期したシリアル入出力を制御する。

パラレルインタフェース回路３３は並列データ端子ＤＢ１５−０を用いてデータ入出力を行い、パラレルインタフェースのためのインタフェース制御信号として、チップセレクト信号、レジスタセレクト信号、ライト信号及びリード信号を入力する。ここで想定するパラレルインタフェースは、特に制限されないが、Ｚ８０マイクロプロセッサの外部バスアクセスに用いるアクセス制御信号を考慮している。

前記ホストインタフェース回路２０はパラレルインタフェース回路３３による画像データ入力に付随して利用可能にされるビットマップ入力制御インタフェース回路（ＢＭＩＦ）６５を備える。ビットマップ入力制御インタフェース回路（ＢＭＩＦ）６５は前記パラレルインタフェース回路３３を用いて入力する画像データをフレームバッファに描画するためのタイミング制御信号を入力する回路である。例えば、ホスト装置から送られてくる動画データを受け取って、フレームバッファに書き込み、表示駆動回路２１を用いて動画の表示制御を行うときに用いる。ビットマップ入力制御インタフェース回路６５が入力するタイミング制御信号は、データの有効性を示すデータイネーブル信号、水平同期信号、垂直同期信号、及びデータ取り込みタイミングを規定するドットクロックである。

ホストインタフェース回路２０は、前記ホスト装置とのインタフェースに前記高速シリアルインタフェース回路２５の利用が選択されているとき、前記ホスト装置からサブ液晶駆動制御装置１２のためにコマンド及び表示データを受信すると、そのコマンド及び表示データを前記パラレルインタフェース回路３３のパラレルデータ入出力端子ＤＢ１５−０を用いてサブ液晶駆動制御装置１２に出力し、且つ、そのパラレル出力に対するインタフェース制御信号をインタフェース制御信号生成回路（ＩＦＳＧ）２２を用いて生成する。インタフェース制御信号生成回路２２は、高速シリアルインタフェース回路がサブ液晶駆動制御装置１２のためにコマンド及び表示データを受信するのに応答して前記インタフェース制御信号を生成する。生成した前記インタフェース制御信号の出力には、低速シリアルインタフェース回路に割り当てられたシリアル出力端子ＳＤＩ、及びビットマップ入力制御インタフェース回路６５に割り当てられたイネーブル信号の外部入力端子ＥＮＡＢＬＥ、水平同期信号の外部入力端子ＨＳＹＮＣを兼用する。サブ液晶駆動制御装置１２のためパラレルデータの出力タイミングは当該インタフェース制御信号の出力に同期される。このパラレル出力に対するインタフェース制御信号は、チップセレクト信号ｃｓ、レジスタセレクト信号ｒｓ、及びライト信号ｗｒとされる。したがって、サブ液晶駆動制御装置１２へのコマンド及び表示データのパラレル出力に伴うインタフェース制御信号の出力にポート端子のような専用端子を割り当てる場合に比べて外部端子の数を減らすことができる。尚、サブ液晶駆動制御装置１２は液晶駆動制御装置１０からコマンド及び表示データを受け取るだけであるからそのインタフェース制御信号にリード信号は不要とされる。

前記ホストインタフェース回路２０はフレーム同期による表示データの取り込みタイミングを指示するためのフレーム同期信号を生成する。フレーム同期信号はフレーム同期信号出力端子ＦＭＡＲＫから出力される。例えばフレーム同期信号は表示フレームの先頭を示す信号ＦＬＭ（ｍａｉｎ）に基づいて生成され、表示フレームの先頭を示す位置でパルス変化される信号である。信号ＦＬＭ（ｍａｉｎ）はフレームバッファに表示データを書き込むときその表示フレームの先頭に同期して変化される内部制御信号であり、表示タイミングを制御するタイミング制御回路（図７のタイミングジェネレータ５０）で生成される。液晶駆動制御装置１０はこのフレーム同期信号をＭＣＵ５に供給することにより、ＭＣＵ５はそのフレーム同期信号に同期して表示データなどを液晶駆動制御装置１０に供給可能になる。

入力回路２３は上記フレーム先頭に同期した表示データの取り込みをサブ液晶駆動制御装置１２も可能とするための回路である。即ち、サブ液晶駆動制御装置１２が出力する信号ＦＬＭ（ｓｕｂ）を入力し、これを端子ＦＭＡＲＫから出力可能とする。即ち、前記ホストインタフェース回路２０は、前記高速シリアルインタフェース回路２５で受信した表示データなどをサブ液晶駆動制御装置１２による表示制御用として前記パラレルインタフェース回路３３から前記サブ液晶駆動制御装置１２に出力する場合、入力回路２３はサブ液晶駆動制御装置１２から出力される信号ＦＬＭ（ｓｕｂ）を入力し、入力した信号ＦＬＭ（ｓｕｂ）を液晶駆動制御装置１０内で生成される信号ＦＬＭ（ｎａｉｎ）の代わりにセレクタ３５で選択し、これを端子ＦＭＡＲＫからＭＣＵ５に出力する。セレクタ３５の制御はレジスタ３６に設定される制御データに従って行なえば良い。これにより、液晶駆動制御装置１０がパラレルインタフェース回路３３からサブディスプレイ用の液晶駆動制御装置１２に表示データを供給するときも、サブ液晶駆動制御装置１２はフレーム先頭に同期して表示データを取り込むことができる。

前記信号線１８にはその他に、リセット信号線ＲＥＳＥＴ、垂直同期信号線ＶＳＹＮＣ、液晶駆動制御装置１０に対する信号ＣＳ、電源線ＶＣＣ、グランド電源線ＧＮＤを含む。リセット信号線ＲＥＳＥＴは液晶駆動制御装置１０，１２の初期化に利用される。垂直同期信号線ＶＳＹＮＣはテレビ電話などに代表されるような動画の同期表示制御に利用される。高速シリアルインタフェース回路をホストインタフェースに用いる場合前記信号ＣＳは液晶駆動制御装置１２のスリープ状態を解除するための割り込み信号として利用される。パラレルインタフェース回路３３をホストインタフェースに用いる場合には信号ＣＳは液晶駆動制御装置１０に対するチップ選択信号として機能される。

図６にはパラレルインタフェース回路３３を用いたホストインタフェース機能が選択されたときのホストインタフェースの状態が例示される。

パラレルインタフェース機能を選択した場合には、ホストインタフェース回路２０はＭＣＵ５とのホストインタフェースを主にパラレルインタフェース回路３３で行なう。ＭＣＵ５とのパラレルインタフェースは、リセット信号ＲＥＳＥＴ、フレームマーク信号ＦＭＡＲＫ、チップセレクト信号ＣＳ、ライト信号ＷＲ、レジスタセレクト信号ＲＳ、リード信号ＲＤ、及びパラレルデータＤＢ１５−０を介して行なう。更に、パラレルインタフェース回路３３による画像データ入力に付随してビットマップ入力制御インタフェース回路（ＢＭＩＦ）６５を用いることも可能であり、データイネーブル信号ＥＮＡＢＬＥ及び水平同期信号ＨＳＹＮＣ等がホスト装置から入力される。高速シリアルインタフェース回路２５及びクロック同期シリアルインタフェース回路４０は不使用であるからそれらに割り当てられている佐渡端子Ｄａｔａ±、Ｓｔｂ±、ＳＤＯ等の端子は例えばフローティング（Ｏｐｅｎ）にされている。ホストインタフェース機能として高速シリアルインタフェースの代わりにパラレルインタフェースを採用した場合にはホストインタフェースに必要な信号線３８は数十本に増える。実際に図６のインタフェース態様を採用しなければならない場合というのは、ＭＣＵ５が高速シリアルインタフェース回路２５とのインタフェース機能を備えていないような場合である。当然この場合は図１のようにヒンジ部１６を通る配線数を少なくするという効果を得ることはできない。尚、図６においてサブ液晶駆動制御装置１２及びサブ液晶ディスプレイ１３を用いる場合には、液晶駆動制御装置１０とホスト装置を接続するパラレルインタフェース信号線を第１筐体側で分岐させてサブ液晶起動制御装置１２の対応端子に接続すればよい。

《液晶駆動制御装置》
図７には前記液晶駆動制御装置１０の詳細な構成が例示される。液晶駆動制御装置１０は、ホストインタフェース用外部端子ＴＭＬ１、前記ホストインタフェース用外部端子ＴＭＬ１に接続するホストインタフェース回路２０、前記ホストインタフェース回路２０に接続する表示駆動回路２１、及び前記表示駆動回路に接続する表示駆動用外部端子ＴＭＫ２等を有する。

前記ホストインタフェース回路２０は差動でシリアルデータを入出力する高速シリアルインタフェース回路（ＨＳＳＩＦ）２５、パラレルインタフェース回路（ＰＩＦ）３３、前記高速シリアルインタフェース回路２５よりもインタフェース速度が遅いクロック同期型のシリアルインタフェースを行うクロック同期シリアルインタフェース回路（ＬＳＳＩＦ）４０、ビットマップ入力制御インタフェース回路（ＢＭＩＦ）６５、及びインタフェース制御信号生成回路（ＩＦＳＧ）２２を有する。

前記高速シリアルインタフェース回路（ＨＳＳＩＦ）２５は差動信号線を用いてシリアルインタフェースを行なう。高速シリアルインタフェースには２本の差動データ端子ｄａｔａ±と、２本の差動ストローブ信号端子Ｓｔｂ±が割り当てられる。ここでは高速シリアルインタフェースの転送プロトコルを特に限定しないが、例えばトランスミッタ側は差動データ端子ｄａｔａ±に、差動ストローブ信号端子Ｓｔｂ±上のクロック信号のエッジ変化に同期してデータを送り、レシーバ側は差動ストローブ信号端子Ｓｔｂ±上のクロック信号の確定期間毎に差動データ端子ｄａｔａ±上のデータを取り込む。信号の“１”、“０”判定は差動的な電流の向きによって行なってもよい。転送レートは例えば１００Ｍｂｐｓ〜４００Ｍｂｐｓの高速で、信号振幅は例えば３００ｍＶの低振幅とされる。

パラレルインタフェース回路３３には並列データ端子ＤＢ０−１５、チップセレクト端子ＣＳ，レジスタセレクト端子ＲＳ、ライト端子ＷＲ及びリード端子ＲＤが割り当てられる。ここで想定するパラレルインタフェースは、特に制限されないが、Ｚ８０マイクロプロセッサの外部バスアクセスに用いるアクセス制御信号を考慮している。

クロック同期シリアルインタフェース回路４０はシリアル入力端子ＳＤＩとシリアル出力端子ＳＤＯを用いてデータをシリアル入出力する。前記端子ＳＤＩ，ＳＤＳＯの信号振幅は１．５Ｖ程度の高振幅であり、転送速度は遅い。

ビットマップ入力制御インタフェース回路（ＢＭＩＦ）６５は前記パラレルインタフェース回路４０を用いて入力する画像データをフレームバッファに描画するためのタイミング制御信号を入力する回路である。例えば、ホスト装置から送られてくる動作データを受け取て、フレームバッファに書き込み、表示駆動回路２１を用いて動画の表示制御を行うときに用いる。ビットマップ入力制御インタフェース回路６が入力するタイミング制御信号は、データの有効性を示すデータイネーブル信号ＥＮＡＢＬＥ、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ、及びデータ取り込みタイミングを規定するドットクロックＤＯＴＣＬＫである。

ホスト装置としてのＭＣＵ５との間のコマンド及び表示データの入出力には、パラレルインタフェース回路３３、高速シリアルインタフェース回路２５、又は低速シリアルインタフェース回路４０を使用可能であり、どれを使用するかはモード端子ＩＭ３−０のプルアップ又はプルダウン状態によって決定される。高速シリアルインタフェースを選択すれば、図１のようなインタフェース形態を実現することができる。パラレルインタフェースを選択すれば、図６のようなインタフェース形態を実現することができる。低速シリアルインタフェースを選択すれば図６においてパラレルインタフェースを低速シリアルインタフェースに置き換えたインタフェース形態を実現することができる。このように液晶駆動制御装置１０はＭＣＵ５とのインタフェース形態の選択可能性という点においてシステム構成に対する柔軟性を保証することができる。

ＭＣＵ５とホストインタフェース回路２０との間のコマンド及びデータのインタフェースには所定フォーマットのパケットを利用する。ホストインタフェースに高速シリアルインタフェースを採用する場合には、コマンド及び表示データを差動端子Ｄａｔａ±から受け取る。ホストインタフェースにパラレルインタフェースを採用する場合には、コマンド及び表示データをデータ入出力端子ＤＢ１５−０から受け取る。ホストインタフェースに低速シリアルインタフェースを採用する場合には、コマンド及び表示データをシリアルデータ入力端子ＳＤＩから受け取る。ＭＣＵ５との間でパラレルインタフェースを用いる場合には、インタフェース制御信号として、チップセレクト信号ＣＳ、ライト信号ＷＲ、リード信号ＲＤ、レジスタセレクト信号をホスト装置から入力する。チップセレクト信号ＣＳはローレベルでチップ選択を意味する。ライト信号ＷＲはローレベルで書き込みを意味するライトストローブ信号とされる。リード信号ＲＤは、ローレベルで読出しを意味するリードストローブ信号とされる。

ホストインタフェース回路２０はＭＣＵ５からコマンドパケットを受け取ると、パケットによって受け取ったアドレス情報をインデックスレジスタ（ＩＤＲＥＧ）４７に格納する。インデックスレジスタ４７は格納したコマンドアドレスをデコードしてレジスタ選択信号などを生成する。パケットによって受け取ったコマンドデータはコマンドデータレジスタアレイ（ＣＲＥＧ）４６に供給される。コマンドデータレジスタアレイ４６は各々所定のアドレスにマッピングされた多数のコマンドデータレジスタを有する。受け取ったコマンドを格納すべきコマンドデータレジスタは前記インデックスレジスタ４７から出力されるレジスタ選択信号によって選択される。選択されたコマンドデータレジスタにラッチされたコマンドデータはインストラクション若しくは制御データとして対応する回路部分に供給され、内部の動作を制御する。パケットのヘッダ情報に従ってコマンドパケットのアドレス情報で示されるコマンドデータレジスタに直接コマンドを書き込むことも可能にされる。パラレルインタフェースが選択される場合には前記コマンドデータレジスタに対するコマンドの直接書き込みの指示はレジスタセレクト信号ＲＳのハイレベルで指示される。

ホストインタフェース回路２０はＭＣＵ５からデータパケットを受け取ると、そのヘッダー情報の内容に従って、アドレス情報で示されるアドレスのライトデータレジスタ４２等のレジスタにデータを書き込み、或いはアドレス情報で示されるアドレスのリードデータレジスタ４５等のレジスタからデータを読み出し、また、アドレス情報をアドレスカウンタ４９にセットする。アドレスカウンタ４９は対応するコマンドデータレジスタの内容に従ってインクリメント動作などを行なって表示メモリ（ＧＲＡＭ）４３に対するアドレシングを行なう。このとき、コマンドデータによるアクセス指示が表示メモリ４３に対する書き込み動作であれば、データパケットのデータがバス４１を介してライトデータレジスタ（ＷＤＲ）４２に供給され、タイミングを合わせて表示メモリ（ＧＲＡＭ）４３に格納される。表示データの格納は例えば表示フレーム単位などで行なわれる。コマンドデータによるアクセス指示が表示メモリ４３に対する読出し動作であれば、表示メモリ４３に格納されているデータはリードデータレジスタ（ＲＤＲ）４５に読出されて、ＭＣＵ５に供給可能にされる。コマンドデータレジスタが表示コマンドを受け取ったとき表示メモリ４３は表示タイミングに同期した読出し動作が行なわれる。読出しや表示のタイミング制御はタイミングジェネレータ（ＴＧＮＲ）５０が行なう。表示タイミングに同期して表示メモリ４３から読み出された表示データはラッチ回路（ＬＡＴ）５１にラッチされる。ラッチされたデータはソースドライバ（ＳＯＣＤＲＶ）５２に与えられる。液晶駆動制御装置１０が駆動制御対象とする液晶ディスプレイ１１はドットマトリクス型のＴＦＴ（薄膜トランジスタ）液晶パネルによって構成され、信号電極としての多数のソース電極と、走査電極としての多数のゲート電極を駆動端子として有する。ソースドライバ（ＳＯＣＤＲＶ）５２は駆動端子Ｓ１−７２０によって液晶ディスプレイ１１のソース電極を駆動する。駆動端子Ｓ１−７２０の駆動レベルは階調電圧生成回路（ＴＷＶＧ）５４で生成された階調電圧を用いて行なわれる。階調電圧はガンマー補正回路（γＭＤ）５５でガンマー補正可能とされる。スキャンデータ生成回路（ＳＣＮＤＧ）５７はタイミングジェネレータ５０からの走査タイミングに同期して走査用データを生成する。走査用データはゲートドライバ（ＧＴＤＲＶ）５６に供給される。ゲートドライバ５６は駆動端子Ｑ１−３２０によって液晶ディスプレイ１１のゲート電極を駆動する。駆動端子Ｇ１−３２０の駆動レベルにはチャージポンプ回路を備えた液晶駆動レベル発生回路（ＤＲＬＧ）５８で生成される駆動電圧が用いられる。液晶駆動レベル発生回路（ＤＲＬＧ）５８に接続する複数の外部端子ＴＭＬ３はチャージポンプ回路を構成するための容量素子等の外付け端子である。

クロックパルスジェネレータ（ＣＰＧ）６０は端子ＯＳＣ１，ＯＳＣ２からの原発振クロックを入力して内部クロックを生成し、タイミングジェネレータ５０に動作タイミング基準クロックとして供給する。内部基準電圧発生回路（ＩＶＲＥＦＧ）６１は基準電圧を生成して内部ロジック電源レギュレータ（ＩＬＯＧＶＧ）６２に供給する。内部ロジック電源レギュレータ６２はその基準電圧に基づいて内部ロジック用電源を生成する。

ホストインタフェースに高速シリアルインタフェース回路２５の利用が選択されているとき、高速シリアルインタフェース回路２５は、コマンドパケットやデータパケットのヘッダに特定のヘッダ情報が含まれるか否かを判定する。高速シリアルインタフェース回路２５は前記特定のヘッダ情報を判別すると、そのパケットがサブ液晶駆動制御装置１２のためのパケットであることを認識する。これにより、高速シリアルインタフェース回路２５は、そのコマンドや標示データ等のパケットをパラレルインタフェース回路を介してデータ端子ＤＢ１５−０から出力させると共に、前記インタフェース制御信号生成回路（ＩＦＳＧ）２２にそのパラレルインタフェースのためのインタフェース制御信号として、チップセレクト信号ｃｓ、レジスタセレクト信号ｒｓ、及びライト信号ｗｒを生成させ、これを、クロック同期シリアルインタフェース回路に割り当てられたシリアル出力端子ＳＤＩ、及びビットマップ入力制御インタフェース回路６５に割り当てられたイネーブル信号の外部入力端子ＥＮＡＢＬＥ、水平同期信号の外部入力端子ＨＳＹＮＣから外部に出力させる。

図８にはイネーブル信号の外部入力端子ＥＮＡＢＬＥをライト信号ｗｒの出力端子に兼用するときの入出力バッファ回路が例示される。７０はローイネーブルのイネーブル信号を端子ＥＮＡＢＬＥから選択的に入力する入力バッファゲートであり、入力制御信号ＥＮ＿ＣＴＬのローレベルによって入力動作可能にされる。７１はライト信号ｗｒの出力バッファであり、その出力端子は端子ＥＮＡＢＬＥに接続され、出力制御信号Ｐ＿ＣＴＬ１，Ｎ＿ＣＴＬ１のハイレベル，ローレベルによってローレベル，ハイレベルを出力する。相補レベルによって出力動作可能にされる。出力制御信号Ｐ＿ＣＴＬ１のハイレベル及びＮ＿ＣＴＬ１のローレベルによって高出力インピーダンス状態に制御される。

図９にはシリアル出力端子ＳＤＯをチップ選択信号ｃｓの出力端子に兼用するときの出力バッファ回路が例示される。７２はシリアルデータの出力バッファであり、その出力端子は端子ＳＤＯに接続され、出力制御信号Ｐ＿ＣＴＬ２，Ｎ＿ＣＴＬ２のハイレベル，ローレベルによってローレベル，ハイレベルを出力する。出力制御信号Ｐ＿ＣＴＬ２のハイレベル及びＮ＿ＣＴＬ２のローレベルによって高出力インピーダンス状態に制御される。７３はチップ選択信号ｃｓの出力バッファであり、その出力端子は端子ＳＤＯに接続され、出力制御信号Ｐ＿ＣＴＬ３，Ｎ＿ＣＴＬ３のハイレベル，ローレベルによってローレベル，ハイレベルを出力する。出力制御信号Ｐ＿ＣＴＬ３のハイレベル及びＮ＿ＣＴＬ３のローレベルによって高出力インピーダンス状態に制御される。

図１０には液晶駆動制御装置１０の半導体チップ平面図が示される。作図上Ａ−Ｂ面で分断されている。前記ホストインタフェース用の外部端子ＴＭＬ１（ＴＭＬ１＿ａ、ＴＭＬ１＿ｂ）は液晶駆動制御装置１０の半導体チップの長手方向に沿って対向する２辺の内の一方の辺ＥＤＧ１に沿って配置され、前記表示駆動用外部端子ＴＭＬ２は半導体チップの長手方向に沿って対向する２辺の内の他方の辺ＥＤＧ２に沿って配置されている。特に、前記高速シリアルインタフェース回路に割り当てられたホストインタフェース用外部端子ＴＭＬ１＿ｂは、電源及びグランド系の外部端子ＴＭＬｖを挟んで、前記パラレルインタフェース回路及びその他のインタフェース回路に割り当てられたホストインタフェース用外部端子ＴＭＬ１＿ｂから離間配置されている。端子配列に点において高速インタフェース用端子ＴＭＬ１＿ｂは他の信号端子や信号配線からの誘導ノイズもしくはクロストークノイズを受け難くされる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、本明細書においてコマンドとはコマンドレジスタにセットするインストラクションだけを意味するものではなく、ポート制御レジスタなどの制御レジスタにセットすべき制御データも意味する。要するに、液晶駆動制御装置の場合には表示データ以外のデータがコマンドであり、何らかの意味で動作を指示するインストラクションデータを意味する。また、液晶駆動制御装置において図１と図６の利用形態をモード端子設定によって選択可能であることに限定されず、レジスタ設定を介して行ってもよい。レジスタに対する初期設定は液晶駆動装置それ自体がソフトウエア的な設定命令等を実行して行えばよい。ホスト装置はベースバンド処理及びアプリケーション処理に利用される一つのＭＣＵ５に限定されない。ベースバンドプロセッサ、アプリケーションプロセッサの双方であっても、更に別に回路であっても良い。本発明は携帯電話機に限定されず、ＰＤＡ（パーソナル・ディジタル・アシスタント）のような携帯データ処理端末、ストレージ端末などの各種携帯端末システムに広く適用可能である。

高速シリアルインタフェースを用いてホスト装置に接続した液晶駆動制御装置を採用した携帯電話機のインタフェースの構成を詳細に例示するブロック図である。 携帯電話機の概略的構成を示すブロック図である。 図２の携帯電話機における表示コマンド及び表示データの転送経路を示す説明図である。 メインの液晶駆動制御装置とサブの液晶駆動制御装置を別々のインタフェース信号線でホスト装置に接続するインタフェース形態を示す比較例に係る携帯電話機のブロック図である。 差動シリアルインタフェース機能を持たないメインの表示駆動制御装置をブリッジ回路を介してホスト装置にパラレルインタフェースで接続した比較例に係る携帯電話機のブロック図である。 図１に対して選択可能な別のホストインタフェース機能によるパラレルインタフェースを採用した場合のホストインタフェース構成を例示するブロック図である。 液晶駆動制御装置の詳細な構成を例示するブロック図である。 イネーブル信号の外部入力端子ＥＮＡＢＬＥをライト信号ＷＲの出力端子に兼用するときの入出力バッファ回路を例示する回路図である。 シリアル出力端子ＳＤＯをチップ選択信号ＣＳの出力端子に兼用するときの出力バッファ回路を例示する回路図である。 液晶駆動制御装置の半導体チップを示す平面図である。

符号の説明

１ 携帯電話機
２ ベースバンド部（ＢＢＰ）
５ マイクロコンピュータ（ＭＣＵ）
１０ 液晶駆動制御装置（ＬＣＤＣＮＴ）
１１ 液晶ディスプレイ
１２ サブ液晶駆動制御装置（ＳＬＣＤＣＮＴ）
１３ サブ液晶ディスプレイ
１５ 第２筐体
１６ ヒンジ部
１７ 第１筐体
１８ 差動信号線を含む信号線
１９ パラレルバス信号線を含む信号線
２０ ホストインタフェース回路（ＨＩＦ）
２１ 表示駆動回路（ＤＲＶ）
２２ インタフェース制御信号生成回路（ＩＦＳＧ）
２３ 入力回路（ＴＳＣ）
２５ 高速シリアルインタフェース回路（ＨＳＳＩＦ）
ｄａｔａ± 差動データ線
Ｓｔｂ± 差動ストローブ信号線
３３ パラレルインタフェース回路（ＰＩＦ）
ＦＭＡＲＫ フレーム同期信号出力端子
ＦＬＭ（ｍａｉｎ） 表示フレームの先頭を示す信号
信号ＦＬＭ（ｓｕｂ） 表示フレームの先頭を示す信号
４０ 低速シリアルインタフェース回路（ＬＳＳＩＦ）
４７ インデックスレジスタ（ＩＤＲＥＧ）
４６ コマンドレジスタアレイ（ＣＲＥＧ）
４３ 表示メモリ
５２ ソースドライバ（ＳＯＣＤＲＶ）
５６ ゲートドライバ（ＧＴＤＲＶ）
６５ ビットマップ入力制御インタフェース回路（ＢＭＩＦ）
ｃｓ サブ液晶標示制御装置へのチップ選択信号
ｒｓ サブ液晶標示制御装置へのレジスタセレクト信号
ｗｒ サブ液晶標示制御装置へのライト信号
ＳＤＯ シリアルデータ出力端子（ｃｓの出力兼用端子）
ＥＮＡＢＬＥ イネーブル信号入力端子（ｗｒの出力兼用端子）
ＨＳＹＮＣ 垂直同期信号入力端子（ｒｓの出力兼用端子）
ＴＭＬ１＿ｂ 高速シリアルインタフェース回路用ホストインタフェース用外部端子
ＴＭＬ１＿ａ その他のホストインタフェース用外部端子
ＴＭＬｖ 電源及びグランド系の外部端子

Claims (11)

1. ホストインタフェース用外部端子と、前記ホストインタフェース用外部端子に接続するホストインタフェース回路と、前記ホストインタフェース回路に接続する表示駆動回路と、前記表示駆動回路に接続する表示駆動用外部端子と、を有する半導体集積回路であって、
   前記ホストインタフェース回路は、差動でシリアルデータを入出力する第１シリアルインタフェース回路、パラレルインタフェース回路及びその他のインタフェース回路を有し、ホストインタフェースモードの設定状態に従ってホスト装置とのインタフェースに使用するインタフェース回路が選択され、
   前記ホストインタフェース回路は、前記ホスト装置とのインタフェースに前記第１シリアルインタフェース回路の利用が選択されているとき、前記ホスト装置から前記第１シリアルインタフェース回路で入力した所定の情報を前記パラレルインタフェース回路から外部にパラレル出力し、且つ、そのパラレル出力に対するインタフェース制御信号を生成し、生成した前記インタフェース制御信号の出力には前記その他のインタフェース回路に割り当てられたホストインタフェース用外部端子を兼用する、半導体集積回路。
2. 前記その他のインタフェース回路は前記第1シリアルインタフェース回路よりもインタフェース速度が遅いクロック同期のシリアルインタフェースを行う第２シリアルインタフェース回路であり、
   前記第２シリアルインタフェース回路に割り当てられたシリアルデータ出力端子が、前記インタフェース制御信号の出力に兼用される一つのホストインタフェース用外部端子である、請求項１記載の半導体集積回路。
3. 前記駆動回路に供給される表示データのフレームバッファに利用可能な表示メモリを更に有し、
   前記その他のインタフェース回路は前記パラレルインタフェース回路を用いて入力するデータをフレームバッファに描画するためのタイミング制御信号を入力するビットマップ入力制御インタフェース回路であり、
   前記タイミング制御信号として、データの有効性を示すデータイネーブル信号、水平同期信号、垂直同期信号、及びデータ取り込みタイミングを規定するドットクロックを入力し、
   前記入力データイネーブル信号の入力端子及び水平同期信号の入力端子が、前記インタフェース制御信号の出力に兼用される残りのホストインタフェース用外部端子である、請求項２記載の半導体集積回路。
4. 前記所定の情報は、表示制御用の別の半導体集積回路に供給すべき表示制御用の情報である請求項３記載の半導体集積回路。
5. 前記インタフェース制御信号は、チップセレクト信号、ライト信号、レジスタセレクト信号である、請求項４記載の半導体集積回路。
6. 前記ホストインタフェース用外部端子は半導体チップの長手方向に沿って対向する２辺の内の一方の辺に沿って配置され、前記表示駆動用外部端子は半導体チップの長手方向に沿って対向する２辺の内の他方の辺に沿って配置され、前記第１シリアルインタフェース回路に割り当てられたホストインタフェース用外部端子は、電源及びグランド系の外部端子を挟んで、前記パラレルインタフェース回路及びその他のインタフェース回路に割り当てられたホストインタフェース用外部端子から離間配置された請求項５記載の半導体集積回路。
7. 第１筐体と、前記第１筐体にヒンジ部を介して折り曲げ可能に結合された第２筐体とを有し、
   前記第１筐体は前記ホスト装置を有し、
   前記第２筐体は、前記ホスト装置に複数本の信号線を介してインタフェースされる液晶駆動制御装置、前記液晶駆制御動装置によって表示制御される液晶ディスプレイ、前記液晶駆動制御装置に接続されるサブ液晶駆動制御装置、及び前記サブ液晶駆動制御装置によって表示制御されるサブ液晶ディスプレイと、を有し、
   前記複数本の信号線は前記ヒンジ部を通り、
   前記液晶駆動制御装置は、ホストインタフェース用外部端子と、前記ホストインタフェース用外部端子に接続するホストインタフェース回路と、前記ホストインタフェース回路に接続する表示駆動回路と、前記表示駆動回路に接続する表示駆動用外部端子と、を供えた半導体集積回路で構成され、
   前記ホストインタフェース回路は、差動でシリアルデータを入出力する第１シリアルインタフェース回路、パラレルインタフェース回路及びその他のインタフェース回路を有し、ホストインタフェースモードの設定状態に従ってホスト装置とのインタフェースに使用するインタフェース回路が選択され、
   前記ホストインタフェース回路は、前記ホスト装置とのインタフェースに前記第１シリアルインタフェース回路の利用が選択されているとき、前記ホスト装置から前記第１シリアルインタフェース回路で入力した前記サブ液晶駆動制御装置のための情報を前記パラレルインタフェース回路から前記サブ液晶駆動制御装置にパラレル出力し、且つ、そのパラレル出力に対するインタフェース制御信号を生成し、生成した前記インタフェース制御信号の前記サブ液晶駆動制御装置への出力には前記その他のインタフェース回路に割り当てられたホストインタフェース用外部端子を兼用する、携帯端末システム。
8. 前記その他のインタフェース回路は前記第1シリアルインタフェース回路よりもインタフェース速度が遅いクロック同期のシリアルインタフェースを行う第２シリアルインタフェース回路であり、
   前記第２シリアルインタフェース回路に割り当てられたシリアルデータ出力端子が、前記インタフェース制御信号の出力に兼用される一つのホストインタフェース用外部端子である、請求項７記載の携帯端末システム。
9. 前記駆動回路に供給される表示データのフレームバッファに利用可能な表示メモリを更に有し、
   前記その他のインタフェース回路は前記パラレルインタフェース回路を用いて入力するデータをフレームバッファに描画するためのタイミング制御信号を入力するビットマップ入力制御インタフェース回路であり、
   前記タイミング制御信号として、データの有効性を示すデータイネーブル信号、水平同期信号、垂直同期信号、及びデータ取り込みタイミングを規定するドットクロックを入力し、
   前記入力データイネーブル信号の入力端子及び水平同期信号の入力端子が、前記インタフェース制御信号の出力に兼用される残りのホストインタフェース用外部端子である、請求項８記載の携帯端末システム。
10. 前記インタフェース制御信号は、前記サブ液晶駆動制御装置の選択を指示するためのチップセレクト信号、前記サブ液晶駆動制御装置に対する書き込みを指示するライト信号、書き込み対象のレジスタを選択するためのレジスタセレクト信号である、請求項９記載の半導体集積回路。
11. 前記ホストインタフェース用外部端子は半導体チップの長手方向に沿って対向する２辺の内の一方の辺に沿って配置され、前記表示駆動用外部端子は半導体チップの長手方向に沿って対向する２辺の内の他方の辺に沿って配置され、前記第１シリアルインタフェース回路に割り当てられたホストインタフェース用外部端子は、電源及びグランド系の外部端子を挟んで、前記パラレルインタフェース回路及びその他のインタフェース回路に割り当てられたホストインタフェース用外部端子から離間配置された請求項１０記載の携帯端末システム。

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