JP2008035318A - 非同期信号の同期化多重方法および装置 - Google Patents

Abstract

【課題】複数の非同期信号の処理が回路規模を増大させることなく実行可能となる非同期信号の同期化多重方法および装置を提供する。
【解決手段】クロック位相吸収部１０．１〜１０．Ｍにより非同期ＳＴＭ−Ｎ信号Ｄ₁〜Ｄ_MがシステムクロックＣＬＫ_sysに乗り換えられる。システムクロックＣＬＫ_sysに従って、ＭＳＯＨ終端部１１、ポインタ受信部１２およびメモリ部１３が非同期ＳＴＭ−Ｎ信号に対してＭＳＯＨ終端処理やフレーム位相吸収処理をシリアルに実行する。フレーム位相吸収された同期化信号Ｄ_{1_sync}〜Ｄ_{M_sync}がポインタ送信部６によりポインタ値の付け替え等の処理により多重化される。
【選択図】図３

Description

本発明は複数の非同期信号を多重化する技術に係り、特に複数のラインクロックにそれぞれ従った非同期信号を多重する方法および装置に関する。

ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）やＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｏｐｔｉｃａｌ ＮＥＴｗｏｒｋ）等の同期デジタル伝送方式において、複数の受信データのラインクロックから装置内のシステムクロックへの乗り換えは、従来、ＳＴＭフレームのポインタ処理部において行われている（たとえば特許文献１参照）。従来のＳＤＨ多重処理装置の一例を図１に示す。

図１（Ａ）は従来のＳＤＨ多重処理装置の一般的なブロック図であり、図１（Ｂ）はＳＴＭ−Ｎ信号の一般的なフレーム構成図である。図１（Ａ）において、複数（Ｍ個）のＳＴＭ−Ｎ信号を受信して多重化処理を行う場合、それぞれのラインクロックに従って、同期回路１．１〜１．Ｍによるフレーム同期処理、ＲＳＯＨ終端部２．１〜２．ＭによるＲＳＯＨ終端処理、ＭＳＯＨ終端部３．１〜３．ＭによるＭＳＯＨ終端処理、ポインタ受信部４．１〜４．Ｍによるポインタ受信処理、および、メモリ部５．１〜５．Ｍによるクロック乗換およびフレーム位相吸収処理がそれぞれ実行される。

続いて、システムクロックに従って、フレーム位相吸収後のＭ個のＳＴＭ−Ｎ信号がポインタ送信部６へ出力され、ポインタ値の付け替え等の処理によって１つのＳＴＭ−（Ｎ×Ｍ）信号に多重化される。例えば、４個のＳＴＭ−１信号を多重化して１個のＳＴＭ−４信号を送信する場合（すなわちＭ＝４、Ｎ＝１）、４個のＳＴＭ−１信号のセクションオーバヘッド部分が図１（Ｂ）に示すようなＳＴＭ−４フレームに再構成され、ペイロード部分はバイト単位に順次多重化される。

また、ポインタ処理技術を用いたタイミング乗り換えは、タイミングずれを全て吸収できるだけのメモリ容量を必要とし、処理ライン数の増加に伴って装置規模が増大するという問題が既に認識されており、これを解決するものとして、国際公開第ＷＯ００／７４２８３号パンフレット（特許文献２）には、ポインタ処理技術を用いないタイミング乗り換え方法およびＳＤＨ伝送装置が開示されている。具体的には、複数ラインの主信号フレームを各ラインに対応したＩＦ盤から共通の主信号処理ユニットへ送出するタイミングを装置内の基準フレームタイミングに基づいて制御する。

特開２０００−１３４１７１号公報（段落０００２〜０００７） 国際公開第ＷＯ００／７４２８３号パンフレット（第１４頁１３行〜第１５頁２５行、図１）

しかしながら、上記従来の多重処理装置やタイミング乗り換え方法では、図１（Ａ）に示すように、同期回路１．１〜１．Ｍによるフレーム同期処理からメモリ部５．１〜５．Ｍによるクロック乗換およびフレーム位相吸収処理までがそれぞれのラインクロックに従って処理されているために、ＳＴＭ−Ｎ信号毎に同一の回路、すなわち同期回路、ＲＳＯＨ終端部、ＭＳＯＨ終端部、ポインタ受信部およびメモリ部、を設ける必要があり、ラインの増加に伴い回路規模が増大するという課題が依然として残っている。たとえば、非同期のＳＴＭ−１信号をＳＴＭ−１６信号に多重処理する場合、同期回路からメモリ部までの一連の回路が１６組必要となる。

本発明の目的は、複数の非同期信号の処理を回路規模を増大させることなく実行可能にする非同期信号の同期化多重方法および装置を提供することにある。

本発明によれば、クロック乗換処理を同期化処理より前段で実行することで、クロック乗換以降の信号処理をシリアル化し、１つの処理回路により複数の非同期信号の所望処理を可能にする。

本発明による非同期信号の同期化多重装置は、複数の非同期信号の各々のクロックを装置内の共通クロックへ乗せ換えるクロック乗せ換え手段と、共通クロックに基づいてクロック乗せ換え後の複数の非同期信号を同期させて複数の同期化信号を生成する同期化手段と、複数の同期化信号を多重する多重化手段と、を有することを特徴とする。

たとえば複数のラインクロックに従った複数の非同期ＳＴＭ−Ｎ信号を受信するＳＤＨ／ＳＯＮＥＴ伝送装置に適用した場合、クロック乗せ換え手段により複数の非同期ＳＴＭ−Ｎ信号が装置内で共通のシステムクロックに乗り換えられる。このシステムクロックに従って、非同期ＳＴＭ−Ｎ信号に対してＲＳＯＨ／ＭＳＯＨ終端処理や同期化のためのフレーム位相吸収処理がシリアルに実行される。シリアル処理されることから、それぞれの処理回路は、非同期ＳＴＭ−Ｎ信号の個数に関係なく１個も設けておけばよい。

上述したように、本発明によれば、クロック乗換処理を同期化処理より前段で実行することでクロック乗換以降の信号処理をシリアル化することができ、１つの処理回路により複数の非同期信号の処理が可能となり、回路規模や消費電力を削減できることができる。

１．第１実施形態
１．１）装置構成
図２は本発明の第１実施形態によるライン同期化多重処理装置のブロック図である。本実施形態によるライン同期化多重処理装置は、たとえばＳＤＨ／ＳＯＮＥＴ伝送装置に用いられるものであり、複数（Ｍ個）の非同期信号Ｄ₁〜Ｄ_M（ここでは、それぞれＳＴＭ−Ｎ信号とする。）を受信し多重処理を実行する。同期回路１．１〜１．Ｍによるフレーム同期処理およびＲＳＯＨ終端部２．１〜２．ＭによるＲＳＯＨ終端処理は、それぞれのラインクロックに従って実行される。

各同期回路は、対応する非同期信号から固定ビットパターン（Ａ１、Ａ２バイト）を検出し、当該非同期信号のフレーム同期をとる。続いて、各ＲＳＯＨ終端部は、対応するフレーム同期後の非同期信号に対して、中継セクションオーバヘッド（ＲＳＯＨ）の終端処理を実行し、中継器間あるいは中継器と伝送端局との間の符号誤り監視や監視制御情報の転送処理を行う。

続いて、クロック位相吸収部１０．１〜１０．Ｍによりラインクロックからシステムクロックへのクロック乗換処理が行われる。上記フレーム同期のためのＡ１、Ａ２バイトは、クロック位相吸収部１０．１〜１０．Ｍを含め後段の回路では不要となる情報であるため、本情報バイトを使用してクロック位相吸収を実現する。

システムクロックに乗り換えられた非同期信号Ｄ₁〜Ｄ_Mは、後述するようにシステムクロックに従って順次シリアル処理される。すなわち、複数の非同期信号Ｄ₁〜Ｄ_Mについて、ＭＳＯＨ終端部１１によるＭＳＯＨ終端処理、ポインタ受信部１２によるポインタ受信処理、および、メモリ部１３によるフレーム位相吸収処理をそれぞれ１つの処理回路により実行可能となる。そしてポインタ送信部６によるポインタ値の付け替え等の処理によって多重化信号Ｄ_O（ＳＴＭ−（Ｎ×Ｍ）信号）を生成することができる。

なお、クロック位相吸収部１０．１〜１０．Ｍによるクロック乗換処理、ＭＳＯＨ終端部１１によるＭＳＯＨ終端処理、ポインタ受信部１２によるポインタ受信処理、メモリ部１３によるフレーム位相吸収処理およびポインタ送信部６による多重化処理は、プログラム制御プロセッサ上でそれぞれのプログラムを実行することにより実現することもできる。

１．２）シリアル処理部
図３は、図２のライン同期化多重処理装置におけるＭＳＯＨ終端部１１、ポインタ受信部１２およびメモリ部１３からなるシリアル処理部のより詳細なブロック図である。クロック位相吸収部１０．１〜１０．Ｍは、それぞれのラインクロックＣＬＫ₁〜ＣＬＫ_Mと装置内で共通のシステムクロックＣＬＫ_sysとを入力し、不要な情報（ここでは、Ａ１、Ａ２バイト）を利用して非同期信号Ｄ₁〜Ｄ_Mの各々についてクロック乗換処理を行う（詳しくは後述）。

システムクロック生成部１５はシステムクロックＣＬＫ_sysをクロック位相吸収部１０．１〜１０．Ｍへそれぞれ供給すると共に、ＭＳＯＨ終端部１１、ポインタ受信部１２、メモリ部１３およびポインタ送信部６へも供給する。システム制御部１６は、クロック位相吸収部１０．１〜１０．Ｍ、ＭＳＯＨ終端部１１、ポインタ受信部１２、メモリ部１３およびポインタ送信部６を含む装置全体の動作制御を行う。

ＭＳＯＨ終端部１１には、クロック位相吸収部１０．１〜１０．Ｍにそれぞれ対応したメモリ１１．１〜１１．Ｍが設けられ、これらのメモリ１１．１〜１１．Ｍは選択制御部１１１およびＭＳＯＨ終端処理部１１２にバス接続されている。メモリ１１．１〜１１．Ｍは、クロック位相吸収部１０．１〜１０．Ｍからそれぞれのタイミングで非同期信号Ｄ₁〜Ｄ_Mを入力し、それらの端局セクションオーバヘッド（ＭＳＯＨ）部分を格納する。格納されたＭＳＯＨ部分は、選択制御部１１１の制御により、システムクロックＣＬＫ_sysに基づいてＭＳＯＨ終端処理部１１２へ転送され、周知のＭＳＯＨ終端処理、すなわち伝送端局間の符号誤り監視、障害時のシステム切り替え、監視制御情報の転送処理などが実行される。

ポインタ受信部１２には、クロック位相吸収部１０．１〜１０．Ｍにそれぞれ対応したメモリ１２．１〜１２．Ｍが設けられ、これらのメモリ１２．１〜１２．Ｍは選択制御部１２１およびポインタ受信処理部１２２にバス接続されている。メモリ１２．１〜１２．Ｍは、クロック位相吸収部１０．１〜１０．Ｍからそれぞれのタイミングで非同期信号Ｄ₁〜Ｄ_Mを入力し、それらのポインタ部分を格納する。格納されたポインタ部分は、選択制御部１２１の制御により、システムクロックＣＬＫ_sysに基づいてポインタ受信処理部１２２へ転送され、Ｈ１およびＨ２バイトに基づくポインタ受信処理が実行される。

メモリ部１３には、クロック位相吸収部１０．１〜１０．Ｍにそれぞれ対応したメモリ１３．１〜１３．Ｍが設けられ、これらのメモリ１３．１〜１３．Ｍは選択制御部１３１およびフレーム位相吸収部１３２にバス接続されている。メモリ１３．１〜１３．Ｍは、クロック位相吸収部１０．１〜１０．Ｍからそれぞれのタイミングで非同期信号Ｄ₁〜Ｄ_Mを入力し、各メモリの状態が選択制御部１２１の制御によりフレーム位相吸収処理部１３２へ順次転送され、それに基づいてフレーム位相吸収処理部１３２は全てのフレーム位相のずれが吸収されてフレーム位相同期が成立するように各メモリからの信号の読み出し制御を実行する。

こうしてフレーム位相同期がとられた同期化信号Ｄ_{1_sync}〜Ｄ_{M_sync}は、ポインタ送信部６へ送出され、フレーム位相吸収後のポインタ値の付け替え等のポインタ処理によって多重化信号Ｄ_O（ＳＴＭ−（Ｎ×Ｍ）信号）を生成する。

このようにＭＳＯＨ終端部１１、ポインタ受信部１２およびメモリ部１３では、それぞれ選択制御を行うことで複数の非同期信号Ｄ₁〜Ｄ_Mの個数に関係なく、それぞれ１個の処理回路（すなわちＭＳＯＨ終端処理部１１２、ポインタ受信処理部１２２およびフレーム位相吸収部１３２）を設けるだけで、複数のＳＴＭ−Ｎ信号の多重化処理を行うことができる。したがって、受信する非同期信号Ｄ₁〜Ｄ_Mの個数が増加しても、従来に比べれば回路規模はほとんど増大せず、消費電力も削減することができる。

１．３）クロック位相吸収部
図４は、図２におけるクロック位相吸収部のより詳しい構成を示すブロック図である。ここではｉ番目（ｉは１〜Ｍのいずれかの整数）の非同期信号Ｄ_iに対応するクロック位相吸収部１０．ｉを例示するが、他のクロック位相吸収部も同一構成である。また、クロック位相吸収に利用される不要な情報としては、Ａ１、Ａ２バイトを利用するものとする。

クロック位相吸収部１０．ｉには、非同期信号Ｄ_iを格納するメモリ１０１、メモリ１０１への書き込みアドレスを供給する書き込みカウンタ１０２、メモリ１０１からの読み出しアドレスを供給する読み出しカウンタ１０３、および、書き込み及び読み出しの位相を比較して調整する位相比較部１０４が設けられている。

書き込みカウンタ１０２は、対応するラインクロックＣＬＫ_iに同期して動作し、メモリ１０１への書き込みアドレスを生成する。また、読み出しカウンタ１０３は、システムクロックＣＬＫ_sysおよび非同期信号Ｄ_iのフレームパルスに基づき動作し、メモリ１０１からの読み出しアドレスを生成する。また、書き込みアドレスと読み出しアドレスとは位相比較部１０４へも出力される。

位相比較部１０４は、書き込みアドレスと読み出しアドレスをもとにラインクロックＣＬＫ_iとシステムクロックＣＬＫ_sysとの位相を比較し、ラインクロックＣＬＫ_iよりシステムクロックＣＬＫ_sysが遅い場合には、−側位相シフト要求信号を書き込みカウンタ１０２へ出力する。また、ラインクロックＣＬＫ_iよりシステムクロックＣＬＫ_sysが速い場合には、＋側位相シフト要求信号を書き込みカウンタ１０２へ出力する。書き込みカウンタ１０４では、−側位相シフト要求が発生した場合には、Ａ１バイト位置パルスのタイミングで書き込みアドレスの加算を停止し、＋側位相シフト要求が発生した場合は、Ａ１バイト位置パルスのタイミングで書き込みアドレスの加算値を＋２とする制御を実施する。以下、クロック位相吸収部の具体的な動作例を説明する。

図５（Ａ）は通常動作時のタイミングチャート、図５（Ｂ）は−側位相シフト要求が発生した場合のタイミングチャート、図５（Ｃ）は＋側位相シフト要求が発生した場合のタイミングチャートである。図５（Ａ）に示すように、ラインクロックＣＬＫ_iとシステムクロックＣＬＫ_sysとの位相が正常範囲内で推移している場合には、書き込み動作および読み出し動作はともに変更されない。

図５（Ｂ）に示すように、ラインクロックＣＬＫ_iよりシステムクロックＣＬＫ_sysが遅くなり−側位相シフト要求信号が書き込みカウンタ１０２に入力した場合、書き込み動作では、Ａ１バイト位置パルスのタイミングで書き込みカウンタ１０２の加算を停止し、アドレスｎの位置にＡ１バイトを書き込み、その後Ａ２バイトを上書きする。したがって、読み出し動作ではアドレスｎの位置にＡ２バイトが読み出されＡ１バイトは削除される。

図５（Ｃ）に示すように、ラインクロックＣＬＫ_iよりシステムクロックＣＬＫ_sysが速くなり＋側位相シフト要求信号が書き込みカウンタ１０２に入力した場合、書き込み動作では、Ａ１バイト位置パルスのタイミングで書き込みカウンタ１０２の加算を＋２とし、アドレスｎの位置にＡ１バイトを書き込み、アドレスｎ＋２の位置にＡ２バイトを書き込む。そして、読み出し動作では、アドレスｎの位置にＡ１バイトが読み出され、アドレスｎ＋１の位置にはダミーデータが読み出され、アドレスｎ＋２の位置にＡ２バイトが読み出される。その結果、Ａ１バイトとＡ２バイトの間にダミーデータが挿入されることとなるが、このダミーデータは後段では使用しない。

このように、−側位相シフト要求信号が発生した場合にはＡ１バイトを削除し、＋側位相シフト要求が発生した場合にはＡ１バイトとＡ２バイトとの間にダミーデータを挿入することで、ラインクロックＣＬＫ_iとシステムクロックＣＬＫ_sysとの位相吸収を１フレームのデータ長を増減させることにより実現する。

なお、フレームデータ長の増減によるクロック位相吸収は、Ａ１およびＡ２バイトを利用したものに限定されるものではなく、セクションオーバヘッドＳＯＨの未使用バイトあるいは不要となったバイトであれば何処を使用しても構わない。たとえば、−側位相シフト要求信号が発生した場合にはＡ２バイトを削除し、＋側位相シフト要求が発生した場合にはＡ２バイトとＪ０バイトとの間にダミーデータを挿入することで、ラインクロックＣＬＫ_iとシステムクロックＣＬＫ_sysとの位相吸収を実現することもできる。

２．第２実施形態
クロック位相吸収部の配置は第１実施形態に限定されるものではない。次に示すようにクロック位相吸収部より後段にＲＳＯＨ終端部を配置することで、ＲＳＯＨ終端処理を１個の処理回路で実現することができる。

図６は、本発明の第２実施形態によるライン同期化多重処理装置のブロック図である。本実施形態によるライン同期化多重処理装置は、たとえばＳＤＨ／ＳＯＮＥＴ伝送装置に用いられるものであり、複数（Ｍ個）の非同期信号Ｄ₁〜Ｄ_M（ここでは、それぞれＳＴＭ−Ｎ信号とする。）を受信し多重処理を実行する。同期回路２０．１〜２０．Ｍによるフレーム同期処理およびＢ１バイト終端部２１．１〜２１．Ｍによる符号誤り監視処理は、それぞれのラインクロックに従って実行される。各同期回路は、対応する非同期信号からＡ１およびＡ２バイトを終端し、当該非同期信号のフレーム同期をとる。続いて、各Ｂ１バイト終端部は、中継器間あるいは中継器と伝送端局との間のＢＩＰ−８監視方式による符号誤り監視処理を行う。

続いて、クロック位相吸収部１０．１〜１０．Ｍによりラインクロックからシステムクロックへのクロック乗換処理が行われる。クロック位相吸収部は、同期回路およびＢ１バイト終端部により不要となったＡ１／Ａ２／Ｂ１バイトを利用してクロック位相吸収を実行することができる。クロック位相吸収部１０．１〜１０．Ｍの動作は既に説明したとおりである。

システムクロックに乗り換えられた非同期信号Ｄ₁〜Ｄ_Mは、後述するようにシステムクロックに従って順次シリアル処理される。すなわち、複数の非同期信号Ｄ₁〜Ｄ_Mについて、ＲＳＯＨ終端部２２によるＡ１／Ａ２／Ｂ１バイトを除いたＲＳＯＨ終端処理およびＭＳＯＨ終端部１１によるＭＳＯＨ終端処理に続いて、以下第１実施形態で説明したようにポインタ受信部１２によるポインタ受信処理、および、メモリ部１３によるフレーム位相吸収処理をそれぞれ１つの処理回路により実現することができる。そしてポインタ送信部６によるポインタ値の付け替え等の処理によって多重化信号Ｄ_O（ＳＴＭ−（Ｎ×Ｍ）信号）を生成する。

ＭＳＯＨ終端部１１、ポインタ受信部１２、メモリ部１３およびポインタ送信部６の構成および動作とシステム制御部１６の制御動作については、第１実施形態と同様であるから説明を省略し、ここではＲＳＯＨ終端部２２の構成および動作について説明する。

ＲＳＯＨ終端部２２には、クロック位相吸収部１０．１〜１０．Ｍにそれぞれ対応したメモリ２２．１〜２２．Ｍが設けられ、これらのメモリ２２．１〜２２．Ｍは選択制御部２２１およびＲＳＯＨ終端処理部２２２にバス接続されている。メモリ２２．１〜２２．Ｍは、クロック位相吸収部１０．１〜１０．Ｍからそれぞれのタイミングで非同期信号Ｄ₁〜Ｄ_Mを入力し、それらの中継セクションオーバヘッド（ＲＳＯＨ）部分を格納する。格納されたＲＳＯＨ部分は、選択制御部２２１の制御により、システムクロックＣＬＫ_sysに基づいてＲＳＯＨ終端処理部２２２へ転送され、ＲＳＯＨ終端処理のうちのＡ１／Ａ２／Ｂ１バイトを用いたフレーム同期および符号誤り監視を除いた処理を実行する。

このようにＲＳＯＨ終端部２２、ＭＳＯＨ終端部１１、ポインタ受信部１２およびメモリ部１３では、それぞれ選択制御を行うことで複数の非同期信号Ｄ₁〜Ｄ_Mの個数に関係なく、それぞれ１個の処理回路（すなわちＲＳＯＨ終端処理部２２２、ＭＳＯＨ終端処理部１１２、ポインタ受信処理部１２２およびフレーム位相吸収部１３２）を設けるだけで、複数のＳＴＭ−Ｎ信号の多重化処理を行うことができる。したがって、受信する非同期信号Ｄ₁〜Ｄ_Mの個数が増加しても、従来に比べれば回路規模はほとんど増大せず、消費電力も削減することができる。

３．第３実施形態
上述したように、フレームデータ長の増減によるクロック位相吸収は、セクションオーバヘッドＳＯＨの未使用バイトあるいは不要となったバイトであれば何処を使用してもよい。したがって、どのバイトを使用するかを選択する機能を設けることができる。たとえば、図４ではＡ１／Ａ２バイト位置パルスを用いてフレームデータ長の増減を行っているが、これに使用するバイトをシステム制御部１６が選択してもよい。

本発明は複数の非同期信号を多重化する伝送装置、たとえばＳＤＨ／ＳＯＮＥＴ伝送装置の非同期信号多重に利用可能である。

（Ａ）は従来のＳＤＨ多重化処理装置の一般的なブロック図であり、（Ｂ）はＳＴＭ−Ｎ信号の一般的なフレーム構成図である。 本発明の第１実施形態によるライン同期化多重処理装置のブロック図である。 図２のライン同期化多重処理装置におけるＭＳＯＨ終端部１１、ポインタ受信部１２およびメモリ部１３からなるシリアル処理部のより詳細なブロック図である。 図２におけるクロック位相吸収部のより詳しい構成を示すブロック図である。 （Ａ）は通常動作時のタイミングチャート、（Ｂ）は−側位相シフト要求が発生した場合のタイミングチャート、（Ｃ）は＋側位相シフト要求が発生した場合のタイミングチャートである。 本発明の第２実施形態によるライン同期化多重処理装置のブロック図である。

符号の説明

１．１〜１．Ｍ 同期回路
２．１〜２．Ｍ ＲＳＯＨ終端部
６ ポインタ送信部
１０．１〜１０．Ｍ クロック位相吸収部
１１ ＭＳＯＨ終端部
１１．１〜１１．Ｍ メモリ
１１１ 選択制御部
１１２ ＭＳＯＨ終端処理部
１２ ポインタ受信部
１２．１〜１２．Ｍ メモリ
１２１ 選択制御部
１２２ ポインタ受信処理部
１３ メモリ部
１３．１〜１３．Ｍ メモリ
１３１ 選択制御部
１３２ フレーム位相吸収処理部
１５ システムクロック生成部
１６ システム制御部
２０．１〜２０．Ｍ 同期回路
２１．１〜２１．Ｍ Ｂ１バイト終端部
２２ ＲＳＯＨ終端部

Claims (12)

1. 複数の非同期信号を同期化して多重する装置において、
   前記複数の非同期信号の各々のクロックを装置内の共通クロックへ乗せ換えるクロック乗せ換え手段と、
   前記共通クロックに基づいて、前記クロック乗せ換え後の複数の非同期信号を同期させて複数の同期化信号を生成する同期化手段と、
   前記複数の同期化信号を多重する多重化手段と、
   を有することを特徴とする非同期信号の同期化多重装置。
2. 前記同期化手段は、
   前記クロック乗せ換え後の複数の非同期信号をそれぞれ格納する複数の格納手段と、
   前記複数の格納手段にそれぞれ格納された非同期信号の位相の差を吸収する位相吸収手段と、
   を有することを特徴とする請求項１に記載の非同期信号の同期化多重装置。
3. 前記クロック乗せ換え手段と前記同期化手段との間に、前記共通クロックに基づいて前記クロック乗せ換え後の複数の非同期信号のオーバヘッドを終端する終端手段を少なくとも１つ有することを特徴とする請求項１または２に記載の非同期信号の同期化多重装置。
4. 前記終端手段は、
   前記クロック乗せ換え後の複数の非同期信号のオーバヘッドをそれぞれ格納する複数のオーバヘッド格納手段と、
   前記複数のオーバヘッド格納手段にそれぞれ格納された非同期信号のオーバヘッドを選択する選択手段と、
   前記選択されたオーバヘッドの終端処理を行う終端処理手段と、
   を有することを特徴とする請求項３に記載の非同期信号の同期化多重装置。
5. 複数の非同期信号を同期化して多重する方法において、
   前記複数の非同期信号の各々のクロックを装置内の共通クロックへ乗せ換え、
   前記共通クロックに基づいて、前記クロック乗せ換え後の複数の非同期信号を同期させて複数の同期化信号を生成し、
   前記複数の同期化信号を多重する、
   ことを特徴とする非同期信号の同期化多重方法。
6. 前記クロック乗せ換え後の複数の非同期信号は、前記クロック乗せ換え後の複数の非同期信号をそれぞれ格納し、前記格納された非同期信号の位相の差を吸収することにより同期化されることを特徴とする請求項５に記載の非同期信号の同期化多重方法。
7. 前記クロック乗せ換え後の複数の非同期信号のオーバヘッドは、前記共通クロックに基づいて終端処理されることを特徴とする請求項５または６に記載の非同期信号の同期化多重方法。
8. 前記終端処理は、
   前記クロック乗せ換え後の複数の非同期信号のオーバヘッドをそれぞれ格納し、
   前記格納された非同期信号のオーバヘッドから１つを選択し、
   選択されたオーバヘッドに対して終端処理を行う、
   ことを特徴とする請求項７に記載の非同期信号の同期化多重方法。
9. コンピュータに対して、複数の非同期信号を同期化して多重する制御を実行させるためのプログラムにおいて、
   前記複数の非同期信号の各々のクロックを装置内の共通クロックへ乗せ換えるステップと、
   前記共通クロックに基づいて、前記クロック乗せ換え後の複数の非同期信号を同期させて複数の同期化信号を生成するステップと、
   前記複数の同期化信号を多重するステップと、
   を有することを特徴とするプログラム。
10. 請求項１に記載の同期化多重装置を含むＳＤＨ／ＳＯＮＥＴ伝送装置。
11. 請求項５に記載の同期化多重方法を実行するＳＤＨ／ＳＯＮＥＴ伝送装置。
12. 請求項９に記載のプログラムを実行するプログラム制御プロセッサを含むＳＤＨ／ＳＯＮＥＴ伝送装置。
    
    

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