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JP2008033277A - 設計データ又はマスクデータの補正方法および補正システム、設計データ又はマスクデータの検証方法および検証システム、半導体集積回路の歩留まり予測方法、デザインルールの改善方法、マスクの製造方法、並びに、半導体集積回路の製造方法 - Google Patents

設計データ又はマスクデータの補正方法および補正システム、設計データ又はマスクデータの検証方法および検証システム、半導体集積回路の歩留まり予測方法、デザインルールの改善方法、マスクの製造方法、並びに、半導体集積回路の製造方法 Download PDF

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JP2008033277A JP2007161906A JP2007161906A JP2008033277A JP 2008033277 A JP2008033277 A JP 2008033277A JP 2007161906 A JP2007161906 A JP 2007161906A JP 2007161906 A JP2007161906 A JP 2007161906A JP 2008033277 A JP2008033277 A JP 2008033277A
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JP2007161906A
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Katsuhiko Harasaki
克彦 原崎
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Original Assignee
Sharp Corp
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Publication date
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Abstract

【課題】プロセスにクリティカルとなるパターンを事前に抽出し、修正することにより、マスクの再作成をすることなく、短期間にＯＰＣ又はプロセス近接効果補正（ＰＰＣ）後にプロセススペックを達成できるマスクデータの検証、補正方法等を提供する。
【解決手段】プロセスにクリティカルになるパターンを含む評価用マスクを用いてレジスト塗布、露光および現像し、現像したレジストで回路材料をエッチングし、現像後のレジストおよびエッチング後の回路材料のパターン寸法を測定するステップＳ０・Ｓ１と、測定されたパターン寸法に基づき、ＯＰＣ又はＰＰＣ処理された後にクリティカルにならないようパラメータの数値条件をルール又はモデルとして抽出するステップＳ２と、抽出したルール又はモデルを用いて当該プロセスにおける設計又はマスクデータから上記ルール又はモデルを満たさないクリティカルパターンを抽出するステップＳ３と、これらクリティカルパターンを修正するステップＳ５とを含む。
【選択図】図１Ｂ

Description

本発明は、ＩＣ（集積回路）やＬＳＩ（大規模集積回路）、液晶ディスプレイ等の回路パターンを形成するためのリソグラフィプロセスに用いられるマスクのデータ又は設計（レイアウト）データの検証方法、並びに、それを用いた設計データ又はマスクデータの補正方法、半導体集積回路（ＩＣ、ＬＳＩ）の歩留まり予測方法、およびデザインルールの改善方法に関する。また、本発明は、設計データ又はマスクデータの検証システムおよびそれを用いた設計データ又はマスクデータの補正システムにも関する。さらに、本発明は、上記設計データ又はマスクデータの補正方法を用いたマスクの製造方法および上記マスクを用いた半導体集積回路の製造方法にも関する。
なお、リソグラフィプロセスとは、マスクを用いてレジストを放射線（可視光、紫外光、Ｘ線、電子線など）露光し、露光されたレジストを現像するプロセス（リソグラフィプロセス）のことを意味する。このプロセスの後に、現像されたレジストをマスクとして回路材料をエッチングするプロセスが続く。リソグラフィとしては、可視光用マスクを用いて可視光用レジストの露光を行うリソグラフィの他に、Ｘ線露光を行うＸ線リソグラフィ；等倍や縮小方式のマスクを用いて軟紫外線（ＥＵＶ）露光を行うＥＵＶリソグラフィ；電子線露光を行う電子線リソグラフィ；直描ではなくマスクを用いる電子ビーム投影露光リソグラフィ（ＥＰＬ）やセル・プロジェクションなどがある。
近年、ＬＳＩは高集積化が進行し、その素子のサイズも微細化が大きく進行している。素子の微細加工に直接かかわるリソグラフィ工程においては、まず、加工対象の層（半導体層や金属層など）上にフォトレジストを形成し、フォトマスクを通してフォトレジストを露光し現像することでフォトマスクのパターンをフォトレジスト上に転写し、次にパターンが転写されたフォトレジストをエッチングのマスクとして層をエッチングすることで層を微細加工し、最後にフォトレジストを除去する。近年の素子の微細加工を行うリソグラフィ工程においては、露光波長が転写パターン（フォトマスクのパターン）のサイズより大きいため、パターン転写のリニアリティ（転写前パターンと転写後パターンとの一致性）が完全でないことが問題となりはじめている。これは、光近接効果（ＯＰＣ；Optical Proximity Effect）と呼ばれる。光近接効果は、具体的には、露光波長が転写パターンのサイズより大きいため、パターン転写時に、光の回折により、９０度のコーナー（角部）が丸くなり、ライン端が短くなる、といった現象として現れる。また、同様に、光近接効果は、光の干渉作用によって、本来同一になるべきラインの幅が疎密によって変わるといった現象としても現れる。
光近接効果の原因は、文字通り前記のような光学的近接効果による要因が主であるが、この他にもレジストプロセス（露光前ベーク、露光後ベーク（ＰＥＢ）、現像等）の影響や、下地（の形状、構造、材料等）の影響等が挙げられる。光近接効果は、作製された回路パターンがスペック（設計寸法）から外れる原因となる。
露光（以下「フォト」とも呼ぶ）時の光近接効果により悪影響が発生することを防ぐために、露光に用いるマスクに対して予めこの光近接効果によるシフト（変位）分を見込んだ補正を加える方法が、一般的に利用されている。この補正は、光近接効果補正（Optical Proximity Effect Correction；以下、適宜「ＯＰＣ」と略記する）と呼ばれている。
近年では、このＯＰＣに、露光後のエッチングプロセスにおけるパターンの近接効果によって発生するエッチングシフト等が問題となっている。このエッチングプロセスにおける近接効果は、前記の光学的な近接効果とは異なり、最近接のパターンまでのスペースや付近のパターン密度によって、エッチングに対する回路材料の反応が変わってくるため、これらの反応を精密に解くためには、エッチングのラジカル反応を付近の形状を含めて解く必要がある。現在、エッチングシフトを求める方法としては、精密な反応式を解くのでは無く最近接のパターンまでのスペースや付近の形状、パターン密度をもとに経験的な式（又はルール）に合わせ込む方法が実用的によく用いられる。この合わせこみモデル（又はルール）に基づいてエッチングの近接効果を前もって補正することをエッチング近接効果補正（以下、「Ｅtching-ＰＣ」と略記する）と呼ぶ。このエッチングシフトに対する近接効果補正（Ｅtching-ＰＣ）を含むプロセス近接効果補正（Process Proximity Effect Correction；以下、適宜「ＰＰＣ」と略記する）が重要になってきている。
現在においては、プロセス技術の複雑化に伴い、設計者が設計した回路パターンと露光時に使用されるマスクのパターンとが大きく異なるようになっている。そのため、マスクのパターンからウェハ上に形成されるレジストパターンの形状を容易に予想できなくなっている。そのため、マスクのパターンが適切なもの（所望の回路パターンを形成できるもの）であるかを、（リソグラフィ、エッチングなどの）シミュレータを用いて検証することが必要となっている。
例えば、特許文献１（特開２００５−１２１９４３号公報）には、フォトマスクパターンがウェハ上に露光転写された時のフォトマスクパターンの形状を予測しＣＡＤパターンデータに変形を実施することによって生成された期待値パターンデータと、ＣＡＤパターンデータに対して光強度シミュレーションを実施した結果を表すシミュレーション結果パターンデータとの差分を抽出し、その差分が所定の許容値以下であるかをチェックすることによって、ウェハ上のパターンイメージの正当性を検証する方法が記載されている。なお、この技術を実用化したＯＰＣデータ検証ツールは、既に幾つかのＥＤＡ（Electronic Design Automation）ベンダーから市販されている。
また、非特許文献１（J.Kim, L.Wang, et al.”Model-Based Full-chip Verification for 65nm Lithography Process Development”, SPIE BACUS Symposium, Yokohama, Vol.5853, pp.599-606, 2005）には、フォトマスクパターンがウェハ上に露光転写された時のフォトマスクパターンの形状をリソグラフィ・シミュレーションで予測し、ターゲットとなるＣＡＤパターンデータとシミュレーション結果との差分を抽出し、その差分が所定の許容値以下であるかをチェックすることによって、ウェハ上のパターンイメージの正当性を検証する方法が記載されている。また、この技術を実用化したＯＰＣデータ検証ツールは、既に幾つかのＥＤＡベンダーから市販されている。この技術のＰＰＣでの具体例として、非特許文献２（A.Sezginer, F.X.Zach, et al.”Process-window-aware-RET and OPC”, SPIE Symposium, San Jose, Vol.6156, No.615613, recently completed volumes, 2006）を挙げる。
ここで、メモリーセル（４Ｍ ＳＲＡＭ）の回路パターンを形成するためのＯＰＣフォトマスク（ＯＰＣにより作成されたフォトマスク）が適切なもの（所望の回路パターンを形成できるもの）であるかを、リソグラフィ・シミュレーションによって検証する方法の具体例を図４に基づいて説明する。まず、図４（ａ）に示すＯＰＣフォトマスクのパターンデータからリソグラフィ・シミュレーションによってウェハ上の露光パターンを求める。ウェハ上の露光パターンを図４（ａ）中に「シミュレーション結果」として示す。次に、ウェハ上の露光パターンにおけるエッジ間の距離を検証（チェック）し、互いの距離が設計値（１７０ｎｍ）よりも顕著に近い距離（約１１０ｎｍ）であるエッジの対（この例では図４（ａ）における破線で囲まれた部分）を、ショートが発生する部分と判定する。そして、ウェハ上の露光パターンにおけるショートが発生する部分と判定されたエッジ間の距離が１６６ｎｍに広がるように、ＯＰＣフォトマスクを修正する。これにより、ＯＰＣフォトマスクのパターンにおける、ショートが発生する部分と判定されたエッジ間の距離は、１１０ｎｍから１１８ｎｍに広がる。修正されたＯＰＣフォトマスクのパターン、およびそのデータからリソグラフィ・シミュレーションによって求めたウェハ上の露光パターン（図中に「シミュレーション結果」と示す）を図４（ｂ）に示す。
このＯＰＣを利用したフォトマスクパターン作成方法としては、多数の特許文献が公開されている。ＯＰＣを利用したフォトマスクパターン作成方法の具体例として、例えば特許文献２（特開２００５−１３４５２０号公報）を挙げる。
特許文献２に記載の方法は、まず設計パターンデータ（フォトマスクのパターンデータ）に対して近接効果補正を施した後、光強度シミュレーション（ベストフォーカス・最適露光状態またはフォーカスずれ・露光量ずれの状態での光強度計算）を用いてプロセス余裕度が劣化する箇所を抽出し、抽出されたプロセス余裕度が劣化する箇所に対して余裕度を保つためのパターン修正を行う方法である。
これに対して、特許文献３（特開２００５−１８１６３６号公報）に記載の方法は、所望パターンと、前記所望パターンに対応するマスクパターンを用意し、マスクパターンに対して近接効果補正を行った後、前記所望パターンのエッジに評価点を設定し、プロセスパラメータの値を予め設定された変動範囲内で変化させた複数の組み合わせで、前記マスクパターンを基板上に転写／形成されるパターンのエッジの、前記評価点からの位置ずれ量およびその統計量を算出し、前記統計量に応じてマスクパターンを変更する方法である。
近年、ＯＰＣ（又はＰＰＣ）を利用してフォトマスクのパターンデータを作成する方法としては、計算式やシミュレーションを用いて近接効果によるシフト量を見積もる方法や、マスクパターンの設計データを入力データとして、前記マスクパターンが露光を含む所定のプロセスにより転写されるパターンを予測するプロセスモデルを作成する方法がある。さらに、ＯＰＣ（又はＰＰＣ）を利用したフォトマスクのパターンデータの作成方法として、設計したテストパターンをテストマスクに形成し、テストマスク上のテストパターンの測長結果をもとに再作成されたテストパターンの設計データと、テストマスクの露光を含むプロセスにより転写されたパターンの測長結果とを合わせ込む方法（特許文献４：特開２００４−１５７１６０号公報）等がある。この合わせ込み（経験的）モデルを用いると、従来の理論モデルと比較して高い合わせ込み精度を実現できる為、現在（ＥＤＡベンダーの販売する）市販ツールではこの合わせ込み（経験的）モデルが主流となっている。
近年のＰＰＣの具体例としては、上記特許文献３、４と、特許文献５（特開２００５−９９７６５号公報）および特許文献６（特開２００３−５７８０１号公報）を挙げる。
ここで、特許文献４は、精度が高いプロセス近接効果の予測モデルを求める方法に関するもので、例えば、基本パターンのバイアスおよびピッチを変えて作成した繰り返しパターン群とメモリセル等の所定の繰り返しパターン群とからなるテストパターンを用いて未知パラメータを求める方法である。また、特許文献５は、光近接効果補正に対する追加補正量（差分）を正確に求める為、ＳＥＭ測長とパターン補正をコンピュータでリンクして（並行して）効率的に行う方法に関するものである。この方法によれば、従来のようにマスクの再作製やウェハ上再評価、エッチング条件などに係わる多数の未知パラメータを算出し、これらを組み込んだ（補正した）シミュレーションによる多大な手間、労力と時間を低減することができる。
なお、ＬＳＩ設計において、クリティカルパターンにおける制約条件をデザインルールに取り込み、製造信頼性、更にプロセスの歩留まりを向上させることは、大きくは、製造信頼性設計：ＤＦＭ（Design for Manufacturability）と呼ばれており、９０ｎｍ，６５ｎｍと微細化が進むに従いその必要性は増大する傾向にある（非特許文献３の３６頁参照）。
特開２００５−１２１９４３号公報（２００５年５月１２日公開） 特開２００５−１３４５２０号公報（２００５年５月２６日公開） 特開２００５−１８１６３６号公報（２００５年７月７日公開） 特開２００４−１５７１６０号公報（２００４年６月３日公開） 特開２００５−９９７６５号公報（２００５年４月１４日公開） 特開２００３−５７８０１号公報（２００３年２月２８日公開） 特開２００４−３０２２６３号公報（２００４年１０月２８日公開） 特開２００４−３５４９１９号公報（２００４年１２月１６日公開） 特表２００４−５０５４３３号公報（２００１年５月２５日国際公開） J.Kim, L.Wang, et al."Model-Based Full-chip Verification for 65nm Lithography Process Development", SPIE BACUS Symposium, Yokohama, Vol.5853-42, 2005/4 A.Sezginer, F.X.Zach, et al."Process-window-aware-RET and OPC", SPIE Symposium, San Jose, Vol.6156-22, 2006/2 「ＤＦＭ〜半導体のコスト総見直しが始まる」，日経マイクロデバイス，株式会社日経ＢＰ，２００５年５月号，ｐ.２５〜４１（２００５年５月１日発行） 小池透耀、他、"半導体素子設計シミュレータ", 平成丸善株式会社, 1994/8, pp147-174
従来の一般的な技術は、次のような問題点を持つことが知られている。
従来の一般的なＰＰＣモデルを用いたフォトマスクのパターンデータの作成方法および検証方法における、最大の課題は、ＰＰＣモデルの抽出および検証である。ＬＳＩを構成する素子の微細化が進み、ＬＳＩが複雑化するにつれて、回路パターンの加工寸法をより微細化することが求められているが、露光装置の露光波長の短波長化は難しくなっており、短波長化による解像力向上はあまり期待できない。これまでは、超解像技術や（液浸）露光装置、マスクの工夫によって解像力の不足を補ってきたが、近年それも限界となっている。基本デザインルールを守って設計した回路パターンであっても、その配線のパターン（補正前のレイアウトパターン）にＰＰＣ処理を施してフォトマスクのパターンを作成しそのパターンを加工したフォトマスクを用いて露光、現像、およびエッチングを行ったときに断線または短絡が起こる危険のあるパターン（プロセス余裕度が厳しいクリティカルなパターン）が含まれる場合が少なくない。
図２５に、従来の典型的なＰＰＣ処理フロー（非特許文献２等）を示す。図２５に示すように、従来の典型的なＰＰＣ処理においては、まず、回路パターンの設計データに対してエッチング補正処理およびＯＰＣ処理を行ってマスクデータを作成する。次いで、マスクデータについてシミュレーション検証を行い、シミュレーション検証結果で断線等の問題が発見されれば、回路パターンの設計データを修正してエッチング補正処理およびＯＰＣ処理を再度行うか、あるいはマスクデータを修正する。上記エッチング補正処理には、モデル／ルール抽出用ＴＥＧパターンを用いて予め抽出されたＥｔｃｈｉｎｇ−ＰＣモデルまたはＥｔｃｈｉｎｇ−ＰＣルールが用いられる。また、上記ＯＰＣ処理には、モデル／ルール抽出用ＴＥＧパターンを用いて予め抽出されたＯＰＣモデルまたはＯＰＣルールが用いられる。
従来のＰＰＣ処理フローにおいてＯＰＣモデル、ＯＰＣルール、Ｅｔｃｈｉｎｇ−ＰＣモデル、またはＥｔｃｈｉｎｇ−ＰＣルールの抽出に用いられているモデル／ルール抽出用ＴＥＧパターンの例を図２６〜３０に示す。マスクパターン修正フローの他の例としては、特許文献２（特開２００５−１３４５２０号公報）、特許文献３（特開２００５−１８１６３６号公報）、特許文献６（特開２００３−５７８０１号公報）等に記載されている、ＰＰＣ処理後、プロセス余裕度が劣化する箇所をシミュレーション等によって検出し、修正を行うものがある。
本願発明者が、１３０ｎｍフラッシュメモリ（以下「Ｆｌａｓｈ」と略記する）を構成するＣｕやＡｌなどの金属配線層（以下「ＭＲ層」と略記する）の回路パターン（補正前のフォトマスクパターン）について検討したところ、回路パターン（補正前のレイアウトパターン）に含まれる特定のパターンが、そのパターンに対してシミュレーションベースのＰＰＣ処理を施してフォトマスクのパターンを作成しそのパターンを持つフォトマスクを用いて露光、現像、およびエッチングを行ったときに断線が起こる危険のあるクリティカルパターン（以下「断線危険パターン」と称する）であることが分かった。１３０ｎｍ ＦｌａｓｈのＭＲ層の場合における断線危険パターンの具体例を５つ、図３に示す。なお、ＭＲ層は、回路パターンがライン・アンド・スペースパターンである配線層（以下、適宜「Ｌ／Ｓ系層」と略記する）である。
図３（ａ）に示す断線危険パターンは、第１矩形部と、第１矩形部を挟み第１矩形部の２つの短辺にそれぞれ１辺が接する２つの第１多角形部（この例では矩形部）とを少なくとも含み、これら第１多角形部における第１矩形部の短辺に接する辺は、各々の両端が第１矩形部の短辺より外側に位置するＨ型架橋パターンであって、第１矩形部の長さｌ１および幅ｗ１が、以下の不等式
ｌ１＜２８０ｎｍ−２×ＥＳ(ｌ１ｊ)
ｗ１＜２４０ｎｍ−２×ＥＳ(ｗ１ｊ)
を満たすものである。
ここで、ＥＳ（ｌ１ｊ），ＥＳ（ｗ１ｊ）はそれぞれ、本Ｈ型架橋パターンの第１矩形部の長さｌ１および幅ｗ１の想定エッチングシフト量（エッチングシフトによる寸法変化量）を示す。ここでは、ＥＳ（ｌ１ｊ），ＥＳ（ｗ１ｊ）を逆算（エッチング後の測定結果からエッチング後にクリティカルパターンとなる長さｌ１および幅ｗ１を算出する方法）によって求めている。このエッチングシフト量は、そのエッチングプロセスに依存し、多くは最近接パターンまでの距離と付近のパターン密度とに依存した値となる。ｌ１ｊおよびｗ１ｊは、最近接パターンまでのスペースと付近のパターン密度とに依存したエッチングシフトの変数である。ＥＳ（ｌ１ｊ）およびＥＳ（ｗ１ｊ）は、最近接パターンまでのスペースと付近のパターン密度とに依存した変数ｌ１ｊおよびｗ１ｊからルールによって求めることができる。上記ルールは、クリティカルパターンを含む評価用マスクを用いたときのエッチング後の回路材料のパターン寸法に基づいて決定される。評価用マスクを用いたときのエッチング後の回路材料のパターン寸法は、評価用マスクを用いてレジストを露光および現像し、レジストを用いて回路材料をエッチングし、エッチング後の回路材料のパターン寸法を測定することによって求められる。上記ルールを用いる場合には、ＥＳ（ｌ１ｊ）およびＥＳ（ｗ１ｊ）は、幾つかの不連続値をとる。上記ルールに代えて、関数やモデル等も使用される。図３１および図３２にエッチングシフト量の具体例を示す。図３１は、１３０ｎｍプロセスＧＰ層における、最近接パターンまでのスペースに依るエッチングシフト量の変化を示す。図３１の場合におけるエッチングシフトＥＳの計算式の例（２次元Ｌ／Ｓパターンの場合）を以下に示す。
ＥＳ＝Ｃ０＋Ｃ１×Space−２＋Ｃ２×Space−1＋Ｃ３×Ｌｏｇ（Space）
（ここで、Ｃ０、Ｃ１、Ｃ２、Ｃ３は、本エッチングプロセスに依存した定数値）
図３２は、Ｌ／Ｓパターンにおける、Ｌ／Ｓパターンのスペース（リソグラフィ後の線幅）に依るエッチングシフト量（残差）の変化を示す。これは、単純なＬ／Ｓパターンでの例であるが、光学的な近接効果補正（ＯＰＣでは、１〜２μｍ程度までの近接パターンを考慮すればよい）と異なり、エッチング補正では約３μｍ以上の長距離までの近接パターンを考慮する必要がある。
図３（ｂ）に示す断線危険パターンは、第３矩形部と、第３矩形部を挟み第３矩形部の２つの短辺にそれぞれ１辺が接する２つの第３多角形部（この例では矩形部）とを少なくとも含み、これら第３多角形部における第３矩形部の短辺に接する辺は、各々の一端のみが第３矩形部の短辺より外側に位置し、外側に位置する一端同士が第３矩形部を挟まずに対向しているコの字型架橋パターンであって、第３矩形部の長さｌ4および幅ｗ4が、以下の不等式
ｌ４＜２８０ｎｍ−２×ＥＳ（ｌ４ｊ）
ｗ４＜２４０ｎｍ−２×ＥＳ（ｗ４ｊ）
を満たすものである。ここで、ＥＳ（ｌ４ｊ），ＥＳ（ｗ４ｊ）は、コの字型架橋パターンの第３矩形部の長さｌ4および幅ｗ4のエッチングシフト量を示し、ここでは、ＥＳ（ｌ１ｊ）およびＥＳ（ｗ１ｊ）と同様、逆算（エッチング後の測定結果から長さｌ４および幅ｗ４のエッチングシフト量を算出する方法）によって求めている。このエッチングシフト量は、そのエッチングプロセスに依存し、多くは最近接パターンまでの距離と付近のパターン密度に依存した値となる。エッチングシフト量の具体例は、図３１および図３２に示した通りである。
図３（ｃ）に示す断線危険パターンは、第２矩形部と、第２矩形部を挟み第２矩形部の２つの短辺にそれぞれ１辺が接する２つの第２多角形部（この例では矩形部）とからなり、これら第２多角形部における第２矩形部の短辺に接する辺は、各々の一端のみが第２矩形部の短辺より外側に位置し、外側に位置する一端同士が第２矩形部を挟んで対向しているクランク型架橋パターンであって、第２矩形部の長さｌ２および幅ｗ２が、以下の不等式
ｌ２＜２８０ｎｍ−ＥＳ(ｌ２ｊ)
ｗ２＜２４０ｎｍ−２×ＥＳ(ｗ２ｊ)
を満たすものである。ここで、ＥＳ(ｌ２ｊ)，ＥＳ(ｗ２ｊ)は、上記と同様に、クランク型架橋パターンの第２矩形部の長さｌ２および幅ｗ２のエッチングシフト量を示し、ここでは、ＥＳ（ｌ１ｊ）およびＥＳ（ｗ１ｊ）と同様、逆算（エッチング後にクリティカルパターンとなるパターン寸法をエッチング後の測定結果から算出する方法）によって求めている。
図３（ｄ）に示す断線危険パターンは、第２矩形部と、第２矩形部を挟み第２矩形部の２つの短辺にそれぞれ１辺が接する２つの第２多角形部（この例では矩形部）と、他の部分とからなり、これら第２多角形部における第２矩形部の短辺に接する辺は、各々の一端のみが第２矩形部の短辺より外側に位置し、外側に位置する一端同士が第２矩形部を挟んで対向しているクランク型架橋パターンであって、第２矩形部の長さｌ５および幅ｗ５が、以下の不等式
ｌ５＜２８０ｎｍ−２×ＥＳ（ｌ５ｊ）
ｗ５＜２４０ｎｍ−２×ＥＳ（ｗ５ｊ）
を満たすものである。ここで、ＥＳ(ｌ５ｊ)，ＥＳ(ｗ５ｊ)は、上記と同様に、クランク型架橋パターンの第２矩形部の長さｌ５および幅ｗ５のエッチングシフト量を示し、ここでは、ＥＳ（ｌ１ｊ）およびＥＳ（ｗ１ｊ）と同様、逆算によって求めている。
図３（ｅ）に示す断線危険パターンは、矩形の突起部と、突起部の１つの短辺に接する多角形の本体部とを少なくとも含み、この本体部における突起部の短辺に接する辺は、その両端が突起部の短辺より外側に位置する突起パターンであって、第３矩形部の長さｌ３および幅ｗ３が、以下の不等式
ｌ３＜２８０ｎｍ−ＥＳ(ｌ３ｊ)
ｗ３＜２４０ｎｍ−２×ＥＳ(ｗ３ｊ)
を満たすものである。ここで、ＥＳ(ｌ３ｊ)，ＥＳ(ｗ３ｊ)は、上記と同様に、突起パターンの第３矩形部の長さｌ３および幅ｗ３のエッチングシフト量を示し、ここでは、ＥＳ（ｌ１ｊ）およびＥＳ（ｗ１ｊ）と同様、逆算によって求めている。
これらのクリティカルなパターンが発生するのは、ＬＳＩの微細化が進み、従来のＰＰＣモデルでは不適切なＰＰＣ処理が行われるためである。このため、ＰＰＣモデルの抽出方法の見直しや、設計側からのアプローチ（助け）が必要な状況になっている。
しかしながら、これらのクリティカルなパターンは、従来の（デフォーカス値および露光量を振った）光強度シミュレーションをベースにしたチェックでは検出できない。図５および図６に具体例を示す。
図５は、本願発明者が実際のプロセスに用いるクリティカルなパターンを含むＯＰＣ補正されたフォトマスクについてフォト評価を行った結果を示す。より詳細には、図５は、３３．５ｍＪ／ｃｍ２の露光量および＋０．１５μｍのデフォーカス値において上記フォトマスクを用いてウェハ上のポジ型フォトレジストの露光および現像を行い、得られたポジ型フォトレジストパターンの上面を走査型電子顕微鏡（ＳＥＭ）で撮像した画像（上面ＳＥＭ写真）を示している。なお、上面ＳＥＭ写真において、くびれている箇所が断線懸念箇所である。このフォト評価では、図５のようなＳＥＭ写真において、くびれの部分のポジ型フォトレジストの頂部（レジストトップ）がない場合（エッチング時の断線が懸念される場合）を「不良（ＮＧ）」と判定し、図５のようなＳＥＭ写真において、くびれの部分のポジ型フォトレジストの頂部（レジストトップ）がある場合（エッチング時の断線の懸念がない場合）を「良好」と判定する。このプロセスにおける目標フォトマージン（目標の露光マージンおよびフォーカスマージン）は、露光マージン（フォト評価の結果が良好となる露光量の幅）が±３．３％以上であり、かつ、フォーカスマージン（フォト評価の結果が良好となるデフォーカス値の幅）が±０．１８μｍである範囲である。しかしながら、この例のフォトマスクでは、図５に示すように全ての場合が「不良」と判定されている。エッチング時の断線が懸念される、くびれ部分のポジ型フォトレジストの頂部がなくなった状態が発生するのは、このくびれ部分の光強度コントラストが他の部分と比較して低いため、この部分で光が漏れて、くびれの部分のポジ型フォトレジストに減りが生じるためである。
図６は、図５に示すポジ型レジストパターンに対応する、クリティカルなパターンを含むＯＰＣ補正されたマスクの光強度シミュレーション結果を示す。図６に示すように、光強度シミュレーション結果では、くびれ部分の幅（レジストボトム（底部）での幅）は１６５ｎｍあり、断線の懸念はない。したがって、光強度シミュレーションによるマスクパターンのチェックでは、エッチング時の断線が懸念されず、くびれ部分をクリティカルなパターンとして検出できない。このため、マスクパターンのチェックを光強度シミュレーションによって行うだけでは、マスクを実際に作成し、そのマスクを用いてレジストの露光および現像並びにエッチングを行って回路パターンを試作した時点で、断線が発生することが判明する可能性がある。断線が発生することが判明した場合、マスクパターンを作り直すこととになり、開発コスト及び開発期間が増大する。
また、ＬＳＩの微細化の進展に伴い、ＰＰＣモデルの高精度化が課題となっている。従来のＰＰＣモデルでは、一般に、リソグラフィ・シミュレーションにおける光強度計算結果をベースに、シミュレーションパターンが短絡する限界の閾値（可変閾値又は一定閾値）および断線する限界の閾値（可変閾値又は一定閾値）でシミュレーションモデルを作成し、マスクを用いたレジストの露光、現像、およびエッチングによって得られる回路パターンの線幅等の寸法を上記シミュレーションモデル（可変閾値モデル又は定数閾値モデル）を用いて算出している。また、従来のＰＰＣモデルでは、リソグラフィ・シミュレーションにおける光強度計算結果をベースに、簡易的にフォトレジストの現像やエッチングの効果を加えてシミュレーションモデルを作成する。このため、ＰＰＣモデルを高精度化するには、露光計算および現像計算によるフォトレジスト形状の予測をさらに高精度化することが必要である。しかしながら、露光計算および現像計算によるフォトレジスト形状の予測をさらに高精度化しようとすると、パターン補正の処理時間が増大すると共に、パターン補正のための演算を行う装置の負荷が増大するという問題が発生する。
また、半導体回路の設計データからマスクパターンデータを作成する場合、半導体素子の微細化が進んだ近年では、ＰＰＣや補助パターン発生などの複雑なデータ処理が必要となっている。このため、データ処理後、これらのデータが正しく生成されているか、パターンの検証（チェック）工程が必要となる。このパターンの検証方法にはさまざまなものがある。例えば、ＰＰＣ後の検証方法としては、ＰＰＣ後のパターンデータを、ＰＰＣのルールでチェックする方法や、光学シミュレーションを用いた経験的なモデルを用いて、露光後のパターンが目標寸法通りにできているかチェックする方法などがある。このパターンの検証は、半導体素子の微細化が進むに従い、益々重要となる。そのため、高精度な検証技術が要望されている。
本発明が解決しようとする特許文献２、３、５、６の課題について、以下に説明する。
図２に、特許文献２（特開２００５−１３４５２０号公報）のマスクパターンデータの作成処理フロー図を示す。
特許文献２のマスクパターンデータの作成方法では、最初に、設計パターンが基準以上のプロセス余裕度を満たすように設計パターンを変更した（Ｓ１１１）後、Ｓ１１１で更新された設計パターンを実現するような近接効果補正パターンに変更し（Ｓ１１２）、次にプロセス余裕度が基準以上であるかどうかを確認する（Ｓ１１３）。そして、プロセス余裕度が基準を満たさない箇所にパターン修正を施した（Ｓ１１４）後、マスクデータを出力しマスクを作製する（Ｓ１１５）。
特許文献２の図１、図３、および段落［００１７］［００１９］［００２１］［００２３］には、光近接効果補正前のＳ１１１において、図３の変換テーブル（テーブル化されたルール）に基づき、パターン幅Ｌとパターン間隔Ｓに応じた量ｄｅｌｔａのパターン変更を行うことで、設計データから所望のプロセス余裕度を保つように所望パターンへの変換を行うことが開示されている。また、特許文献２の段落［００２１］には、「プロセス余裕度を保つための・・・変換量ｄｅｌｔａは、Ｌｉｎｅｓ＆Ｓｐａｃｅパターンの線幅やスペース幅をパラメータとして寸法振りしたマスクを用いた露光実験により、もしくは光強度シミュレーションにより、・・・決めることができる。」と記載されている。
したがって、特許文献２には、Ｌｉｎｅｓ＆Ｓｐａｃｅパターンの線幅やスペース幅をパラメータとして寸法振りしたマスクを用いた露光実験に基づいて、所望のプロセス余裕度を保つための補正ルールを決定し、その補正ルールに基づいた補正を光近接効果補正前後に行うことが開示されている。
しかしながら、特許文献２の方法は、光近接効果補正後のパターンのプロセス余裕度を保つための補正を行うものであり、光近接効果補正されたときにクリティカルとなるパターンを検出し補正するものではない。そのため、特許文献２の方法では、光近接効果補正されたときに設計パターンにおいて局所的な余裕度劣化ポイントとなる領域を、光近接効果補正前に予め除去できない。実際、特許文献２には「近接効果補正部Ｓ１２の後の段階においては、局所的な余裕度劣化ポイントを含有したままである」（段落［００２５］）と記載されている。また、特許文献２には、露光実験に用いるマスクについて、単にＬｉｎｅｓ＆Ｓｐａｃｅパターンを含むものが記載されているだけであり、光近接効果補正されたときにクリティカルとなるパターン、例えばＨ型架橋パターンなどを含むものは開示されていない。
また、特許文献２の段落［００２４］には、「所望パターンは、二次元的に余裕度が劣化する箇所を対象に作成してもよい。例えば、・・・設計パターン１０５が、大面積をもつ矩形パターンと細線パターンから構成されている場合には、大面積パターンの幅１０２が細線・・・・」と記載されている。しかしながら、この箇所にも、光近接効果補正されたときにクリティカルとなるパターンを光近接効果補正前に予め検出できる方法は開示されていない。
また、特許文献２の段落［００２６］〜［００２９］、［００３５］には、光近接効果補正後に、プロセス余裕度が基準以下の箇所を抽出し、抽出されたパターンに対してパターン修正を施すことが開示されている。
しかしながら、特許文献２では、光近接効果補正後における、プロセス余裕度が基準以下の箇所の抽出は、光強度シミュレーションによって得られた光強度分布図形との比較によって行われている。前述したように、従来の光強度シミュレーションをベースにしたチェックでは、図５および図６に示すような光近接効果補正されたときにクリティカルとなるパターンを検出できないので、特許文献２における光近接効果補正後のパターン抽出およびパターン修正によっても、図５，６に示すような光近接効果補正されたときにクリティカルとなるパターンを検出し補正することは不可能である。
以上のことから、特許文献２のＯＰＣ処理では、図５および図６に示すような光近接効果補正されたときにクリティカルとなるパターンを検出し補正できない不十分なＯＰＣ処理である。したがって、特許文献２のＯＰＣ処理を施したフォトマスクパターンに従ってフォトマスクを作成し、そのフォトマスクを用いてフォトリソグラフィプロセスを実施すると、プロセススペック（プロセス余裕度など）が全領域で達成されない。その結果、フォトリソグラフィプロセスを実施した後で、フォト評価（電子顕微鏡により撮像した画像に基づく評価）によってプロセススペックが達成されているかを確認し、レイアウトを修正することが必要となる。すなわち、フォトリソグラフィプロセスを実施した後で、フォトマスクの設計データを修正し、フォトマスクを作成し直し、フォト評価し直すことが必要となる。これは、コストの大きな無駄、開発期間の大幅な遅延を招く。したがって、フォトリソグラフィプロセス実施後のレイアウト修正が不要な高精度のＯＰＣ処理を実現するためには、図５および図６に示すようなクリティカルパターンを検出できる検証技術が要望されている。
特許文献３、５、６は、現行のＯＰＣ処理フロー又はＰＰＣ処理フローにおける状況を示す。例えば特許文献３では、ＯＰＣ処理後のマスクパターンデータを用いてターゲットパターンと予測（シミュレーション）値との差分を求め、この差分をマスクパターン修正の指針としている。特許文献５では、精度が高いプロセス近接効果モデルを抽出する為、基本パターンや繰り返しパターンをバイアスとピッチとについて振ったテストパターンを含むマスクを用いて未知パラメータを求めている。特許文献６では、ＳＥＭでの測長結果とマスクパターン座標とを対応させて測長結果とマスクパターン座標との差分値を求め、この差分値に基づいてマスクパターンに補正をかけている。これらは、マスクパターンデータを作成した後で、事後的にマスクパターンデータの検証、抽出、修正を行う方法となっており、マスクパターンデータを作成する前に修正を行うことができない。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、ＰＰＣ処理後にプロセススペック（余裕度含む）を達成でき、リソグラフィプロセスを実施した後で、マスクの設計データを修正し、マスク作り直し、フォト評価し直すことが必要となり、コストおよび開発期間の無駄が発生することを防止できるマスクパターンデータの補正方法および補正システム、マスクパターンデータの検証方法および検証システム、並びに、これらを利用した、半導体集積回路の歩留まり予測方法、デザインルールの改善方法、マスクの製造方法、および半導体集積回路の製造方法を提供することにある。
本発明に係る設計データ又はマスクデータの補正方法は、設計（レイアウト）データ又はリソグラフィ用のマスクのデータを、そのマスクを用いたリソグラフィやエッチング等の微細加工プロセスによって所望の寸法を持つ回路パターンが形成されるように補正する方法であって、設計データ又はマスクデータに対して少なくともエッチング近接効果補正（Etching Proximity Effect Correction；以下、適宜「Ｅtching-ＰＣ」と略記する）を含むプロセス近接効果補正（ＰＰＣ）を行う近接効果補正ステップと、パラメータの数値が異なる複数のパターンを含み、かつそれらパターンの一部としてプロセス近接効果補正されたときにクリティカルになるクリティカルパターンを含む評価用マスクを用いてレジストを露光し、露光されたレジストを現像し、現像されたレジストのパターン寸法を測定する第１の測定ステップと、現像されたレジストを用いて回路材料をエッチングし、エッチング後の回路材料のパターン寸法を測定する第２の測定ステップと、上記第１および第２の測定ステップで測定されたレジストおよび回路材料のパターン寸法に基づいて、設計データ又はマスクデータがプロセス近接効果補正されたときにクリティカルにならないようなパラメータの数値条件を決定するパラメータ条件決定ステップと、設計データ又はマスクデータから、上記数値条件を満たさないパラメータを持つパターンを、プロセス近接効果補正されたときにクリティカルになるクリティカルパターンとして抽出するクリティカルパターン抽出ステップと、抽出されたクリティカルパターンのパラメータが上記数値条件を満たすように設計データ又はマスクデータを修正する修正ステップとを含むことを特徴としている。
上記方法では、予め、プロセス近接効果補正がなされたときにクリティカルとなるパターンを含む評価用マスクを用いて、レジストの露光、および現像を行い、得られたレジストのパターン寸法を測定し、その測定結果に基づいて、プロセス近接効果補正されたときにクリティカルとなるパターンがあるかを判断する基準として、プロセス近接効果補正されたときにクリティカルにならないようなパラメータの数値条件（線幅下限値やスペース下限値等の危険回避（禁止）ルール）を決定（抽出）し、決定したパラメータの数値条件を満たさない（越える）パターンをクリティカルパターンとして抽出する。そして、クリティカルパターンのパラメータが上記数値条件を満たすように設計データ又はマスクデータを修正する。
したがって、上記方法によれば、プロセス近接効果補正されたときにクリティカルとなる箇所を含まない設計データ又はマスクデータを得ることができる。これにより、その設計データ又はマスクデータに従ってマスクを作成しフォトリソグラフィやエッチングプロセス等を実施した後で、プロセススペック（余裕度含）が達成できる。したがって、従来の不十分なＰＰＣ処理によって補正された設計データ又はマスクデータのように、その設計データ又はマスクデータに従ってマスクを作成しフォトリソグラフィやエッチング等を実施した後で、測長結果がプロセススペック（余裕度含）を達成できないという事態が起こることを回避できる。すなわち、マスクの作成およびフォトリソグラフィ、エッチング等のプロセスの実施後にレイアウト修正が必要となり、設計データを修正し、マスクを作り直し、ウェハ評価し直すことを回避できる。その結果、コストの無駄、開発期間の無駄を削減できる。（これらは地球環境保護の為にもプラスとなる。）
本発明によるＰＰＣ処理フローの例を図１Ａに示す。その詳細を図１Ｂに示す。図１Ａに示すＰＰＣ処理フローの例では、抽出用ＴＥＧ（ＰＰＣクリティカル抽出パターン）でＰＰＣクリティカルパターンを抽出し、レイアウトを修正する。可能であれば、レイアウトの修正をデザインルールへ反映させる。これにより、以降の設計では、レイアウト修正が不要となる。このＰＰＣ処理フローでは、検証結果に基づいて設計データを作り直すことが不要となる。ＰＰＣクリティカル抽出パターンとしては、ショート対策パターンおよび断線対策用パターンが必要である。
なお、本願明細書では、特に言及しない限り、「プロセス近接効果補正」は、露光後のエッチングプロセスのシフトに対する補正（エッチング近接効果補正）のみを行うものだけでなく、露光時のシフトに対する補正に加えて露光後のエッチングプロセスのシフトに対する補正やマスクプロセスにおける寸法シフト等に対する補正も行うものも含むものとする。また、本願明細書において、「（設計データ又はマスクデータが）プロセス近接効果補正されたときにクリティカルになる」とは、その設計データ又はマスクデータをプロセス近接効果補正し、この設計データ又はマスクデータに従ってマスクを作成し、該マスクを用いてレジストを露光し、露光されたレジストを現像し、現像されたレジストをマスクとして回路材料（シリコンや金属など）をエッチングしたときに、回路パターンに断線や短絡等の不良が発生するか、あるいはプロセス余裕度（例えば回路パターンに断線または短絡が発生させないための許容寸法誤差）等のような不良の発生しにくさ（あるいは不良の発生し易さ）を表すパラメータが所定の数値範囲（プロセススペック）に達しないことを意味する。
また、上記パラメータ条件決定ステップで決定しようとする（決定前には未知である）パラメータの数値条件は、例えば、「線幅が下限値以上」という線幅の数値条件や、「スペースが下限値以上」というスペース（線同士の間隙）の数値条件などであるが、これら以外のパラメータの数値条件であってもよい。
なお、パターンがプロセス近接効果補正されたときにクリティカルとなるかは、パターンそのもののパラメータだけでなく、露光装置の光学的なパラメータ（光学的な収差やフレアなど）等のような露光プロセスのパラメータや、レジストの現像速度などのような露光後の現像プロセスなどのパラメータなどにも依存している。本発明は、パターンの幾何学的形状に起因するクリティカル性に着目している。このため、本発明は、基本的にパターンの寸法パラメータを指標としてクリティカルパターンを抽出するものである。
上記評価用マスクにおける複数のパターンは、例えば、パターンの幾何学的形状（パラメータと関係する幾何学的形状）に依ってプロセス余裕度が劣化してクリティカルパターンとなる場合がある形状のパターンであって、互いにパラメータが異なる複数のパターンを含む。「パターン（幾何学的形状）に依存してプロセス余裕度が劣化するクリティカルなパターン」は、典型的には、後述する（ａ）Ｈ型架橋パターン、後述する（ｂ）クランク型架橋パターン、後述する（ｃ）突起パターン、および後述する（ｄ）リングパターン、（ｅ）櫛形のライン・アンド・スペースパターン、およびこれらのうちの２つ以上を組み合わせたパターンである（図７参照）。これら以外のパターンで「パターン（幾何学的形状）に依存してプロセス余裕度が劣化するクリティカルなパターン」としては、微細なライン・アンド・スペース（Ｌ＆Ｓ）パターン、ドットパターン、微細なギャップパターンなどがある。
本発明に係る設計データ又はマスクデータの検証方法は、設計（レイアウト）データ又はリソグラフィ用のマスクデータに対して少なくともエッチング近接効果補正を含むプロセス近接効果補正を行う微細加工プロセスにおいて、プロセス近接効果補正されたときにクリティカルになるクリティカルパターンが設計データ又はマスクデータに含まれていないかどうかを、近接効果補正ステップの前または後に検証する検証方法であって、パラメータの数値が異なる複数のパターンを含み、かつそれらパターンの一部としてプロセス近接効果補正されたときにクリティカルになるクリティカルパターンを含む評価用マスクを用いてレジストを露光し、露光されたレジストを現像し、得られたレジストのパターン寸法を測定する測定ステップと、上記測定ステップで測定されたレジストのパターン寸法に基づいて、パターンデータがプロセス近接効果補正されたときにクリティカルにならないようなパラメータの数値条件を決定するパラメータ条件決定ステップと、設計データ又はマスクデータから、上記数値条件を満たさないパラメータを持つパターンを、プロセス近接効果補正されたときにクリティカルになるクリティカルパターンとして抽出するクリティカルパターン抽出ステップとを含むことを特徴としている。
上記方法によれば、実際にマスクを作成し微細加工プロセスを実施する前に、プロセス近接効果補正されたときにクリティカルとなる箇所を検出することができる。したがって、プロセス近接効果補正されたときにクリティカルとなる箇所に対する対策（例えばデザインルールの変更やマスクデータ補正など）を、実際にマスクを作成し微細加工プロセスを実施する前に行うことができる。したがって、微細加工プロセスを実施した後で、不十分なＰＰＣ処理によって、プロセススペック（余裕度含む）が達成されず、レイアウト修正が必要となり、設計データを修正し、マスク作り直し、フォト評価し直すことによるコストの無駄、開発期間の無駄を全体で防ぐことができる。（地球環境保護の為にもプラスとなる。）
本発明の検証方法および補正方法において、クリティカルパターンの抽出は、プロセス近接効果補正の前に行ってもよく、プロセス近接効果補正の後に行ってもよい。また、本発明の補正方法において、抽出されたクリティカルパターンに対するパターン補正は、プロセス近接効果補正の前に行ってもよく、プロセス近接効果補正の後に行ってもよい（プロセス近接効果補正中に、パターンに対して行う場合を含む）。
これら処理をプロセス近接効果補正の前に行う場合、ＤＲＣツールなどを用いたルールベースのクリティカルパターン抽出処理およびパターン補正処理において扱うマスクデータまたは設計データを、プロセス近接効果補正前のより単純なパターンのデータとすることができる。その結果、軽い処理負荷で、クリティカルパターンの抽出、パターン補正が行えるというメリットが得られる。
一方、これら処理をプロセス近接効果補正の後に行う場合、ＰＰＣ処理後のパターンに対する高精度化(最適化)が可能となるので、プロセス余裕度を最大限改善できるというメリットが得られる。フォトマスクのコスト、フォト評価の費用、これらに要する開発期間(約１ヶ月〜)等を考慮すると、費用削減効果および開発期間短縮効果は、ＰＰＣ処理の前に行ってもＰＰＣ処理の後に行っても同様な効果が期待できる。
また、本発明の方法において用いる評価用マスクは、クリティカルパターンの抽出をプロセス近接効果補正の前に行うかプロセス近接効果補正の後に行うかにかかわらず、その評価用マスクをプロセス近接効果補正したときにクリティカルとなるパターンを含むものである。
なお、本発明の検証方法は、事前にプロセス評価（上記測定ステップで測定されたレジストのパターン寸法による評価）を行い、プロセス近接効果補正されたときにクリティカルとなるパターンの条件（ルール；パラメータの数値条件）を抽出しておき、この条件に基づいて問題箇所（クリティカルパターン）を抽出するものである。なお、この条件に基づく問題箇所（クリティカルパターン）の抽出とは別に、パターンマッチングとシミュレーションによるＣＤのマージンチェックとの組み合わせ、光強度勾配のコントラストチェックなどによる問題箇所の抽出を行ってもよい。
本発明に係る半導体集積回路の歩留まり予測方法は、設計（レイアウト）データ又はリソグラフィ用のマスクデータに対してプロセス近接効果補正を行う近接効果補正ステップを含む微細加工プロセスによって半導体集積回路を製造する方法において、半導体集積回路の歩留まりを予測する方法であって、前記の本発明に係る検証方法を用いてクリティカルパターンを抽出し、抽出されたクリティカルパターンの有無、抽出されたクリティカルパターンの密度、および、抽出されたクリティカルパターンのパラメータの数値が上記数値条件の境界値から外れている程度、の少なくとも１つに基づいて、半導体集積回路の歩留まりを予測することを特徴としている。
前記の本発明に係る検証方法によれば、ＬＳＩ等の半導体集積回路におけるプロセス近接効果補正されたときにクリティカルとなるクリティカルパターン、例えば、プロセス近接効果補正されたときに断線危険となるパターン、プロセス近接効果補正されたときに短絡危険となるパターン、プロセス近接効果補正されたときにパターンの幾何学的形状に起因したプロセス余裕度の不足（例えばプロセス近接効果補正されたときに断線危険または短絡危険とならないための許容寸法誤差）が発生するパターンなどを抽出することができる。
半導体集積回路の製造においては、製造された半導体集積回路の電気的特性（例えばトランジスタの電気的特性）によって最終的な歩留まりが決まる。製造された半導体集積回路の電気的特性は、上記のクリティカルパターンの有無、密度、および程度（パラメータの数値が上記数値条件の境界値からどの程度外れているか；断線や短絡等の起こり易さを示す）に依存する。したがって、半導体集積回路の製造の歩留まりは、このクリティカルパターンの有無、密度、および程度に依存する。
上記歩留まり予測方法では、プロセス近接効果補正されたときにクリティカルとなるパターンの有無、密度、それらの程度によって、半導体集積回路の歩留まりを予測する。これにより、半導体集積回路の歩留まりを考慮して設計を見直し、歩留まりを改善することが可能となる。
上記歩留まり予測は、ＬＳＩの回路シミュレーション（タイミングシミュレーションを含む）等で抽出した回路のクリティカルパスを含むパターンにおけるクリティカルパターンの有無、密度、および程度の少なくとも１つをチェックすることにより行ってもよい。
すなわち、前記歩留まり予測方法において、タイミング検証を含む回路シミュレーションによって回路のクリティカル・パスを半導体集積回路の設計（レイアウト）データから抽出し、抽出したクリティカル・パスを全体的または部分的に含む任意のレイアウト層に対応するマスクのパターンにおける、前記抽出されたクリティカルパターンの有無、抽出されたクリティカルパターンの密度、および、抽出されたクリティカルパターンのパラメータの数値が上記数値条件の境界値から外れている程度、の少なくとも１つに基づいて、半導体集積回路の歩留まりを予測してもよい。これにより、クリティカル・パスを含まないレイアウト層に対応するマスクのパターンを解析対象から除外できるので、歩留まり予測の効率および歩留まり予測精度を更に向上させることができる。
なお、「（設計データ又はマスクデータが）プロセス近接効果補正されたときに断線危険となる」とは、その設計データ又はマスクデータをプロセス近接効果補正し、プロセス近接効果補正された設計データ又はマスクデータに従ってマスクを作成し、該マスクを用いてレジストを露光し、露光されたレジストを現像し、現像されたレジストをマスクとして回路材料をエッチングしたときに、回路パターンに断線が発生する危険があることを意味するものとする。また、「（設計データ又はマスクデータが）プロセス近接効果補正されたときに短絡危険となる」とは、その設計データ又はマスクデータをプロセス近接効果補正し、プロセス近接効果補正された設計データ又はマスクデータに従ってマスクを作成し、該マスクを用いてレジストを露光し、露光されたレジストを現像し、現像されたレジストをマスクとして回路材料をエッチングしたときに、回路パターンに短絡が発生する危険があることを意味するものとする。
本発明の抽出用ＴＥＧを用いてクリティカルなパターンのフォト、エッチング特性（プロセス余裕度や変形度など）を評価し、実際のＬＳＩでこれらのパターンを抽出、フルチップシミュレーションにより歩留まりへの影響を見積もり、歩留まり評価が可能となる。ＬＳＩチップの歩留まりは、さまざまな要因によって総合的に決まる。ここでは、微細加工の寸法精度とばらつき、プロセス変動因子に対するマージン（余裕度）の歩留まりへの影響を見積もる。これらは、クリティカルなパターンに依存する（ワースト律速）。このため、もしフルチップシミュレーション（ＴＣＡＤを含む）を用いた見積もりと実測結果との対応関係を求めれば、この対応関係に基づいて歩留りの見積りを行うことも可能となる。
例えば、クリティカルパターンを含むＬＳＩを実際に作成し、ＬＳＩのトランジスタ部の電気的特性に基づいてＬＳＩ製造の歩留まりを計算することも可能である。
本発明に係るデザインルールの改善方法は、デザインルールに従って半導体集積回路のパターンをレイアウトする設計ステップと、半導体集積回路の設計データ又はマスクデータに対してプロセス近接効果補正を行う近接効果補正ステップとを含む微細加工プロセスにおいて、上記デザインルールを改善する方法であって、前記本発明に係る検証方法を用いてクリティカルパターンを抽出し、クリティカルパターンが抽出されたときに、「上記パラメータの数値条件を満たす」というルールをデザインルールに含めることを特徴としている。
前記本発明に係る検証方法によって抽出されたクリティカルパターン（少なくともパターンに依存してプロセス余裕度が劣化するクリティカルなパターン）は、デザインルールの追加や改定により設計へのフィードバック、すなわち、デザインルールの改善が可能である。上記方法によれば、デザインルールを改善し、ＤＦＭ（Design for Manufacturability；製造信頼性に基づく設計）対策を実現できる。
デザインルールの追加や改定による設計へのフィードバックを可能とするためには、デザインルールが、幾何学的に規定可能な表現ができる仕様（データ構造）のデータであり、そのように規定されたデザインルールに新たなデザインルールを追加したり、一部変更したりして、元のデザインルールを更新できる仕様（データ構造）となっていればよい。上記改善方法において追加するルールは、例えば、後述する（１）〜（４）のパターンなどのような幾何学的な形状に関するルールである。これら形状に関するルールは、実際に、現行デザインルールへの追加が可能である。
本発明において抽出されたクリティカルパターンをデザインルールの改善やＤＦＭ対策に用いる場合、評価用抽出用のＴＥＧパターンは、設計のＤＲＣ，ＬＶＳ(Layout versus Skema)対応可能な仕様で構成されていることが好ましい。この場合の「設計のＤＲＣ，ＬＶＳ対応可能な仕様」とは、抽出用のＴＥＧパターンが、設計で用いるデザインルールを基本にしており、複数層ある場合は、重ね合わせのルールについても設計で用いるものを基本としている為、ＬＳＩの設計データと同様にＤＲＣやＬＶＳを掛けられる、即ちそのまま設計に利用できるようなパーツ（ブロック）から構成されていることを示している。なお、通常、ＬＶＳは、設計のレイアウト完了後、ＰＰＣ処理前にＤＲＣとともに処理される。ＤＲＣおよびＬＶＳは、上記のように、設計完了後、テープアウト(Tape Out)前に行われる。
なお、集積回路の製造プロセス（前半工程）のデザインルールは、プロセスでの加工に関するパラメータ（パターンの最小加工寸法など）と、製造される集積回路（チップ）の電気的特性がスペックを満たすかとを考慮して、規定されるものである。
本発明に係る設計データ又はマスクデータの補正方法においては、上記評価用マスクが、上記クリティカルパターンとして、（１）第１矩形部と、第１矩形部を挟み第１矩形部の２つの短辺にそれぞれ１辺が接する２つの第１多角形部とを少なくとも含み、これら第１多角形部における第１矩形部の短辺に接する辺は、各々の両端が第１矩形部の短辺より外側に位置するＨ型架橋パターン、（２）第２矩形部と、第２矩形部を挟み第２矩形部の２つの短辺にそれぞれ１辺が接する２つの第２多角形部とを少なくとも含み、これら第２多角形部における第２矩形部の短辺に接する辺は、各々の一端のみが第２矩形部の短辺より外側に位置し、外側に位置する一端同士が第２矩形部を挟んで対向しているクランク型架橋パターン、（３）矩形の突起部と、突起部の１つの短辺に接する多角形の本体部とを少なくとも含み、この本体部における突起部の短辺に接する辺は、その両端が突起部の短辺より外側に位置する突起パターン、（４）矩形の開口部を有するリングパターン、および（５）互いに対向する一対の櫛形部であって、一方の櫛形部における櫛歯部分と櫛歯部分との間に他方の櫛形部における櫛歯部分が入り込んでいる櫛形部を含む櫛形パターン、の少なくとも１つを含むことが好ましい。
上記（１）〜（３）のパターンは、従来のプロセス近接効果補正（特にシミュレーションベースのプロセス近接効果補正）が不得手とするパターンであり、プロセス近接効果補正されたときに断線危険となる可能性が高い。上記方法では、このプロセス近接効果補正されたときに断線危険となる可能性が高い（１）〜（３）のパターンの少なくとも１つをクリティカルパターンとして含む評価用マスクを用いてパラメータの数値条件を決定するので、プロセス近接効果補正されたときに断線危険となる（あるいは断線危険となる可能性がある）クリティカルパターンをパラメータの数値条件に基づいてより確実に抽出することができる。また、プロセス近接効果補正されたときに断線危険となる（あるいは断線危険となる可能性がある）クリティカルパターンをより確実に補正することができる。
本法では、例えば、従来のＰＰＣモデル抽出用ＴＥＧパターンに、（１）〜（３）のクリティカルパターンの少なくとも１つ以上を加えて、評価用マスク（ＰＰＣ抽出用ＴＥＧマスク）を作成する。
また、上記（４）のリングパターンおよび（５）の櫛形パターンも、従来のプロセス近接効果補正が不得手とするパターンであり、プロセス近接効果補正されたときに短絡危険となる可能性が高い。上記方法では、このプロセス近接効果補正されたときに短絡危険となる可能性が高いリングパターンおよび櫛形パターンをクリティカルパターンとして含む評価用マスクを用いてパラメータの数値条件を決定するので、プロセス近接効果補正されたときに短絡危険となる（あるいは短絡危険となる可能性がある）クリティカルパターンをパラメータの数値条件に基づいてより確実に抽出することができる。また、プロセス近接効果補正されたときに短絡危険となる（あるいは短絡危険となる可能性がある）クリティカルパターンをより確実に補正することができる。
なお、ラインの疎密、リニアリティ、ライン端同士の近接の程度などのパラメータを振った従来のＰＰＣモデル抽出用ＴＥＧパターン、例えば、特許文献５に記載されているライン・アンド・スペース（Ｌ／Ｓ）パターン、セルなどの繰り返しパターン、特許文献７（特開２００４−３０２２６３号公報）に記載されているモデルパラメータ抽出用のＴＥＧパターンなどを用いて、クリティカルか否かを判定するためのパラメータ閾値（閾値モデル）を求め（抽出し）、この閾値に基づいてクリティカルパターンの抽出およびＰＰＣを行う方法では、上記５種類のクリティカルパターンをクリティカルパターンとして検出することができない。これは、クリティカルか否かを判定するためのパラメータ閾値、例えば線幅やスペースの下限値などが、パターンの形状に依存して変わり、上記５種類のクリティカルパターンと、従来のＰＰＣモデル抽出用ＴＥＧパターンとで大きく異なるためである。したがって、上記５種類のクリティカルパターンまたはこれらを含む複合パターンは、従来のＰＰＣモデルとして用いられている閾値モデル（レジストボトム寸法で合わせこんだ値など）ではチェック（抽出）できない。
上記方法では、５種類のクリティカルパターンも検出するために、少なくともこれら５種類のクリティカルパターンの少なくとも１つを含む抽出用ＴＥＧマスクを用いて、クリティカルパターンを抽出するためのパラメータの数値条件（ルール）を決定し、この数値条件に基づいてクリティカルパターンを抽出する。なお、クリティカルパターンを抽出するのは、断線、ショート等を防止する補正のためである。
クリティカルパターンを抽出するためのパラメータの数値条件（ルール）は、ＰＰＣ補正時にルールベース（パターンマッチング）のルールとして使用したり、可変閾値モデル等を用いてＰＰＣモデルに組み込んだりすることもできる。
上記（４）リングパターンには、図１４（ｂ）に示すリングのハーフパターンも含まれるものとする。また、櫛形パターンは、凹凸に入り組んだ狭スペース（ショート危険）のパターンである。
上記評価用マスクは、上記クリティカルパターンとして、上記のＨ型架橋パターン、クランク型架橋パターン、突起パターン、およびリングパターンの全てを含んでいることがより好ましい。
上記Ｈ型架橋パターンにおいて、第１矩形部（架橋部）の幅方向に沿った第１多角形部の寸法Ｗ１は、第１矩形部の幅ｗ１より大きければ、特に制限されないが、以下の式
Ｗ１−ｗ１≧２×ＭｉｎＧ
（上記式中において、ＭｉｎＧは、レイアウト設計を行う時の最小単位（最小グリッド）を示す）
を満たすことがより好ましい（ただし、オフグリッドの場合を除く）。ここで、オフグリッドの場合とは、パターンを構成するポリゴンの頂点が、レイアウト設計の最小寸法単位のグリッド（格子）における格子点上に乗っていない場合を意味する。このオフグリッドの場合には、ポリゴンの頂点を、最も近接している格子点上に移動させて格子点上に乗せた後で、上記の式による評価（演算）を行えばよい。他の「オフグリッドの場合を除く」という条件付きの式もこれと同様である。
上記Ｈ型架橋パターンにおいて、上記第１矩形部は、微小であることがさらに好ましい。具体的には、第１矩形部の長さｌ１および幅ｗ１は、以下の式
ｌ１＜ｌＨ＝ＭｉｎＳｐａｃｅ＋２×ΔＰＰＣ
ｗ１＜ｗＨ＝ｋ１λ／ＮＡ＋２×ΔＰＰＣ
（上記式中において、ｌＨおよびｗＨは、露光条件、プロセス条件、及びプロセス近接効果補正条件によって決まる定数値を表し、ＭｉｎＳｐａｃｅは、デザインルールで設定可能な最小のスペース値、ΔＰＰＣは、マスクパターンの補正対象部分（コーナー部など）におけるプロセス近接効果補正時の最小補正単位、λは露光波長、ＮＡは露光装置の光学系の開口数、ｋ１はプロセスファクタを表す）
を満たすことが好ましい。上記式におけるｋ１λ／ＮＡの項は、配線幅を表す。この項は、当業者に良く知られているレイリーの式であり、露光装置の解像力を表す。また、プロセスファクタｋ１は、パターンの微細化が進むほど小さくなり、プロセスの加工が難しくなることを示す因子である。上記式にΔＰＰＣの項が追加されているのは、プロセス近接効果補正によって補正される最小補正寸法を考慮しているからである。ΔＰＰＣは、例えば最小線幅〜その１／３前後の値となる。例えば、補正対象のマスクパターンが、最小線幅が１３０ｎｍレベルであるＦｌａｓｈの第１ＭＲ層を形成するためのマスクパターンである場合、図１４に示すように、ｌ１は２８０ｎｍ−２×ＥＳ（ｌ１ｊ）以上、又は、ｗ１が２４０ｎｍ−２×ＥＳ（ｗ１ｊ）以上である。
上記クランク型架橋パターンにおいて、第２矩形部（架橋部）の幅方向に沿った第２多角形部の寸法Ｗ２は、第２矩形部の幅ｗ２より大きければ、特に制限されないが、以下の式
Ｗ２−ｗ２≧ＭｉｎＧ
（上記式中において、ＭｉｎＧは、レイアウト設計を行う時の最小単位（最小グリッド）を示す）
を満たすことがより好ましい（ただし、オフグリッドの場合を除く）。上記クランク型架橋パターンにおいて、上記第２矩形部は、微小であることがさらに好ましい。具体的には、第２矩形部の長さｌ２および幅ｗ２は、以下の式
ｌ２＜ｌＣ＝ＭｉｎＳｐａｃｅ＋２×ΔＰＰＣ
ｗ２＜ｗＣ＝ｋ１λ／ＮＡ＋２×ΔＰＰＣ
（上記式中において、ｌＨおよびｗＨは、露光条件、プロセス条件、及びプロセス近接効果補正条件によって決まる定数値を表し、ＭｉｎＳｐａｃｅは、デザインルールで設定可能な最小のスペース値、ΔＰＰＣは、フォトマスクパターンの補正対象部分（コーナー部など）におけるＰＰＣ補正時の最小補正単位、λは露光波長、ＮＡは露光装置の光学系の開口数、ｋ１はプロセスファクタを表す）
を満たすことが好ましい。例えば、補正対象のフォトマスクパターンが、最小線幅が１３０ｎｍレベルであるＦｌａｓｈの第１ＭＲ層を形成するためのマスクパターンである。
上記突起パターンにおいて、突起部の幅方向に沿った本体部の寸法Ｗ３は、突起部の幅ｗ３より大きければ、特に制限されないが、以下の式
Ｗ３−ｗ３≧２×ＭｉｎＧ
（上記式中において、ＭｉｎＧは、レイアウト設計を行う時の最小単位（最小グリッド）を示す）
を満たすことがより好ましい（ただし、オフグリッドの場合を除く）。上記突起パターンにおいて、上記突起部は、微小であることがさらに好ましい。具体的には、突起部の長さｌ３および幅ｗ３は、以下の式
ｌ３＜ｌＰ＝ＭｉｎＳｐａｃｅ＋２×ΔＰＰＣ
ｗ３＜ｗＰ＝ｋ１λ／ＮＡ＋２×ΔＰＰＣ
（上記式中において、ｌＰおよびｗＰは、露光条件、プロセス条件、及びプロセス近接効果補正条件によって決まる定数値を表し、ＭｉｎＳｐａｃｅは、デザインルールで設定可能な最小のスペース値、ΔＰＰＣは、マスクパターンの補正対象部分（コーナー部など）におけるＰＰＣ補正時の最小補正単位、λは露光波長、ＮＡは露光装置の光学系の開口数、ｋ１はプロセスファクタを表す）
を満たすことが好ましい。例えば、補正対象のマスクパターンが、最小線幅が１３０ｎｍレベルであるＦｌａｓｈの第１ＭＲ層を形成するためのマスクパターンである場合、図１４に示すように、ｌ３は２８０ｎｍ−ＥＳ（ｌ３ｊ）以上、又は、ｗ３が２４０ｎｍ−２×ＥＳ（ｗ３ｊ）以上である。
上記リングパターンにおいては、リング部分の幅（線幅）が狭いことが好ましい。具体的には、リング部分における第１方向に沿って伸びる部分の幅および第１方向に直交する第２方向に沿って伸びる部分の幅がそれぞれ一定であり、第１方向に沿って伸びる部分の幅と第２方向に沿って伸びる部分の幅とのうちで、より広い方を長幅ｌ４、より狭い方を短幅ｗ４とすると、これら長幅ｌ４および短幅ｗ４について、以下の式
ｌ４＜ｌＲ＝ＭｉｎＳｐａｃｅ＋２×ΔＰＰＣ
ｗ４＜ｗＲ＝ｋ１λ／ＮＡ＋１×ΔＰＰＣ
（上記式中において、ｌＲおよびｗＲは、露光条件、プロセス条件、及びプロセス近接効果補正条件によって決まる定数値を表し、ＭｉｎＳｐａｃｅは、デザインルールで設定可能な最小のスペース値、ΔＰＰＣは、マスクパターンの補正対象部分（コーナー部など）におけるＰＰＣ補正時の最小補正単位、λは露光波長、ＮＡは露光装置の光学系の開口数、ｋ１はプロセスファクタを表す）
を満たすことが好ましい。ただし、上記式中におけるｗＲは、リングパターンが、単一のリングパターン（ロ型）や、他の（１）〜（３）のパターンとの複合型パターンである場合である。複数のリングパターンが連続したパターンの場合、ｗＲは、
ｗＲ＝ｋ１λ／ＮＡ＋２×ΔＰＰＣ
となる。例えば、補正対象のマスクパターンが、最小線幅が１３０ｎｍレベルであるＦｌａｓｈの第１ＭＲ層を形成するためのマスクパターンである。なお、上記リングパターンにおいて、長幅ｌ４の方向に沿った開口部の寸法Ｌ４、および短幅ｗ４の方向に沿った開口部の寸法Ｗ４は、特に限定されない。
また、上記評価用ＴＥＧは、上記クリティカルパターンとして、コの字型（Ｕ型）パターンや十字型パターンなどの他のパターンを含んでいてもよい。コの字型（Ｕ型）パターンや十字型パターンについても、第１方向に沿って伸びる部分の線幅および第１方向に直交する第２方向に沿って伸びる部分の線幅がそれぞれ一定であり、第１方向に沿って伸びる部分の線幅と第２方向に沿って伸びる部分の線幅とのうちで、より広い方を長幅ｌ４、より狭い方を短幅ｗ４とすると、これら長幅ｌ４および短幅ｗ４について、以下の式
ｌ４＜ｌＲ＝ＭｉｎＳｐａｃｅ＋２×ΔＰＰＣ
ｗ４＜ｗＲ＝ｋ１λ／ＮＡ＋１×ΔＰＰＣ
（上記式中において、ｌＲおよびｗＲは、露光条件、プロセス条件、及びプロセス近接効果補正条件によって決まる定数値を表し、ＭｉｎＳｐａｃｅは、デザインルールで設定可能な最小のスペース値、ΔＰＰＣは、マスクパターンの補正対象部分（コーナー部など）におけるＰＰＣ補正時の最小補正単位、λは露光波長、ＮＡは露光装置の光学系の開口数、ｋ１はプロセスファクタを表す）
を満たすことが好ましい。
本発明に係る設計データ又はマスクデータの補正方法において、前記（１）〜（５）のパターンの少なくとも１つを用いる場合、上記クリティカルパターン抽出ステップが、近接効果補正ステップの前に行われ、上記評価用マスクが、（１）第１矩形部の長手方向に沿った第１多角形部の寸法Ｌ１、第１矩形部の幅方向に沿った第１多角形部の寸法Ｗ１、第１矩形部の長さｌ１、および第１矩形部の幅ｗ１の少なくとも１つの境界値が上記パラメータの数値条件として求められるように、上記境界値を内包する数値範囲内でＬ１、Ｗ１、ｌ１、およびｗ１の少なくとも１つを振った複数のＨ字型架橋パターン、（２）第２矩形部の長手方向に沿った第２多角形部の寸法Ｌ２、第２矩形部の幅方向に沿った第２多角形部の寸法Ｗ２、第２矩形部の長さｌ２、および第２矩形部の幅ｗ２の少なくとも１つの境界値が上記パラメータの数値条件として求められるように、上記境界値を内包する数値範囲内でＬ２、Ｗ２、ｌ２、およびｗ２の少なくとも１つを振った複数のクランク型架橋パターン、（３）突起部の長手方向に沿った本体部の寸法Ｌ３、突起部の幅方向に沿った本体部の寸法Ｗ３、突起部の長さｌ３、および突起部の幅ｗ３の少なくとも１つの境界値が上記パラメータの数値条件として求められるように、上記境界値を内包する数値範囲内でＬ３、Ｗ３、ｌ３、およびｗ３の少なくとも１つを振った複数の突起パターン、および、（４）リング部分における第１方向に沿って伸びる部分の幅および第１方向に直交する第２方向に沿って伸びる部分の幅がそれぞれ一定であり、第１方向に沿って伸びる部分の幅と第２方向に沿って伸びる部分の幅とのうちで、より広い方を長幅ｌ４、より狭い方を短幅ｗ４とし、長幅方向に沿った開口部の寸法をＬ４、短幅方向に沿った開口部の寸法をＷ４とすると、Ｌ４、Ｗ４、ｌ４、およびｗ４の少なくとも１つの境界値が上記パラメータの数値条件として求められるように、上記境界値を内包する数値範囲内でＬ４、Ｗ４、ｌ４、およびｗ４の少なくとも１つを振った複数のリングパターン、から選ばれる少なくとも１種のパターン群を含むことが好ましい。
上記方法では、直接的に求めたい値はｌ１〜ｌ４やｗ１〜ｗ４の下限値（境界値）であるが、ｌ１〜ｌ４やｗ１〜ｗ４の下限値（境界値）は、Ｌ１〜Ｌ４やＷ１〜Ｗ４の値に依存する場合がある。すなわち、Ｌ１〜Ｌ４やＷ１〜Ｗ４の値は、ｌ１〜ｌ４やｗ１〜ｗ４の下限値への影響が無視できる場合と、ｌ１〜ｌ４やｗ１〜ｗ４の下限値への影響が無視できず、Ｌ１〜Ｌ４やＷ１〜Ｗ４の値とｌ１〜ｌ４やｗ１〜ｗ４の下限値との関係が関係式などで表される場合がある。Ｌ１やＷ１を振ってＬ１やＷ１の境界値を求めることには、意味がある場合がある。
求めたいパラメータの数値条件（ＤＦＭルール）は、Ｈ型架橋パターンについては、マスクパターンがＰＰＣ処理されたときに架橋部（ｌ，ｗ）が特異的に細線化され、断線（クリティカル）となる危険を避けるためのものである。求めたいパラメータの数値条件（ＤＦＭルール）は、Ｈ型架橋パターンについては、Ｌ１、Ｗ１、ｌ１、およびｗ１の少なくとも１つの境界値である。上記境界値は、プロセスのばらつきやマージンを考慮して断線危険を回避できるＬ１、Ｗ１、ｌ１、およびｗ１の少なくとも１つの数値範囲の下限である。上記境界値は、修正ステップでの修正後におけるＬ１、Ｗ１、ｌ１、およびｗ１の少なくとも１つの下限値にあたる。Ｌ１、Ｗ１、ｌ１、およびｗ１の少なくとも１つの下限値は、パラメータ条件決定ステップにて断線の条件から求められる。なお、上記境界値は、デザインルールの下限値よりやや大きい値となるはずであるので、上記境界値が求められなくとも、デザインルールの下限値からおおよそ見積もることができる。
また、「境界値を内包する数値範囲内で振った」とは、境界値より小さい数値（数値範囲の下限値）と境界値より大きい数値（数値範囲の上限値）とを含む異なる複数の数値を持たせたことを意味する。
上記方法では、この境界値付近でのＬ１、Ｗ１、ｌ１、およびｗ１の少なくとも１つの変化を正確に読み取って上記数値条件を決定すれば、高精度のパターン検証およびパターン補正を実現できる。これは、実用的なＤＦＭの実現につながる。
上記クリティカルパターン抽出ステップにおいて上記（１）〜（４）のクリティカルパターンを抽出するには、例えば、以下のようにすればよい。
すなわち、上記（１）および（２）のクリティカルパターンの抽出は、まず長さＬ以下でかつ幅Ｗ以下の微小な矩形（又は多角形の）ポリゴンをＣＡＤツール等を用いて抽出し、次にこれらの微小な矩形（ポリゴン）のうち２つの短辺がより大きなポリゴンに接しているもので、２つの長辺がそのより大きなポリゴンに接していない矩形を抽出する方法により実現できる。また、（３）の突起パターンの抽出は、まず長さＬ以下でかつ幅Ｗ以下の微小な矩形（又は多角形の）ポリゴンをＣＡＤツール等を用いて抽出し、次にこれらの微小な矩形（ポリゴン）のうち１つの短辺のみがより大きなポリゴンに接し、残り３辺がそのより大きなポリゴンに接していない矩形を抽出する方法により実現できる。なお、（４）のリングパターンおよび（５）の櫛形パターンの抽出方法は、（１）〜（３）のパターンの抽出方法と同様であり、当業者が容易に想到しうるものであるので、説明を省略する。
なお、ポリゴンの抽出は、既存のＣＡＤ（ＤＲＣ）ツールを用いたレイアウトの（幾何学的）リサイズや合成処理により可能である。（一般的に）一つのＣＡＤツールを用いて、これらの一連の（幾何学的）処理が可能である。長さＬ以下でかつ幅Ｗ以下の微小突起などを抽出することは、従来からも一般的にＣＡＤツールなどで行われていたことであるが、ここで言う、Ｈ型やクランク型などの（幾何学的）パターンを限定してＰＰＣ変換後の特性から細線化を防止する処理は、従来のＰＰＣ処理では行われていない。
上記の本発明に係る補正方法では、プロセスのばらつきとマージンの条件とに基づいて、架橋部を太らせたり、変形したりしてもよい。これにより、単に微小突起を抽出する従来のＰＰＣ補正とは異なり、十分なプロセスマージン（プロセス余裕度）を得ることができる。
なお、例えば六角形ポリゴンなどの多角形ポリゴンの場合、「幅」は、架橋部の線幅（一番細い部分）に相当する。これは、これらのパターンで問題となるのが断線であり、この部分の長さと幅（ｌ，ｗ）が問題となるからである。
本発明に係る設計データ又はマスクデータの補正方法において、前記（１）〜（５）のパターンの少なくとも１つを用いる場合、上記パラメータは、線幅およびスペースを含み、上記パラメータの数値条件は、「線幅が線幅下限値以上である」という線幅の数値条件および「スペースがスペース下限値以上である」というスペースの数値条件の少なくとも一方を含み、上記評価用マスクにおける複数のパターンは、線幅下限値を内包する数値範囲内で線幅を振ったパターン群、およびスペース下限値を内包する数値範囲内でスペースを振ったパターン群の少なくとも一方を含むように設けられていることが好ましい。
上記方法では、評価用マスクが、マスクプロセス（線幅加工）の線幅下限値、及びスペース下限値が求められる仕様となっている。上記方法では、評価用マスクが、これらのパターンでフォトした時の下限値又はエッチング後の下限値、例えば上記Ｈ型パターンやクランク型パターンなどで問題となる架橋部（ここではマスクでも加工精度のスペックが問題となる箇所）の下限値の算出が保証される構成である。即ち、評価用マスクが、Ｌ、Ｗ，ｌ、ｗの下限値（保証限界）が見積もれる仕様、例えばＬ、Ｗ，ｌ、ｗの組み合わせが大小に振ってあり、マスクプロセスのばらつき評価が出来るよう複数の同一パターンを面内の随所に配置されているなどであることが好ましい。なお、前記の（１）〜（５）のパターンは、ウェハ上にフォトした時の下限値を求めるための評価用マスクの仕様である。
なお、本発明において、上記評価用マスクにおける複数のパターンは、他のクリティカル（危険）パターンルールが求められる構成（具体的な構成については説明を省略する）であってもよい。
また、本発明では、（１）〜（５）のクリティカルパターンは、マスクの加工精度を検証するのに利用可能な仕様であってもよい。すなわち、（１）〜（５）のクリティカルパターンを用いてマスクの加工精度を検証してもよい。すなわち、上記記載のクリティカルパターンは、加工パターンのワーストケースを示している。このため、クリティカルパターンの寸法誤差（所望の寸法からのずれ）を測定すれば、寸法誤差の最大値（ワースト値）が求められるので、そのワースト値の大きさに基づいてマスクパターンの加工精度を検証することができる。
本発明に係る設計データ又はマスクデータの補正方法において、上記修正ステップでは、上記近接効果補正ステップ内または上記近接効果補正ステップ後に、「線幅が線幅下限値以上である」という線幅の数値条件および「スペースがスペース下限値以上である」というスペースの数値条件の少なくとも一方を満たすように、プロセス近接効果補正された設計データ又はマスクデータを修正してもよい。
上記修正ステップにおける修正は、計算式やシミュレーションを用いて抽出されたプロセス余裕度が劣化する箇所に対して行ってもよい。
本発明に係る設計データ又はマスクデータの補正方法において、上記修正ステップでは、上記近接効果補正ステップの前に、「線幅が線幅下限値以上である」という線幅の数値条件および「スペースがスペース下限値以上である」というスペースの数値条件の少なくとも一方を満たすように、設計データ又はマスクデータを修正してもよい。
本発明に係るリソグラフィ用マスクの製造方法は、前記の本発明に係る補正方法によって設計データ又はリソグラフィ用マスクデータを補正し、補正された設計データ又はマスクデータに従ってリソグラフィ用マスクを作成することを特徴としている。
本発明に係る半導体集積回路の製造方法は、回路を構成する回路材料の層を形成するステップと、回路材料の層上にレジストを形成するステップと、マスクを用いてレジストを露光する露光ステップと、露光されたレジストを現像するステップと、現像されたレジストをマスクとして回路材料の層をエッチングするステップとを含む半導体集積回路の製造方法において、上記露光ステップにおいて、請求項１０に記載の方法によって製造されたマスクを用いることを特徴としている。
本発明に係る設計データ又はマスクデータの補正システムは、設計（レイアウト）データ又はリソグラフィ用マスクのデータを、そのリソグラフィ用マスクを用いた微細加工プロセスによって所望の寸法を持つ回路パターンが形成されるように補正するシステムであって、設計データ又はリソグラフィ用マスクのデータに対してプロセス近接効果補正を行う近接効果補正部と、評価用マスクを用いてレジストを露光し、露光されたレジストを現像する露光装置と、現像されたレジストのパターン寸法を測定する第１の測定装置と、現像されたレジストを用いてエッチングされた回路材料のパターン寸法を測定する第２の測定装置と、上記第１および第２の測定装置で測定されたレジストおよび回路材料のパターン寸法に基づいて、設計データ又はマスクデータがプロセス近接効果補正されたときにクリティカルにならないようなパラメータの数値条件を決定するパラメータ条件決定部と、設計データ又はリソグラフィ用マスクのデータから、上記数値条件を満たさないパラメータを持つパターンを、プロセス近接効果補正されたときにクリティカルになるクリティカルパターンとして抽出するクリティカルパターン抽出部と、抽出されたクリティカルパターンのパラメータが上記数値条件を満たすように設計データ又はマスクデータを補正するクリティカルパターン補正部とを備え、上記評価用マスクは、パラメータの数値が異なる複数のパターンを含み、かつそれらパターンの一部としてプロセス近接効果補正されたときにクリティカルになるクリティカルパターンを含む評価用マスクのデータに従って予め作成されたものであることを特徴としている。
本発明に係る設計データ又はマスクデータの補正システムは、設計データ又はリソグラフィ用マスクのデータを、クリティカルパターン補正部で補正された箇所を表す情報を付加した上で表示装置へ出力する補正箇所出力部をさらに含むことが好ましい。
上記構成によれば、修正箇所の記録を、修正後に情報として残してユーザに提示することができるので、ユーザが修正箇所をチェックすることが可能となる。すなわち、上記構成によれば、設計データ又はマスクデータを、クリティカルパターン補正部で（ルールやシミュレーションなどを用いて）補正した箇所（例えば、線幅を下限値以上となるように修正した箇所や、スペースを下限値以上となるように修正した箇所）を表す情報を付加した上で表示装置へ出力するので、例えば、表示装置にて、マスクパターンの画像に対してクリティカルパターン補正部で補正した箇所に他の部分と異なる色を付けた画像を表示することができる。これにより、「補正の必要な箇所があった」という警告をユーザに与えることができるので、ユーザが手作業（マニュアル）で補正箇所の確認や検証を行うことが可能となる。
また、上記補正箇所出力部は、設計データ又はマスクデータが複数レイヤを持ちうるポリゴンデータである場合、設計データ又はマスクデータに対して、補正箇所を示すポリゴンデータを既存のレイヤとは別のレイヤとして（既存のデータと分類して）付加するものであってもよい。これにより、表示装置でポリゴンデータの各レイヤを区別できるように表示したときに、ユーザが補正箇所を判別できる。
上記補正箇所出力による補正箇所表示の流れの一例を図２０の左側に示す。この場合、上記補正箇所出力部は、修正前のマスクパターンのポリゴンデータを示す第１レイヤと、補正後のフォトマスクパターンのポリゴンデータを示す第２レイヤとからなるポリゴンデータに対して、補正箇所を示すポリゴン（補正箇所表示ポリゴン）を示す第３のレイヤを付加するようになっている（例えば３層を色分けして表示）。
本発明に係る設計データ又はマスクデータの検証システムは、設計（レイアウト）データ又はリソグラフィ用マスクのデータに対して少なくともエッチング近接効果補正を含むプロセス近接効果補正を行う近接効果補正ステップを含む微細加工プロセスにおいて、プロセス近接効果補正されたときにクリティカルになるクリティカルパターンが設計データ又はリソグラフィ用マスクのデータに含まれないかを、近接効果補正ステップの前または後に検証する検証システムであって、設計データ又はリソグラフィ用マスクのデータに対してプロセス近接効果補正を行う近接効果補正部と、評価用マスクを用いてレジストを露光し、露光されたレジストを現像する露光装置と、露光されたレジストのパターン寸法を測定する第１の測定装置と、現像されたレジストを用いてエッチングされた回路材料のパターン寸法を測定する第２の測定装置と、上記第１および第２の測定装置で測定されたレジストおよび回路材料のパターン寸法に基づいて、設計データ又はマスクデータがプロセス近接効果補正されたときにクリティカルにならないようなパラメータの数値条件を決定するパラメータ条件決定部と、設計データ又はリソグラフィ用マスクのデータから、上記数値条件を満たさないパラメータを持つパターンを、プロセス近接効果補正されたときにクリティカルになるクリティカルパターンとして抽出するクリティカルパターン抽出部と、上記評価用マスクは、パラメータの数値が異なる複数のパターンを含み、かつそれらパターンの一部としてプロセス近接効果補正されたときにクリティカルになるクリティカルパターンを含む評価用マスクのデータに従って予め作成されたものであることを特徴としている。
上記システムは、物理的に１つの個体である装置（半導体装置）であってもよく、複数の装置がネットワークを介して連携（データ通信）して処理を実行するものであってもよい。また、システムは、ソフトウェアとハードウェア（コンピュータ）とが協働して処理を実行するものであってもよい。この場合、システムの各手段としてコンピュータを機能させるためのソフトウェア（プログラム）は、１つのソフトウェアであってもよく、互いに連携する複数のソフトウェアであってもよい。
本発明に係る他の設計データ又はマスクデータの補正方法は、評価用マスクを用いてレジストを露光および現像する露光実験を行い、現像後のレジストの形状を測定する第１の測定ステップと、現像されたレジストを用いて回路材料をエッチングし、エッチング後の回路材料の形状を測定する第２の測定ステップと、上記評価用マスクのデータから、計算式またはシミュレーションによって現像後のレジストの形状を予測する第１の予測ステップと、上記評価用マスクのデータから、計算式またはシミュレーションによってエッチング後の回路材料の形状を予測する第２の予測ステップと、上記第１および第２の測定ステップで測定されたレジストおよび回路材料の形状と上記第１および第２の予測ステップで予測されたレジストおよび回路材料の形状との比較に基づき、上記計算式またはシミュレーションにおけるパラメータを変更することで、上記計算式またはシミュレーションを上記第１および第２の測定ステップでの測定結果に合わせ込む合わせ込みステップと、合わせ込んだ計算式またはシミュレーションによってレジストの形状を予測し、予測されたレジストの形状に基づいて設計（レイアウト）データ又はマスクのデータに対してプロセス近接効果補正を行う近接効果補正ステップとを含む補正方法であって、上記評価用マスクが、上記予測ステップで予測されたレジストの形状に基づいてプロセス近接効果補正されたときにクリティカルとなると予測されるパターンを含むことを特徴としている。
上記方法によれば、従来の経験的合せこみモデルのプロセス近接効果補正と異なり、評価用マスクが、従来のプロセス近接効果補正が施されたときにクリティカルとなると予測されるパターンを含む。これにより、従来の経験的合せこみモデルと比較して、上記計算式またはシミュレーション（リソグラフィやエッチング・シミュレーションなど）による予測を、より正確に実測結果に合わせ込むことができる。したがって、従来の経験的合せこみモデルのプロセス近接効果補正と比較して、より正確で高精度のプロセス近接効果補正を行うことができる。
なお、上記予測ステップで予測されたレジストの形状に基づいてプロセス近接効果補正されたときにクリティカルとなると予測されるパターンは、従来の一般的な方法でプロセス近接効果補正されたときにクリティカルと予測される特定の形状を持つパターンであり、具体的には、前記の（１）Ｈ型架橋パターン、（２）クランク型架橋パターン、（３）突起パターン、（４）リングパターン、および（５）櫛形パターンなどである。このようなパターンは、従来の経験的合せこみモデルのプロセス近接効果補正には用いられていない。
本発明によれば、以上のように、ＰＰＣ処理後にプロセススペック（余裕度含む）を達成でき、微細加工プロセスを実施した後で、マスクの設計データを修正し、マスク作り直し、プロセスを評価し直すことが不要となり、コストおよび開発期間の無駄が発生することを防止できる設計データ又はマスクデータの補正方法および補正システム、設計データ又はマスクデータの検証方法および検証システム、並びに、これらを利用した、半導体集積回路の歩留まり予測方法、デザインルールの改善方法、マスクの製造方法、および半導体集積回路の製造方法を提供できる。
〔本発明の方法の概要〕
まず、本発明に係る設計データ又はマスクデータの検証方法および補正方法並びにデザインルールの改善方法とその好ましい形態とについて、概要を説明する。
本発明に係る設計データ又はマスクデータの検証方法は、設計データ又はリソグラフィ用マスクのデータを、そのマスクを用いた微細加工プロセスによって所望の寸法を持つ回路パターンが形成されるように補正する方法であって、マスクのデータに対してプロセス近接効果補正を行う近接効果補正ステップと、パラメータの数値が異なる複数のパターンを含み、かつそれらパターンの一部としてプロセス近接効果補正されたときにクリティカルになるクリティカルパターンを含む評価用マスクを用いてレジストを露光し、露光されたレジストを現像し、現像されたレジストのパターン寸法を測定する第１の測定ステップと、現像されたレジストを用いて回路材料をエッチングし、エッチング後の回路材料のパターン寸法を測定する第２の測定ステップと、上記第１および第２の測定ステップで測定されたレジストのパターン寸法に基づいて、設計データ又はマスクデータがプロセス近接効果補正されたときにクリティカルになるようなパラメータの数値条件を決定するパラメータ条件決定ステップと、設計データ又はマスクデータから、上記数値条件を満たすパラメータを持つパターンを、プロセス近接効果補正されたときにクリティカルになるクリティカルパターンとして抽出するクリティカルパターン抽出ステップとを含む方法である。
上記検証方法の好ましい形態においては、パラメータ条件決定ステップに用いる評価用マスク（補正ルール、モデル抽出用ＴＥＧ）は、従来のＰＰＣモデル抽出用ＴＥＧに用いられているパターン疎密依存性評価用パターンや寸法リニアリティ評価用パターンなどのパターンに加えて、プロセスの余裕度が最も厳しくなるクリティカルなパターンを複数組み込んだものである。プロセスの余裕度が最も厳しくなる複数のクリティカルなパターンは、少なくとも、Ｈ型架橋パターン、クランク型架橋パターン、リング型パターン、および突起パターンの４種類のパターンを含んでいる。補正ルール抽出時には、これらパターンのウェハ評価結果に基づいて、これらのパターンの補正ルール（例えば線幅及びスペース下限値）又は制約モデルを抽出し、ＰＰＣ処理に制限をつける。
この結果、従来のシミュレーション検証やシミュレーションをベースにしたクリティカル箇所のチェックにおいてチェックから洩れていた、プロセス近接効果補正されたときにクリティカルとなる箇所（パターン）を抽出することができる。
本発明に係る設計データ又はマスクデータの補正方法では、設計データ又はマスクデータに対してプロセス近接効果補正を施す方法において、前記の検証方法と同様の方法によってプロセス近接効果補正されたときにクリティカルとなる箇所（クリティカルパターン）を抽出した後、既に設計されている設計データ（レイアウトデータ）又はマスクデータに対して、クリティカルパターンを除去するレイアウト修正を行う。これにより、プロセス近接効果補正されたときにクリティカルとなる箇所を含まない設計データ又はマスクデータを得ることができる。
本発明に係るデザインルールの改善方法では、前記の補正方法を用いて１回目の（ＬＳＩの）マスク作成を行った後、２回目の（ＬＳＩの）マスク作成を行う前に、（ＬＳＩの）回路パターンを設計する際に守られるルールであるデザインルールに、クリティカルな危険箇所の抽出結果をフィードバックし、プロセス近接効果補正されたときにクリティカルパターンを含むマスクパターンを設計することがないように、デザインルールを修正する（変える）。すなわち、設計の基本となるデザインルールで、プロセス近接効果補正されたときにクリティカルとなる箇所を排除するように設計パラメータに制限をかけることにより、次回の設計では、プロセス近接効果補正されたときにクリティカルとなる箇所を含むマスクパターンを回路パターン（プロセス近接効果補正前のマスクパターン）として設計（レイアウト）することを避けることができる。この結果、次回の設計では、マスクパターン設計後に、プロセス近接効果補正されたときにクリティカルとなる箇所に対するマスクパターンの修正を行う必要がなくなる。
なお、もしＬＳＩの設計前に、プロセスＴＥＧ、回路ＴＥＧの段階で問題箇所を抽出することができれば、デザインルールを見直し、初回のＬＳＩのマスクデータからフィードバックできる。プロセスＴＥＧや回路ＴＥＧの段階で、ほぼプロセス条件や特性のターゲットが明確となれば、形状起因のクリティカルパターンについては、パターンバリエーションを網羅し、クリティカルパターンの事前の洗い出しが可能となる。
以上の結果として、ＰＰＣマスクデータ作成、検証、マスク作成、フォト評価プロセスの開発コストおよび開発期間を大幅に短縮することができる。
また、本発明では、半導体素子や液晶表示素子等を製造するためのマスクパターンデータの作成工程においてウェハ上のレジストパターンが所望の寸法になるようマスクパターンの補正を行う際に、ＰＰＣ処理されたときにクリティカルとなる（フォト、エッチング等のプロセス余裕度の厳しくなる）クリティカルパターンを含むＴＥＧマスクを用いて、クリティカルパターンを抽出するためのルール（パラメータの数値条件；ＤＦＭルール）を決定し、このルールに基づいてクリティカルパターンを抽出する。
好ましくは、上記ＴＥＧマスクとして、クリティカルパターンとして少なくともＨ型架橋パターン、クランク型架橋パターン、リングパターン、および微小突起パターンの４種類のパターンサイズ（パラメータ）の数値条件を抽出できるようなパターンを含むマスクを用い、クリティカルパターンを抽出するためのルール（パラメータの数値条件）として、これらの最小線幅および最小スペースを求める。
また、本発明の補正方法では、クリティカルなパターンを抽出するためのルール（パラメータの数値条件）又はモデルをＰＰＣに反映させる。例えば、最小線幅および最小スペースの値を用いてＰＰＣ処理を実施する。
これらにより、従来のシミュレーションを用いた検証方法では検出できなかった危険箇所（プロセス余裕度がクリティカルな危険箇所）を抽出するとともに補正が可能となる。この結果、従来のシミュレーション検証でこれらの危険箇所が洩れていたため、マスクの作り直しやレイアウト変更が必要となる状況を回避することができ、開発費用及び開発期間の短縮につなげることができる。
本発明のデザインルール改善方法では、クリティカルなパターンを抽出するためのルール（パラメータの数値条件）をデザインルールに反映させる。これにより、これら微細加工プロセスの開発コストと開発期間を大幅に短縮することができる。また、クリティカルなパターンを抽出するためのルール（パラメータの数値条件）は、次回からのマスクデータ作成に直接フィードバックできる。
〔本発明の方法の実施の一形態〕
本発明の実施の一形態に係るマスクパターン作成方法について、図１Ｂに基づいて以下に説明する。
まず、ユーザが、補正ルール（又はモデル）を抽出する前に、プロセス近接効果補正されたときにクリティカルとなるパターン（クリティカルパターン）と、プロセス近接効果補正されたときにクリティカルとならないパターンとを含む、クリティカルパターン抽出用のＴＥＧ（Test Element Group；評価用素子）マスクのパターンデータを用意する（Ｓ０）。ＴＥＧマスクのパターン（抽出ＴＥＧ用ＯＰＣクリティカルパターン）の例を図７、図８に示す。なお、Ｓ０では、ＴＥＧパターンに関するＤＲＣおよびＬＶＳも行われる。
この例では、上記パターンデータは、上記プロセス近接効果補正されたときに断線危険または短絡危険となるパターンである。また、クリティカルパターンパターン抽出用のＴＥＧマスクは、プロセス近接効果補正されたときにクリティカルとなるパターンおよびプロセス近接効果補正されたときにクリティカルとならないパターンとして、従来のプロセス近接効果補正（ＰＰＣ）が不得手とする形状（以下「クリティカル形状」と呼ぶ）のパターン、例えば、Ｈ型架橋パターン、クランク型架橋パターン、突起パターン、リングパターン、櫛型ライン・アンド・スペースパターン（ショートチェック用パターン）などを含んでいる。上記ＴＥＧマスクのパターンデータは、汎用である。すなわち、上記ＴＥＧマスクのパターンデータは、種々のマスクパターンデータに対して共通に用いられる。
図７に、上記ＰＰＣモデル抽出用ＴＥＧマスクに含まれるプロセス近接効果補正されたときにクリティカルとなるパターンの具体例を示す。図７（ａ）はＨ型架橋パターンを示し、図７（ｂ）はクランク型架橋パターンを示し、図７（ｃ）は微小突起パターンを示し、図７（ｄ）はリングパターンを示し、図７（ｅ）は櫛型ライン・アンド・スペースパターン（ショートチェック用パターン）を示す。
上記ＴＥＧマスクは、少なくとも、Ｈ型架橋パターンと、クランク型架橋パターンと、突起パターンと、リングパターンとを含むことが好ましい。
なお、上記Ｈ型架橋パターンは、図７（ａ）および図１４（ａ）に示すように、第１矩形部と、第１矩形部を挟み第１矩形部の２つの短辺にそれぞれ１辺が接する２つの第１多角形部とを少なくとも含み、これら第１多角形部における第１矩形部の短辺に接する辺は、各々の両端が第１矩形部の短辺より外側に位置するパターンである。また、上記クランク型架橋パターンは、図７（ｂ）および図１４（ｃ）に示すように、第２矩形部と、第２矩形部を挟み第２矩形部の２つの短辺にそれぞれ１辺が接する２つの第２多角形部とを少なくとも含み、これら第２多角形部における第２矩形部の短辺に接する辺は、各々の一端のみが第２矩形部の短辺より外側に位置し、外側に位置する一端同士が第２矩形部を挟んで対向しているパターンである。上記突起パターンは、図７（ｃ）および図１４（ｅ）に示すように、矩形の突起部と、突起部の１つの短辺に接する多角形の本体部とを少なくとも含み、この本体部における突起部の短辺に接する辺は、その両端が突起部の短辺より外側に位置するパターンである。上記リングパターンは、図７（ｄ）に示すように、矩形の開口部を有するパターンである。
上記ＴＥＧマスクは、クリティカル形状のパターンとして、第１および第２のクリティカル形状パターン群を含む。ここで、第１のクリティカル形状パターン群は、断線が発生し易いクリティカル形状（Ｈ型架橋パターン、クランク型架橋パターン、微小突起パターンなど）を持ち線幅のみが異なる複数のパターンであり、かつ、線幅が細い場合に、プロセス近接効果補正されたときに断線危険となる複数のパターンである。また、第２のクリティカル形状パターン群は、短絡が発生し易いクリティカル形状（リングパターン、櫛型ライン・アンド・スペースパターンなど）を持ちスペースのみが異なる複数のパターンであり、かつ、スペースが狭い場合に、プロセス近接効果補正されたときに短絡危険となる複数のパターンである。
次に、抽出用ＴＥＧを使用して、ウェハ評価を行い（Ｓ１）、ウェハ評価結果に基づいてクリティカルパターン抽出ルール（又はモデル）及び補正ルール（又はモデル）の抽出を行い（Ｓ２）、クリティカルパターン抽出ルールをもとにＤＲＣツール等を用いて実際のＬＳＩでクリティカルパターンの抽出を行う（Ｓ３）。ここで、基本的にはＳ１、Ｓ２の工程は１回のみ、Ｓ２で抽出されたルールを種々のＬＳＩに適用する。なお、Ｓ２におけるルール抽出方法については、Ｈ型架橋パターンでの例を図２３に基づいて後段で説明する。また、Ｓ３に関係するＤＦＭルールについては、図１４、図１５、図１６に基づいて後段で説明する。
Ｓ１、Ｓ２では、まず、上記ＴＥＧマスクのパターンデータに対して、実際にマスクを作成し、このマスクについて該当プロセスの条件下でウェハ評価を行う（Ｓ１）。すなわち、第１のクリティカル形状パターン群と第２のクリティカル形状パターン群とを含むＴＥＧマスクを用いて、ウェハ（基板）上に形成されたレジストを該当プロセスの露光条件で露光し、該当プロセスの現像条件で現像し、現像されたレジストを用いて回路材料をエッチングする。次に、ユーザが、上記露光・現像により得られた複数のレジストのパターンおよび複数のエッチング後の回路材料のパターンを走査型電子顕微鏡（ＳＥＭ）で撮像し、第１のクリティカル形状パターンにおけるレジストの断線の発生の有無、および第２のクリティカル形状パターンにおけるレジストの短絡の発生の有無をチェックする（ウェハ評価を行う）。
補正ルールの作成に使用する上記ＴＥＧマスクは、（１）第１矩形部の長手方向に沿った第１多角形部の寸法Ｌ１、第１矩形部の幅方向に沿った第１多角形部の寸法Ｗ１、第１矩形部の長さｌ１、および第１矩形部の幅ｗ１の少なくとも１つの境界値が上記パラメータの数値条件として求められるように、上記境界値を内包する数値範囲内でＬ１、Ｗ１、ｌ１、およびｗ１の少なくとも１つを振った複数のＨ字型架橋パターン、（２）第２矩形部の長手方向に沿った第２多角形部の寸法Ｌ２、第２矩形部の幅方向に沿った第２多角形部の寸法Ｗ２、第２矩形部の長さｌ２、および第２矩形部の幅ｗ２の少なくとも１つの境界値が上記パラメータの数値条件として求められるように、上記境界値を内包する数値範囲内でＬ２、Ｗ２、ｌ２、およびｗ２の少なくとも１つを振った複数のクランク型架橋パターン、（３）突起部の長手方向に沿った本体部の寸法Ｌ３、突起部の幅方向に沿った本体部の寸法Ｗ３、突起部の長さｌ３、および突起部の幅ｗ３の少なくとも１つの境界値が上記パラメータの数値条件として求められるように、上記境界値を内包する数値範囲内でＬ３、Ｗ３、ｌ３、およびｗ３の少なくとも１つを振った複数の突起パターン、および、（４）リング部分における第１方向に沿って伸びる部分の幅および第１方向に直交する第２方向に沿って伸びる部分の幅がそれぞれ一定であり、第１方向に沿って伸びる部分の幅と第２方向に沿って伸びる部分の幅とのうちで、より広い方を長幅ｌ４、より狭い方を短幅ｗ４とし、長幅方向に沿った開口部の寸法をＬ４、短幅方向に沿った開口部の寸法をＷ４とすると、Ｌ４、Ｗ４、ｌ４、およびｗ４の少なくとも１つの境界値が上記パラメータの数値条件として求められるように、上記境界値を内包する数値範囲内でＬ４、Ｗ４、ｌ４、およびｗ４の少なくとも１つを振った複数のリングパターン、から選ばれる少なくとも１種のパターン群を含むことが好ましく、これら全ての種類のパターン群を含むことがより好ましい。
上記ＴＥＧマスクとして、図１６（ｃ）に示すように、突起部の長手方向に沿った本体部の寸法が１．０μｍであり、突起部の幅方向に沿った本体部の寸法がＡ３およびＢ３、であり、突起部の長さがｌ３であり、突起部の幅がｗ３である微小突起パターンであって、Ａ３、Ｂ３、ｌ３、およびｗ３を振った複数の微小突起パターンを含むＴＥＧマスクを用いてもよい。
ＰＰＣ処理後の補正ルールの作成に使用する上記ＴＥＧマスクの例としては、図７のパターンに対して各寸法パラメータを振ったものをＰＰＣ処理したものが用いられる。ここで、図９には実際のＰＰＣ処理したＬＳＩパターンから抽出した、１０種のパターンを示している。これらのパターンは、上記（４）のリングパターン群である。より詳細には、この例のマスクに含まれるクリティカルパターンは、（４）のリングパターンと、（１）Ｈ型架橋パターンまたは（２）クランク型パターンとの複合型である。
この例のマスクは、各種類ごとに、Ｌ，Ｗ，ｌ，ｗの値の組み合わせを振った複数個（ｎ個）のパターン（合計１０×ｎ個）を含むものである。なお、これは具体例であることに注意されたい。１０×ｎ個のそれぞれパターンの寸法値（Ｌ．Ｗ，ｌ，ｗ）については、プロセスの加工精度とデザインルールによって規定される。求めたい定数値は、断線又は短絡の境界値であるため、必然的にデザインルールの下限値、ライン又はスペースの最小値付近の値となる。この為、この付近で最小値を内包するよう適度な間隔でパターンサイズを振ったＴＥＧパターンを作成すればよい。
次に、ユーザまたはシステムが、Ｓ１でのチェック結果（ウェハ評価結果）に基づいて、クリティカルパターン抽出ルールをユーザ自身またはシステム自身の判断に基づいて決定する（Ｓ２）。クリティカルパターン抽出ルールは、パターンがプロセス近接効果補正されたときにクリティカルとなるようなパラメータの数値条件である。この例では、クリティカルパターン抽出ルールは、「線幅が下限値以上である」という、プロセス近接効果補正されたときに断線危険となるような線幅の数値条件と、「スペースが下限値以上である」という、プロセス近接効果補正されたときに短絡危険となるようなスペースの数値条件とを含んでいる。
クリティカルパターン抽出ルールは、図７（ａ）に示すＨ型架橋パターンにおいては、例えば、「第１矩形部の長さｌ１および幅ｗ１が、以下の不等式
ｌ１＜２８０ｎｍ−２×ＥＳ（ｌ１ｊ）
ｗ１＜２４０ｎｍ−２×ＥＳ（ｗ１ｊ）
を満たす」というルールである。ここで、ＥＳ(ｌ１ｊ)，ＥＳ（ｗ１ｊ）はそれぞれ、Ｈ型架橋パターンの第１矩形部の長さｌ１および幅ｗ１の想定エッチングシフト量（エッチングシフトによる寸法変化量）を示す。ＥＳ（ｌ１ｊ），ＥＳ（ｗ１ｊ）は、前述した通り、逆算によって求めている。ｌ１ｊおよびｗ１ｊは、最近接パターンまでのスペースと付近のパターン密度とに依存したエッチングシフトの変数である。ＥＳ（ｌ１ｊ）およびＥＳ（ｗ１ｊ）は、ルールによって求めることができる。上記ルールを用いる場合には、ＥＳ（ｌ１ｊ）およびＥＳ（ｗ１ｊ）は、幾つかの不連続値をとる。上記ルールに代えて、関数やモデル等も使用される。
また、クリティカルパターン抽出ルールは、図７（ｄ）に示すコの字型架橋パターンにおいては、例えば、「第３矩形部の長さｌ４および幅ｗ４が、以下の不等式
ｌ４＜２８０ｎｍ−２×ＥＳ(ｌ４ｊ)
ｗ４＜２４０ｎｍ−２×ＥＳ(ｗ４ｊ)
を満たす」というルールである。なお、上記コの字型架橋パターンは、第３矩形部と、第３矩形部を挟み第３矩形部の２つの短辺にそれぞれ１辺が接する２つの第３多角形部（この例では矩形部）とを少なくとも含み、これら第３多角形部における第３矩形部の短辺に接する辺は、各々の一端のみが第３矩形部の短辺より外側に位置し、外側に位置する一端同士が第３矩形部を挟まずに対向している断線危険パターンである。
クリティカルパターン抽出ルールは、図７（ｂ）に示すクランク型架橋パターンにおいては、例えば、第２矩形部の長さｌ２および幅ｗ２が、以下の不等式
ｌ２＜２８０ｎｍ−ＥＳ(ｌ２ｊ)
ｗ２＜２４０ｎｍ−２×ＥＳ(ｗ２ｊ)
を満たす」というルールである。
また、クリティカルパターン抽出ルールは、図７（ｃ）に示す突起パターンにおいては、「第３矩形部の長さｌ３および幅ｗ３が、以下の不等式
ｌ３＜２８０ｎｍ−ＥＳ(ｌ３ｊ)
ｗ３＜２４０ｎｍ−２×ＥＳ(ｗ３ｊ)
を満たす」というルールである。
また、ユーザまたはシステムが、Ｓ１でのチェック結果（ウェハ評価結果）に基づいて、クリティカルパターン補正ルールを決定する（Ｓ２）。このステップでは、まず、ユーザまたはシステムが、Ｓ１でのチェック結果（ウェハ評価結果）に基づいて、第１のクリティカル形状パターンがプロセス近接効果補正後に断線危険とならないために必要な、第１のクリティカル形状パターンの線幅の最小値Ｗminを第１のクリティカル形状パターンの形状ごとに求める。すなわち、ここで求める線幅の最小値Ｗminは、単一の数値ではなく、第１のクリティカル形状パターンの形状とその形状に応じた線幅の最小値Ｗminとの組み合わせを形状の数だけ集めたルールである。線幅の最小値Ｗminは、第１のクリティカル形状パターンの形状ごとに求められ、例えば、Ｈ型の架橋部ではＷminh、クランク型ではＷminhと異なるＷmincである。また、ユーザまたはシステムが、Ｓ１でのチェック結果（ウェハ評価結果）に基づいて、第２のクリティカル形状パターンがプロセス近接効果補正後に短絡危険とならないために必要な、第２のクリティカル形状パターンのスペース最小値Ｓminを第２のクリティカル形状パターンの形状ごとに求める。すなわち、ここで求めるスペース最小値Ｓminも、単一の数値ではなく、第２のクリティカル形状パターンの形状とその形状に応じたスペース最小値Ｓminとの組み合わせを形状の数だけ集めたルールである。スペース最小値Ｓminは、第２のクリティカル形状パターンの形状ごとに求められ、例えば、リング型パターン部分ではＳminr、ショートチェック型パターン部分ではＳminrと異なるＳminsである。次に、ユーザまたはシステムが、第１のクリティカル形状パターンの形状ごとに求めた線幅の最小値Ｗmin（ルール）に基づいて第１の補正ルール（断線防止の補正ルール）を作成すると共に、第１のクリティカル形状パターンの種類ごとに求めたスペース最小値Ｓmin（ルール）に基づいて第２の補正ルール（短絡防止の補正ルール）を作成し、これら第１および第２の補正ルールを補正ルール格納部に格納させる。第１の補正ルールは、クリティカル形状パターンの形状ごとの「マスクの第１のクリティカル形状パターンの線幅を最小線幅Ｗmin以上にする」という補正ルールを形状の数だけ集めたルール群であり、単一の補正ルールではない。第１の補正ルールは、例えば、Ｈ型架橋パターン（Ｈ型の架橋部）に関する「マスクのＨ型架橋パターン部分では、Ｌがα以下であれば、最小線幅をＷminh以上にする」という補正ルールと、クランク型架橋パターンに関する「マスクのクランク型架橋パターン部分では、Ｌがα以下であれば、最小線幅をＷminc以上にする」という補正ルールとを含んでいる。第２の補正ルールは、クリティカル形状パターンの形状ごとの「マスクの第２のクリティカル形状パターンのスペースを最小スペースＳmin以上にする」という補正ルールを第２のクリティカルパターンの形状の数だけ集めたルール群であり、単一の補正ルールではない。第２の補正ルールは、例えば、リング型パターンに関する「マスクのリング型パターン部分では、Ｌsがβ以上であれば、最小線幅をＳminr以上にする」という補正ルールと、ショートチェック型パターンに関する「マスクのショートチェック型パターン部分では、Ｌsがβ以上であれば、最小線幅をＳmins以上にする」という補正ルールとを含んでいる。
ここで、Ｓ２において第１の補正ルールおよび第２の補正ルールをＰＰＣモデル抽出用ＴＥＧの測定結果から抽出する方法について説明する。
一般的には、まず、前記クリティカルパターンの各パラメータサイズ（この場合、Ｌ，Ｗ，ｌ，ｗなど）を振ったＴＥＧパターンをウェハ評価し、プロセスのスペック（余裕度含）を満たすパターンの各パラメータをウェハ評価結果と関係づける。例えば何らかの関数やテーブルで、これをルール化することにより、具体的な数値で補正の関係式を第１の補正ルールおよび第２の補正ルールとして作成する（算出する）。
作成された第１の補正ルール（ルール化された関係式）は、例えば、１３０ｎｍフラッシュＭＲ層の場合には「一定の線幅Ｗ（ｗ１、ｗ２、ｗ３、ｗ４、またはｗ５；図３参照）を持ち、直線部の長さＬ（ｌ１、ｌ２、ｌ３、ｌ４、またはｌ５；図３参照）であるパターンについては、Ｌ≧２８０ｎｍ−ａ×ＥＳ(ｌｉｊ)（ｉは１〜５の整数；ｉ＝１、ｉ＝４、またはｉ＝５のときにはａ＝２であり、ｉ＝２またはｉ＝３のときにはａ＝１である）またはＷ≧２４０ｎｍ−２×ＥＳ(ｗｉｊ)を満たす」という線幅／長さルール（図１４参照）になる。この線幅／長さルールは、図１７の表に示すＤＦＭルールとしてデザインルールに追加してもよい。ここで、ＥＳ（ｌｉｊ），ＥＳ（ｗｉｊ）は、エッチングシフト量を示し、ｉは（ａ）〜（ｅ）のタイプを表す。ｌ１ｊおよびｗ１ｊは、最近接パターンまでのスペースと付近のパターン密度とに依存したエッチングシフトの変数である。ｊは最近接パターンと付近のパターン密度に依存したルール又はモデルを示す。
作成された第１の補正ルール（ルール化された関係式）は、１３０ｎｍフラッシュＭＲ層の場合には「任意の頂点に接続する２つの辺の少なくとも一方は１８０ｎｍ−ＥＳ（Ｌｓｎ）以上にする」という微小段差ルール（図１５参照）になることもある。ここで、ＥＳ（Ｌｓｎ）は、微小段差パターンの任意の頂点に接続する２つの辺の長さＬｓｉｄｅ１およびＬｓｉｄｅ２のエッチングシフト量を示す。ＥＳ（Ｌｓｎ）は、ＥＳ（ｌ１ｊ）およびＥＳ（ｗ１ｊ）と同様、逆算によって求めている。Ｌｓｎは、最近接パターンまでのスペースと付近のパターン密度とに依存したエッチングシフトの変数である。
図１７において、ＥＳ（Ｌ１ｉｊ），ＥＳ（Ｌ２ｉｊ）は、エッチングシフト量を示し、ｉは（ａ）〜（ｅ）のタイプを表す。ｌ１ｊおよびｗ１ｊは、最近接パターンまでのスペースと付近のパターン密度とに依存したエッチングシフトの変数である。ｊは最近接パターンと付近のパターン密度に依存したルール又はモデルを示す。
図１６（ａ）（ｂ）に示す微小段差パターンは、一定の線幅Ａを持つ直線部を、この直線部の幅方向に沿った寸法が直線部より長いポリゴンに結合させたパターンであって、直線部における根元部分（矩形部と結合している側の端部）の一側または両側に、長さ（直線部の長手方向に沿った寸法）ＬＳで幅（直線部の幅方向に沿った寸法；段差値）ＷＳの矩形部（段差部）を取り付けたパターンである。このような微小段差パターンであってＬＳ、ＷＳ、およびＡを振った複数の微小段差パターンを含むＴＥＧを用い、このＴＥＧをＰＰＣ処理した時のえぐれ具合（段差部が図１６（ａ）（ｂ）の矢印のように細くなる度合い）を評価し、評価結果がクリティカルとならない条件を微小段差ルールとすれば、微小段差ルールを抽出できる。ＬＳ、ＷＳ、およびＡの振り方としては、例えばＬＳを２０〜２００ｎｍの範囲で５ｎｍ刻みで振り、ＷＳを５〜５０ｎｍの範囲で５ｎｍ刻みで振り、Ａを１８０ｎｍとし、Ｓ（図示しないスペース）を５００ｎｍとすればよい。この微小段差ルールも、ＤＦＭルールとしてデザインルールに追加してもよい。
また、作成された第２の補正ルールは、例えば「（マスク加工精度から）補正箇所の線幅を９０ｎｍ以上に制限する」といった単純な補正ルールになることもある。
また、リング型パターンやショートチェック型パターンなどを含むＰＰＣモデル抽出用ＴＥＧマスクの測定結果から、「マスクのクリティカルパターンのスペースを最小スペース以上にする」という第２の補正ルールを抽出する方法は、第１の補正ルールを抽出する方法と同様である。第２の補正ルールは、例えば“プロセススペック（余裕度含）でショートするかしないか”に基づいて関係式を作成する。
具体的な補正ルール、例えば、「Ｈ型架橋パターンの場合には、補正箇所の線幅を９０ｎｍ以上に制限する」という線幅ルール、「一定の線幅Ｗを持ち、直線部の長さＬであるパターンについては、Ｌ≧２８０ｎｍ−ａ×ＥＳ(ｌｉｊ)（ｉは１〜５の整数；ｉ＝１、ｉ＝４、またはｉ＝５のときにはａ＝２であり、ｉ＝２またはｉ＝３のときにはａ＝１である）またはＷ≧２４０ｎｍ−２×ＥＳ(ｗｉｊ)を満たすようにする」という線幅／長さルール（図１４参照）、「任意の頂点に接続する２つの辺の少なくとも一方は１８０ｎｍ−ＥＳ(Ｌｓｎ)以上にする」という微小段差ルール（図１５参照）などを抽出する方法は、具体的には説明しないが、おおまかには以下の通りである。すなわち、通常のＰＰＣ処理では、設計のレイアウトデータ（回路パターンデータ）からＰＰＣ処理後のマスクパターンデータ）を求めるが、ここでは、ＰＰＣパターンの寸法を最初に算出して、その寸法となる設計パターン（寸法）を逆算する。設計パターンの算出方法は、ルールベースの補正を行う場合でも、シミュレーションベースの補正を行うでも基本的に同じである。
Ｓ２では、さらに、ＰＰＣモデル抽出用ＴＥＧマスクの測定結果と、ＰＰＣモデル抽出用ＴＥＧマスクのパターンデータをシミュレーションした結果との比較に基づいて、シミュレーション結果が測定結果に合うようにシミュレーションのパラメータを変更する（フィッティング処理）。そして、後述するＳ６のプロセス近接効果補正では、この変更したパラメータを用いてシミュレーションを行う。
なお、Ｓ０〜Ｓ２の補正ルール抽出は、基本的に、適用プロセス１つにつき１回でよい。
次に、クリティカルパターンを抽出する（Ｓ３）。具体的には、上記ＴＥＧマスクのウェハ評価（Ｓ２、Ｓ３）で得られたクリティカルパターン抽出ルールに基づいて、後述するＰＰＣ補正（Ｓ６）がなされたマスクを用いてレジストの露光および現像を行ったときにレジストにおける配線に対応する部分に断線または短絡が発生すると推定されるパターン（クリティカルパターン）の部分を、未補正のマスクパターンデータとしての実際のＬＳＩの設計データから抽出する。Ｓ３の直前又は抽出と同時に、ＬＳＩの設計データに対するＤＲＣおよびＬＶＳが行われる。
このクリティカルパターンの部分は、ＰＰＣ補正されたときに断線または短絡が発生する領域（クリティカル領域）である。このとき、上記ＴＥＧのウェハ結果から抽出されたＰＰＣモデル又はルールに基づき逆算する。
図２４に、ＰＰＣパターン計算式の具体例（非特許文献２（A.Sezginer, F.X.Zach, et al.”Process-window-aware-RET and OPC”, SPIE Symposium, San Jose, Vol.6156, No. 615613, recently completed volumes, 2006）のＰＰＣフロー）を示す。現行のＰＰＣでは、まずエッチングシフト分を逆算して、これをＯＰＣパターンのターゲットとして、設計のレイアウトデータから（ウェハ上の）投影光学像計算からＰＰＣパターンを求める。計算式の詳細については、非特許文献２に記載されているので、説明を省略する。
このＳ３では、ＰＰＣパターンの寸法を最初に規定して、その寸法となる設計パターン（寸法）を逆算する。設計パターンの算出方法は、ルールベースの補正を行う場合でも、シミュレーションベースの補正を行うでも基本的に同じである。
なお、このステップＳ３は、従来のプロセス近接効果補正で行われている補正が必要な領域を抽出するステップ（例えば、特許文献８（特開２００４−３５４９１９号公報）に記載のプロセス近接効果補正の必要なクリティカル領域を抽出するステップなど）と同様である。本発明では、図１４、図１５、図１６に示されるようなＰＰＣ処理後にクリティカルとなる可能性の高いパターンを事前に検出（チェック）し、必要ならば修正する。これにより、ＰＰＣ処理後又はマスク作製後、フォト後、エッチング後に起きる断線や短絡等の問題を撲滅できる。
Ｓ３におけるクリティカルパターンの抽出は、ＣＡＤツール（（ＤＲＣ：Design Rule Check）ツール）等を用いてフルチップレベルで行うことができる。より詳細には、例えば、Ｈ型架橋パターンまたはクランク型架橋パターンを抽出する場合、ＣＡＤツール等を用いて、チップ全体のマスクパターンデータから図１４に示すような長辺の寸法Ｌが２８０ｎｍ−２×ＥＳ(ｌ１ｊ)以下でかつ短辺の寸法Ｗが２４０ｎｍ−２×ＥＳ(ｗ１ｊ)以下である微小矩形ポリゴンを全て抽出し、抽出した微小矩形ポリゴンのうち相対する２辺がより大きなポリゴンに接しているもので、残りの２辺が接していない矩形を検出してやればよい。ただし、微小突起の場合は、一辺のみ接し、残り３辺が接していないものを検出すればよい。
同様に、微小段差ルールについては、図１５に示すように任意の１辺が１８０ｎｍ−ＥＳ(Ｌｓｎ)以下でかつこの微小矩形（又は多角形のポリゴン）を抜き出した時、隣り合う２辺がより大きなポリゴンに接しているもの、かつ残りの２辺が接していない矩形を検出してやれば良い。
これらは基本的なパターンであるが、実際のＬＳＩでは、これら（複数）の組み合わせや変形が多数存在する。これらの具体的なレイアウトパターン例を図９に示す。
次に、Ｓ３でクリティカルパターンが抽出されたか否かに基づいて、上記ＬＳＩ設計データ内にクリティカルパターンがあるかないかを判断する（Ｓ４）。
Ｓ４でクリティカルパターンがあると判断された場合、ＬＳＩ設計データ内のクリティカルパターンに対して、ＴＥＧマスクのウェハ評価結果に基づいてＳ３で決定された補正ルールに従った修正を施す。
次に、未補正のマスクパターンデータとしてのＬＳＩ設計データに対してプロセス近接効果補正を行い、（プロセス近接効果補正後の）マスクパターンデータを作成する（Ｓ６）。Ｓ６のプロセス近接効果補正としては、後述する経験的合せこみモデルのプロセス近接効果補正後にクリティカルとなると予測されるパターンを含むＴＥＧマスクのウェハ評価に基づき、プロセス近接効果補正に用いるシミュレーションまたは計算式のパラメータを決定し、そのパラメータを用いたシミュレーションまたは計算式によってプロセス近接効果補正を行う方法を用いることが好ましい。これにより、精度の高いプロセス近接効果補正を行うことができる。この場合、精度の高いプロセス近接効果補正を行うことができることから、Ｓ２〜Ｓ５を省略できる場合もある。
次に、Ｓ６で得られたプロセス近接効果補正後のマスクパターンデータについて、補正寸法精度をチェックする（ターゲットからの誤差がスペックから外れていないかをチェックする）第１の検証を行う（Ｓ７）。この検証には、公知の検証方法を採用できる。公知の検証方法には、基本的に２種類ある。一つの方法は、ＣＡＤ検証と呼ばれているものであり、ＰＰＣ処理前のデータと比較（相互差分）して異常な箇所（不足や過分、微細ラインやスリット等）が無いかを判定する検証方法である。もう１つの方法は、シミュレーション検証と呼ばれているものであり、フルチップでシミュレーションし、レジストパターンを計算、ターゲット寸法からのずれやデフォーカス、露光量変動時の寸法変動（マージン）等をチェックする検証方法である。
このとき、プロセス近接効果補正後のＰＰＣパターンから、上記ＴＥＧで抽出した第１（断線危険）のクリティカルパターン抽出ルールによってＰＰＣ処理されたときにクリティカルとなるパターンを検出し、ＰＰＣ処理されたときにクリティカルとなる箇所の有無をチェックすることも有効である。すなわち、プロセス近接効果補正後のＰＰＣパターンの場合、例えばＨ型架橋パターン又は微小突起パターンの場合、幅がｗＨＵＬ以下で、かつ長さがｌＨＵＬ以上であるポリゴンを抽出する。抽出されたポリゴンのうち、相対する２辺がより大きな他のポリゴンに接し、他の辺が他のポリゴンに接していない矩形のポリゴン、あるいは１辺のみがより大きな他のポリゴンに接し、他の辺が他のポリゴンに接していない矩形のポリゴンを第１（断線危険）のクリティカルパターンとして抽出する。これは、クランクパターンやその他のパターンについても同様である。
また、プロセス近接効果補正後のＰＰＣパターンから、上記ＴＥＧで抽出した第２（短絡危険）のクリティカルパターン抽出ルールによってＰＰＣ処理されたときにクリティカルとなるパターン（第２（短絡危険）のクリティカルパターン）を抽出し、ＰＰＣ処理されたときにクリティカルとなる箇所の有無をチェックすることも有効である。
このとき、Ｓ７の処理を行うブロックは、プロセス近接効果補正後のマスクパターンデータに対して、公知の検証方法で検出された問題箇所、あるいは上記ＴＥＧマスクのウェハ評価に基づくクリティカルパターン抽出ルールによって抽出されたクリティカルパターンを表す目印データ（フラグやポリゴンなど）を付け加え、例えば設計のストリームデータの別層として、Ｓ８の処理を行うブロックや、Ｓ９の処理を行うブロック、表示装置などに出力することも可能である。これは、次の判定工程（Ｓ８）や修正工程（Ｓ９）で、効率良く作業を行う為で、もし判定基準や修正手順、ルールをうまく決めてやれば、ＣＡＤツール等による自動作業も可能である。
上記検証工程（Ｓ７）にてＣＡＤ検証やシミュレーション検証などにより検出された問題箇所については、通常、抽出と同時に、プロセス余裕度が基準値以上あるかどうかをチェックする第２の検証が行われ、この第２の検証と第１の検証（Ｓ７）との結果に基づいて修正の要否が判定される（Ｓ８）。即ち、ターゲットからの誤差がスペックからはずれていないか、プロセスの余裕度が基準値以上あるかどうか、などに基づいて修正の要否が判定される。なお、ここでは、便宜上、検証（補正検証）を第１の検証と第２の検証とに分けている。第１の検証と第２の検証とは、同時に行ってもよく、何れか一方を先に行った後で他方を行ってもよい。
この判定結果に基づき、次のパターン修正工程（Ｓ９）が実施される。
次に、上記判定（Ｓ８）で修正要と判定された問題箇所に対して、パターンデータの修正を行う（Ｓ９）。パターンの修正方法は、ＰＰＣデータ検証工程（Ｓ７）の検証方法によって、さまざまな方法をとりうる。
例えば、ＰＰＣデータ検証工程（Ｓ７）にてＣＡＤ検証やシミュレーション検証によって検証を行う場合には、パターンの修正をＰＰＣデータ検証工程（Ｓ７）でのＣＡＤ検証結果やシミュレーション検証結果に基づいて行えばよい。この場合には、シミュレーション検証で、プロセス余裕度がスペックに達しなかったパターンでは、パターンのピッチを緩めたり、補助パターンを加えたりしてプロセス余裕度を改善、スペックを満足させる。
また、ＰＰＣデータ検証工程（Ｓ７）において上記ＴＥＧで抽出した第１（断線危険）のクリティカルパターン抽出ルールや第２（短絡危険）のクリティカルパターンによって検証を行う場合には、ＰＰＣ処理後のパターンデータに対して、第１（断線危険）のクリティカルパターンの条件を満たす箇所（クリティカルパターン）に対して、抽出用ＴＥＧ（Ｓ２）で当初に求めた第１の補正ルールを満たすように修正を行う。また、第２（短絡危険）のクリティカルパターンの条件を満たす箇所（クリティカルパターン）に対して、抽出用ＴＥＧ（Ｓ２）で当初に求めた第２の補正ルールを満たすように修正を行う。
次に、ユーザが、上記パターンデータに従ってマスクを作製する（Ｓ１０）。
最後に、ユーザが、ウェハ評価を行う。すなわち、ユーザが、作製されたマスクを用いて露光装置によってウェハ全面に形成されたレジストを露光し、露光されたレジストを現像する。ユーザが、現像により得られたレジストのパターンを走査型電子顕微鏡で撮像し、撮像された画像を見てレジストのパターンがプロセススペック（余裕度を含む）を達成しているかをチェックする。
本発明の方法では、適切で十分なＰＰＣ処理が施されたマスクを得ることができるので、ウェハ評価（Ｓ１１）の時点でプロセススペック（余裕度を含む）が達成される。このウェハ評価（Ｓ１１）は、本発明による効果、すなわちプロセススペック（余裕度を含む）が達成されていることを確認するためのものである。したがって、最後のウェハ評価（Ｓ１１）は、省略可能である。
なお、上記の方法において、Ｓ３以降のステップ（クリティカルパターン抽出ファイルに基づく抽出および補正と、その後のＰＰＣは、ＬＳＩごと、層ごとに、処理が必要である。また、クリティカルパターン抽出ファイルに基づいてデザインルールの改善（ＤＦＭ）を行うことができ、その場合、デザインルールの改善には、クリティカルパターンがデザインルールから排除されるので、Ｓ３〜Ｓ５は不要となる。
ここでは、フォト評価結果に基づくクリティカルパターン抽出ルールによるクリティカルパターンの抽出（Ｓ４）および補正（Ｓ５）をプロセス近接効果補正（Ｓ６）の前に行うことを必須とする方法について説明した。しかしながら、フォト評価結果に基づくクリティカルパターン抽出ルールによるクリティカルパターンの抽出および補正は、前述したように、プロセス近接効果補正の後に行うことも可能である。それゆえ、ウェハ評価結果に基づくクリティカルパターン抽出ルールによるクリティカルパターンの抽出および補正は、プロセス近接効果補正の後に行ってもよい。
以下、図面を参照して、前記実施形態のマスクパターン作成方法の具体例について説明する。なお、以下の説明では、ポジ型フォトレジストを用いた例について説明する。ただし、本発明の方法は、ネガ型フォトレジストを用いても同様に実施可能である。
ここでは、前記実施形態のマスクパターン作成方法の具体例として、フラッシュのＭＲ層を作製する１３０ｎｍプロセス（最小線幅１３０ｎｍの回路パターンを形成するプロセス）におけるモデルベースのＰＰＣ処理の具体例を示す。
（従来のＰＰＣモデル抽出用のＴＥＧマスクパターン）
従来のＰＰＣモデル抽出用のＴＥＧマスクパターンの具体例を図８に示す。これはＬ／Ｓ（ライン・アンド・スペース）系層（Ｌ／Ｓパターンの配線層）用で、パターンの疎密依存性評価用と、ライン幅のリニアリティ評価用パターン、ライン端バッティングパターン等から構成されている。ライン端バッティングパターンとは、単数又は複数のライン端が（ギャップを挟んで）互いに向き合ったギャップ付きパターンを指す。ライン端バッティングパターンの具体例を図２２に示す。
なお、本発明は、基本的にＬ／Ｓ系層向けのものである。本発明は、ＣｕやＡｌのメタル配線層の他に、Ａｃｔｉｖｅ層やＧＰ（Ｇａｔｅ Ｐｏｌｙ）層などのゲートや、拡散層などにも適用可能である。
本例におけるＴＥＧマスクのパターンデータを用意するステップ（Ｓ０）では、従来のＴＥＧマスクパターンデータに対して、クリティカルパターン（プロセスにおいて加工がクリティカルなパターン）を加えることで、クリティカルパターンを含むＴＥＧマスクパターンデータを作成する。クリティカルパターンは、プロセス余裕度が厳しく、どのような加工を行うかがデバイスの歩留まりに大きく影響するパターン種であり、具体的には、断線／ショートの厳重なチェックが必要となるパターンである。クリティカルパターン（この場合、ＯＰＣクリティカルパターン）の具体例を図９に示す。
また、図９（ａ）（ｃ）（ｇ）は、架橋部の線幅が０．０８〜０．０８５μｍの範囲内であるＨ型架橋パターンを示す。また、図９（ｊ）は、線幅が０．１３９μｍのリングパターンを示す。なお、図９の値は、あるＬＳＩの層からクリティカルなパターンを抽出したものである。
クリティカルパターンには、例えば図１０Ａ（ａ）に示すフォトマスクのＨ型架橋パターン（円で囲んだ部分）が該当する。図１０Ａ（ａ）において白抜き部分はフォトマスクの開口部を示す。図１０Ａ（ａ）に示すＨ型架橋パターンは、架橋部分の光強度が他の部分と比較して低下するため、露光・現像されたフォトレジストの架橋部分が細線化する傾向がある。図１０Ａ（ｂ）は、Ｈ型架橋パターンを含むフォトマスクを用いてウェハ上に形成されたフォトレジストを露光した後、現像し、現像されたフォトレジストを用いて回路材料をエッチングし、エッチングされた回路材料を、走査型電子顕微鏡（ＳＥＭ）で撮像して得られた画像である。この場合、露光・現像されたフォトレジストにおけるＨ型架橋パターンの架橋部分で、フォトレジストに膜減りが生じており、エッチング後に稀な確率ではあるが断線が発生している箇所がある場合（図１０Ａ（ｂ）の例）がある。
図１０Ａ（ａ）に示すＨ型架橋パターンについて、従来の光強度シミュレーションを行った結果を図１０Ｂに示す。なお、図１０Ｂ（ａ）は、ベストフォーカス時の結果であり、図１０Ｂ（ｂ）は、＋０．２３μｍデフォーカスした時の結果である。シミュレーション結果を示す３本の線は、外側（フォトマスクの開口パターンの中心線から遠い側）から内側（フォトマスクの開口パターンの中心線から近い側）に向かって順に、最適露光量より４．５％多い露光量(dose)、最適露光量(best dose)、最適露光量より４．５％少ない露光量(dose)のシミュレーション結果を示す。ベストフォーカス時と０．２３μｍデフォーカスした時とを比較すると、シミュレーション結果を露光の仕様（スペック）内に収めるための露光余裕度（Exposure Latitude；以下「ＥＬ」と略記する）に大きな変動は無い。また、露光量が多い時と露光量が少ない時とを比較すると、露光の仕様（フォトスペック）内に収めるための焦点深度（Depth of Focus；以下「ＤＯＦ」と略記する）に大きな変動は無い。なお、焦点深度は、ＣＤ（critical dimension；微小線幅）スペックを維持できるフォーカスずれの幅を示す（単位は通常μｍ）。露光余裕度は、ＣＤスペックを維持できる露光量のずれ幅（通常、最適露光量に対する割合を±％で表す）を示す。
従来の光強度シミュレーション（あるいは閾値モデル）等のシミュレーションにより予測されるＨ型架橋パターンの架橋部分の寸法（現像後のレジスト寸法）は、（レジストボトム寸法に相当する為に）実測の寸法（レジストトップ寸法に相当する）より太くなる傾向にある。図１０Ａ（ｂ）におけるＨ型架橋パターンの架橋部分では断線が発生しているが、従来の光強度シミュレーションによる予測結果（図１０Ｂ）ではＨ型架橋パターンの架橋部分に断線が発生していない。実際は、現像後のレジストトップ形状が膜減りしており、次のエッチング工程において断線する可能性が高い。このため、従来のシミュレーションによる近接効果補正では、焦点深度や露光量に関係なく、Ｈ型架橋パターンの架橋部分の実寸法（露光・現像されたレジストの寸法）を、設計パターンに十分近づけられない（設計スペックを満たせない）可能性が高い。
ここで、図１１に本Ｈ型架橋パターンにおけるＬ／Ｗの寸法依存性を示す。図１２は、微小突起パターンでの２Ｌ／Ｗの寸法依存性のシミュレーション結果を示す。図１１の縦軸は、Ｈ型架橋パターンでの架橋部の線幅Ｗ（ｗ１）のフォト後シミュレーション値：ＳｉｍＣＤ（ｎｍ）である（図７のＨ型架橋パターン参照）。架橋部の幅Ｗが小さいと長さＬ（ｌ１）の長さによっては、断線することを示している。
これらの評価結果から、線幅１３０ｎｍのフラッシュのＭＲ層では、Ｈ型の架橋パターンでの追加ルールとして、架橋部（第１矩形部）の長さｌ１および幅ｗ１について「ｌ１≧２８０ｎｍ−２×ＥＳ（ｌ１ｊ）およびｗ１≧２４０ｎｍ−２×ＥＳ（ｗ１ｊ）の少なくとも一方を満たす」ことが必要である。この結果は、パターン依存の追加ルールとして、ＰＰＣ処理に組み込むことも可能である。また、デザインルールに追加することにより、次回以降の作業を大幅に効率化することができる。
次に、ライン系層でよく見られる（微小）突起タイプのパターンでの光強度シミュレーションに基づく検討結果を示す。このパターンは、図６に示したような突起型のパターンの一種である。このパターンのＬ／Ｗ（ｌ１／ｗ１）依存性を図１２に示す。ＤＯＦ，ＥＬともに大きな変動は無い。（フォトスペック内）シミュレーションチェックも通る。光強度シミュレーションでは問題が出ていない。
ここで、このＨ型架橋パターンにおいてＰＰＣ）後にクリティカルとなることを避けるための架橋部の寸法条件として「ｌ１≧２８０ｎｍ−２×ＥＳ（ｌ１ｊ）およびｗ１≧２４０ｎｍ−２×ＥＳ（ｗ１ｊ）の少なくとも一方を満たす」という条件（ロジックプロセスＭ１層フォト条件）を算出する基となったデータテーブルの具体例を図２３に示す。図２３は、４種類のＬ１値（１８０ｎｍ，２８８ｎｍ，４００ｎｍ，１０００ｎｍ）において、ｌ１を１６０〜４００ｎｍの範囲で振り、ｗ１を１８０〜３００ｎｍの範囲で振ったときに、フォト評価（実測データ）が不良（問題あり）となったｌ１およびｗ１の組み合わせ（図中にグレーで示すセル）、およびシミュレーション結果（シミュレーション抽出データ）およびフォト評価が不良となったｌ１およびｗ１の組み合わせ（図中に破線で示すセル）。また、図２３において、白抜きのセルは、シミュレーション結果およびフォト評価が良好（問題なし）であったｌ１およびｗ１の組み合わせを示す。また、×印を付けたセルは、その組み合わせについてはシミュレーション結果およびフォト評価を省略したことを示す。なお、図２３におけるシミュレーション結果とは、図２３のフォト評価結果に合わせ込んだシミュレーションの結果を意味する。
図２３から、Ｈ型架橋パターンにおいては、Ｌ１値（架橋部以外の部分の線幅；第１矩形部の長手方向に沿った第１多角形部の寸法）に関係なく、「ｌ１≧２８０ｎｍ−２×ＥＳ（ｌ１ｊ）およびｗ１≧２４０ｎｍ−２×ＥＳ（ｗ１ｊ）の少なくとも一方を満たす」という条件を満たせば、シミュレーション結果およびフォト評価が良好となることが分かる。
この図２３のフォト評価結果から、１３０ｎｍフラッシュＭＲ層では、図７（ａ）に示すＨ型の架橋パターンでの追加ルールとして、「ｌ１≧２８０ｎｍ−２×ＥＳ（ｌ１ｊ）およびｗ１≧２４０ｎｍ−２×ＥＳ（ｗ１ｊ）の少なくとも一方を満たす」ことが必要であることが判る。この結果は、パターン依存の追加ルールとして、ＰＰＣ処理に組み込むことが可能である。また、次回以降のデザインルールに追加することにより、以降の作業を格段に効率化することができる。
同様なクリティカルなパターン種として、クランク型架橋パターンがある。この具体例を図７（ｂ）に示す。この種のパターンも間の架橋部が細線化する傾向にあり、従来のシミュレーションチェックで洩れる可能性がある。このパターンについても、図示しないフォト評価結果より、架橋部（第２矩形部）の長さｌ２および幅ｗ２について「ｌ２≧２８０ｎｍ−ＥＳ（ｌ２ｊ）およびｗ２≧２４０ｎｍ−２×ＥＳ（ｗ２ｊ）の少なくとも一方を満たす」ことが必要であることが分かった。
次に、クリティカルなパターン種としては、微小突起パターンが挙げられる。この具体例を図７（ｃ）に示す。この種のパターンでは突起部中ほどが細線化し、コンタクト等がここに置いてあった場合、断線する可能性がある。これも従来のシミュレーションチェックで洩れる傾向にある。このパターンについても、図示しないＴＥＧのフォト評価結果より、１３０ｎｍフラッシュＭＲ層では、突起部の長さｌ３および幅ｗ３について「ｌ３≧２８０ｎｍ−ＥＳ（ｌ３ｊ）およびｗ３≧２４０ｎｍ−２×ＥＳ（ｗ３ｊ）の少なくとも一方を満たす」ことが必要であることが分かった。
最後に、クリティカルなパターン種としては、リング型パターンが挙げられる。この具体例を図７（ｄ）に示す。この種のパターンではコーナー部が細線化（例えば十字、Ｔ字パターン）、中抜きのスペースが埋まる可能性があり、従来のシミュレーションチェックで洩れる可能性がある。このパターンについても、図示しないＴＥＧのフォト評価結果より、１３０ｎｍフラッシュＭＲ層では、リング部分の長幅ｌ４および短幅ｗ４について「ｌ４≧２８０ｎｍ−２×ＥＳ（ｌ４ｊ）およびｗ４≧２４０ｎｍ−２×ＥＳ（ｗ４ｊ）の少なくとも一方を満たす」ことが必要であることが分かった。
最後に、ショートチェック用のクリティカルなパターン種として、よく利用される櫛形Ｌ／Ｓパターンがある。この具体例を図７（ｅ）に示す。同様の櫛形Ｌ／Ｓパターンは、他社の歩留まり評価用パターンにも利用されており、例えば特許文献９（特表２００４−５０５４３３）などに記載されている。
以上、ＴＥＧパターン評価が完了した後、上記クリティカルパターンにおける制約条件を踏まえて、パターンのＰＰＣ補正を行う。具体的には、上記クリティカルパターンの抽出と、ルールベース補正、又は補正下限値設定を加えたモデルベースでのＰＰＣ処理などである。
図１３に具体例を示す。この例では、下限値制約無しでＰＰＣを行った後、クリティカル領域であるＨ型架橋部（くびれ部分）を抽出し、Ｈ型架橋部の線幅を５７ｎｍから９０ｎｍに太らせる補正を行う。この例では、マスク加工精度からＨ型架橋部の線幅の下限値を９０ｎｍに制限した。
本法に従って、ＴＥＧでの抽出結果から任意の細線部での下限値を求め、クリティカルパターンの補正を行うものとする。このときには、細線部の線幅をある下限値まで太らせる処理を行う。さらに、このときの線幅の補正量（誤差）を別層（別のレイヤのデータ）として出力する（別層誤差出力）。細線部の線幅はこの差の分だけターゲット寸法から太る傾向となるため、この部分は、問題が無いか検証が必要となる。そのために、線幅の補正量（誤差）を別層として出力するのである。
上記方法により、従来のシミュレーションチェックで洩れていた断線危険箇所や短絡危険箇所を、マスクを実際に試作してウェハ評価を行うことなしに、マスクパターンデータから抽出し、この危険箇所に対策を行うことができる。
上記クリティカルパターンを抽出する条件（クリティカルパターンを抽出ルール）を逆にしたもの、すなわち上記クリティカルパターンでない条件は、デザインルールに追加できる。これにより、次回以降のプロセス開発の効率化に大きく寄与できる。本例、１３０ｎｍフラッシュＭＲ層におけるクリティカルパターンにおける制約条件をデザインルール化したものを、図１４〜図１７に示す。
なお、ここでは、１３０ｎｍプロセスに適用した例を説明したが、本発明は、１３０ｎｍプロセスに限定されるものではなく、９０ｎｍプロセス、６５ｎｍ以降のプロセスに同様に適用できるものである。
〔経験的合せこみモデルのプロセス近接効果補正〕
次に、図１ＢのＳ６で利用可能な経験的合せこみモデルのプロセス近接効果補正の方法の一例について説明する。
この例の補正方法は、評価用マスク（ＴＥＧ）を用いてレジストを露光および現像する露光実験を行い、現像後のレジストの形状を測定する第１の測定ステップと、現像されたレジストを用いて回路材料をエッチングし、エッチング後の回路材料の形状を測定する第２の測定ステップと、上記評価用マスクのパターンデータから、計算式によって現像後のレジストの形状を計算する計算ステップと、上記測定ステップで測定されたレジストの形状と上記計算ステップで算出されたレジストの形状との比較に基づき、上記計算式におけるパラメータ（関数の係数など）を変更して上記計算式を実測結果に合わせ込む合わせ込みステップと、合わせ込んだ計算式によってレジストの形状を計算し、計算されたレジストの形状に基づいてマスクのパターンデータに対してプロセス近接効果補正を行う近接効果補正ステップとを含み、上記評価用マスクが、従来の近接効果補正がなされたときにクリティカルとなると予測されるパターンを含む方法である。
上記近接効果補正ステップにおけるレジストの形状の計算に用いる計算式の例として、非特許文献４（小池透耀、他、”半導体素子設計シミュレータ“, 平成丸善株式会社, 1994/8, pp147-174）に記載の計算式を挙げる。
上記合わせ込みステップにおいて、ＯＰＣ計算モデル（投影光学像の計算式）を実験データに合わせ込む方法の例を、図２１に示す。これは、ＯＰＣ計算モデルおよび合わせ込みパラメータを示す。この例の方法では、図２１に示すように、ウェハ上の位置（長さ）Ｘに依る光強度分布Ｉ（ｘ）と、ウェハ上の位置（長さ；length）Ｘに依るレジスト特性分布Ｒ（ｘ）、ウェハ上の位置（長さ；length）Ｘに依るエッチング特性Ｅｉ（ｘ）などを含む、合わせ込み関数式（１）を用いる。
〔半導体集積回路の製造方法〕
また、本発明は、半導体集積回路の製造方法にも利用できる。ＣＭＯＳプロセスでの典型的な半導体集積回路（ＬＳＩ）の製造方法（ＣＭＯＳプロセス製造フロー）を図１９（ｂ）に示す。図１９（ｂ）に示す光リソグラフィ工程１〜６は、マスク上のＬＳＩ配線パターン（実際のＬＳＩ配線パターンではなく、ＬＳＩ配線パターンに対応する透光パターンまたは遮光パターン）やホールパターンを、ウェハ上のレジストに転写（焼き付け）して、ＬＳＩ配線パターンやホールパターン等のパターンを、ウェハ上のレジストに形成する工程である。すなわち、これらの工程では、光源からの光を集光レンズで集光し、フォトマスクを通し、投影レンズでウェハ上に結像させることにより、ウェハ上のレジストにおける所定領域を露光する。その後、レジストを現像して、レジストをパターニングする。その後、フォトレジストをエッチングマスクとして、フォトレジストの下層である回路材料層（例えばＣｕやＡｌなどからなる金属層など）のエッチングを行い、回路材料層をパターニングする。図１９（ｂ）に示すフローが終了すると、切り出し、パッケージ、出荷が行われる。なお、図１９（ａ）は、図１９（ｂ）に示す光リソグラフィ工程５を示している。
図１９のＣＭＯＳの層構造およびその製造方法は、公知のＣＭＯＳと同一であるので、説明を省略する。このＣＭＯＳの層構造は、公知文献、例えば原 央編,「ＵＬＳＩプロセス技術」,株式会社培風館,ｐ２の図１．２に記載されている。
〔マスクパターン作成システム〕
次に、前記の図１Ａおよび図１Ｂに示すマスクパターン作成方法を実現するためのマスクパターン作成システム（マスクパターン補正システム、マスクパターン検証システム）について、図２０に基づいて以下に説明する。
マスクパターン作成システムは、図２０に示すように、露光装置１、ＣＤ測定装置（測定装置）２、パラメータ抽出・フィッティング部３、ＤＲＣ部１２、入力部１４、データ処理部１５、および表示部（表示装置）１８を備えている。
露光装置１およびＣＤ測定装置２は、ユーザによってクリティカルパターン抽出用ＴＥＧ（マスク）が露光装置１に搬送されたときに、図１Ｂに示すＳ１のフォト、エッチングなどの評価（ウェハ評価）を行うものである。
すなわち、露光装置１は、ユーザによってクリティカルパターン抽出用ＴＥＧが露光装置１に搬送されたときに、クリティカルパターン抽出用ＴＥＧをマスクとして、ウェハ上のレジストを露光および現像する。露光装置１としては、例えばＫｒＦスキャナーやＡｒＦスキャナーなどが使用される。
ＣＤ測定装置２は、露光装置１で露光および現像されたレジストパターンの寸法や形状、並びにエッチングされた回路材料のパターン寸法を測定し、測定結果を測定データとしてパラメータ抽出・フィッティング部３へ出力する。ＣＤ測定装置２としては、ＣＤ−ＳＥＭ（走査型電子顕微鏡）やレーザなどが使用される。なお、上記抽出用ＴＥＧは、予め、本システム外部にあるマスク作製装置２０において、プロセス近接効果補正されたクリティカルパターン抽出用ＴＥＧのパターンデータに基づいて作製されている（図１ＢのＳ１）。また、上記プロセス近接効果補正されたクリティカルパターン抽出用ＴＥＧのパターンデータは、設計データ格納部１３に格納されたクリティカルパターン抽出用ＴＥＧのパターンデータに対してデータ処理部１５によってプロセス近接効果補正等のデータ処理がなされることによって予め作成されている。このときのクリティカルパターン抽出用ＴＥＧのパターンデータに対するデータ処理は、クリティカルパターン抽出部１５ａおよびクリティカルパターン修正部１５ｂによる処理が行われない点を除いて、後述する設計データに対するデータ処理（ただし、クリティカルパターンがデザインルールによって排除されるようになるまでのデータ処理）と同様であるので、説明を省略する。
パラメータ抽出・フィッティング部３は、ＥＷＳ（エンジニアリング・ワークステーション）やＰＣ（パーソナルコンピュータ）等で実現される第２の制御部であり、リソグラフィシミュレータプログラム格納部４に格納されたリソグラフィシミュレータプログラムをリソグラフィシミュレータプログラム格納部４から読み出して実行したり、ＣＡＤツールプログラム格納部５に格納されたＣＡＤツールプログラムをＣＡＤツールプログラム格納部５から読み出して実行したりすることで、データ処理を行う。したがって、パラメータ抽出・フィッティング部３は、設計データ格納部１３に格納されたクリティカルパターン抽出用ＴＥＧパターンデータのシミュレーションを実行する機能などを備えている。リソグラフィシミュレータプログラムは、パラメータを用いたシミュレーションによって、ＣＤ寸法をチェックしたり、プロセスマージンを見積もったりするために利用される。図２０のシステムでは、ＰＰＣパラメータの合わせ込みにシミュレーションプログラムを使用している。
パラメータ抽出・フィッティング部３は、ルール抽出部（パラメータ条件決定部）３ａ、パラメータ抽出部３ｂ、およびフィッティング部３ｃを備えている。
フィッティング部３ｃは、ＣＤ測定装置２から出力されたクリティカルパターン抽出用ＴＥＧの実測データ（寸法や形状のデータ）と、設計データ格納部１３に格納されたクリティカルパターン抽出用ＴＥＧのパターンデータについてシミュレーションを行った結果とを比較する。そして、フィッティング部３ｃは、比較結果に基づき、上記シミュレーションにおける複数のパラメータのフィッティング、すなわち上記シミュレーションが実測結果に合うように複数のパラメータを変更する（上記シミュレーションを実測結果に合わせ込む）処理を行う。さらに、フィッティング部３ｃは、これら合わせ込んだ複数のパラメータからなる数値行列をＰＰＣモデル（フィッティングによって改良されたシミュレーションモデル）またはＰＰＣルールとして格納部９に格納させる。後述する近接効果補正部１５ｃが、このＰＰＣモデルまたはＰＰＣルールを用いてシミュレーションを行うことにより、近接効果補正部１５ｃにおけるシミュレーションの高精度化を図ることができる。
パラメータ抽出部３ｂは、クリティカルパターン抽出用ＴＥＧの実測データからＰＰＣの検証基準となるパラメータを求め、求めたパラメータをＰＰＣ検証ファイルに格納してＰＰＣ検証ファイル格納部１０へ出力し、ＰＰＣ検証ファイルを格納部１０に格納させる。この検証ファイルは、後述するＰＰＣ検証部１５ｄに入力されるものであり、ＰＰＣ検証部１５ｄでＰＰＣデータを検証するために必要なものである。
ルール抽出部３ａは、図１ＢにおけるＳ２の処理、すなわち、ＣＤ測定装置２でのウェハ評価結果（測定データ）に基づくクリティカルパターン抽出ルールおよびクリティカルパターン補正ルールの取得を行うものである。ルール抽出部３ａは、取得したクリティカルパターン抽出ルールおよびクリティカルパターン補正ルールをそれぞれクリティカルパターン抽出ルール格納部７およびクリティカルパターン補正ルール格納部８に格納させる。ルール抽出部３ａは、さらに、ＣＤ測定装置２でのウェハ評価結果（測定データ）に基づくＤＦＭルールの抽出も行う。ルール抽出部３ａは、抽出したＤＦＭルールを、デザインルール格納部６に格納されたデザインルールに対して追加または置換する。
入力部１４は、ユーザの指示に応じて、設計データ格納部１３に格納された設計データをデータ処理部１５へ入力させるものである。設計データ格納部１３に設計データが格納される時点で、ＬＳＩレイアウトに関するＤＲＣおよびＬＶＳは完了している。すなわち、設計データ格納部１３には、レイアウトデータ（設計データ）が、ＤＲＣ部１２によるデザインルールチェックおよび図示しないＬＶＳ部によるＬＶＳを受けた上で格納される。ＤＲＣ部１２は、デザインルール格納部６に格納されたデザインルールに基づいてデザインルールチェックを行う。
データ処理部１５は、入力部１４によって入力された設計データに対して処理を行うものである。データ処理部１５は、クリティカルパターン抽出部１５ａ、クリティカルパターン補正部（クリティカルパターン補正部、補正箇所出力部）１５ｂ、近接効果補正部１５ｃ、ＰＰＣ検証部１５ｄ、およびレイアウト修正部１５ｅを備えている。
クリティカルパターン抽出部１５ａは、図１ＢにおけるＳ３の処理、すなわち、クリティカルパターン抽出ルール格納部７に格納されたクリティカルパターン抽出ルールに基づいて、設計データからクリティカルパターン（プロセス近接効果補正後にクリティカルとなるパターン）を抽出する処理を行うものである。
クリティカルパターン補正部１５ｂは、図１ＢにおけるＳ４・Ｓ５の処理、すなわち、設計データにクリティカルパターン（プロセス近接効果補正後にクリティカルとなるパターン）が含まれている場合に、クリティカルパターン補正ルール格納部８に格納されたクリティカルパターン補正ルールに基づいて、クリティカルパターンを補正する処理を行うものである。さらに、クリティカルパターン補正部１５ｂは、マスクのパターンデータを、補正された箇所を表す情報を付加した上で表示部１８へ出力し、補正された箇所がマスクにおけるどの位置であるかを表示部１８に表示させる。
なお、クリティカルパターンを排除するようなＤＦＭルールがデザインルールに対して追加または置換された場合には、設計パターンは、データ処理部１５に入力される前に（ＤＲＣ部１２によるデザインルールチェックの時点で）クリティカルパターンが除去されることになる。そのため、その場合には、データ処理部１５は、データ処理部１５に入力された設計データを、クリティカルパターン抽出部１５ａおよびクリティカルパターン補正部１５ｂをスルーして、近接効果補正部１５ｃへ直接送る。
近接効果補正部１５ｃは、設計データに対して図１ＢのＳ６の処理を行う。具体的には、近接効果補正部１５ｃは、ＰＰＣモデル格納部９に格納されたＰＰＣモデルを用いてシミュレーションによるプロセス近接効果補正を行う。近接効果補正部１５ｃは、ＥＷＳやＰＣ等のコンピュータが格納部１６に格納されたＰＰＣツールプログラムを格納部１６から読み出して実行することで実現される。したがって、格納部１６は、コンピュータを近接効果補正部１５ｃとして機能させるためのプログラム（ＰＰＣツールプログラム）を記録したコンピュータ読み取り可能な記録媒体である。
ＰＰＣ検証部１５ｄは、設計データに対して図１ＢのＳ７の処理を行う。具体的には、ＰＰＣ検証部１５ｄは、検証ファイル格納部１０に格納されたＰＰＣ検証ファイルに基づいてＰＰＣデータを検証する。ＰＰＣ検証部１５ｄは、検証結果を、表示部１８に表示させると共に、レイアウト修正部１５ｅへ送る。ＰＰＣ検証部１５ｄは、ＥＷＳやＰＣ等のコンピュータがＰＰＣ検証ツールプログラム格納部１７に格納されたＰＰＣ検証ツールプログラムをＰＰＣ検証ツールプログラム格納部１７から読み出して実行することで実現される。したがって、ＰＰＣ検証ツールプログラム格納部１７は、コンピュータをＰＰＣ検証部１５ｄとして機能させるためのプログラム（ＰＰＣ検証ツールプログラム）を記録したコンピュータ読み取り可能な記録媒体である。
レイアウト修正部１５ｅは、図１ＢのＳ８・Ｓ９を実行し、修正後のマスクパターンデータを、表示部１８に表示させると共に、外部のマスク作製装置２０へ出力する。レイアウト修正部１５ｅは、ＥＷＳやＰＣ等のコンピュータがレイアウトエディタプログラム格納部１９に格納されたレイアウトエディタプログラムを格納部１９から読み出して実行することで実現される。したがって、格納部１９は、コンピュータをレイアウト修正部１５ｅとして機能させるためのプログラム（レイアウトエディタプログラム）を記録したコンピュータ読み取り可能な記録媒体である。
外部のマスク作製装置２０へ出力された修正後のマスクパターンデータは、その後、リソグラフィに利用される。すなわち、まず、修正後のマスクパターンデータに従ってマスク作製装置２０でマスクが作製される（図１ＢのＳ１０）。次いで、それをマスクとして（レジストが表面に形成された）ウェハが露光装置１で露光および現像され、露光および現像後のレジストがＣＤ測定装置２によって評価される。その後、露光および現像後のレジストを有するウェハと、そのデータとが、図示しないエッチング装置へ送られ、エッチング装置でレジストの下層（回路材料層）がエッチングされる。エッチング後の下層の寸法も、ＣＤ測定装置２によって測定される。これにより、ＬＳＩパターンなどのパターンが形成される。
なお、ＤＦＭデータベース１１は、パラメータ抽出・フィッティング部３で抽出したＤＦＭルールなどを蓄え、データベースを構築していくものである。ＤＦＭデータベース１１において、ニューラルネットワークやファジーなどのソフトコンピューティング技術を利用することで、予測や見積もりを高速に効率良く行うことが可能となる。
なお、図１Ｂのフローにおいて、ユーザの指示や数値入力が必要となるのは、基本的に、Ｓ０〜Ｓ２、Ｓ４、およびＳ８である。また、図２０に示すマスクパターン作成システムにおいて、ユーザの指示や数値入力が必要となるのは、基本的に、露光装置１、ＣＤ測定装置２、ルール抽出部３ａ、クリティカルパターン補正部１５ｂにおけるクリティカルパターンの修正要否を判断する部分、およびレイアウト修正部１５ｅにおける修正要否を判断する部分である。また、Ｓ４におけるクリティカルパターンの修正要否の判断、およびＳ８における修正要否の判断については、ユーザが行ってもよく、クリティカルパターン補正部１５ｂまたはレイアウト修正部１５ｅが行ってもよい。
なお、図２０に示すマスクパターン作成システムは、システムの構成要素同士が物理的に接続されている必要はなく、システムの構成要素同士がネットワーク経由で接続されているシステム（システム全体がネットワーク上に構成されているシステム）であってもよい。
図２０に示すシステムは、上述した半導体素子や液晶表示素子等を製造するためのマスクパターンの補正だけでなく、マスクパターンの検証システムとして利用できる。図２０に示すシステムは、マスクパターンの検証システムとして利用する場合、マスクパターンの補正に関わる部分、すなわち、クリティカルパターン補正ルール格納部８、格納部９、クリティカルパターン補正部１５ｂ、近接効果補正部１５ｃ、およびレイアウト修正部１５ｅ、ＰＰＣツールプログラム格納部１６、およびレイアウトエディタプログラム格納部１９を省略できる。
ここで、比較のために、従来の検証システムおよび検証方法を図１８に基づいて説明する。図１８は、従来のマスクパターン検証システムの構成を示すブロック図である。
図１８に示すように、従来のマスクパターン検証システムは、外部から後述する制御部１０２へ測定データを入力するための入力部１０１、測定データや設計データ、ＰＰＣデータ等に基づいて検証および問題箇所の抽出を行う制御部１０２、検証に用いられるＰＰＣ検証データベースを格納する検証データベース１０３、ＤＲＣ（デザインルールチェック）ファイルを用いてＣＡＤ（コンピュータ支援設計）検証を行う（ＣＡＤ検証ツールで実現される）ＣＡＤ検証部１０４、ＰＰＣモデルを用いてシミュレーションを行うシミュレーション部１０５、制御部１０２で抽出された問題箇所を表示する表示部１０６、制御部１０２で用いられる設計データを格納する設計データ格納部１０７、制御部１０２で用いられるＰＰＣデータを格納するデータ格納部１０８、および制御部１０２で抽出された問題箇所のデータ（抽出結果データ）を格納する抽出結果データ格納部１０９を備えている。
また、制御部１０２は、ＥＷＳやＰＣ等で実現されるものであり、測定データ、設計データ、およびＰＰＣデータをそれぞれ入力部１０１、設計データ格納部１０７、およびデータ格納部１０８から読み込んで相互差分検証部１０２ｂ（後述）に供給するデータ読み込み部１０２ａと、ＣＡＤ検証部１０４での検証結果、および検証データベース１０３内のＰＰＣ検証データベースを用いて設計データやＰＰＣデータの相互差分検証を行う相互差分検証部１０２ｂと、リソグラフィーシミュレーション部１０５でのシミュレーション結果および検証データベース１０３内のＰＰＣ検証データベースを用いて設計データやＰＰＣデータのシミュレーション検証を行うシミュレーション検証部１０２ｃと、相互差分検証部１０２ｂおよびシミュレーション検証部１０２ｃでの検証結果に基づき設計データやＰＰＣデータの問題箇所を抽出し、検証データベース１０３内のＰＰＣ検証データベースに反映させると共に表示部１０６に表示させる問題箇所抽出部１０２ｄとを備えている。
なお、図１８に示す従来の検証システムは、図２０のシステムにはないブロック、検証データベース１０３、相互差分検証部１０２ｂ、シミュレーション検証部１０２ｃ、問題箇所抽出部１０２ｄ、および抽出結果データ格納部１０９を備えているが、これらブロックは、本発明のシステム以前の仕様のものである。すなわち、検証データベース１０３は、図２０の（統合）データベース（ＤＦＭデータベース１１）の前身である。相互差分検証部１０２ｂは、ルールベースＯＰＣで利用していた旧式の検証手法である。シミュレーション検証部１０２ｃは、本発明のシステムにおけるＰＰＣ検証部１５ｄの前身にあたる形態のものを指している。問題箇所抽出部１０２ｄおよび抽出結果データ格納部１０９は、従来の光学像シミュレーションに基づくものであり、精度に問題があったものである。
以上のように、本発明によれば、ＰＰＣ処理後にプロセススペック（余裕度含）を達成でき、微細加工プロセスを実施した後で、マスクの設計データを修正し、マスク作り直し、ウェハ評価し直すことが必要となり、コストおよび開発期間の無駄が発生することを防ぐことができる。
最後に、図２０に示すシステムの各ブロック、特にパラメータ抽出・フィッティング部３およびデータ処理部１５は、ハードウェアロジックによって構成してもよいし、ＣＰＵを用いてソフトウェアによって実現してもよい。
すなわち、上記システムは、各機能を実現する制御プログラムの命令を実行するＣＰＵ（Central Processing Unit）、上記プログラムを格納したＲＯＭ（Read Only Memory）、上記プログラムを展開するＲＡＭ（Random Access Memory）、上記プログラムおよび各種データを格納するメモリ等の記憶装置（記録媒体）などを備えている。そして、本発明の目的は、上述した機能を実現するソフトウェアである上記システムの制御プログラムのプログラムコード（実行形式プログラム、中間コードプログラム、ソースプログラム）をコンピュータで読み取り可能に記録した記録媒体を、上記システムに供給し、そのコンピュータ（またはＣＰＵやＭＰＵ）が記録媒体に記録されているプログラムコードを読み出し実行することによっても、達成可能である。
上記記録媒体としては、例えば、磁気テープやカセットテープ等のテープ系、フロッピー（登録商標）ディスク／ハードディスク等の磁気ディスクやＣＤ−ＲＯＭ／ＭＯ／ＭＤ／ＤＶＤ／ＣＤ−Ｒ等の光ディスクを含むディスク系、ＩＣカード（メモリカードを含む）／光カード等のカード系、あるいはマスクＲＯＭ／ＥＰＲＯＭ／ＥＥＰＲＯＭ／フラッシュＲＯＭ等の半導体メモリ系などを用いることができる。
また、上記システムを通信ネットワークと接続可能に構成し、上記プログラムコードを通信ネットワークを介して供給してもよい。この通信ネットワークとしては、特に限定されず、例えば、インターネット、イントラネット、エキストラネット、ＬＡＮ、ＩＳＤＮ、ＶＡＮ、ＣＡＴＶ通信網、仮想専用網（Virtual Private Network）、電話回線網、移動体通信網、衛星通信網等が利用可能である。また、通信ネットワークを構成する伝送媒体としては、特に限定されず、例えば、ＩＥＥＥ１３９４、ＵＳＢ、電力線搬送、ケーブルＴＶ回線、電話線、ＡＤＳＬ回線等の有線でも、ＩｒＤＡやリモコンのような赤外線、Ｂｌｕｅｔｏｏｔｈ（登録商標）、８０２．１１無線、ＨＤＲ、携帯電話網、衛星回線、地上波デジタル網等の無線でも利用可能である。なお、本発明は、上記プログラムコードが電子的な伝送で具現化された、搬送波に埋め込まれたコンピュータデータ信号の形態でも実現され得る。
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明は、ＬＳＩ（大規模集積回路）や液晶デバイス、ＭＥＭＳ等の回路パターンを形成するための微細加工プロセス（レジストを露光し、露光されたレジストを現像し、現像されたレジストをマスクとして回路材料をエッチングするリソグラフィ、エッチング等のプロセス）に用いられるマスクのデータ又は設計データの検証方法、並びに、それを用いた設計データ又はマスクデータの補正方法、半導体集積回路の歩留まり予測方法、およびデザインルールの改善方法に利用できる。また、本発明は、設計データ又はマスクデータの検証システムおよびそれを用いた設計データ又はマスクデータの補正システムにも利用できる。さらに、本発明は、上記設計データ又はマスクデータの補正方法を用いたマスクの製造方法および半導体集積回路の製造方法にも利用できる。
本発明の実施の一例に係るマスクパターンデータの補正方法を概念的に示す図である。 本発明の実施の一形態に係るマスクパターンデータの検証方法および補正方法を示すフローチャートである。 従来のマスクパターンデータ作成方法を示すフローチャートである。 ＰＰＣ処理後クリティカルとなるパターン具体例を示す図である。 ＳＲＡＭメモリーセルでのモデルベースＰＰＣパターン例を示す図である。 クリティカルパターンでのＳＥＭ測定結果（危険箇所）を示す図である。 クリティカルパターンでのシミュレーション結果（危険箇所）を示す図である。 ＰＰＣモデル抽出用ＴＥＧパターンの具体例（本法でのクリティカルパターン）を示す図である。 ＰＰＣモデル抽出用ＴＥＧパターンの具体例（従来法）を示す図である。 プロセス余裕度の厳しいＰＰＣクリティカルなパターンの実際の具体例（本実施例）を示す図である。 Ｈ型架橋パターン例及びＳＥＭ測定結果（危険箇所）を示す図である。 Ｈ型架橋パターンでのシミュレーション結果を示す図である。 Ｈ型架橋パターンＬ／Ｗ依存性を示す図である。 微小突起パターン２Ｌ／Ｗ依存性シミュレーション結果を示す図である。 下限値制約を加えたＰＰＣパターン補正の具体例を示す図である。 ＤＦＭルール具体例としての線幅／長さルールを示す図である。 ＤＦＭルール具体例としての微小段差ルールを示す図である。 微小突起パターンおよび微小段差パターンの具体例を示す図である。 デザインルール追加例（Ｌｏｇｉｃプロセス／ＭＲ層）を示す図である。 従来のマスクパターン検証システムの構成を示すブロック図である。 現在の光リソグラフィ工程及び半導体微細加工プロセス工程の説明図である。 本発明の実施の一形態に係るフォトマスクパターン補正システムの構成を示すブロック図である。 合わせ込み関数を説明するための図である。 ライン端バッティングパターンの具体例（Ｌ／Ｓ疎密）を示す図である。 Ｈ型架橋パターンにおけるＬ／Ｗ下限値抽出テーブルの具体例を示す図である。 プロセス近接効果補正の処理フローを示す図である。 従来の典型的なＰＰＣ処理フローを示す図である。 従来のＰＰＣ処理に用いられているモデル／ルール抽出用ＴＥＧパターンの他の例を示す図である。 従来のＰＰＣ処理に用いられているモデル／ルール抽出用ＴＥＧパターンのさらに他の例を示す図である。 従来のＰＰＣ処理に用いられているモデル／ルール抽出用ＴＥＧパターンのさらに他の例を示す図である。 従来のＰＰＣ処理に用いられているモデル／ルール抽出用ＴＥＧパターンのさらに他の例を示す図である。 従来のＰＰＣ処理に用いられているモデル／ルール抽出用ＴＥＧパターンのさらに他の例を示す図である。 １３０ｎｍプロセスＧＰ層における、最近接パターンまでのスペースに依るエッチングシフト量の変化を示す図である。 前記図３１に示すＬ／Ｓパターンのライン幅の値と実測値（○濃淡ドット点）との対応関係を示す図である。ここで、縦軸は式（１）で近似した時の残差（ｎｍ）を示す。
符号の説明
１ 露光装置
２ ＣＤ測定装置（第１の測定装置、第２の測定装置）
３ａ ルール抽出部（パラメータ条件決定部）
１５ｃ 近接効果補正部
１５ａ クリティカルパターン抽出部
１５ｂ クリティカルパターン補正部
（クリティカルパターン補正部、補正箇所出力部）

Claims (21)

  1. 設計（レイアウト）データ又はリソグラフィ用のマスクのデータを、そのマスクを用いた微細加工プロセスによって所望の寸法を持つ回路パターンが形成されるように補正する方法であって、
    設計データ又はマスクのデータに対して少なくともエッチング近接効果補正を含むプロセス近接効果補正を行う近接効果補正ステップと、
    パラメータの数値が異なる複数のパターンを含み、かつそれらパターンの一部としてプロセス近接効果補正されたときにクリティカルになるクリティカルパターンを含む評価用マスクを用いてレジストを露光し、露光されたレジストを現像し、現像されたレジストのパターン寸法を測定する第１の測定ステップと、
    現像されたレジストを用いて回路材料をエッチングし、エッチング後の回路材料のパターン寸法を測定する第２の測定ステップと、
    上記第１および第２の測定ステップで測定されたレジストおよび回路材料のパターン寸法に基づいて、設計データ又はマスクのデータがプロセス近接効果補正されたときにクリティカルにならないようなパラメータの数値条件を決定するパラメータ条件決定ステップと、
    設計データ又はマスクデータから、上記数値条件を満たさないパラメータを持つパターンを、プロセス近接効果補正されたときにクリティカルになるクリティカルパターンとして抽出するクリティカルパターン抽出ステップと、
    抽出されたクリティカルパターンのパラメータが上記数値条件を満たすように設計データ又はマスクのデータを修正する修正ステップとを含むことを特徴とする設計データ又はマスクデータの補正方法。
  2. 設計（レイアウト）データ又はリソグラフィ用のマスクデータに対して少なくともエッチング近接効果補正を含むプロセス近接効果補正を行う微細加工プロセスにおいて、プロセス近接効果補正されたときにクリティカルになるクリティカルパターンが設計データ又はマスクデータに含まれていないかどうかを、プロセス近接効果補正の前または後に検証する検証方法であって、
    パラメータの数値が異なる複数のパターンを含み、かつそれらパターンの一部としてプロセス近接効果補正されたときにクリティカルになるクリティカルパターンを含む評価用マスクを用いてレジストを露光し、露光されたレジストを現像し、現像されたレジストのパターン寸法を測定する第１の測定ステップと、
    現像されたレジストを用いて回路材料をエッチングし、エッチング後の回路材料のパターン寸法を測定する第２の測定ステップと、
    上記第１および第２の測定ステップで測定されたレジストおよび回路材料のパターン寸法に基づいて、パターンデータがプロセス近接効果補正されたときにクリティカルにならないようなパラメータの数値条件を決定するパラメータ条件決定ステップと、
    設計データ又はマスクデータから、上記数値条件を満たさないパラメータを持つパターンを、プロセス近接効果補正されたときにクリティカルになるクリティカルパターンとして抽出するクリティカルパターン抽出ステップとを含むことを特徴とする設計データ又はマスクデータの検証方法。
  3. 設計（レイアウト）データ又はリソグラフィ用のマスクデータに対してプロセス近接効果補正を行う近接効果補正ステップを含む微細加工プロセスによって半導体集積回路を製造する方法において、半導体集積回路の歩留まりを予測する方法であって、
    請求項２記載の検証方法を用いてクリティカルパターンを抽出し、
    抽出されたクリティカルパターンの有無、抽出されたクリティカルパターンの密度、および、抽出されたクリティカルパターンのパラメータの数値が上記数値条件の境界値から外れている程度、の少なくとも１つに基づいて、半導体集積回路の歩留まりを予測することを特徴とする半導体集積回路の歩留まり予測方法。
  4. タイミング検証を含む回路シミュレーションによって回路のクリティカル・パスを半導体集積回路の設計データから抽出し、
    抽出したクリティカル・パスを全体的または部分的に含む任意のレイアウト層に対応するマスクのパターンにおける、前記抽出されたクリティカルパターンの有無、抽出されたクリティカルパターンの密度、および、抽出されたクリティカルパターンのパラメータの数値が上記数値条件の境界値から外れている程度、の少なくとも１つに基づいて、半導体集積回路の歩留まりを予測することを特徴とする請求項３記載の半導体集積回路の歩留まり予測方法。
  5. デザインルールに従って半導体集積回路のパターンをレイアウトする設計ステップと、半導体集積回路の設計データ又はマスクデータに対してプロセス近接効果補正を行う近接効果補正ステップとを含む微細加工プロセスにおいて、上記デザインルールを改善する方法であって、
    請求項２記載の検証方法を用いてクリティカルパターンを抽出し、
    クリティカルパターンが抽出されたときに、「上記パラメータの数値条件を満たす」というルールをデザインルールに含めることを特徴とするデザインルールの改善方法。
  6. 上記評価用マスクが、上記クリティカルパターンとして、
    （１）第１矩形部と、第１矩形部を挟み第１矩形部の２つの短辺にそれぞれ１辺が接する２つの第１多角形部とを少なくとも含み、これら第１多角形部における第１矩形部の短辺に接する辺は、各々の両端が第１矩形部の短辺より外側に位置するＨ型架橋パターン、
    （２）第２矩形部と、第２矩形部を挟み第２矩形部の２つの短辺にそれぞれ１辺が接する２つの第２多角形部とを少なくとも含み、これら第２多角形部における第２矩形部の短辺に接する辺は、各々の一端のみが第２矩形部の短辺より外側に位置し、外側に位置する一端同士が第２矩形部を挟んで対向しているクランク型架橋パターン、
    （３）矩形の突起部と、突起部の１つの短辺に接する多角形の本体部とを少なくとも含み、この本体部における突起部の短辺に接する辺は、その両端が突起部の短辺より外側に位置する突起パターン、
    （４）矩形の開口部を有するリングパターン、および
    （５）互いに対向する一対の櫛形部であって、一方の櫛形部における櫛歯部分と櫛歯部分との間に他方の櫛形部における櫛歯部分が入り込んでいる櫛形部を含む櫛形パターン
    の少なくとも１つを含むことを特徴とする請求項１記載の設計データ又はマスクデータの補正方法。
  7. 上記クリティカルパターン抽出ステップが、プロセス近接効果補正ステップの前に行われ、
    上記評価用マスクが、
    （１）第１矩形部の長手方向に沿った第１多角形部の寸法Ｌ１、第１矩形部の幅方向に沿った第１多角形部の寸法Ｗ１、第１矩形部の長さｌ１、および第１矩形部の幅ｗ１の少なくとも１つの境界値が上記パラメータの数値条件として求められるように、上記境界値を内包する数値範囲内でＬ１、Ｗ１、ｌ１、およびｗ１の少なくとも１つを振った複数のＨ字型架橋パターン、
    （２）第２矩形部の長手方向に沿った第２多角形部の寸法Ｌ２、第２矩形部の幅方向に沿った第２多角形部の寸法Ｗ２、第２矩形部の長さｌ２、および第２矩形部の幅ｗ２の少なくとも１つの境界値が上記パラメータの数値条件として求められるように、上記境界値を内包する数値範囲内でＬ２、Ｗ２、ｌ２、およびｗ２の少なくとも１つを振った複数のクランク型架橋パターン、
    （３）突起部の長手方向に沿った本体部の寸法Ｌ３、突起部の幅方向に沿った本体部の寸法Ｗ３、突起部の長さｌ３、および突起部の幅ｗ３の少なくとも１つの境界値が上記パラメータの数値条件として求められるように、上記境界値を内包する数値範囲内でＬ３、Ｗ３、ｌ３、およびｗ３の少なくとも１つを振った複数の突起パターン、および、
    （４）リング部分における第１方向に沿って伸びる部分の幅および第１方向に直交する第２方向に沿って伸びる部分の幅がそれぞれ一定であり、第１方向に沿って伸びる部分の幅と第２方向に沿って伸びる部分の幅とのうちで、より広い方を長幅ｌ４、より狭い方を短幅ｗ４とし、長幅方向に沿った開口部の寸法をＬ４、短幅方向に沿った開口部の寸法をＷ４とすると、Ｌ４、Ｗ４、ｌ４、およびｗ４の少なくとも１つの境界値が上記パラメータの数値条件として求められるように、上記境界値を内包する数値範囲内でＬ４、Ｗ４、ｌ４、およびｗ４の少なくとも１つを振った複数のリングパターン
    から選ばれる少なくとも１種のパターン群を含むことを特徴とする請求項６記載の設計データ又はマスクデータの補正方法。
  8. 上記パラメータは、線幅およびスペースを含み、
    上記パラメータの数値条件は、「線幅が線幅下限値以上である」という線幅の数値条件および「スペースがスペース下限値以上である」というスペースの数値条件の少なくとも一方を含み、
    上記評価用マスクにおける複数のパターンは、線幅下限値を内包する数値範囲内で線幅を振ったパターン群、およびスペース下限値を内包する数値範囲内でスペースを振ったパターン群の少なくとも一方を含むように設けられていることを特徴とする請求項６または７に記載の設計データ又はマスクデータの補正方法。
  9. 上記修正ステップでは、上記近接効果補正ステップ内または上記近接効果補正ステップ後に、「線幅が線幅下限値以上である」という線幅の数値条件および「スペースがスペース下限値以上である」というスペースの数値条件の少なくとも一方を満たすように、プロセス近接効果補正された設計データ又はマスクデータを修正することを特徴とする請求項１記載の設計データ又はマスクデータの補正方法。
  10. 上記修正ステップでは、上記近接効果補正ステップの前に、「線幅が線幅下限値以上である」という線幅の数値条件および「スペースがスペース下限値以上である」というスペースの数値条件の少なくとも一方を満たすように、設計データ又はマスクデータを修正することを特徴とする請求項１記載の設計データ又はマスクデータの補正方法。
  11. 請求項１に記載の方法によって設計データ又はリソグラフィ用マスクデータを補正し、補正された設計データ又はマスクデータに従ってリソグラフィ用マスクを作成することを特徴とするリソグラフィ用マスクの製造方法。
  12. 請求項１１に記載の方法によって製造されたことを特徴とするリソグラフィ用マスク。
  13. 回路を構成する回路材料の層を形成するステップと、
    回路材料の層上にレジストを形成するステップと、
    マスクを用いてレジストを露光する露光ステップと、
    露光されたレジストを現像するステップと、
    現像されたレジストをマスクとして回路材料の層をエッチングするステップとを含む半導体集積回路の製造方法において、
    上記露光ステップにおいて、請求項１１に記載の方法によって製造されたリソグラフィ用マスクを用いることを特徴とする半導体集積回路の製造方法。
  14. 設計（レイアウト）データ又はリソグラフィ用マスクのデータを、そのリソグラフィ用マスクを用いた微細加工プロセスによって所望の寸法を持つ回路パターンが形成されるように補正するシステムであって、
    設計データ又はリソグラフィ用マスクのデータに対してプロセス近接効果補正を行う近接効果補正部と、
    評価用マスクを用いてレジストを露光し、露光されたレジストを現像する露光装置と、
    現像されたレジストのパターン寸法を測定する第１の測定装置と、
    現像されたレジストを用いてエッチングされた回路材料のパターン寸法を測定する第２の測定装置と、
    上記第１および第２の測定装置で測定されたレジストおよび回路材料のパターン寸法に基づいて、設計データ又はマスクデータがプロセス近接効果補正されたときにクリティカルにならないようなパラメータの数値条件を決定するパラメータ条件決定部と、
    設計データ又はリソグラフィ用マスクのデータから、上記数値条件を満たさないパラメータを持つパターンを、プロセス近接効果補正されたときにクリティカルになるクリティカルパターンとして抽出するクリティカルパターン抽出部と、
    抽出されたクリティカルパターンのパラメータが上記数値条件を満たすように設計データ又はマスクデータを補正するクリティカルパターン補正部とを備え、
    上記評価用マスクは、パラメータの数値が異なる複数のパターンを含み、かつそれらパターンの一部としてプロセス近接効果補正されたときにクリティカルになるクリティカルパターンを含む評価用マスクのデータに従って予め作成されたものであることを特徴とする設計データ又はマスクデータの補正システム。
  15. 設計データ又はリソグラフィ用マスクのデータを、クリティカルパターン補正部で補正された箇所を表す情報を付加した上で表示装置へ出力する補正箇所出力部をさらに含むことを特徴とする請求項１４記載の設計データ又はマスクデータの補正システム。
  16. 請求項１４に記載の補正システムとしてコンピュータを機能させるための補正プログラムであって、コンピュータを上記の各部として機能させるための補正プログラム。
  17. 請求項１６に記載の補正プログラムを記録したコンピュータ読み取り可能な記録媒体。
  18. 設計（レイアウト）データ又はリソグラフィ用マスクのデータに対して少なくともエッチング近接効果補正を含むプロセス近接効果補正を行う近接効果補正ステップを含む微細加工プロセスにおいて、プロセス近接効果補正されたときにクリティカルになるクリティカルパターンが設計データ又はリソグラフィ用マスクのデータに含まれないかを、近接効果補正ステップの前または後に検証する検証システムであって、
    設計データ又はリソグラフィ用マスクのデータに対してプロセス近接効果補正を行う近接効果補正部と、
    評価用マスクを用いてレジストを露光し、露光されたレジストを現像する露光装置と、
    現像されたレジストのパターン寸法を測定する第１の測定装置と、
    現像されたレジストを用いてエッチングされた回路材料のパターン寸法を測定する第２の測定装置と、
    上記第１および第２の測定装置で測定されたレジストおよび回路材料のパターン寸法に基づいて、設計データ又はマスクデータがプロセス近接効果補正されたときにクリティカルにならないようなパラメータの数値条件を決定するパラメータ条件決定部と、
    設計データ又はリソグラフィ用マスクのデータから、上記数値条件を満たさないパラメータを持つパターンを、プロセス近接効果補正されたときにクリティカルになるクリティカルパターンとして抽出するクリティカルパターン抽出部と、
    上記評価用マスクは、パラメータの数値が異なる複数のパターンを含み、かつそれらパターンの一部としてプロセス近接効果補正されたときにクリティカルになるクリティカルパターンを含む評価用マスクのデータに従って予め作成されたものであることを特徴とする設計データ又はマスクデータの検証システム。
  19. 請求項１８に記載の検証システムとしてコンピュータを機能させるための検証プログラムであって、コンピュータを上記の各部として機能させるための検証プログラム。
  20. 請求項１９に記載の検証プログラムを記録したコンピュータ読み取り可能な記録媒体。
  21. 評価用マスクを用いてレジストを露光および現像する露光実験を行い、現像後のレジストの形状を測定する第１の測定ステップと、
    現像されたレジストを用いて回路材料をエッチングし、エッチング後の回路材料の形状を測定する第２の測定ステップと、
    上記評価用マスクのデータから、計算式またはシミュレーションによって現像後のレジストの形状を予測する第１の予測ステップと、
    上記評価用マスクのデータから、計算式またはシミュレーションによってエッチング後の回路材料の形状を予測する第２の予測ステップと、
    上記第１および第２の測定ステップで測定されたレジストおよび回路材料の形状と上記第１および第２の予測ステップで予測されたレジストおよび回路材料の形状との比較に基づき、上記計算式またはシミュレーションにおけるパラメータを変更することで、上記計算式またはシミュレーションを上記第１および第２の測定ステップでの測定結果に合わせ込む合わせ込みステップと、
    合わせ込んだ計算式またはシミュレーションによってレジストおよび回路材料の形状を予測し、予測されたレジストおよび回路材料の形状に基づいて設計（レイアウト）データ又はマスクのデータに対してプロセス近接効果補正を行う近接効果補正ステップとを含む設計データ又はマスクデータの補正方法であって、
    上記評価用マスクが、上記第１および第２の予測ステップで予測されたレジストの形状に基づいてプロセス近接効果補正されたときにクリティカルとなると予測されるパターンを含むことを特徴とする設計データ又はマスクデータの補正方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008268265A (ja) * 2007-04-16 2008-11-06 Fujitsu Microelectronics Ltd 検証方法及び検証装置
JP2012047892A (ja) * 2010-08-25 2012-03-08 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2012198411A (ja) * 2011-03-22 2012-10-18 Toshiba Corp マスクパターン補正方法、マスクパターン補正プログラムおよび半導体装置の製造方法
JP2012252237A (ja) * 2011-06-06 2012-12-20 Dainippon Printing Co Ltd マスクデータ生成方法及びそれを用いたマスクの製造方法
JP2013012562A (ja) * 2011-06-29 2013-01-17 Zuken Inc エッチングパターン作成装置、エッチングパターン作成方法、プログラムおよびコンピューター読み取り可能な記録媒体
JP2014131030A (ja) * 2012-12-31 2014-07-10 Samsung Electro-Mechanics Co Ltd 狭回路幅不良防止装置及びその方法
US10922472B2 (en) 2018-12-13 2021-02-16 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device
US20230244137A1 (en) * 2022-01-28 2023-08-03 D2S, Inc. Method and system for reticle enhancement technology

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7667332B2 (en) * 2004-11-05 2010-02-23 Kabushiki Kaisha Toshiba Method for generating pattern, method for manufacturing semiconductor device, semiconductor device, and computer program product
JP2006251245A (ja) * 2005-03-09 2006-09-21 Nec Electronics Corp 測長パターン、半導体装置および半導体装置の製造方法
JP2009031460A (ja) * 2007-07-26 2009-02-12 Toshiba Corp マスクパターンの作成方法、作成装置及び露光用マスク
JP4511582B2 (ja) * 2007-11-07 2010-07-28 シャープ株式会社 マスクパターンの補正方法、フォトマスク、および半導体装置の製造方法
JP2009282400A (ja) * 2008-05-23 2009-12-03 Toshiba Corp プロセス近接効果の補正方法、プロセス近接効果の補正装置及びプロセス近接効果のパターン補正プログラムを格納した記録媒体
KR100935733B1 (ko) * 2008-06-20 2010-01-08 주식회사 하이닉스반도체 피치 변화 구간을 포함하는 레이아웃 보정방법
US8065116B2 (en) * 2008-10-08 2011-11-22 Robert Bosch Gmbh Systems, methods, and tools for proofing a computer-aided design object
US8095341B2 (en) 2008-10-08 2012-01-10 Robert Bosch Gmbh Systems, methods, and tools for proofing a computer-aided design object
US8464185B2 (en) * 2008-11-24 2013-06-11 Mentor Graphics Corporation Electron beam simulation corner correction for optical lithography
JP2010128279A (ja) * 2008-11-28 2010-06-10 Toshiba Corp パターン作成方法及びパターン検証プログラム
US20110047519A1 (en) * 2009-05-11 2011-02-24 Juan Andres Torres Robles Layout Content Analysis for Source Mask Optimization Acceleration
US20110145772A1 (en) * 2009-05-14 2011-06-16 Pikus Fedor G Modular Platform For Integrated Circuit Design Analysis And Verification
US8625076B2 (en) * 2010-02-09 2014-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer edge exposure module
KR20110102688A (ko) * 2010-03-11 2011-09-19 삼성전자주식회사 식각 근접 보정 방법, 이를 이용한 포토마스크 레이아웃의 형성 방법, 이를 수행하는 프로그래밍된 명령을 저장하는 컴퓨터에서 판독 가능한 저장 매체 및 마스크 이미징 시스템
CN102193304B (zh) * 2010-03-12 2012-12-05 中芯国际集成电路制造(上海)有限公司 光掩模版和使用所述光掩模版的测试方法
US8543965B1 (en) 2010-06-12 2013-09-24 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for smart pattern capturing and layout fixing
DE102010030758B4 (de) * 2010-06-30 2018-07-19 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Steuerung kritischer Abmessungen in optischen Abbildungsprozessen für die Halbleiterherstellung durch Extraktion von Abbildungsfehlern auf der Grundlage abbildungsanlagenspezifischer Intensitätsmessungen und Simulationen
CN102478761B (zh) * 2010-11-25 2014-01-22 无锡华润上华半导体有限公司 掩膜版制作方法及系统
US8832621B1 (en) 2011-11-28 2014-09-09 Cadence Design Systems, Inc. Topology design using squish patterns
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
KR101855803B1 (ko) 2012-02-22 2018-05-10 삼성전자주식회사 식각 근접 보정방법
JP6039910B2 (ja) * 2012-03-15 2016-12-07 キヤノン株式会社 生成方法、プログラム及び情報処理装置
US8689149B1 (en) * 2013-01-11 2014-04-01 Synopsys, Inc. Multi-patterning for sharp corner printing
US8924896B2 (en) * 2013-01-31 2014-12-30 Globalfoundries Inc. Automated design layout pattern correction based on context-aware patterns
US8997027B2 (en) * 2013-07-31 2015-03-31 GlobalFoundries, Inc. Methods for modifying an integrated circuit layout design
CN103412993A (zh) * 2013-08-06 2013-11-27 中国科学院微电子研究所 一种可制造性设计系统及可制造性设计系统的工作方法
JP6338368B2 (ja) * 2013-12-25 2018-06-06 キヤノン株式会社 パターンの光学像の評価方法
KR102227127B1 (ko) 2014-02-12 2021-03-12 삼성전자주식회사 리소그래피 시뮬레이션을 이용한 디자인룰 생성 장치 및 방법
US20160110859A1 (en) * 2014-10-17 2016-04-21 Macronix International Co., Ltd. Inspection method for contact by die to database
JP6468792B2 (ja) * 2014-10-21 2019-02-13 日本コントロールシステム株式会社 パターン補正量算出装置、パターン補正量算出方法、およびプログラム
US9651855B2 (en) * 2014-12-09 2017-05-16 GlobalFoundries, Inc. Methods for optical proximity correction in the design and fabrication of integrated circuits using extreme ultraviolet lithography
CN105044941B (zh) * 2015-08-03 2018-01-12 深圳市华星光电技术有限公司 光刻图形的尺寸检测方法
US20170068757A1 (en) * 2015-09-08 2017-03-09 Kabushiki Kaisha Toshiba Simulation device for semiconductor device, and short-circuit determination method for semiconductor device
US9697310B2 (en) * 2015-11-02 2017-07-04 Winbond Electronics Corporation Level faults interception in integrated circuits
US10656517B2 (en) * 2016-01-20 2020-05-19 Mentor Graphics Corporation Pattern correction in multiple patterning steps
US9754071B1 (en) * 2016-02-19 2017-09-05 Globalfoundries Inc. Integrated circuit (IC) design analysis and feature extraction
JP2018028600A (ja) * 2016-08-17 2018-02-22 株式会社Ｓｃｒｅｅｎホールディングス データ補正装置、描画装置、データ補正方法、描画方法およびプログラム
KR102154667B1 (ko) * 2016-09-29 2020-09-10 주식회사 히타치하이테크 패턴 계측 장치, 및 컴퓨터 프로그램
KR102323989B1 (ko) * 2017-02-22 2021-11-10 에이에스엠엘 네델란즈 비.브이. 패터닝 디바이스 상의 유한한 두께들의 구조체들에 의한 방사선의 산란을 결정하는 방법들
US20180300872A1 (en) * 2017-04-12 2018-10-18 Ngr Inc. Method And Apparatus For Integrated Circuit Pattern Inspection With Automatically Set Inspection Areas
US10628544B2 (en) * 2017-09-25 2020-04-21 International Business Machines Corporation Optimizing integrated circuit designs based on interactions between multiple integration design rules
US10366973B2 (en) 2017-10-30 2019-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Layout modification method for exposure manufacturing process
KR20190048491A (ko) 2017-10-31 2019-05-09 삼성전자주식회사 식각 효과 예측 방법 및 입력 파라미터 결정 방법
US11023648B2 (en) * 2017-12-12 2021-06-01 Siemens Industry Software Inc. Puzzle-based pattern analysis and classification
WO2020043474A1 (en) * 2018-08-31 2020-03-05 Asml Netherlands B.V. Measurement method and apparatus
KR102693518B1 (ko) * 2018-09-06 2024-08-08 삼성전자주식회사 Opc 방법, 및 그 opc 방법을 이용한 마스크 제조방법
US10866505B2 (en) * 2018-09-21 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Mask process correction
US11232248B2 (en) * 2018-09-28 2022-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Routing-resource-improving method of generating layout diagram and system for same
JP7378221B2 (ja) * 2019-04-17 2023-11-13 シャープ株式会社 画像処理装置、画像形成装置、画像読取装置、制御方法、コンピュータプログラム、および記録媒体
CN110929844A (zh) * 2019-10-31 2020-03-27 南方科技大学 芯片成品率预测方法、装置、设备及存储介质
KR20210129371A (ko) * 2020-04-20 2021-10-28 삼성전자주식회사 광 근접 효과 보정 방법 및 이를 포함하는 마스크 제작 방법
CN115705462A (zh) * 2021-08-13 2023-02-17 长鑫存储技术有限公司 Drc测试图形生成方法、装置、电子设备及存储介质
US20230305384A1 (en) * 2022-03-25 2023-09-28 Photronics, Inc. Low intensity photomask and system, method and program product for making low intensity photomask for use in flat panel display lithography

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2725740B2 (ja) 1994-11-04 1998-03-11 工業技術院長 超伝導論理回路の動作シミュレーション方法
JPH0964187A (ja) 1995-08-22 1997-03-07 Fujitsu Ltd 半導体製造工程における品質補正方法
US5896300A (en) 1996-08-30 1999-04-20 Avant| Corporation Methods, apparatus and computer program products for performing post-layout verification of microelectronic circuits by filtering timing error bounds for layout critical nets
JP3286225B2 (ja) 1997-10-22 2002-05-27 株式会社東芝 パターン設計方法
JPH11274055A (ja) 1998-03-18 1999-10-08 Nikon Corp レチクルパターンの設計方法
US6128067A (en) * 1998-04-28 2000-10-03 Kabushiki Kaisha Toshiba Correcting method and correcting system for mask pattern
JP3327394B2 (ja) 1999-10-25 2002-09-24 日本電気株式会社 光近接効果補正方法
US6449749B1 (en) 1999-11-18 2002-09-10 Pdf Solutions, Inc. System and method for product yield prediction
JP2002118049A (ja) 2000-10-06 2002-04-19 Hitachi Ltd 半導体集積回路装置の製造方法
JP2002148779A (ja) * 2000-11-07 2002-05-22 Toshiba Corp マスクパターン補正方法、フォトマスク及びマスクパターン補正方法プログラムを格納したコンピュータ読み取り可能な記録媒体
JP4208410B2 (ja) 2000-12-28 2009-01-14 株式会社東芝 回路動作検証方法及び回路動作検証装置
JP4087572B2 (ja) 2001-01-24 2008-05-21 富士通株式会社 カスタムｌｓｉにおける遅延特性解析方法
JP3909654B2 (ja) 2001-05-10 2007-04-25 ソニー株式会社 ルールベースｏｐｃの評価方法およびシミュレーションベースｏｐｃモデルの評価方法並びにマスクの製造方法
JP2003057801A (ja) 2001-08-10 2003-02-28 Sony Corp マスクデータの補正方法、その装置、およびフォトマスク製造方法
JP3615182B2 (ja) 2001-11-26 2005-01-26 株式会社東芝 光近接効果補正方法及び光近接効果補正システム
JP3699948B2 (ja) 2002-09-13 2005-09-28 株式会社東芝 フォトマスクの評価方法およびプログラム
TWI229894B (en) 2002-09-05 2005-03-21 Toshiba Corp Mask defect inspecting method, semiconductor device manufacturing method, mask defect inspecting apparatus, generating method of defect influence map, and computer program product
JP2004157160A (ja) 2002-11-01 2004-06-03 Sony Corp プロセスモデル作成方法、マスクパターン設計方法、マスクおよび半導体装置の製造方法
JP2004302263A (ja) 2003-03-31 2004-10-28 Sharp Corp マスクパターン補正方法およびフォトマスク
JP2004317691A (ja) 2003-04-15 2004-11-11 Sony Corp マスク群、マスク群の製造方法および半導体装置の製造方法
JP2004354919A (ja) 2003-05-30 2004-12-16 Toshiba Microelectronics Corp 光近接効果補正の検証方法および検証装置
JP2005099765A (ja) 2003-08-28 2005-04-14 Toshiba Corp プロセス近接効果の予測モデルの作成方法、工程の管理方法、半導体装置の製造方法、フォトマスクの製造方法およびプログラム
US6961920B2 (en) 2003-09-18 2005-11-01 International Business Machines Corporation Method for interlayer and yield based optical proximity correction
JP4372509B2 (ja) 2003-10-09 2009-11-25 Ｏｋｉセミコンダクタ株式会社 ホトマスクの図形補正方法、ホトマスクの図形補正プログラム、このプログラムを記録した記録媒体、ホトマスクのパターン形成装置、ホトマスクのパターン形成方法、ホトマスク、及び半導体集積回路装置の製造方法
JP3981063B2 (ja) 2003-10-17 2007-09-26 松下電器産業株式会社 フォトマスクパターン検証方法
CN1265248C (zh) 2003-10-27 2006-07-19 上海宏力半导体制造有限公司 具有微影光阻检测图案的光刻及其检测方法
JP4507558B2 (ja) 2003-10-29 2010-07-21 パナソニック株式会社 マスクパターンデータ作成方法
JP2005172920A (ja) * 2003-12-08 2005-06-30 Toshiba Corp 危険パターン抽出方法及び危険パターン抽出プログラム
JP4357287B2 (ja) 2003-12-18 2009-11-04 株式会社東芝 修正指針の発生方法、パターン作成方法、マスクの製造方法、半導体装置の製造方法及びプログラム
JP4247104B2 (ja) 2003-12-18 2009-04-02 株式会社東芝 パターン検証方法、パターン検証システム
JP2005258080A (ja) 2004-03-11 2005-09-22 Matsushita Electric Ind Co Ltd レイアウトデータ検証方法、マスクパターン検証方法および回路動作検証方法
US8134681B2 (en) * 2006-02-17 2012-03-13 Nikon Corporation Adjustment method, substrate processing method, substrate processing apparatus, exposure apparatus, inspection apparatus, measurement and/or inspection system, processing apparatus, computer system, program and information recording medium

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008268265A (ja) * 2007-04-16 2008-11-06 Fujitsu Microelectronics Ltd 検証方法及び検証装置
JP2012047892A (ja) * 2010-08-25 2012-03-08 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2012198411A (ja) * 2011-03-22 2012-10-18 Toshiba Corp マスクパターン補正方法、マスクパターン補正プログラムおよび半導体装置の製造方法
JP2012252237A (ja) * 2011-06-06 2012-12-20 Dainippon Printing Co Ltd マスクデータ生成方法及びそれを用いたマスクの製造方法
JP2013012562A (ja) * 2011-06-29 2013-01-17 Zuken Inc エッチングパターン作成装置、エッチングパターン作成方法、プログラムおよびコンピューター読み取り可能な記録媒体
JP2014131030A (ja) * 2012-12-31 2014-07-10 Samsung Electro-Mechanics Co Ltd 狭回路幅不良防止装置及びその方法
US10922472B2 (en) 2018-12-13 2021-02-16 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device
US20230244137A1 (en) * 2022-01-28 2023-08-03 D2S, Inc. Method and system for reticle enhancement technology
US11921420B2 (en) * 2022-01-28 2024-03-05 D2S, Inc. Method and system for reticle enhancement technology
US20240201577A1 (en) * 2022-01-28 2024-06-20 D2S, Inc. Method and system for reticle enhancement technology

Also Published As

Publication number Publication date
US7735053B2 (en) 2010-06-08
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