JP2008016600A

JP2008016600A - Semiconductor device, and its manufacturing method

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Publication number: JP2008016600A
Application number: JP2006185516A
Authority: JP
Inventors: Kunihiko Tsubota; 邦彦坪田
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2006-07-05
Filing date: 2006-07-05
Publication date: 2008-01-24

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device having high reliability and its manufacturing method by preventing the generation of an air gap in an insulating film for protection on the semiconductor device, in the semiconductor device equipped with an electrode or a wiring consisting of a multi-layered conductor layer. <P>SOLUTION: The GaAsFET 100 is provided with a gate electrode 101 provided with a refractory metal layer 6 formed on a GaAs substrate 2, and a low resistance metal layer 7 formed by laminating it on the refractory metal layer 6. The region of the low resistance metal layer 7 is included in the region of refractory metal layer 6 when the GaAs substrate 2 is seen from the upper part thereof. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体装置およびその製造方法に関し、とくに半導体基板上に多層導電体層からなる電極または配線を備えた半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a semiconductor device provided with an electrode or wiring composed of a multilayer conductor layer on a semiconductor substrate and a manufacturing method thereof.

従来の半導体装置の一例としてのＧａＡｓＦＥＴに形成されたゲート電極を図６に示す。図６は縦断面図である。 FIG. 6 shows a gate electrode formed in a GaAsFET as an example of a conventional semiconductor device. FIG. 6 is a longitudinal sectional view.

図６において、１はＧａＡｓＦＥＴ、２はＧａＡｓ基板、３はゲート電極、４は絶縁膜、５は開口部、６は高融点金属層、６ａは高融点金属層６の側面部、７は低抵抗金属層、７ａは低抵抗金属層７の側面部、７ｂはオーバーハング部、８は保護用絶縁膜、９は空隙である。 In FIG. 6, 1 is a GaAsFET, 2 is a GaAs substrate, 3 is a gate electrode, 4 is an insulating film, 5 is an opening, 6 is a refractory metal layer, 6a is a side surface of the refractory metal layer 6, and 7 is a low resistance. The metal layer, 7a is a side surface portion of the low-resistance metal layer 7, 7b is an overhang portion, 8 is a protective insulating film, and 9 is a gap.

図６に示すように、ＧａＡｓＦＥＴ１のゲート電極３は、ＧａＡｓ基板２との密着性や、バリア性に優れたＷＳｉ_２からなる高融点金属層６と、耐酸化性に優れ、低抵抗のＡｕからなる低抵抗金属層７とが、この順に積層された多層導電体層からなっている。 As shown in FIG. 6, the gate electrode 3 of the GaAsFET 1 is composed of a refractory metal layer 6 made of WSi ₂ having excellent adhesion to the GaAs substrate 2 and a barrier property, and Au having excellent oxidation resistance and low resistance. The low-resistance metal layer 7 is composed of multilayer conductor layers laminated in this order.

また、ゲート電極３は、基板２表面に形成されたＳｉＯ_２からなる絶縁膜４に設けられた開口部５に形成され、Ｔ字型の断面形状を有している。 The gate electrode 3 is formed in the opening 5 provided in the insulating film 4 made of SiO ₂ formed on the surface of the substrate 2 and has a T-shaped cross-sectional shape.

また、ゲート電極３を含むＧａＡｓ基板２表面は、所要部分を除いて、ＧａＡｓＦＥＴ１をゴミや湿気から保護するためのＳｉＯ_２やＳｉ_３Ｎ_４からなる保護用絶縁膜８で被覆されている。 Further, the surface of the GaAs substrate 2 including the gate electrode 3 is covered with a protective insulating film 8 made of SiO ₂ or Si ₃ N ₄ for protecting the GaAsFET 1 from dust and moisture except for a required portion.

ここで、低抵抗金属層７の側面部７ａは、ＧａＡｓ基板２に向かって広がるテーパ形状（以降、順テーパ形状と呼ぶ）になっている。 Here, the side surface portion 7a of the low-resistance metal layer 7 has a tapered shape (hereinafter referred to as a forward tapered shape) that widens toward the GaAs substrate 2.

また、低抵抗金属層７の下部外周には、低抵抗金属層７が高融点金属層６から庇状に張り出したオーバーハング部７ｂを有している。 Further, on the lower outer periphery of the low resistance metal layer 7, the low resistance metal layer 7 has an overhang portion 7 b protruding from the refractory metal layer 6 in a bowl shape.

そして、そのオーバーハング部７ｂの下方には、部分的に保護用絶縁膜８が形成されていない空隙９が生じている。 A gap 9 in which the protective insulating film 8 is not partially formed is generated below the overhang portion 7b.

次に、上記のようなＧａＡｓＦＥＴ１の製造方法を図７，図８を用いて説明する。図７，図８は断面図である。 Next, a manufacturing method of the GaAsFET 1 as described above will be described with reference to FIGS. 7 and 8 are sectional views.

図７，図８において、１１はレジストマスク、１１ａはレジストマスク１１の側面部である。図６と同一部分には同一符号を付す。 7 and 8, 11 is a resist mask, and 11 a is a side surface portion of the resist mask 11. The same parts as those in FIG.

先ず、図７（ａ）に示すように、ＧａＡｓ基板２上にＳｉＯ_２からなる絶縁膜４を形成し、その絶縁膜４にフォトリソグラフィ法およびエッチングにより所定の開口部５を設けた後、ＷＳｉ_２からなる高融点金属層６、および、その上にＡｕからなる低抵抗金属層７を、この順にスパッタで積層形成する。 First, as shown in FIG. 7A, an insulating film 4 made of SiO ₂ is formed on a GaAs substrate 2, and a predetermined opening 5 is provided in the insulating film 4 by photolithography and etching, and then WSi _A refractory metal layer 6 made of 2 and a low-resistance metal layer 7 made of Au are laminated on this layer by sputtering.

次に、図７（ｂ）に示すように、低抵抗金属層７の上にフォトリソグラフィ法により所定パターンのレジストマスク１１を形成後、それをマスクとして低抵抗金属層７をイオンミリングでパターニングする。 Next, as shown in FIG. 7B, after a resist mask 11 having a predetermined pattern is formed on the low resistance metal layer 7 by photolithography, the low resistance metal layer 7 is patterned by ion milling using the resist mask 11 as a mask. .

尚、レジストマスク１１の側面部１１ａは一定の順テーパ形状を有しており、それをマスクとしてエッチングした低抵抗金属層７の側面部７ａは、そのテーパ形状を反映し、順テーパ形状となる。 The side surface portion 11a of the resist mask 11 has a constant forward taper shape, and the side surface portion 7a of the low-resistance metal layer 7 etched using the resist mask 11 as a mask reflects the taper shape and becomes a forward taper shape. .

次に、図８（ｃ）に示すように、レジストマスク１１およびパターニングした低抵抗金属層７をマスクとして、高融点金属層６を反応性イオンエッチングでパターニングする。 Next, as shown in FIG. 8C, the refractory metal layer 6 is patterned by reactive ion etching using the resist mask 11 and the patterned low-resistance metal layer 7 as a mask.

このとき、低抵抗金属層７が高融点金属層６から庇状に張り出したオーバーハング部７ｂが生じた。 At this time, an overhang portion 7b in which the low-resistance metal layer 7 protrudes from the refractory metal layer 6 in a bowl shape was generated.

これは、エッチングレートの小さい低抵抗金属層７（Ａｕ）の下層の高融点金属層６（ＷＳｉ_２）に対してサイドエッチングが少なからず生じるためである。 This is because side etching occurs not a little on the refractory metal layer 6 (WSi ₂ ) below the low-resistance metal layer 7 (Au) having a low etching rate.

尚、低抵抗金属層７をイオンミリングでパターニングするのは、Ａｕは反応性イオンエッチングにおいてエッチングレートが極めて小さいためである。 The reason why the low resistance metal layer 7 is patterned by ion milling is that Au has an extremely low etching rate in reactive ion etching.

また、高融点金属層６を反応性イオンエッチングでパターニングするのは、ＧａＡｓ基板２や絶縁膜４へのダメージを少なくするためである。 The reason for patterning the refractory metal layer 6 by reactive ion etching is to reduce damage to the GaAs substrate 2 and the insulating film 4.

そして、図８（ｄ）に示すように、レジストマスクを除去後、所要部分を除くＧａＡｓ基板２表面に保護用絶縁膜８を形成する。 Then, as shown in FIG. 8D, after removing the resist mask, a protective insulating film 8 is formed on the surface of the GaAs substrate 2 excluding required portions.

このとき、オーバーハング部７ｂがあると、どうしてもその下にエアが残留するため、空隙９が生じやすかった。 At this time, if there was an overhang portion 7b, air would inevitably remain underneath, so that the air gap 9 was likely to occur.

その後、個別に分割するなどしてＧａＡｓＦＥＴ１が製造される（例えば、特許文献１参照）。 Thereafter, the GaAsFET 1 is manufactured by dividing it individually (see, for example, Patent Document 1).

尚、上記では、高融点金属層６および低抵抗金属層７をスパッタで形成することで説明したが蒸着であってもよい。 In the above description, the refractory metal layer 6 and the low resistance metal layer 7 are formed by sputtering, but vapor deposition may be used.

また、特許文献２、３にも、特許文献１と同様、上層の低抵抗金属層を、先ず、イオンミリングでパターニングし、その後、その低抵抗金属層をマスクとして、下層の高融点金属層を反応性イオンエッチングでパターニングする方法が開示されている。
特開平７−１６１６５９号公報図３特開昭６０−１８３７２６号公報特開平５−１６０１３２号公報 Also, in Patent Documents 2 and 3, as in Patent Document 1, the upper low resistance metal layer is first patterned by ion milling, and then the lower refractory metal layer is formed using the low resistance metal layer as a mask. A method of patterning by reactive ion etching is disclosed.
Japanese Patent Laid-Open No. 7-161659 FIG. JP 60-183726 A Japanese Patent Laid-Open No. 5-160132

上述したように、従来のＧａＡｓＦＥＴ１およびその製造方法では、レジストマスク１１および低抵抗金属層７をマスクとして高融点金属層６を反応性イオンエッチングする際に、低抵抗金属層７が高融点金属層６から庇状に張り出したオーバーハング部７ｂが生じた。 As described above, in the conventional GaAsFET 1 and its manufacturing method, when the refractory metal layer 6 is subjected to reactive ion etching using the resist mask 11 and the low resistance metal layer 7 as a mask, the low resistance metal layer 7 becomes the refractory metal layer. An overhang portion 7b projecting like a bowl from 6 occurred.

このオーバーハング部７ｂは、その上に保護用絶縁膜８を形成する際に、空隙９を生じさせ、保護用絶縁膜８が部分的に薄くなって水分が透過性しやすくなり、その結果、デバイスの高温耐湿性が悪化する原因となった。 The overhang portion 7b generates a gap 9 when the protective insulating film 8 is formed thereon, and the protective insulating film 8 is partially thinned so that moisture is easily permeable. This caused the high temperature and humidity resistance of the device to deteriorate.

本発明の課題は、多層導電体層からなる電極または配線を備えた半導体装置において、その上に形成する保護用絶縁膜に、空隙を生じさせないようにして、高い信頼性を有する半導体装置およびその製造方法を提供することである。 SUMMARY OF THE INVENTION An object of the present invention is to provide a highly reliable semiconductor device in which a void is not generated in a protective insulating film formed thereon in a semiconductor device having electrodes or wirings made of a multilayer conductor layer, and a semiconductor device having the same It is to provide a manufacturing method.

本発明の半導体装置は、
半導体基板上に形成された第１の導電体層と、その上に積層形成された第２の導電体層とを備えた電極または配線を有する半導体装置において、基板上方から見て、第２の導電体層領域が第１の導電体層領域に含まれることを特徴とする半導体装置である。 The semiconductor device of the present invention is
In a semiconductor device having an electrode or a wiring including a first conductor layer formed on a semiconductor substrate and a second conductor layer stacked on the first conductor layer, the second conductor is seen from above the substrate. The semiconductor device is characterized in that the conductor layer region is included in the first conductor layer region.

本発明の半導体装置の製造方法は、
半導体基板上に形成された第１の導電体層と、その上に積層形成された第２の導電体層とを備えた電極または配線を有する半導体装置において、基板上方から見て、第１の導電体層が第２の導電体層の外周に沿って縁取り状に露出したことを特徴とする半導体装置の製造方法であって、
半導体基板上に第１の導電体層を形成する工程と、
その上に第２の導電体層を積層形成する工程と、
第２の導電体層上に所定のレジストマスクを形成後、エッチングして第２の導電体層をパターニングする工程と、
パターニングされた第２の導電体層をマスクとして、第１の導電体層を反応性イオンエッチングでパターニングする工程と、
反応性イオンエッチングの際のサイドエッチングで生じた、第２の導電体層が第１の導電体層から庇状に張り出したオーバーハング部をドライエッチングで除去する工程とを備えた半導体装置の製造方法である。 A method for manufacturing a semiconductor device of the present invention includes:
In a semiconductor device having an electrode or a wiring including a first conductor layer formed on a semiconductor substrate and a second conductor layer stacked on the first conductor layer, the first conductor layer is viewed from above the substrate. A method of manufacturing a semiconductor device, wherein the conductor layer is exposed in a fringe shape along the outer periphery of the second conductor layer,
Forming a first conductor layer on a semiconductor substrate;
A step of forming a second conductor layer thereon, and
Forming a predetermined resist mask on the second conductor layer and then etching to pattern the second conductor layer;
Patterning the first conductor layer by reactive ion etching using the patterned second conductor layer as a mask;
Manufacturing a semiconductor device including a step of removing, by dry etching, an overhang portion formed by side etching during reactive ion etching, in which the second conductor layer extends from the first conductor layer in a bowl shape Is the method.

本発明の半導体装置およびその製造方法によると、多層導電体層からなる電極または配線を備えた半導体装置において、その上に形成する保護用絶縁膜に、空隙を生じさせないようにして高い信頼性が得られる。 According to the semiconductor device and the manufacturing method thereof of the present invention, in a semiconductor device provided with electrodes or wirings made of a multilayer conductor layer, high reliability can be achieved by preventing generation of voids in the protective insulating film formed thereon. can get.

本発明は、多層導電体層からなる電極または配線を備えた半導体装置において、その上に形成する保護用絶縁膜に、空隙を生じさせないで高い信頼性を得るという目的を、上層の第２の導電体層が下層の第１の導電体層から庇状に張り出したオーバーハング部をドライエッチングで除去することで実現した。 An object of the present invention is to provide a semiconductor device having an electrode or wiring made of a multilayer conductor layer and to obtain high reliability without generating a gap in a protective insulating film formed on the semiconductor device. This was realized by removing, by dry etching, the overhang portion in which the conductor layer protruded from the lower first conductor layer in a bowl shape.

本発明の半導体装置の一例としてのＧａＡｓＦＥＴに形成されたゲート電極を図１に示す。図１は縦断面図である。また、図６〜図８と同一部分には同一符号を付す。 FIG. 1 shows a gate electrode formed in a GaAsFET as an example of the semiconductor device of the present invention. FIG. 1 is a longitudinal sectional view. The same parts as those in FIGS. 6 to 8 are denoted by the same reference numerals.

図１において、１００はＧａＡｓＦＥＴ、２は半導体基板としてのＧａＡｓ基板、１０１はゲート電極、４は絶縁膜、５は開口部、６は第１の導電体層としての高融点金属層、６ａは高融点金属層６の側面部、６ｂは高融点金属層６の側面部６ａのテーパ部、７は第２の導電体層としての低抵抗金属層、７ａは低抵抗金属層７の側面部、７ｂはオーバーハング部、８は保護用絶縁膜、θ１は側面部７ａのテーパ角、θ２はテーパ部６ｂのテーパ角である。尚、テーパ角は基板面の法線との成す角で示す。 In FIG. 1, 100 is a GaAsFET, 2 is a GaAs substrate as a semiconductor substrate, 101 is a gate electrode, 4 is an insulating film, 5 is an opening, 6 is a refractory metal layer as a first conductor layer, and 6a is high Side surface portion of melting point metal layer 6, 6 b is a taper portion of side surface portion 6 a of refractory metal layer 6, 7 is a low resistance metal layer as a second conductor layer, 7 a is a side surface portion of low resistance metal layer 7, 7 b Is an overhang portion, 8 is a protective insulating film, θ1 is a taper angle of the side surface portion 7a, and θ2 is a taper angle of the taper portion 6b. The taper angle is indicated by the angle formed with the normal line of the substrate surface.

図１に示すように、ＧａＡｓＦＥＴ１００のゲート電極１０１は、ＧａＡｓ基板２との密着性や、バリア性に優れたＷＳｉ_２からなる高融点金属層６と、耐酸化性に優れ、低抵抗のＡｕからなる低抵抗金属層７とが、この順に積層された多層導電体層からなっている。 As shown in FIG. 1, the gate electrode 101 of the GaAsFET 100 is composed of a refractory metal layer 6 made of WSi ₂ having excellent adhesion to the GaAs substrate 2 and excellent barrier properties, and Au having low oxidation resistance and excellent resistance to oxidation. The low-resistance metal layer 7 is composed of multilayer conductor layers laminated in this order.

また、ゲート電極１０１は、ＧａＡｓ基板２表面に形成されたＳｉＯ_２からなる絶縁膜４に設けられた開口部５に形成され、Ｔ字型の断面形状を有している。 The gate electrode 101 is formed in the opening 5 provided in the insulating film 4 made of SiO ₂ formed on the surface of the GaAs substrate 2 and has a T-shaped cross-sectional shape.

また、ゲート電極１０１を含むＧａＡｓ基板２表面は、所要部分を除いて、ＧａＡｓＦＥＴ１００をゴミや湿気から保護するためのＳｉＯ_２やＳｉ_３Ｎ_４からなる保護用絶縁膜８で被覆されている。 The surface of the GaAs substrate 2 including the gate electrode 101 is covered with a protective insulating film 8 made of SiO ₂ or Si ₃ N ₄ for protecting the GaAsFET 100 from dust and moisture except for a required portion.

また、低抵抗金属層７の側面部７ａは、ＧａＡｓ基板２に向かって広がるテーパ形状（以降、順テーパ形状と呼ぶ）になっている。 Further, the side surface portion 7a of the low resistance metal layer 7 has a tapered shape (hereinafter referred to as a forward tapered shape) that extends toward the GaAs substrate 2.

また、高融点金属層６は、その側面部６ａの上部の一部に、ＧａＡｓ基板２に向かって広がるテーパ部６ｂを有している。 Further, the refractory metal layer 6 has a tapered portion 6b that extends toward the GaAs substrate 2 at a part of the upper portion of the side surface portion 6a.

ここで、高融点金属層６の側面部６ａのテーパ部６ｂのテーパ角度θ２は、低抵抗金属層７の側面部７ａのテーパ角度θ１よりも大きく、２つのテーパは、連続しており、低抵抗金属層７の下面と高融点金属層６の上面とは一致している。 Here, the taper angle θ2 of the taper portion 6b of the side surface portion 6a of the refractory metal layer 6 is larger than the taper angle θ1 of the side surface portion 7a of the low resistance metal layer 7, and the two tapers are continuous and low. The lower surface of the resistance metal layer 7 and the upper surface of the refractory metal layer 6 coincide.

つまり、前述したような従来のＧａＡｓＦＥＴ１に生じていたオーバーハング部や空隙はない。 That is, there are no overhangs and voids that have occurred in the conventional GaAsFET 1 as described above.

次に、上記のようなＧａＡｓＦＥＴ１００の製造方法を図２，図３を用いて説明する。図２，図３は断面図である。図１および図６〜図８と同一部分には同一符号を付す。 Next, a manufacturing method of the GaAsFET 100 as described above will be described with reference to FIGS. 2 and 3 are sectional views. The same parts as those in FIG. 1 and FIGS.

先ず、図２（ａ）に示すように、ＧａＡｓ基板２上にＳｉＯ_２からなる絶縁膜４を形成し、その絶縁膜４にフォトリソグラフィ法およびエッチングにより所定の開口部５を設けた後、ＷＳｉ_２からなる高融点金属層６、および、その上にＡｕからなる低抵抗金属層７を、この順にスパッタで積層形成する。 First, as shown in FIG. 2A, an insulating film 4 made of SiO ₂ is formed on a GaAs substrate 2, and a predetermined opening 5 is provided in the insulating film 4 by photolithography and etching, and then WSi _A refractory metal layer 6 made of 2 and a low-resistance metal layer 7 made of Au are laminated on the layer in this order by sputtering.

次に、図２（ｂ）に示すように、低抵抗金属層７の上にフォトリソグラフィ法により所定パターンのレジストマスク１１を形成後、それをマスクとして低抵抗金属層７をイオンミリングでパターニングする。 Next, as shown in FIG. 2B, after a resist mask 11 having a predetermined pattern is formed on the low resistance metal layer 7 by photolithography, the low resistance metal layer 7 is patterned by ion milling using the resist mask 11 as a mask. .

次に、図３（ｃ）に示すように、レジストマスク１１およびパターニングした低抵抗金属層７をマスクとして、高融点金属層６を反応性イオンエッチングでパターニングする。 Next, as shown in FIG. 3C, the refractory metal layer 6 is patterned by reactive ion etching using the resist mask 11 and the patterned low-resistance metal layer 7 as a mask.

次に、図３（ｄ）に示すように、このオーバーハング部をイオンミリングで除去する。 Next, as shown in FIG. 3D, the overhang portion is removed by ion milling.

ここで、このオーバーハング部の除去の一例を図４，図５を用いて説明する。 Here, an example of the removal of the overhang portion will be described with reference to FIGS.

図４，図５は、イオンミリングの進行に伴う各部の寸法変化を示す模式図である。 4 and 5 are schematic views showing the dimensional change of each part accompanying the progress of ion milling.

先ず、イオンミリングを開始するときの各部の寸法は、図４（ａ）に示すように、レジストマスク厚；１００００Å，低抵抗金属層７（Ａｕ）厚；７０００Å，高融点金属層６（ＷＳｉ_２）厚；１０００Å，絶縁膜４（ＳｉＯ_２）厚；２０００Å、レジストマスク１１の側面部１１ａのテーパ角；３０°、低抵抗金属層７（Ａｕ）の側面部７ａのテーパ角；９．８°、オーバーハング部７ｂの長さ；５００Åとする。 First, as shown in FIG. 4A, the dimensions of each part when starting ion milling are as follows: resist mask thickness: 10000 mm, low resistance metal layer 7 (Au) thickness: 7000 mm, refractory metal layer 6 (WSi ₂ ) Thickness: 1000 mm, insulating film 4 (SiO ₂ ) thickness: 2000 mm, taper angle of side surface portion 11a of resist mask 11; 30 °, taper angle of side surface portion 7a of low resistance metal layer 7 (Au); 9.8 ° The length of the overhang portion 7b;

尚、イオンミリングのエッチングレートは、レジストマスク；３００Å／ｍｉｎ，低抵抗金属層７（Ａｕ）；１０００Å／ｍｉｎ，高融点金属層６（ＷＳｉ_２）；３００Å／ｍｉｎ，絶縁膜４（ＳｉＯ_２）；３００Å／ｍｉｎとする。 The etching rate of ion milling is as follows: resist mask; 300 Å / min, low resistance metal layer 7 (Au); 1000 Å / min, refractory metal layer 6 (WSi ₂ ); 300 Å / min, insulating film 4 (SiO ₂ ) ; 300 Å / min.

そして、上記の条件で、３ｍｉｎ間、イオンミリングを施した後の状態を図４（ｂ）に示す。 And the state after performing ion milling for 3 minutes on said conditions is shown in FIG.4 (b).

この段階で、オーバーハング部は、ほぼ除去される。尚、レジストマスク１１厚は９１００Åに、絶縁膜４厚は１１００Åに減少するが問題ない。 At this stage, the overhang portion is almost removed. Although the thickness of the resist mask 11 is reduced to 9100 mm and the thickness of the insulating film 4 is decreased to 1100 mm, there is no problem.

そして、上記の条件で、さらに１ｍｉｎ間（合計４ｍｉｎ間）、イオンミリングを施した後の状態を図５（ｃ）に示す。 FIG. 5C shows a state after ion milling is further performed for 1 min (for a total of 4 min) under the above conditions.

この段階で、オーバーハング部は、完全に除去され、高融点金属層６の側面部６ａの上部の一部に順テーパ形状のテーパ部６ｂ（テーパ角；１８．６°、高さ３００Å）が生じる。低抵抗金属層７に比べてエッチングレートが小さいためこのテーパ角（θ２＝１８．６°）は、低抵抗金属層７の側面部７ａのテーパ角（θ１＝９．８°）よりも大きい。 At this stage, the overhang portion is completely removed, and a forward tapered portion 6b (taper angle: 18.6 °, height 300 mm) is formed on a part of the upper portion of the side surface portion 6a of the refractory metal layer 6. Arise. Since the etching rate is smaller than that of the low resistance metal layer 7, this taper angle (θ2 = 18.6 °) is larger than the taper angle (θ1 = 9.8 °) of the side surface portion 7a of the low resistance metal layer 7.

そして、このテーパ部６ｂが、ＧａＡｓ基板２上方から見て、低抵抗金属層７の外周に沿って縁取り状に露出する格好となる。 Then, the tapered portion 6b is exposed in a fringe shape along the outer periphery of the low-resistance metal layer 7 when viewed from above the GaAs substrate 2.

尚、レジストマスク１１厚は８８００Åに、絶縁膜４厚は８００Åに減少するが問題ない。 Although the thickness of the resist mask 11 is reduced to 8800 mm and the thickness of the insulating film 4 is decreased to 800 mm, there is no problem.

すなわち、３〜４分程度のイオンミリングを実施すると、オーバーハング部を完全に除去でき、かつ、他の膜厚にも問題なく好適である。 That is, if ion milling is performed for about 3 to 4 minutes, the overhang portion can be completely removed, and other film thicknesses are suitable without any problem.

ここで、レジストマスク１１の側面部１１ａのテーパ形状を順テーパ（テーパ角；３０°）にしておくと、オーバーハング部の上方にレジストマスク１１がないためイオンミリングの所要時間が短くて済む。 Here, if the tapered shape of the side surface portion 11a of the resist mask 11 is a forward taper (taper angle: 30 °), the time required for ion milling can be shortened because there is no resist mask 11 above the overhang portion.

次に、図３（ｅ）に示すように、レジストマスクを除去後、所要部分を除くＧａＡｓ基板２表面に保護用絶縁膜８を形成する。 Next, as shown in FIG. 3E, after removing the resist mask, a protective insulating film 8 is formed on the surface of the GaAs substrate 2 excluding a required portion.

その後、個別に分割するなどしてＧａＡｓＦＥＴ１００が製造される。 Thereafter, the GaAsFET 100 is manufactured by dividing it individually.

このようにして、低抵抗金属層７を反応性イオンエッチングする際のサイドエッチングで生じたオーバーハング部７ｂをイオンミリングで除去してやると、その上に保護用絶縁膜８を形成する際に、空隙が生じることがなく信頼性の高いＧａＡｓＦＥＴ１００が得られる。 In this way, if the overhang portion 7b generated by the side etching at the time of reactive ion etching of the low resistance metal layer 7 is removed by ion milling, a gap is formed when the protective insulating film 8 is formed thereon. Thus, a highly reliable GaAsFET 100 can be obtained.

また、上記では、ＧａＡｓＦＥＴ１００のゲート電極１０１の例で説明したが、とくにこれに限るものではなく、多層導電体層からなる電極または配線を有する半導体装置であれば適宜、応用できることは言うまでもない。 In the above description, the example of the gate electrode 101 of the GaAsFET 100 has been described. However, the present invention is not limited to this example, and it is needless to say that the present invention can be appropriately applied to any semiconductor device having electrodes or wirings made of multilayer conductor layers.

本発明は、多層導電体層からなる電極または配線を備えた半導体装置において、その上に形成する保護用絶縁膜に、空隙を生じさせないようにした半導体装置およびその製造方法に適用できる。 INDUSTRIAL APPLICABILITY The present invention can be applied to a semiconductor device provided with electrodes or wirings composed of multilayer conductor layers, and a semiconductor device in which no void is generated in a protective insulating film formed thereon and a manufacturing method thereof.

本発明のＧａＡｓＦＥＴの縦断面図および要部拡大図Longitudinal sectional view and enlarged view of main part of GaAsFET of the present invention 本発明のＧａＡｓＦＥＴの製造方法を示す縦断面図A longitudinal sectional view showing a method of manufacturing a GaAsFET of the present invention 本発明のＧａＡｓＦＥＴの製造方法を示す縦断面図A longitudinal sectional view showing a method of manufacturing a GaAsFET of the present invention オーバーハング部の除去の一例を示す模式図Schematic diagram showing an example of removal of overhangs オーバーハング部の除去の一例を示す模式図Schematic diagram showing an example of removal of overhangs 従来のＧａＡｓＦＥＴの縦断面図および要部拡大図Longitudinal sectional view and enlarged view of the main part of a conventional GaAsFET 従来のＧａＡｓＦＥＴの製造方法を示す縦断面図Longitudinal sectional view showing a conventional GaAsFET manufacturing method 従来のＧａＡｓＦＥＴの製造方法を示す縦断面図Longitudinal sectional view showing a conventional GaAsFET manufacturing method

Explanation of symbols

１，１００ＧａＡｓＦＥＴ
２ＧａＡｓ基板
３，１０１ゲート電極
４絶縁膜
５開口部
６高融点金属層
６ａ高融点金属層６の側面部
６ｂ高融点金属層６の側面部６ｂのテーパ部
７低抵抗金属層
７ａ低抵抗金属層７の側面部
７ｂオーバーハング部
８保護用絶縁膜
９空隙
１１レジストマスク
１１ａレジストマスク１１の側面部
θ１側面部７ａのテーパ角
θ２テーパ部６ｂのテーパ角 1,100 GaAsFET
2 GaAs substrate 3,101 Gate electrode 4 Insulating film 5 Opening 6 High melting point metal layer 6a Side surface part 6b of high melting point metal layer 6 Tapered part of side surface part 6b of high melting point metal layer 6 7 Low resistance metal layer 7a Low resistance metal Side surface portion 7b Overhang portion 8 Protection insulating film 9 Air gap 11 Resist mask 11a Side surface portion of resist mask 11 θ1 Taper angle of side surface portion 7a θ2 Taper angle of taper portion 6b

Claims

In a semiconductor device having an electrode or a wiring having a first conductor layer formed on a semiconductor substrate and a second conductor layer formed on the first conductor layer, the second conductor as viewed from above the substrate. The conductor layer region is included in the first conductor layer region.

2. The semiconductor device according to claim 1, wherein the first conductor layer is exposed in an edge shape along an outer periphery of the second conductor layer as viewed from above the substrate.

Both the side surface portion of the first conductor layer and the side surface portion of the second conductor layer have a tapered portion that extends toward the semiconductor substrate, and the lower surface of the second conductor layer and the first conductor layer The semiconductor device according to claim 1, wherein the semiconductor device coincides with an upper surface of one conductor layer.

4. The semiconductor device according to claim 3, wherein a taper angle of the taper portion of the first conductor layer is larger than a taper angle of a side surface portion of the second conductor layer.

The semiconductor device according to claim 1, wherein the electrode is formed in an opening provided in a first insulating film formed on the semiconductor substrate.

6. The semiconductor device according to claim 1, wherein the electrode or the wiring is covered with a second insulating film formed thereon.

The semiconductor substrate is made of GaAs, the first conductor layer is made of WSi ₂ , the second conductor layer is made of Au, and the electrode is configured as a GaAsFET which is a gate electrode. The semiconductor device according to claim 1.

A method for manufacturing a semiconductor device according to claim 1,
Forming a first conductor layer on the semiconductor substrate;
A step of forming a second conductor layer thereon, and
Forming a predetermined resist mask on the second conductor layer and then etching to pattern the second conductor layer;
Patterning the first conductor layer by reactive ion etching using the patterned second conductor layer as a mask;
And a step of removing, by dry etching, an overhang portion generated by side etching at the time of the reactive ion etching, in which the second conductor layer protrudes from the first conductor layer in a bowl shape. Device manufacturing method.

The method for manufacturing a semiconductor device according to claim 8, wherein the dry etching is ion milling.

The method for manufacturing a semiconductor device according to claim 8, wherein the dry etching is reactive ion etching.

The semiconductor substrate is made of GaAs, the first conductor layer is made of WSi ₂ , the second conductor layer is made of Au, the electrode is configured as a GaAsFET as a gate electrode, and the dry etching is performed by ion The method for manufacturing a semiconductor device according to claim 8, wherein the method is milling.

The method of manufacturing a semiconductor device according to claim 8, wherein the resist mask is formed so that a side surface portion thereof has a tapered shape that extends toward the semiconductor substrate.

The method for manufacturing a semiconductor device according to claim 8, further comprising a step of forming an insulating film on the electrode or the wiring.