JP2007520102A - データ、特に音声、ＴＶ（ｔｅｌｅｖｉｓｉｏｎ）および／または画像データをロックオンおよび／または処理するための回路装置および方法 - Google Patents

Abstract

位相情報が、特に少なくとも１つのアナログ入力信号（５０，５０’）の少なくとも１つの立ち上がりエッジおよび／または立ち下がりエッジの到着に続いて、少なくとも１つの位相検出器（４４）によって検出され、少なくとも１つの増分値（２４）が、位相検出器（４４）によって出力された出力信号（５６）が供給される少なくとも１つのループフィルタ（３０）によって決定され、少なくとも１つのランプ発振器（４６）に、ループフィルタ（３０）によって出力された増分値（２４）が供給され、特に、回路装置（１００，１０２，１０４，１０６）およびその動作方法が、様々な要求に容易に適合され得るように、回路装置（１００，１０２，１０４，１０６）およびデータ、特に音声、ＴＶ（television）および／または画像データを、少なくとも１つの位相ロックループ（４０）によってロックオンおよび／または処理する方法を、さらに展開するために、位相ロックループ（４０）が、本質的にデジタルであり、入力信号（５０，５０’）、特に入力信号（５０，５０’）の位相を、少なくとも１つのシステムクロック（５２）が供給される、少なくとも１つの時間−デジタルコンバータ（４２）によってデジタル化することができ、位相検出器（４４）に、時間−デジタルコンバータ（４２）の出力信号（５４）、特に追加的な位相情報、およびランプ発振器（４６）の少なくとも１つの第１の出力信号（６２ａ）、特に少なくとも１つの状態信号が供給され、少なくとも１つの周波数検出器（４８）が、ランプ発振器（４６）の少なくとも１つの第２の出力信号（６４）、特に少なくとも１つのオーバーフローパルスの供給を受け、周波数情報（５８）をループフィルタ（３０）に出力し、ループフィルタ（３０）は、特に少なくとも１つの周波数ロックループ（１０）にも割り当てられている、ことが提案される。

Description

本発明は、少なくとも１つの位相ロックループを有する回路装置に関し、この回路装置は、
少なくとも１つのアナログ入力信号の位相情報を、特に、少なくとも１つのアナログ入力信号の少なくとも１つの立ち上がりエッジおよび／または立ち下がりエッジの到着に続いて検出するための、少なくとも１つの位相検出器と、
位相検出器によって出力された出力信号の供給を受けることが可能な、少なくとも１つの増分値を決定するための、少なくとも１つのループフィルタと、
ループフィルタによって出力された増分値の供給を受けることが可能な、少なくとも１つのランプ発振器と、を備える。

本発明は、さらに、特に音声、ＴＶ（television）および／または画像データを、少なくとも１つの位相ロックループによってロックオンおよび／または処理する方法に関し、
位相情報は、特に少なくとも１つのアナログ入力信号の少なくとも１つの立ち上がりエッジおよび／または立ち下がりエッジの到着に続いて、少なくとも１つの位相検出器によって検出され、
少なくとも１つの増分値が、位相検出器によって出力された出力信号が供給される少なくとも１つのループフィルタによって決定され、
少なくとも１つのランプ発振器に、ループフィルタによって出力された増分値が供給される。

集積回路（いわゆるＩＣ（Integrated Circuit））の構造は、これまで、技術が向上するに連れて、さらに小さく複雑になっている。これは、システムにますます高い要求を課し、１つの集積回路においてますます多くの機能を組み合わせる可能性を開くものである。

このような複雑なシステムの開発は、非常にコストがかかることから、結果として生じるコストをカバーできるようにするために、製品を市場にできるだけ早く提供できることが非常に重要である。このために、開発時間を可能な限り短く保つ試みがなされている。開発時間を縮めるための出発点は、可能な限り柔軟であり、普遍的に使用できるデータベースである。

この点について、入力信号に対する特定の周波数比率および一定の位相関係を有するクロック信号を生成することが、多くの適用において必要である。このために、位相ロックループ（いわゆるＰＬＬ（Phase Locked Loop））が、一般に使用される。位相ロックループは、特定の精度で、所望の周波数および位相関係を生成するための特殊な回路であり、回路が動作する精度は、回路の必要性および制御挙動に依存する。

ＰＬＬ（Phase Locked Loop）の適用の一般的な分野は、テレビジョン技術である。視聴者がテレビジョンセットでクリアなテレビジョン画像を見ることができるよう、画像管のデフレクタユニットを、周波数および位相に関して正しいやり方で、送信イメージと同期させる必要があり、これはＰＬＬ（Phase Locked Loop）によって実行される。

ＰＬＬ（Phase Locked Loop）は、よって、制御システムであり、その目的は、周波数および位相に関して、発振器を入力信号と同期させることである。同期状態では、入力信号と発振器信号の位相差は、ゼロまたは一定である。入力信号と発振器信号の互いに対する位相シフトが起こった場合には、ＰＬＬ（Phase Locked Loop）は、位相シフトが再び消滅するか一定となるまで、発振器を再調整する。

ＴＶ（television）に基づく適用においては、水平同期信号または線同期信号（いわゆる“ｈｓｙｎｃ”信号）は、多くの場合、基準信号であり、この基準信号からクロック信号が得られ、クロック信号の周波数は、入力周波数またはその一部の倍数、例えば２．０４８倍である。

考慮される適用が、ＴＶ（television）または画像に基づく適用ではなく、むしろ、例えば音声に基づく他の適用である場合、基準信号は、しばしば“ｈｉｎ”信号と呼ぶことができる一般的な信号である。

従って、音声に基づく適用においては、多くの場合、いわゆる“ＷＳ（Word Select）”信号が、データを送信するためのビット単位（bit-wise）クロックのための基準信号である。ここで、“ＷＳ（Word Select）”信号は、ＩＩＳ（Inter Integrated Circuit Sound）フォーマット（いわゆるＩＩＳフォーマットまたはＩ^２Ｓフォーマット）における、音声データの直列伝送において、チャンネルを差別化するための信号であり、これは、“ＷＳ（Word Select）信号が、左チャンネルまたは右チャンネルが使われているかどうかを、ハイまたはロー状態によって示すことを意味する。

これまでは、ＴＶ（television）適用と音声適用の両方に、アナログＰＬＬ（Phase Locked Loop）システムが使用されており、アナログＰＬＬは、クロック信号を、３００メガヘルツ未満程度で、約１５キロヘルツ〜約６０キロヘルツの範囲の入力周波数に対して提供することができる。新たなＶＬＳＩ（Very Large Scale Integration）プロセスについては、新たなデジタル低周波ＰＬＬが必要であり、これは、アナログシステムよりも柔軟に使用できる。

最近まで、デジタルＰＬＬシステムは、主に例えば
―市場および消費者すなわち顧客に要求される特性は、アナログＰＬＬシステムでは（もはや）満たすことができず、
―アナログシステムは、“グランドバウンス（ground bounce）”（＝スイッチング動作に起因する基準電圧の変動）などの干渉に対して非常に敏感であり、または
―デジタルＰＬＬシステムは、性能面での損失なしに、より小さなプロセスに合わせることができる、という理由により使用されてきた。

これは、従って、位相ロックループシステムのアナログ部分が、なぜ可能な限り縮小されるべきかについての理由を提供し、さらに、
―入力信号がないか、または入力信号をスイッチオフした状態では、システムがその最後の周波数に止まり、例えばモニタモードを引き起こすこと、
―制御ループが開かれ、システムがその公称周波数に切り替えられる際（またはその逆）、切り替えが、限定された適合可能な周波数変化で、経時的に連続してスムーズに行なわれるべきであり、テレビジョンセットのライン周波数の変化が早すぎる場合は、ＥＨＴ（Extremely High Tension）も大きすぎるものとなり、テレビジョンセットが、Ｘ線保護スイッチオフモードに移ること、
―（減衰）時定数および減衰率が独立して切り替えられること、
―検査は、構造的性質にすべきであり、機能的検査の数は、可能な限り少なくすべきであること、
などの必要な特性は、アナログＰＬＬシステムでは得ることが非常に困難であるか、全く得られない。

デジタルの位相ロックループシステムは、ＴＶ（television）適用のために既に従来使用されている。例えば、上述の種類の回路装置は、欧州特許第０６１９６５３号から知られている。

欧州特許第０６１９６５３号に開示されている連続時間発振器は、ゲート遅延の切り替えに基づく周波数適合のための機構を有する。この機構のために、周波数範囲が数パーセントに限定され、この理由から、さらなる制御ループを提供する必要があり、この制御ループにより、システムがプロセス拡張から解放され、かつ、周波数が所望の範囲に適合される。

この種の連続時間発振器が、その上限の周波数において作動される場合、例えば接続ワイヤに起因し得る寄生キャパシタンスが、制御ループの動作周波数および実際の周波数範囲の支配権を握る。これは、ＩＣ（Integrated Circuit）製造における問題を引き起こす。

従って、周波数範囲は、小さすぎるかもしれず、周波数ループが支配権を握る必要がある。周波数補正の間に、位相ロックループが分離し、すなわち、位相ロックループが、アンロックし、再び結合またはロックオンされる必要があり、これは、ライン干渉として画面上で見ることができる。

欧州特許第０６１９６５３号に係るデジタル位相ロックループの実施は、既に、動力学を適合させるための機構を提供している。パラメータ時定数、特に減衰時定数、自然（ループ）周波数および／または減衰などを、結合またはロックオン状態において、適合させることが可能である。

システムが、しきい値よりも大きな位相差を決定する場合、可能な限り速い時定数が用いられる。これは、検出範囲を、カバーできる全周波数範囲まで増加させる。時定数は、次いで、定められたステップで減少され、これは、大きな位相ジャンプ、および周波数の急速な変調を生じさせる。

これは、ＴＶ（television）適用において、高電圧がＸ線限度を超えることにより、デフレクショントランジスタに損傷を与え、かつ／またはＸ線保護モードへの切り替えを生じる原因となる。音声適用において、これは、通常の動作モードにおいて、干渉および／または異常かつ受け入れ難い雑音を発生させる。最も速い時定数は、適合することができない。これは、原理的には適用可能であるが、基準周波数における変化を間接的にしかカバーできない。

欧州特許第０６１９６５３号に係るＰＬＬ設計のアナログ部分は非常に大きく、極度に厳しい条件下でしか、より小さなプロセスに適合することができない。この点について、欧州特許第０６１９６５３号に係る非常に重要なＰＬＬレイアウトにおいて、このレイアウトをより小さなプロセスに変換する問題だけでなく、電力供給を減少させる必要があるという難点がある。

このために、アナログＰＬＬ部分は、新たな構造を必要としており、以前と同じジッタ（jitter）性能を少なくとも提供する構造を提供することは、非常に困難である（データ伝送において、“ジッタ”は、デジタル信号の信号周波数の位相変動、よって経時的な変化を指し、変動は、例えば１つの信号振幅から他に遷移する時刻における、固定時点の変動である。ジッタは、全ての周波数で起こる可能性があり、データクロックにおいて、ジッタがタイミング違反をもたらす場合は、データの損失をもたらすことがある。加えて、しかしながら、画像クロックの場合、ジッタは、画像干渉、例えばライン単位（line-wise）の画素オフセット、よって延ばされたエッジをもたらすこともある。音声適用の場合では、ジッタは、干渉信号および悪い信号対ノイズ比をもたらすことがある）。

最後だが重要なことに、欧州特許第０６１９６５３号に従い実施されるＰＬＬレイアウトは、いわゆる“グランドバウンス”（＝チップ内のグランドレベルの上昇であり、高度に集積された基板の検査をより困難にする）の現象に対して非常に敏感である。

フィリップス社（Philips）のタイプＳＡＡ４９７８およびＳＡＡ４９７９（＝第３世代集積回路）のＩＣ（Integrated Circuit）では、欧州特許第０６１９６５３号に係るデジタルＰＬＬ（Phase Locked Loop）の基本構造のみが用いられたが、上述の理由により、欧州特許第０６１９６５３号の図１４、図１６および図１８に示されている特定のシステム固有の問題が、連続時間発振器の状態に、従ってシステム性能に存在し、後者のシステム性能は、結果として受け入れ難いものとなっている。

要約すると、欧州特許第０６１９６５３号に係るデジタル位相ロックループについては、従って、設計が極度に複雑であり、製造中の検査が非常に困難である、ということが言える。さらなる問題は、微細化が非常に困難である、この既知のＰＬＬシステムの比較的大きなアナログ部分、および限定されたアナログ性能に、見ることができる。

さらに、システムの動力学を、位相ジャンプが生じた場合あるいは分離またはアンロックされた状態において適合することが、非常に困難である。これらのケースでは、時定数は、非常に小さな値に変化し、出力周波数は、非常に急速に変化し、従って、ＥＨＴ（Extra High Tension）において上述の問題を発生させる。システムを非常に短い時間間隔内で結合またはロックオンするために、時定数の切り替えが実行される。しかしながら、減衰時定数の独立した切り替え、および小さなステップでの減衰が、可能である。

ＡＤＯＣ（Analog/Digital One Chip）の原理に基づいたフィリップス社のモデルタイプＰＮＸ３００１のデジタル出力プロセッサも、既にデジタル位相ロックループを含んでおり、これは、デジタル−時間コンバータおよび時間−デジタルコンバータを使用する。しかしながら、このケースでは、減衰時定数の独立制御と減衰の独立制御のいずれも可能ではない。

この既知のデジタルＰＬＬシステムは、周波数検出器を有し、これは、結合またはロックオン動作を加速させるが、位相ジャンプにも反応する。システムがスイッチオフされる際、動作周波数から公称周波数へのスムーズな、時間連続的な遷移は、可能ではない。さらに、制御されるのは、増分値ではなく、ディスクリートランプまたは時間発振器（いわゆるＤＴＯ（Digital Time Oscillator）またはＤＴＯ（Discrete Time Oscillator））のいわゆる“フライバック（flyback）”値であり、このことは、動的応答の制御およびクロック位相の生成に、より注意を払うことを必要とする。

従来、ＡＤＯＣ（Analog/Digital One Chip）の音声コアまたは“サウンドコア”は、 “ＷＳ（Word Select）”位相ロックループを有し、これは比較的複雑であり、理想的な実施と比べて数多くの欠陥を有する。

従来の実施の主要な問題の１つは、第１の制御ループにおいて、未だに、アナログ位相ロックループを有することであり、アナログ位相ロックループは、入力信号がない場合に、出力周波数を低い値まで非常に急速に減少させる。これは、ラウドスピーカにおいて干渉雑音を生じさせ、この雑音は、さらに、高すぎる強度では、ラウドスピーカおよび／または電力出力変換器を損傷する場合さえある。

さらに、アナログ位相ロックループは、“ＷＳ（Word Select）”信号に対し特定の比率を有するビットクロックに結合するため、“ＷＳ（Word Select）”信号に間接的に結合される。この比率が測定され、出力が入力周波数に対して所望の比率を持つ周波数を有するように、スプリッタが適合されてきた。

スプリッタ比率の切り替えは、動作周波数において比較的急な変化も引き起こす。これは、ラウドスピーカに干渉雑音を引き起こし、また、ラウドスピーカの損傷させる場合がある。

米国特許第６３２０５７４号は、“ルックアップ（Look Up）”テーブルと、アナログ位相を生成するためのデジタル／アナログコンバータ分岐とを備える従来のＰＬＬ（Phase Locked Loop）システムを述べている。位相検出器の分解能は、基準クロックに依存する。

米国特許第６３２０５７４号に開示されている周波数検出器は、一定の利得係数、“急峻度（steepness）”を有し、周波数において、小さな差のみを抑制するように設計されている。急峻度は、フィルタの更新が基準クロックに基づいた間隔で行なわれるため、一定である。米国特許第６３２０５７４号から知られているシステムが、遅い時定数に切り替えられた場合、周波数の増分値／減少値は、小さくすべきであり、その理由は、そうしなければ、システムの結合またはロックオンが行なわれないからである。

すなわち悪条件下では、増分値は、決定範囲よりも著しく小さくなければならず、更新時間は、最大の検出時間よりも短くなければならない。これは、システムの応答時間、またはシステムがカバーできる周波数範囲を制限する。

大きな周波数および位相オフセットは、米国特許第６３２０５７４号に述べられている周波数検出器を用いては、扱うことができない。さらに、この既知の周波数検出器は、入力における大きな位相シフトに対して、十分に頑強に設計されていない。

米国特許第６３２０５７４号に係る位相ロックループのループフィルタは、非常に複雑であり、柔軟性は高くない。米国特許第６３２０５７４号の主題において、ディスクリートランプ発振器（いわゆるＤＴＯ（Digital Time Oscillator）またはＤＴＯ（Discrete Time Oscillator））の増分値は、周波数検出器によって直接影響を受けるので、周波数検出器の更新は、ループフィルタの固有の比例部分によって部分的に削除することができる。固有の比例経路の“利得”は、周波数検出器の急峻度を減少させ、従って、独立した調整は不可能である。

米国特許第６３２０５７４号に係る位相ロックループのループフィルタの動的パラメータは、減衰に直接依存しており、従って、この既知のループフィルタ、よってこの既知の位相ロックループの設計における自由度は低く、可能性も少ない。

特にアナログ入力信号を、位相ロックループによって処理する方法が、米国特許出願第２００３／００５２９９７号により知られている。

しかしながら、この点で、米国特許出願第２００３／００５２９９７号は、位相ロックループにおける結合またはロックオンの問題へのアプローチを開示しており、前記アプローチは、ウィンドウ機能および様々な異なる位相検出器を用いているため、欧州特許第０６１９６５３号とは大きく異なっている。米国特許出願第２００３／００５２９９７号は、また、良いロックオンと雑なロックオンとを区別する。さらに、欧州特許第０６１９６５３号は、また、位相雑音に反応するための方法を述べている。

米国特許出願第２００３／００５２９９７号の主題では、性能はマイクロプロセッサによって決定され、マイクロプロセッサがなければシステムは起動しない。全てのクロック、すなわちマイクロコントローラクロックを含むクロックが、この位相ロックループから得られる場合、これは、スタートアップの問題を発生させる。さらに、マイクロコントローラがＰＬＬに占有される時間中は、他のタスクは実行できないため、位相ロックループを制御するためのマイクロコントローラのリソースの大部分が、束縛される。

位相ロックループによる特定のアナログ入力信号におけるさらなる処理方法は、米国特許出願第２００２／０１９１７２７号からも知られている。

この既知の手順は、ＴＤＣ（Time-to-Digital Converter）を用いる。これは、従来の技術であり、従って、位相検出器の分解能を改善することに、新規性はない。米国特許出願第２００２／０１９１７２７号の開示では、基準信号の立ち上がりおよび立ち下がりエッジを用いて位相差を決定する、ということが強調される。これは、５０パーセントの動作サイクルを有する信号を出力において得るために、必要である。

米国特許出願第２００２／０１９１７２７号の主題では、周波数検出器も、（減衰）時定数または減衰率の制御も提供されない。これは、この既知のシステムが、入力において位相または周波数ジャンプに反応する必要がないため、必要ではない。むしろ、この既知のシステムは、周波数シンセサイザーとして設計されている。

このように、この既知のシステムは、周波数検出器の使用を示す長い時定数を必要としない。さらに、この既知のシステムは、ループ内のアナログ発振器なしに、デジタルワードからアナログ位相を直接生成するＤＴＣ（Digital-to-Time Converter）も持たない。

上述の不利益および欠点に基づき、かつ略述された従来技術に鑑みて、本発明の目的は、上述の不利益および欠点が避けられるような上述の種類の回路装置および上述の種類の方法を、さらに展開することである。

特に、回路装置およびその動作方法を、様々な要求に適合させることが可能となるであろう。提案される位相ロックループは、設計が簡素となり、かつ製造中の検査が容易となるであろう。最終に、回路のアナログ部分が、可能な限り縮小され、回路装置全体が、様々な製造プロセスに対して可能な限り容易に適合可能となるであろう。

この目的は、請求項１に記載の機能を有する回路装置および請求項７に記載の機能を有する方法によって達成される。本発明の有利な改善点および好適な展開は、各従属請求項において特徴付けられる。

本発明は、従って、デジタルＰＬＬ（Phase Locked Loop）システム（＝集積回路装置（integrated circuit arrangement））の原理に基づき、このシステムは、適合可能な動的応答のために設計され、欧州特許第０６１９６５３号に従う既知のＰＬＬシステムおよびＡＤＯＣ（Analog/Digital One Chip）プロジェクト向けの既知の“ＷＳ（Word Select）”ＰＬＬシステムの両方に取って代わることができる。

本発明に係る位相ロックループは、多くの適用分野、例えば音声、ＴＶ（television）および／または画像において使用できるアプローチである。

本発明に係る方法に基づき動作する、本発明に係る回路装置は、基本的に２つの主要な構成要素、すなわち、
―周波数ロックループと、
―本質的にデジタルの位相ロックループと、を有する。

位相ロックループは、水平同期信号または線同期信号（＝ＴＶ（television）適用の場合はいわゆる“ｈｓｙｎｃ”信号、音声ベースまたは画像ベースなどの他の適用の場合には一般に“ｈｉｎ”信号）の形態のアナログ入力信号に結合する。

この点について、ＴＶ（television）信号処理と画像信号処理が、基本的には同じであるという事実を考慮すべきである。“ｈｓｙｎｃ”の代わりに、“ｈｉｎ”も入力信号として使用される、という点が単に指摘され、従ってこの点に関して、原則的に、信号の関係は定義されないことに留意すべきである。むしろ、信号の特性の方が重要であり、信号は、クロック信号と比べて低い周波数を有し、ＰＬＬ（Phase Locked Loop）向けの基準信号として機能する。

位相は、アナログ入力信号の立ち上がりエッジまたは立ち下がりエッジにおいて測定される。ＴＤＣ（Time-to-Digital Converter）によって、サブ画素またはサブクロック範囲における分解能または精度が達成される。位相は、ループフィルタに供給され、ループフィルタは、デジタルランプまたは時間発振器（＝いわゆるＤＴＯ（Digital Time Oscillator））向けの増分値を生成する。

デジタルランプ発振器および時間増分値のオーバーフロー値は、（信号）スプリッタによって互いに分離され、出力クロック信号の位相が決定される。この出力クロック信号は、ＤＴＣ（Digital-to-Time Converter）によって、デジタルの領域からアナログのリアルタイム領域に変換される。

本発明に係るＰＬＬ（Phase Locked Loop）システムが、ほぼ完全なデジタル近似に基づくという事実を考慮に入れて、回路装置の位相分解能を改善するために、ＴＤＣ／ＤＴＣの組み合わせが使用され、この組み合わせは、ＰＬＬ（Phase Locked Loop）システムの比較的小さなアナログ部分のみを含む。

従って、この位相ロックループシステムは、上述の従来技術の文献とは異なり、異なる設計プロセスに容易に合わせることができ、集積回路（ＩＣ）の製造中に、たやすく検査することができる。

出力周波数が、デジタル−時間コンバータの可能な最も高い出力周波数よりも低い場合、かつ、必要な出力位相ジッタが、およそ２ｔ_ＤＴＣ（ｔ_ＤＴＣ＝デジタル−時間コンバータの遅延ラインの、個別のサブ位相または個別の“タップ”の遅延）である場合、出力位相は、直接使用することができる。

本適用においては、必要な出力周波数がより高く、従って、本回路装置および本方法の本発明に係る一展開に従い、さらなる位相ロックループを用いて周波数が乗算される。

第１の本質的にデジタルの位相ロックループとは異なり、この、さらなるまたは第２の位相ロックループは、アナログであり、第１の本質的にデジタルの位相ロックループに続く第２のループとして設定される。出力において、（周波数）スプリッタは、互いに対する定義済みの位相関係を有する全ての必要な信号を利用可能にする。

このアナログＰＬＬ（Phase Locked Loop）の構成により、アナログＰＬＬは、システム全体の動的応答に影響を及ぼすことなく、デジタルＰＬＬ（Phase Locked Loop）に従う。さらに、アナログＰＬＬの入力信号への位相関係が必要とされる場合、アナログＰＬＬの出力スプリッタが、この入力信号により少なくとも１度はリセットされる必要がある。

１つの有利な実施形態により、本発明に係るデジタルＰＬＬ（Phase Locked Loop）のループフィルタにおいて、位相検出器の出力信号の通常のＰＬＬモードが、比例素子により、比例係数（＝比例定数）で乗算される。ループフィルタの積分経路において、比例素子の出力信号が、さらなる比例素子において比例係数（＝比例定数）で、および、積分素子において積分係数（＝積分定数）で乗算され、次いで、積分ユニットにおいて積分される。

好ましくは、この積分器は、積分値を制限するための制限器を備える。積分器の出力信号と比例経路の出力信号が加算され、デジタルランプ発振器向けの周波数範囲を制限するために、制限される。ループフィルタの出力信号は、デジタルランプ発振器向けの増分値である。

本回路装置および本方法の特に発明的な一展開によると、デジタルＰＬＬ（Phase Locked Loop）の動作は、スイッチオンおよびオフすることができ、すなわち、デジタルＰＬＬの制御ループが、閉じたり開いたりされる。

制御ループを開くことによって、デジタルＰＬＬの動作がスイッチオフされる場合、デジタルまたはディスクリートランプ発振器が、調整可能な周波数に、どのような周波数または位相ジャンプもなしに、調整可能な時定数により直線的にプルイン（pull in）する。１つの周波数から次の周波数への遷移も、同様に、調整可能な時定数により、どのような周波数または位相ジャンプもなしに直線的に行なうことができる。

本回路装置および本方法において、時定数は、非常に長くてもよい。結合またはロックオンに必要とされる時間を減少させ、結合／ロックオン範囲を増加させるために、特に発明的な一展開によると、少なくとも１つの周波数検出器が提供され、その急峻度もまた、広い範囲内で調整可能である。

デジタルループ内の周波数検出器が、米国特許第６３２０５７４号に開示されているが、この既知の種類の周波数検出器は、小さな周波数偏差向けにのみ使用することができ、本発明に係る周波数検出器とは異なる動的特性を有し、結合またはロックオン方向に依存する。米国特許第６３２０５７４号により知られているこの周波数検出器は、また、大きな位相ジャンプに対しては確実でない。

米国特許第６３２０５７４号の開示に係る主題とは異なり、本発明において説明される改善は、周波数検出器によって検出されるべき周波数範囲の制限がないため、どのような制限も受けない。結合またはロックオン位相の間の、本発明に係る回路装置の動的応答は、結合またはロックオン方向によっては変化しない。

周波数検出器の更新にかかる時間が長いほど、基準周波数とフィードバック周波数の差が小さいという事実は、従来技術と比べて、本発明のさらに有利な基準である。周波数検出器は、理論的には、どのような小さな周波数差も検出でき、ＰＬＬ（Phase Locked Loop）がロックするとすぐに、自動的に非アクティブとなり、従って、ＰＬＬ（Phase Locked Loop）の入力信号とＰＬＬ（Phase Locked Loop）の出力信号の間に、いくらかは一定の位相関係がある。本回路装置で実施される周波数検出器は、位相シフトに関して完全に頑強である。

本発明における周波数検出器の（減衰）時定数、減衰率および急峻度は、システムのパラメータとして、互いに別々に、独立して制御することができ、このことは、これらのパラメータが互いに依存している米国特許第６３２０５７４号に開示される周波数検出器と著しく異なっている。

本発明によりもたらされる利点に関して、回路装置およびその動作方法は、時定数および減衰の制御を、互いに独立して可能にすることにさらに留意すべきである。

この点について、消滅減衰定数（＝消滅減衰率）は、システムが減衰されないことを意味し、次いで、自然（ループ）周波数を有する正弦波振動が見られる。減衰定数（＝減衰率）が大きいほど、制御プロセスがより減衰され、オーバーシュートが小さくなる。

０と１の間の減衰率が与えられると、なおもオーバーシュートがある。それに反して、減衰定数が、正確に１または２以上である場合、２次のシステムにおいて、もはやオーバーシュートはなくなる。このケースは、非周期（限定）ケース（ジャン ランズ（Jan Lunze）、“Regelungstechnik 1 [Control engineering 1]”、シュプリンガーフェアラーク（Springer-Verlag）、１９９６年を参照）とも呼ばれ、典型的にはなおもオーバーシュートが存在するが、システムはもはや振動せず、むしろその終端値に向けて正確に動作する。

出力周波数は、調整可能な傾斜のみによって、すなわちループが公称出力周波数に切り替えられる場合、または公称周波数が変化する場合であっても、変化することができる。入力信号が取り除かれると、デジタル位相ロックループは、最後の入力周波数を保持し、これは、最後の入力周波数の“静止（freezing）”と呼ぶこともできる。

米国特許出願第２００３／００５２９９７号に係る開示とは異なり、本発明に係る実施によって、制御レジスタをコントローラにより変更することが可能であり、含まれる他の構成要素は、自給自足的（autarkic）である。

従来技術と比べて、特に米国特許出願第２００２／０１９１７２７号の開示と比べて、本発明は、さらに、デジタルワードからのアナログ位相の直接生成が、ＤＴＣ（Digital-to-Time Converter）によって、ループ内にアナログ発振器を提供することなく、特に並列の動作ロジックを用いて位相が決定される場合は基準クロック周波数まで、可能であることを特徴とする。このアプローチのさらなる利点は、発生する位相雑音がより少ない点に見られる。

アナログ低周波ＰＬＬ（Phase Locked Loop）と比べた本回路装置のさらなる利点が、以下に説明される。

これらのデジタル低周波ＰＬＬ（Phase Locked Loop）は、非常に遅い場合があり、回路を全体的な基準期間にわたって連続的に制御するため、いわゆるチャージポンプＰＬＬ（Phase Locked Loop）により、制御プロセス中、すなわち入力信号の基準エッジとフィードバック信号の間の時間間隔の間に引き起こされる、わずかな制御ジャーク（control jerk）が除外される。これらの制御ジャークは、出力信号において、最大で安定状態の周波数の２倍を超える周波数ピークとして、明らかである。

このような応答は、信号処理の間に、タイミング違反の結果としての深刻な干渉をもたらす。このクロックで動作しているプロセッサが、処理を停止する（口語：“ハングアップ（hang up）する”）可能性さえあり、完全にスイッチをオフにして再度オンにすることでしか、回復することができない。これは、本発明では確実に回避される。

本発明は、最終的に、上述した種類の少なくとも１つの回路装置および／または上述した種類の方法の、通信システム、特に、サウンドプロセッサ、ステレオデコーダ、シンセサイザチューナおよび／またはビデオプロセッサなどでの音声、ＴＶ（television）および画像システムにおける使用に関する。

本発明に係るＰＬＬ（Phase Locked Loop）回路装置および本発明に係る方法は、信号の生成だけでなく、むしろ、本発明の基本的なやり方において、例えば測定技術における信号の分析にも使用することができる。

帯域幅が非常に低く設定される場合、入力信号の位相変調は、位相検出器より後で測定することができる。これは、例えば、位相変調の復調または入力信号内の干渉位相変調の測定に使用してもよい。本発明に係るＰＬＬ（Phase Locked Loop）の帯域幅は、非常に低く設定できるため、位相変調は、非常に低い変調周波数まで測定することができる。

本発明に係る同一のＰＬＬ（Phase Locked Loop）を用いて、帯域幅が大きく設定される場合に、周波数変調を、比較的高い変調周波数まで分析することができ、すなわち、帯域幅が大きく設定されている場合には、位相変調の復調、または干渉周波数分析（入力信号内の干渉位相変調の測定）も可能である。

低周波信号の狭帯域フィルタリングおよび分析が、従来技術からの従来の方法を用いると非常に複雑、高価で柔軟性がない場合、これは、本発明に係る回路および本発明に係る方法によって、非常に費用有効的に、しかし非常に正確に実行することができる。

逆に、本発明に係るＰＬＬ（Phase Locked Loop）回路装置および本発明に係る方法は、
―周波数変調（低いＰＬＬの帯域幅）
―および、位相変調（高いＰＬＬの帯域幅）、の両方のために、低周波信号の変調に使用することもできる。

低周波変調および復調の適用は、特に、遠隔測定法（telemetry）の分野にあり、複数のチャンネルが、１つの狭い低周波の周波数範囲に収められる。復調は、例えば、ＦＳＫ（Frequency Shift Keying）において行なうこともできる。

変調は、ＰＬＬの低周波において、ＤＴＯ（Digital Time Oscillator）増分値に関して行なわれる。変調は、同様にＤＴＯ（Digital Time Oscillator）増分値に関して、より高い帯域幅で行なわれ、これによりデータおよび情報が修復される。

受信された際のＰＬＬの帯域幅は、調整チャンネルが、完全に別々のままとなるような大きさにのみ、選択されるべきである。例えば、気象データ（気圧、空気湿度、温度、風向等）、コンテナ内の充填レベル、力、電圧、生体機能他などの、急速には変化しない多量の測定結果を、狭帯域チャンネルで送信することができる。

同様に、本発明に係る回路装置および本発明に係る方法は、
―既存のサービス内の追加的なサービス（例えばテレビジョンセットの同期信号内のテキスト）の低周波信号の送信、および／または
―トランスミッタからのテレビジョンセットの制御（例えば、画像フォーマット、音量などの遠隔での変更）、
に使用することができ、これらのサービスは、大きな帯域幅を必要としない。

音声分野でも、追加的なデータおよび情報、例えば演奏者、タイトル、広告、あるいは音量などの装置パラメータまたは音声チャンネルの周波数応答の制御を、本発明によって送信することができる。

これらの適用の１つの利点は、チャンネル帯域幅を、一定のままにできること、および追加的伝送を、周波数ギャップにて行なうことができることである。伝送プロトコルは、変更されない。本発明に係る同一のＰＬＬ（Phase Locked Loop）を、様々な適用向けに構成することができる。位相変調から周波数変調、または位相復調から周波数復調に切り替えるためには、単に、
―ループフィルタ（位相変調）の前または
―ループフィルタ（周波数変調）の後
で帯域幅を切り替え、供給点または減少点を変更すればよい。

同様に、ＧＰＳ（Global Positioning System）データストリームからのＧＰＳ（Global Positioning System）信号の抽出が、本発明に係るＰＬＬ（Phase Locked Loop）回路、および本発明に係る方法向けの適用を提案する。衛星は移動するため、ドップラー効果の結果として基準周波数が常に少しずつ変化し、従って、周波数位置および／または位相位置が、常にレシーバと一致するとは限らない。さらに、信号は、いわゆる乱雑音によってジッタ（jitter）され、周波数は、衛星ごとに異なる。

このようなケースで本発明に従い使用されるＰＬＬ（Phase Locked Loop）は、しばしばソフトウェアベースである。本発明に係るＰＬＬ（Phase Locked Loop）は、この目的に対しても適切である。

この場合、位相検出器、ループフィルタおよびＤＴＯ（Digital Time Oscillator）のみが、必要とされ、ＴＤＣ（Time-to-Digital Converter）／ＤＴＣ（Digital-to-Time Converter）モジュールは省略される。同様に、これは単に低周波信号をミリ秒範囲で再構築するケースであるため、第２のアナログＰＬＬ（Phase Locked Loop）は必要ではない。

必要に応じて、周波数ロックループは、ソフトウェアの形態で排他的に実現することもできる。ＰＬＬ（Phase Locked Loop）は、従って、純粋なソフトウェアとして動作させることができ、第２のＰＬＬ（Phase Locked Loop）およびＴＤＣ（Time-to-Digital Converter）／ＤＴＣ（Digital-to-Time Converter）モジュールが省略される。位相伝達応答および周波数伝達反応の特性により、実施の種類にかかわらず、本発明に係るＰＬＬ（Phase Locked Loop）が組み込まれるかどうかを、確認することができる。

本発明に係るＰＬＬ（Phase Locked Loop）回路は、従って、ＧＰＳ（Global Positioning System）にも関係するものであり、それは、従来から、データ信号へのロックオンに関して、なおも問題があるからである。この点に関する１つの可能な改善は、本発明に係るＰＬＬ回路の帯域幅および中心周波数を、適切に適合することによって与えられ、帯域幅および中心周波数は、非常に簡素なやり方で、互いに独立して調整することができる。

本発明に係る回路装置および本発明に係る方法の１つのさらなる適用は、音声内ディストーションまたは音声内スクランブリングであってもよい。この場合、ＰＬＬ（Phase Locked Loop）を使用して、例えば音声を、変化する搬送波周波数に変調することができる。

このために、入力信号としての搬送波周波数およびＤＴＯ（Digital Time Oscillator）＿ｉｎｃ（increment）は、ＰＬＬ（Phase Locked Loop）がアンロックしないように、互いに切り替える必要がある。変調は、ＤＴＯ（Digital Time Oscillator）＿ｉｎｃ（increment）で行なわれる。

本発明のさらなる適用は、医療技術において見出すことができ、本発明に係るＰＬＬ（Phase Locked Loop）が、例えば、心臓周波数において、および／またはわずかな偏差において使用され、ペースメーカーをアクティブ化および制御する。

測定技術という面でのさらなる使用の分野は、超音波を用いる速度測定または距離測定に見ることができる。

速度測定の場合、発生するドップラー効果を用いて、比例速度測定が実行される。本発明に係るＰＬＬ（Phase Locked Loop）により、分解能を超音波によって劇的に増加することが可能であり、例えば、増分値における変化が、測定パラメータであってもよい。

これは、距離測定の場合、送信信号と受信信号の間の位相位置である。この場合、ＤＴＯ（Digital Time Oscillator）ワード（参照符号“ｄｔｏ＿ｆｌｂ（fly back）”を、ＰＬＬ（Phase Locked Loop）が、送信信号にロックオンした場合の距離の測定値としてもよく、エコーが受信された際に、ＤＴＯ（Digital Time Oscillator）ワードの状態が測定される。

本発明に係るＰＬＬ（Phase Locked Loop）システムおよびこれに基づく本発明に係る動作方法は、デジタル環境において、低周波信号へのロックオンが必要とされるとき、または入力信号の非常に狭帯域のフィルタリングが望まれるときはいつでも、使用することができる。

次いで、適合は、通常はＰＬＬ（Phase Locked Loop）の中心周波数（参照符号“ｉｎｃ＿ｎｏｍ”）においてのみ、実行することができる。組み込まれる動的パラメータは、既に、ＰＬＬ（Phase Locked Loop）の広い使用可能範囲をカバーし、本システムのフィルタおよび、潜在的に、ＤＴＯ（Digital Time Oscillator）は、約１秒を超える範囲での、さらに低い入力周波数、および／または、時定数による入力信号へのさらに遅い反応が必要である場合にのみ、適合する必要がある。

上述したように、本発明の教示を有利に改善および展開する様々な可能性がある。この点について、一方では、請求項１および請求項１０に従属する請求項が参照され、他方では、本発明のさらなる改善、機能および利点のより詳細な説明が、実施形態の４つの例において、特に図１〜図１０に例示される実施を参照して、以下に与えられる。

同一または類似の展開、要素あるいは機能には、図１〜図１０において、同一の参照符号が付されている。

不要な反復を避けるために、以下の説明は、本発明の展開、機能および利点（他に述べない限り）について、図１に示されている回路装置１００と、図７に示されている回路装置１０２と、図８に示されている回路装置１０４と、図９に示されている回路装置１０６と、の両方に関するものである。

図１〜図６に示されている本発明の実施形態の第１の例において、本発明の方法に基づいて動作する回路装置１００が示されている。回路装置１００は、例えば音声、ＴＶ（television）および／または画像処理などの、ジッタ（jitter）性能について規定された必要条件を有する一般的な適用での使用を意図している（データ伝送において、“ジッタ”は、デジタル信号の信号周波数の位相変動、よって経時的な変化を指し、変動は、例えば１つの信号振幅から他に遷移する時刻における、固定時点の変動である。ジッタは、全ての周波数で起こる可能性があり、データクロックにおいて、ジッタがタイミング違反をもたらす場合は、データの損失をもたらすことがある。加えて、しかしながら、画像クロックの場合、ジッタは、画像干渉、例えばライン単位（line-wise）の画素オフセット、よって延ばされたエッジをもたらすこともある。音声適用の場合では、ジッタは、干渉信号および悪い信号対ノイズ比をもたらすことがある）。

図１から分かるように、本質的にデジタルの位相ロックループ４０（＝デジタルＰＬＬ）が、回路装置１００の主要な構成要素である。この点について、ＰＬＬシステムに関係する“本質的にデジタルの”という分類に関して、基本的に、異なるグレードの“デジタル”位相ロックループが存在することが考慮される。

例えば、過去に、デジタル位相検出器を含み、かつ残りの構成要素がアナログだった位相ロックループが、デジタルと呼ばれていた。他の文献においては、単にデジタル位相検出器とデジタルループフィルタとを有する位相ロックループが、デジタルと呼ばれていた。

しかしながら、本発明において、デジタル位相ロックループ４０は、位相情報が、デジタル位相検出器４４によって検出され、増分値信号２４が、デジタルループフィルタ３０によって決定され、デジタルループフィルタ３０に、位相検出器４４によって出力された出力信号５６が供給され、ディスクリートランプまたは時間発振器４６に、ループフィルタ３０によって出力された増分値２４と、例えば約１０^２メガヘルツ程度のクロック信号６０（＝いわゆる“ｃｌｋｐｌｌ”システムクロック、例えば５０パーセントのパルス衝撃係数を有する方形波信号であり、本発明は、他の比率のパルス衝撃係数の場合にも機能する）、例えば５４メガヘルツのクロック信号とが供給される、と定義される。

デジタル位相ロックループ４０が、例えば約１０^２メガヘルツ程度のシステムクロック５２、例えば５４メガヘルツのシステムクロックにより作動されるため、結果として生じるジッタは、外部システム４２，７２の統合によって減少される必要がある。これは、以下により詳細に説明される、信号を、システムクロック５２の６４（またはそれ以上）のサブ位相のうちの１サブ位相においてシフトすることができ、かつ、信号のサブ位相を、システムクロック５２に対して測定することができる、システム４２，７２である。

回路装置１００の唯一のアナログ部分は、遅延ラインであり、これは、時間−デジタルコンバータ（ＴＤＣ：time-to-digital converter）４２（位相の計測器として）およびデジタル−時間コンバータ（ＤＴＣ：digital-to-time converter）７２（位相の発生器として）の両方に使用される。本発明によると、大きなアナログ回路の代わりに、このＤＴＣ−ＴＤＣのアナログ遅延ラインのみが、新たな製造プロセスに適合される必要があり、残りはデジタルである。

この場合、位相のためのデジタル−アナログコンバータ（いわゆるＤＡＣ）としても設計可能である、システムクロック５２に対して立ち上がりおよび／または立ち下がりエッジをシフトする（ＰＬＬ（Phase Locked Loop）の基準エッジは、本発明の基本的なやり方での立ち上がりおよび立ち下がりの両方としてもよい）デジタル−時間コンバータ７２（図１を参照）は、位相のためのアナログ−デジタルコンバータ（＝いわゆるＡＤＣ）としても設計可能である、時間−デジタルコンバータ４２への対抗部分または補間部分を形成する。

この関係において、ＰＬＬ４０は、完全なデジタル位相ロックループとして理解することができる。

そして、到着するアナログ入力信号５０（一般にいわゆる“ｈｉｎ”信号、ここで例として考察されるＴＶ（television）ベースの適用の場合にはいわゆる“ｈｓｙｎｃ”信号）が、デジタル位相ロックループ４０によって処理される場合、この好ましくは水平の入力信号５０（テレビジョン適用の場合には＝ｈｓｙｎｃ（horizontal synchronization）信号５０）が、最初に基準信号として用いられ、この基準信号に、デジタル位相ロックループ４０が結合し、またはデジタル位相ロックループ４０がロックオンする。

入力信号として“ｈｓｙｎｃ”の代わりに“ｈｉｎ”を用いる上述の可能性と関連して、ＴＶ（television）信号処理および画像信号処理が、どのような場合でもほぼ同じものとみなされ、すなわち、入力信号の指定は、固定されない。重要な点は、入力信号の特性であり、これは、クロック信号と比べて低い周波数を有し、ＰＬＬ（Phase Locked Look）４０向けの基準信号として機能する。

結合またはロックオンするために、入力信号５０の立ち上がりエッジの到着に続いて、または入力信号５０の立ち下がりエッジの到着に続いて、位相情報を位相検出器４４によって検出するだけでなく、むしろ、この入力信号５０の位相が、時間−デジタルコンバータ４２によってデジタイズされ、時間−デジタルコンバータ４２には、５４メガヘルツ程度のシステムクロック５２（いわゆる“ｃｌｋ５４”―システムクロック、５０パーセントのパルス衝撃係数を有する方形波信号）が供給される。

その結果、従って、
―入力信号５０に関係するデジタルランプ発振器４６の位相、および
―デジタルランプ発振器４６のクロックに関係する入力信号５０のサブ位相、
が測定され、ここで、デジタルランプ発振器４６およびデジタルループフィルタ３０は、通常、異なるクロック周波数を有してもよい。

図１からさらにわかるように、位相検出器４４に、時間−デジタルコンバータ４２の、例えば追加的な位相情報によって構成された、出力信号５４と、ディスクリートランプ発振器４６の第１の出力信号６２ａ（いわゆる“ｄｔｏ＿ｆｌｂ”信号または“ｄｔｏ＿ｆｌｙｂａｃｋ”信号）とが供給され、後者の出力信号６２ａは、特定のワード幅を有するデジタルランプ発振器４６の（レジスタの）状態を表し、フィードバック信号として構成されている。

この点について、位相検出器４４によって実行される位相測定動作は、基本的に、
―画素精度を有する位相測定が、ディスクリートランプ発振器４６（＝いわゆるＤＴＯ）の位相信号“ｄｔｏ＿ｆｌｂ（fly back）”またはＤＴＯ（Digital Time Oscillator）ワード（＝参照符号６２ａ）から得られ、ＤＴＯ状態が、入力信号５０の立ち上がり基準エッジにおいて、および／または入力信号５０の立ち下がり基準エッジにおいて、スキャンされること、および
―サブクロックまたはサブ画素精度を有する位相測定が、入力信号５０の立ち上がり基準エッジおよび／または入力信号５０の立ち下がり基準エッジにおいて、ＤＴＯサブ画素範囲から、およびＴＤＣ（Time-to-Digital Converter）４２の出力信号５４から、生成されること、
の２つの部分からなる。

時間−デジタルコンバータ４２は、例えばいわゆる遅延ラインを用いて、システムクロック５２の位相を、特定の数、例えば６４（またはそれ以上）のサブ位相に再分割することを可能にするモジュールである。図１〜図６の実施形態の本例では、６４位相の遅延ラインが使用される。基本的に、遅延ライン内により多くのサブ位相があるほど、サブ画素またはサブクロック精度がより高くなる。

この結果、６４倍速く見えるクロックが生じ、ここで、ＴＤＣ（Time-to-Digital Converter）４２のタスクは、システムクロック５２に対する信号５０の位相位置を（立ち上がりエッジおよび／または立ち下がりエッジによって）測定することである。

ＴＤＣモジュール４２は、アナログ部分およびデジタル部分によって形成される。ＴＤＣモジュール４２のアナログ部分は、システムクロック５２を、６４のサブ位相に再分割する責任を負う。この分割は、遅延ロックループによって実行され、遅延ロックループの原理は、システムクロック５２が、６９の同一のバッファを有する遅延ライン上で与えられるという点で、ＰＬＬ回路の原理と同様である。バッファによりもたらされる遅延は、電流に関わる（current-wise）動作によって設定される。

この点について、ＰＬＬ（Phase Locked Loop）と、ＤＴＣ（Digital-to-Time Converter）／ＴＤＣ（Time-to-Digital Converter）の組み合わせとの違いは、ＰＬＬでは、フィードバックされた遅延ラインが、発振器として使用され、これに対して、ＤＴＣ／ＴＤＣでは、入力および出力が互いに比較される、遅延ラインとしての使用のみが提供される、という点に見られる。

第１のバッファおよび第６５のバッファの各出力が、位相比較器上で与えられる。これらの信号の遅延または位相差が、バッファのさらなる電流に関わる動作のために用いられ、従って遅延時間を制御する。他のバッファは、残りのロジックへの適用に必要とされる。

システムクロック５２に対する入力信号５０の位相位置を測定するために、信号５０は、ＴＤＣモジュール４２に統合されている、いわゆるタリー（tally）上で与えられる。このタリーは、基本的に、バッファの出力によってクロックされるフリップフロップを有する。各サブ位相は、１つのフリップフロップのクロックを形成する。

測定されるべき信号５０は、フリップフロップの出力をスキャンし、この情報は、システムクロック５２に対する入力信号５０の位相位置についての詳細を提供する。このように測定された値は、ＴＤＣモジュール４２のデジタル部分にて、６ビットのバイナリ数に変換される。

結果として、サブ画素精度は、よって、システムクロック５２の周波数を増加させることにより、クロックがタリーコードの種類においてサブ画素情報を含む遅延ラインに供給されるという点で、改善できる。時間−デジタルコンバータ４２のタスクは、基準信号が到着した際に、タリーコードからバイナリのサブ画素位相を計算することである（マルコ Ｃ．ラマーズ、“ＡＤＯＣプロジェクト（設計レポート）向けのＣＭＯＳ１８ＨＬＶ技術における６４−タップ遅延ロックループ（64-tap Delay Locked Loop in CMOS18HLV technology for the ADOC project (Design Report)）”、Integrated Circuits Laboratory Advanced Systems and Application Labs Philips Sound & Vision、文献番号AR43/B682/ML、２０００年８月１日、を参照）。

デジタル位相ロックループ４０のための時間−デジタルコンバータ４２の利点は、従って、人工的に生成された“より高い”システムクロックを使用すること、および信号を位相に関してシフトできる可能性があること、である。

画素位相およびサブ画素位相は、例えば、２つの値を加重加算することで合成され、ループフィルタ３０に供給され、ループフィルタ３０は、ディスクリートランプ発振器（いわゆるＤＴＯ（Discrete Time Oscillator）向けの増分値信号“ｉｎｃ”（＝参照符号２４）を生成する。

基本的に、ループフィルタ３０は、回路装置１００（図１を参照）、回路装置１０２（図７を参照）、回路装置１０４（図８を参照）、および回路装置１０６（図９を参照）の実施形態の４つの図示された例において使用することができ、ここで、複数のフィルタの変形を、ループフィルタ３０に用いてもよい。

個別に調整可能な、（遅延）時定数（２ω_ｎξ）^−１および減衰ξに関する制御応答の要求を満たすために、ＰＩ（Proportional Integral）制御を有するループフィルタ３０が選択され、ここでは、ＰＩ（Proportional Integral）コントローラが、その制御モードについての最適条件を表す、という事実が考慮される。

純粋なＩ（Integral）コントローラは、操作変数を、ゆっくりとだけ変化させる（ジャン ランズ（Jan Lunze）、“Regelungstechnik 1”、シュプリンガーフェアラーク（Springer-Verlag）、１９９６年を参照）。よって、Ｉ（Integral）コントローラは、大きな制御偏差に迅速に反応することができず、振動する傾向がある。

純粋なＰ（Proportional）コントローラは、他方で、制御偏差に非常に迅速に反応し、ここで、制御ループは、約１８０度の位相ローテーションがある場合に、大きく振動する傾向を有する（ジャン ランズ（Jan Lunze）、“Regelungstechnik 1”、シュプリンガーフェアラーク（Springer-Verlag）、１９９６年を参照）。しかしながら、このような位相回転は、遅延、すなわち基準周波数程度のシフトが、制御ループに生じる場合にのみ、行なわれる。

しかしながら、これは、制御ループの設計において考慮に入れられ、確実に回避される。経験は、従って、Ｐ（Proportional）コントローラが、振動する傾向がある問題を持たないことを示しており、それは、このために必要な約１８０度の位相回転は、普通の状況では存在しないためである。

むしろ、Ｐ（Proportional）コントローラの根本的な問題は、残留的な制御誤差であり、これは入力パラメータ、この場合では入力周波数に依存し、加えて、システムのＩ（Integral）部分なしでは、残留的な制御誤差は、入力パラメータが、Ｐ（Proportional）コントローラの平均値から逸脱した場合に、純粋なＰ（Proportional）コントローラ内に発生する可能性がある。

Ｐ（Proportional）コントローラおよびＩ（Integral）コントローラが、組み合わされた場合、その結果は、Ｐ（Proportional）部分により制御変数の変化に迅速に反応することができ、その操作変数を、Ｉ（Integral）部分およびＰ（Proportional）部分により継続的に変化させることができる、コントローラとなる。ＰＩ（Proportional Integral）コントローラは、制御偏差が非常に小さいか、さらには消滅するように、設計することができる。しかしながら、制御偏差は、自動的にゼロとはならない。

図２の略図に示されるように、ループフィルタ３０は、位相検出器４４の出力信号５６を、比例係数または比例定数Ｋ_ｐにより乗算する第１の比例素子３００を有する。比例素子３００の後には、ループフィルタ３０内の経路が、すなわち比例経路３２０（図２の上側の経路）と、積分経路３２２（図２の下側の経路）とに分岐する。

積分経路３２２は、まず、第１の比例素子３００の出力信号３３０を、比例係数または比例定数Ｋ_ｐにより乗算するための第２の比例素子３０４と、第２の比例素子３０４の下流側に接続された、第２の比例素子３０４の出力信号３４０を積分係数または積分定数Ｋ_ｉにより乗算するための積分素子３０６とを有する。

図２に示される第１の比例素子３００、第２の比例素子３０４、および積分素子３０６の構成は、ループフィルタ３０が、設定された要求を満たすように、すなわち、減衰率ξと減衰時定数（２ω_ｎξ）^−１とを個別に調整できるように選択される。

数学的等式を用いて以下に示されるように、時定数（２ω_ｎξ）^−１は、比例係数または比例定数Ｋ_ｐにのみ依存し、よって、設定された必要条件を満たす。減衰率ξが、他方で、積分係数（＝積分係数Ｋ_ｉ）と、比例係数（＝比例定数Ｋ_ｐ）の両方ではなく、むしろ積分係数（＝積分定数Ｋ_ｉ）にのみ依存するように、ループフィルタ３０の積分経路３２２は、まず、比例係数Ｋ_ｐ ^２によって補足される。

第１の比例素子３００に割り当てられた急峻度Ｋ_ｐを、入力経路に、すなわち、比例経路３２０および積分経路３２２への分岐点３０２の前（図２を参照）にシフトする（＝“ブラケットの前に配置する”）ことにより、ループフィルタ３０を、さらに簡略化できる。ループフィルタ３０のデジタル変換において、このように、レジスタに関する節約を行なうことができる。本明細書において以下に提供される、伝達関数ｈ（ｓ）を含む等式は、このように拡張されたループフィルタ３０向けの結果をもたらす。

減衰率ξ＝０．５（Ｋ_ＤＫ_０Ｔ／Ｋ_ｉ）^１／２および（減衰）時定数（２ω_ｎξ）^−１＝（Ｋ_ＤＫ_０Ｋ_ｐ）^−１であり、次いで各ケースにおいて、すなわち
―減衰率ξが、積分係数（＝積分定数）Ｋ_ｉに、および
―時定数（２ω_ｎξ）^−１が、比例係数（＝比例定数Ｋ_ｐ）にと、１つのみのパラメータに依存する。

これらの２つの変数は、従って、ループフィルタ３０によって、積分係数（＝積分定数）Ｋ_ｉおよび比例係数（＝比例定数Ｋ_ｐ）を介して個別に調整できる。

積分素子３０６の出力信号３４２を積分するために、構成要素３０８，３１０，３１２により構成される積分器を設け、積分器は、特に、
―積分器３０６の出力信号３４２を、周波数検出器４８の出力信号５８および積分器３０８，３１０，３１２のフィードバックされた出力信号３５０に加算するための第３の加算器３０８と、
―第３の加算器３０８の出力信号３４６を制限するための積分値制限器３１０（→符号ｉ−ｃlｉｐ）と、
―遅延素子３１２（→符号ｚ^−１）と、を有し、
ここで積分器は、基本的に、フィードバックされる遅延素子３１２で形成される。

米国特許第６３２０５７４号に係る手順と違い、本発明では、別々に配置された比例経路３２０と積分経路３２２とを有すること、および積分部分を、周波数検出器４８により更新することが、有利であり、これは、周波数検出器４８の出力信号５８を、積分経路３２２において実施される第３の加算器３０８に供給することにより、行なわれる
あるいは（米国特許第６３２０５７４号を参照）、結合またはロックオン特性値は、結合またはロックオンが起こる各方向の関数として変化し、この方向は、基準周波数よりも高い周波数、または基準周波数よりも低い周波数によって与えることができる。固有の比例経路３２０における“利得”は、この場合、周波数検出器４８の急峻度を減少（米国特許第６３２０５７４号を参照）させ、従って、独立した調整は可能ではない。

図２の略図からさらにわかるように、比例経路３２０の出力信号３３０および積分経路３２２の出力信号３５０は、これら２つの経路３２０，３２２の下流側に接続された第１の加算器３１４において加算される。

第１の加算器３１４の出力信号３６０の周波数を制限するための周波数制限器３１６（→符号ｆ−ｃｌｉｐ）が、この第１の加算器３１４の下流側に接続される。周波数制限器３１６の出力信号３６２を、公称増分値信号“ｉｎｃ＿ｎｏｍ”（＝参照符号３６４）に加えるための第２の加算器３１８は、一方で、周波数制限器３１６の下流側に接続される。

図２は、本発明の基本的な機能をさらに示しており、加算器３１４の出力信号３６０が、位相ロックループ４０の各動作モード“ｐｌｌ＿ｍｏｄｅ”（参照符号２６）の関数として、
―上述したように、
―あるいは、積分経路３２２に、適合ユニット１４の出力信号“ｉ＿ｆｒｅｑ”（＝参照符号２２）を供給し、一方で同時に、比例経路３２０に、少なくとも１つの消滅信号（vanishing signal）“０”（＝参照符号３３２）を供給すること、のいずれかで形成される。

位相ロックループ４０の動作モード“ｐｌｌ＿ｍｏｄｅ”（＝参照符号２６）により定義される、２つの変形のうちのどちらが選択されるかについての決定は、３つのいわゆる決定ユニット３２４，３２６，３２８によって、行なわれ、
―第１の決定ユニット３２４が、比例経路３２０において接続され、これにより、
―第１の決定ユニット３２４の第１の、図２では下側の、入力３２４ａに、第１の比例素子３００（＝第１の変形）の出力信号３３０が供給され、または
―第１の決定ユニット３２４の第２の、図２では上側の、入力３２４ｂに、消滅信号３３２（＝第２の変形）が供給され、
―第２の決定ユニット３２６は、積分経路３２２において接続され、これにより、
―第２の決定ユニット３２６の第１の、図２では下側の、入力３２６ａに、積分素子３０６（＝第１の変形）の出力信号３４２が供給され、または
―第２の決定ユニット３２６の第２の、図２では上側の、入力３２６ｂに、適合ユニット１４の出力信号２２（＝第２の変形）が供給され、
―第３の決定ユニット３２８は、周波数検出器４８と第３の加算器３０８の間に接続され、これにより、
―第３の決定ユニット３２８の第１の、図２では下側の、入力３２８ａに、周波数検出器４８（＝第１の変形）の出力信号５８が供給され、または
―第３の決定ユニット３２８の第２の、図２では上側の、入力３２８ｂに、消滅信号３５２（＝第２の変形）が供給される。

従って、位相ロックループ４０の動作モード“ｐｌｌ＿ｍｏｄｅ”（＝参照符号２６）に応じて、
―第１の決定ユニット３２４の出力３２４ｃから来る出力信号３３４は、
―第１の比例素子３００（＝第１の変形）の出力信号３３０、
―または消滅信号３３２（＝第２の変形のいずれか、
―第２の決定ユニット３２６の出力３２６ｃから来る出力信号３４４は、
―積分素子３０６（＝第１の変形）の出力信号３４２、
―または適合ユニット１４（＝第２の変形）の出力信号２２のいずれか、
―第３の決定ユニット３２８の出力３２８ｃから来る出力信号３５４は、
―周波数検出器４８（＝第１の変形）の出力信号５８、
―または消滅信号３５２（＝第２の変形）、のいずれか、である。

さらに、デジタル位相ロックループ４０内で、周波数検出器４８には、入力信号５０（一般には参照符号“ｈｉｎ”、または特定のＴＶ（television）のケースでは参照符号“ｈｓｙｎｃ”）と、ディスクリートランプ発振器４６のフィードバックされた第２の出力信号“ｄｔｏ＿ｃｏ”（＝キャリーアウト信号またはオーバーフローパルス“ｄｔｏ＿ｃｏ（carry_out）”、参照符号６４）とが供給され、周波数検出器４８は、その周波数情報５８を、ループフィルタ３０に出力し、ループフィルタ３０は、本発明の基本的なやり方で、デジタル位相ロックループ４０のみならず、周波数ロックループ１０（図１を参照）にも割り当てられる。

この周波数ロックループ１０は、増分モジュール１２（＝増分生成ユニット“Δｉｎｃ”）を有し、増分モジュール１２は、制御信号“ｉｎｃ＿ｉｎ”（＝参照符号１６）の形態の入力信号の供給を受けることができる。さらに、適合ユニット１４が、周波数ロックループ１０において、増分モジュール１２とループフィルタ３０の間に接続され、前記適合ユニットは、増分モジュール１２に、接続２０されており、ループフィルタ３０により出力された増分値２４が供給され、適合アルゴリズムを供給するように設計されており、出力信号“ｉ＿ｆｒｅｑ”（＝参照符号２２）を出力する。

周波数ロックループ１０は、“ｐｌｌ＿ｍｏｄｅ”（参照符号２６）（図１を参照）を介して位相ループが動作から外された場合、アクティブとなる。周波数ロックループ１０の目的は、現在の動作周波数から大きくジャンプすることなく、制御信号“ｉｎｃ＿ｉｎ”（＝増分モジュール１２の入力信号１６）を介して設定される周波数への、スムーズで衝突のない遷移を可能にすることである。

本適用において、入力は安定している。従って、増分“ｉｎｃ”（＝参照符号２４）を適合するための、適合ユニット１４によって提供されるアルゴリズムは、比較的簡素にすることができる。増分値は、ディスクリートランプ発振器４６の各期間Ｔ_ＤＴＯにおいて、増分生成ユニット１２の特定のΔｉｎｃによって増加または減少される。

本適用において、Δｉｎｃのサイズは、“ルックアップ（Look Up）”テーブルによって決定され、単に制御入力を表す値“ｋｉ＿ｏｆｆ” （＝適合ユニット１４の第１の入力信号１８）のみに依存する。

目標周波数ｆｚと、現在の周波数の間の差が、Δｉｎｃによってもたらされる周波数ジャンプよりも小さい場合、目標周波数ｆ_ｚ（図３を参照）に達するように、最後の小さな（周波数）ステップΔｆ_ｓが発生する。

目標周波数ｆ_ｚが時間依存であるため増分値が動的に変化する場合、増分値“ｉｎｃ”を適合させるための適合ユニット１４によって提供されるアルゴリズムを、制御アルゴリズム、例えばＰＩ（Proportional Integral）制御アルゴリズムにより、置き換えることも可能である。

デジタル位相ロックループ４０の外側で、信号スプリッタ７０に、ループフィルタ３０によって提供される時間増分値信号“ｉｎｃ”（＝参照符号２４）だけでなく、デジタルランプ発振器４６のキャリーアウトまたはオーバーフロー信号“ｄｔｏ＿ｃｏ（carry_out）”（＝参照符号６４）およびデジタルランプ発振器４６の状態信号“ｄｔｏ＿ｆｌｂ（fly back）”またはＤＴＯ（Digital Time Oscillator）ワード（＝参照符号６２ｂ）が、供給される。

出力クロック信号“ｄｔｏ＿ｏｖｅｒｆｌｏｗ”（＝参照符号８０）のデジタル位相は、第２の出力信号６４、すなわち、周波数検出器４８にも必要とされる、ディスクリートランプ発振器４６のキャリーパルス“ｄｔｏ＿ｃｏ（carry_out）”（＝参照符号６４）が、ディスクリートランプ発振器４６のオーバーフロー値“ｄｔｏ＿ｃｏ（carry_out）”（＝参照符号６４）の時刻に、（信号）スプリッタ７０によって、ループフィルタ３０の時間増分値“ｉｎｃ”（＝参照符号２４）で分割される、という点で決定される。

その上、本発明に関連して、いわゆる“早い値”またはいわゆる“遅い値”が、キャリーアウト／オーバーフロー信号“ｄｔｏ＿ｃｏ（carry_out）”（＝参照符号６４）の位相に対して計算されるかどうかに、違いはない。“早い値”は、“ｄｔｏ＿ｃｏ（carry_out）”位相を、次のシステムクロック位相に関連して説明し、“遅い値”は、先のシステムクロックサイクルに関連して説明する。いくつかの状況では、１サイクル早くまたは遅く出力される出力信号に、違いがある。

図１の略図からさらにわかるように、デジタル出力クロック信号（＝クロック位相８０）が、デジタル−時間コンバータ７２に供給され、デジタル−時間コンバータ７２には、ランプ発振器４６のオーバーフロー信号“ｄｔｏ＿ｃｏ（carry_out）”（＝参照符号６４）が供給される。ＤＴＣ（Digital-to-Time Converter）７２は、出力クロック８２がサブクロックまたはサブ画素精度を達成するように、ランプ発振器４６のオーバーフロー信号“ｄｔｏ＿ｃｏ（carry_out）”（＝参照符号６４）を、クロック位相８０によって遅らせる。

本発明の基本的な１つの展開によると、時間−デジタルコンバータ４２およびデジタル−時間コンバータ７２は、同一の遅延ラインまたは遅延経路を使用する共通のＴＤＣ／ＤＴＣモジュールを形成してもよい（マルコ Ｃ．ラマーズ、“ＡＤＯＣプロジェクト（設計レポート）向けのＣＭＯＳ１８ＨＬＶ技術における６４−タップ遅延ロックループ（64-tap Delay Locked Loop in CMOS18HLV technology for the ADOC project (Design Report)）”、Integrated Circuits Laboratory Advanced Systems and Application Labs Philips Sound & Vision、文献番号AR43/B682/ML、２０００年８月１日、を参照）。

アナログ時間依存出力信号８２、および特にアナログ信号８２の出力クロックまたは出力周波数は、デジタル−時間コンバータ７２の下流側に接続されたアナログ位相ロックループ７４によって乗算することができる。

回路１００の終端で、アナログ位相ロックループ７４の出力信号８４は、周波数発生器／スプリッタ“１／ｎ”（＝参照符号７６）に進み、これにより、４つの異なる出力クロック信号８６ａ，８６ｂ，８６ｃ，８６ｄが生成され、これらは、図１の右下で、例えば、
―“ｃｌｋ５４”（＝参照符号８６ａ、システムクロック５２とは異なる）、
―“ｃｌｋ２７”（＝参照符号８６ｂ）、
―“ｃｌｋ１３Ｍ５（＝参照符号８６ｃ）および
―“ｈｄ”（参照符号８６ｄ）
として参照することができる。

デジタルまたはディスクリートランプ発振器４６（＝いわゆる“ＤＴＯ（Digital Time Oscillator）”または“ＤＴＯ（Discrete Time Oscillator）”の動作が、図４を参照して以下に述べられる。

ＤＴＯ４６は、増分値２４によって定義された個別のステップで上向きにカウントするカウンタである。ここで、ランプ発振器４６の値の範囲は、例えば、最小値“ゼロ”から最大値“ｄｔｏ＿ｍａｘ”まで制限される。最大値“ｄｔｏ＿ｍａｘ”が到達されると、１期間での値が“１”である、オーバーフロー信号“ｄｔｏ＿ｃｏ（carry_out）”（＝参照符号６４）が、ランプ発振器４６によって生成される。

図４から見られるように、各クロックサイクルにおけるＤＴＯ状態は、クロックイベントの時刻に、理想的な三角形信号の位相を表す。従って、ＤＴＯの周波数ｆ_ＤＴＯは、次のように計算でき、

ただし、ｆｃｌｋ＝クロック信号５２の周波数、
ｉｎｃ＝ループフィルタ３０の増分値２４、および
ｄｔｏ＿ｍａｘ＝ランプ発振器４６の値の範囲の最大値、である。

デジタルまたはディスクリートランプ発振器４６の急峻度Ｋ_Ｏは、係数２πによって乗算される、ＤＴＯ信号の周波数ｆ_ＤＴＯの第１の偏差によって、増分値２４に従って次のように与えられる。

位相検出器４４の急峻度Ｋ_Ｄは、位相検出器４４の分解能に次のように対応する。

この情報により、ラプラス（Laplace）変換において発生する変数ｓの関数として与えられ、位相信号に対する閉制御システムの動的応答を説明する位相伝達関数ｈ（ｓ）は、次のように計算することができ、

ここで、パラメータ時定数（２ω_ｎξ）^−１＝（Ｋ_ＤＫ_ＯＫ_ｐ）^−１は、
パラメータ自然（ループ）周波数ω_ｎ／２π＝Ｋ_ｐ（Ｋ_ＤＫ_ＯＫ_ｉ／Ｔ）^１／２／２πから、および
パラメータ減衰率ξ＝０．５（Ｋ_ＤＫ_ＯＴ／Ｋ_ｉ）^１／２からの結果として生じる。

パラメータＴは、入力信号５０の１期間に対応し、例えば約２５マイクロ秒程度で移動し、その理由は、１／Ｔ＝４０キロヘルツが、デジタル位相ロックループ４０が結合またはロックされるべき帯域幅の中心にほぼ対応するためであることに留意されたい。当然ながら、回路は、４０キロヘルツよりもずっと高いか低い周波数でも動作する。

項ｓ^２＋２ω_ｎξｓ＋ω_ｎ ^２によって、（位相）伝達関数ｈ（ｓ）の標準化された分母が与えられ、これは、制御技術においては、伝達関数を標準的な形で示すことが慣例だからである（ローランド Ｅ．ベスト（Roland E. Best）、“Theorie und Anwendung des Phase Locked Loop［Theory and application of the phase locked loop（位相ロックループの論理および適用）］”、ＡＴ出版社（AT-Verlag）、１９９３、を参照）。

ループフィルタ３０は、入力信号“ｈｉｎ”（＝参照符号５０）に、またはＴＶ（television）入力信号“ｈｓｙｎｃ”に、イベント依存する。特に、この水平（同期またはライン）信号５０は、例えば、ソースがスイッチオフされるか、または画像スカート（scart）プラグが引き抜かれた結果として欠如している場合、出力周波数は、ループフィルタ３０の更新が行なわれないため、自動的に保持（“静止（frozen）”）される。

回路装置１００および特に位相ロックループ４０がデジタルであるため、この場合に生成される出力周波数は、水晶発振器の場合のように安定している。これは、従来技術に係るアナログシステムと違い、本発明では、例えば“リーク（leakage）”などの、シフト等がないことを意味する。

デジタルランプ発振器４６のオーバーフロー値６４とループフィルタ３０の増分値２４が合成され、スプリッタユニット７０において増分値２４で分割されたオーバーフロー値６４により、クロック位相を形成する。これは、図１を参照するだけでなく、図４も参照して示され、オーバーフローが生じる前の最後のクロックと仮想ＤＴＯ期間の終わりの間の時間間隔が、φ−ｃｌｏｃｋとして特徴付けられ、これは“早い値”とも呼ばれる。

早い値の代わりに、“遅い値”を用いることも可能であり、これは、仮想ＤＴＯ期間の終わりと、それに続くクロックサイクルとの間の時間間隔によって与えられる。

デジタル周波数検出器４８の動作は、図５および図６を参照して以下に示される。

使用される時定数は、数ミリ秒から数秒程度であり、これは、デジタル位相ロックループ４０の結合または安定化が、“プルイン（pull-in）”範囲内であっても、いくらかの時間をとることを意味する（ローランド Ｅ．ベスト（Roland E. Best）、“Phase Locked Loop”、マグローヒル出版社（McGraw-Hill Book Company）、１９９９年、を参照）。入力周波数が、“プルイン”範囲の外にある場合は、デジタル位相ロックループ４０が、まったく結合されないということさえ有り得る。

周波数検出器４８が、“プルイン”範囲を拡大し、“プルイン”手順を加速するために、図１に示されるように回路装置１００に組み込まれる。

基本的に、周波数検出器４８に関して、結合またはロックオン手順が可能である帯域幅における変化は、デジタル位相ロックループ４０の減衰時定数（２ω_ｎξ）^−１および減衰定数ξの、多数の調整可能性にも関係付けられる、ということが考慮されるべきである。入力信号および出力信号の、設定、互いに対する周波数位置および位相位置に応じて、結合またはロックオン動作が、多くの期間の後、即座に行なわれるか、またはまったく行なわれない。

周波数検出器４８の使用は、全ての設定において信頼性の高いロックオンを保証することを意図している。周波数検出器４８のさらなる重要な利点は、結合またはロックオン動作の加速に存する。動作のモードおよび周波数検出器４８の原理に関して、周波数検出器４８が、好ましくはバックグラウンドでアクティブであり、デジタル位相ロックループ４０の入力信号および出力信号を監視する、ということは、注目に値すると考えられる。

図５からわかるように、周波数検出器（＝参照符号４８）は、デジタル位相ロックループ４０の位相ループが従おうと試みる、２つの信号の互いに対するサイクルスリップをカウントする（図５を参照、“ＣＳ”、位相ジャンプまたはサイクル変動は効果を持たない）。周波数検出器４８の急峻度が、位相ループの急峻度より大きい場合、周波数検出器は、位相ループを無効にする。

周波数検出器４８の機能的原理が、ここで、図５および図６を参照して説明される。
―水平線同期信号“ｈｓｙｎｃ”または他の適用においては一般的な信号“ｈｉｎ”の入力位相の周波数が安定しており、ディスクリートランプ発振器４６の、フィードバック信号として構成された、第２の出力信号６４（いわゆる“ｄｔｏ＿ｃｏ（carry_out）”信号）の周波数が変化する、または
―水平線同期信号“ｈｓｙｎｃ”または他の適用においては一般的な信号“ｈｉｎ”の入力位相の周波数が変化し、ディスクリートランプ発振器４６の、フィードバック信号として構成された、第２の出力信号６４（いわゆる“ｄｔｏ＿ｃｏ（carry_out）”信号）の周波数が安定しており、
図５におけるケース［ａ］およびケース［ｂ］が、両方向において単純な位相ジャンプを示す、と仮定する。

これは、実際のサイクルスリップＣＳであり、
―ケース［ａ］では、２つの“ｄｔｏ＿ｃｏ（carry_out）”パルスが、２つの“ｈｉｎ”エッジで、特に２つの“ｈｓｙｎｃ”エッジの間に発生し、これは、“ｄｔｏ＿ｃｏ（carry_out）”信号周波数が、時には高すぎることを意味する。
―ケース［ｂ］では、“ｄｔｏ＿ｃｏ（carry_out）”パルスが、２つの“ｈｉｎ”エッジで、特に２つの“ｈｓｙｎｃ”エッジの間に、発生せず、これは、“ｄｔｏ＿ｃｏ（carry_out）”信号周波数が、時には低すぎることを意味する。

ケース［ａ］とケース［ｂ］の両方において、サイクルスリップＣＳの後の周波数は、前と同じであり、一定である。従って、ケース［ａ］および［ｂ］の両方において、さらなるサイクルスリップＣＳは起こらない。

この点について、位相ジャンプは、位相ジャンプが入力位相（＝回路装置１００および関連する方法の様々な適用向けの一般的な信号の場合は参照符号“ｈｉｎ”、水平線同期信号の場合は特定の参照符号“ｈｓｙｎｃ”）と、フィードバック位相（＝参照符号“ｄｔｏ＿ｃｏ（carry_out）”）との間の位相オフセットを超えたときに、サイクルスリップＣＳを発生させる。従って、消滅する位相オフセットがあった場合、サイクルスリップＣＳが、各位相測定の間で発生するか、または存在するもしれない。

図５のケース［ｃ］および図５のケース［ｄ］は、消滅しない位相オフセットを有する状況を示している。この場合、周波数は、一定であり、サイクルスリップＣＳは、いくらかは一定の時間間隔で発生する。

所定の周波数オフセットに対して、全てのサイクルスリップＣＳが、同じ方向で発生する。ケース［ｃ］において、出力周波数が高すぎるため、ケース［ａ］と同じ種類のサイクルスリップＣＳが発生する。ケース［ｄ］では、出力周波数が低すぎるため、ケース［ｂ］と同じ種類のサイクルスリップＣＳが発生する。

しかしながら、この点について、実際の条件下では、状況は図５でのように一定でないことを考慮すべきである。それでも、同方向の２つのサイクルスリップＣＳは、入力周波数と出力周波数の間の周波数オフセットを示す。

この知識が、周波数検出器４８において使用される。周波数検出器４８の動作は、図６においてＦＳＭ（Finite State Machine）図を用いて示される。

周波数検出器４８が、サイクルスリップカウンタ（参照符号“ｓｌｉｐ＿ｃｎｔ”）を有し、これは、正の“ｈａ”（＝“ｈｉｎ”、特に“ｈｓｙｎｃ”）エッジの“ｈａ＿ｐｏｓ＿ｅｄｇｅ”の数および正の“ｄｔｏ＿ｆｌｂ（fly back）”エッジの数を数える。正の“ｈａ”（＝“ｈｉｎ”、特に“ｈｓｙｎｃ”）エッジが存在する場合、カウンタ内容“ｓｌｉｐ＿ｃｎｔ”が、値１によって減少され、“ｄｔｏ＿ｃｏ（carry_out）”エッジが存在する場合は、カウンタ内容“ｓｌｉｐ＿ｃｎｔ”が、値１によって増加される。

従って、再起動またはリセットＲに続いて、カウンタ内容“ｓｌｉｐ＿ｃｎｔ”は、再起動またはリセットＲの位相状態およびタイミングに応じて、０と１の間、または０と−１の間に位置する。“ｈａ＿ｐｏｓ＿ｅｄｇｅ”（＝“ｈｉｎ＿ｐｏｓ＿ｅｄｇｅ”、特に“ｈｓｙｎｃ＿ｐｏｓ＿ｅｄｇｅ”、すなわち入力信号５０のアクティブエッジ）および“ｄｔｏ＿ｆｌｂ（fly back）”が、合致または一致する場合、何も起こらない。現在の状況が、次いで復元される（＝図６のケース［ｉｉｉ］）。

正方向の１つまたは複数のサイクルスリップ（参照符号ＣＳ）がある場合、すなわち、“ｄｔｏ＿ｆｌｂ（fly back）”信号の数が、“ｈａ＿ｐｏｓ＿ｅｄｇｅ”信号の数を、値１で超える場合、カウンタのカウンタ内容“ｓｌｉｐ＿ｃｎｔ”は、値１によって増加され、すなわち、カウンタのカウンタ内容“ｓｌｉｐ＿ｃｎｔ”が、０と１の間でもはや動かず、しかし１と２の間で動く（図５のケース［ａ］およびケース［ｃ］、図６のケース［ｉｖ］を参照）。

この方向の次のスリップにより、カウンタのカウンタ内容“ｓｌｉｐ＿ｃｎｔ”が、値３に達する（図５のケース［ｃ］）これは、カウンタの値“ｓｌｉｐ＿ｃｎｔ”＝０へのリセットＲを引き起こし、信号“ｕｐｄｏｗｎ＿ｃｎｔ”が、ある期間にわたり値１を取る（図６のケース［ｖ］を参照）。“ｕｐｄｏｗｎ＿ｃｎｔ”は、ループフィルタ３０に基づく信号であり、これにより、ループフィルタ３０の内容が、所与の値まで、すなわち周波数検出器４８の利得係数“ｋｉｆ”（＝図２の参照符号８８）に応じて、増加される。この動作に続いて、カウンタのカウンタ内容“ｓｌｉｐ＿ｃｎｔ”が、再度、値０と値１の間で動き始める。

周波数オフセットが小さい場合、この（正）方向における２つのサイクルスリップＣＳが、ループフィルタ３０での動作を引き起こすために、必要とされる。

２つを超える“ｄｔｏ＿ｆｌｂ（fly back）”パルスが２つの“ｈａ＿ｐｏｓ＿ｅｄｇｅ”パルスの間で生じるほど、周波数オフセットが大きい場合、カウンタのカウンタ内容“ｓｌｉｐ＿ｃｎｔ”の限界が、１つの“ｈａ”（＝“ｈｉｎ”、特に“ｈｓｙｎｃ”）サイクル内で到達される。

１つまたは複数のサイクルスリップ（ＣＳ）が、他の、すなわち負の方向にある場合、すなわち、“ｈａ＿ｐｏｓ＿ｅｄｇｅ”信号（“ｈａ＿ｐｏｓ＿ｅｄｇｅ”＝“ｈｉｎ＿ｐｏｓ＿ｅｄｇｅ”、特に“ｈｓｙｎｃ＿ｐｏｓ＿ｅｄｇｅ”、すなわち入力信号５０のアクティブエッジ）の数が、“ｄｔｏ＿ｆｌｂ（fly back）”信号の数を、値１で超える場合、カウンタのカウンタ内容“ｓｌｉｐ＿ｃｎｔ”が、値１で減少され、すなわち、カウンタのカウンタ内容“ｓｌｉｐ＿ｃｎｔ”が、０と１の間ではもはや動かず、むしろ−１と０の間で動く（図５のケース［ｂ］およびケース［ｄ］を参照、図６のケース［ｖｉ］を参照）。

カウンタのカウンタ内容“ｓｌｉｐ＿ｃｎｔ”が、値−１に達すると、“ｄｔｏ＿ｆｌｂ（fly back）”パルスがカウンタのカウンタ内容“ｓｌｉｐ＿ｃｎｔ”を値０にリセットしない限り、周波数検出器４８の直接動作は行なわれない。カウンタのカウンタ内容“ｓｌｉｐ＿ｃｎｔ”が、“ｈａ＿ｐｏｓ＿ｅｄｇｅ”信号の立ち上がりエッジにて値−１に達した際にのみ、カウンタ内容“ｓｌｉｐ＿ｃｎｔ”の値０へのリセットＲが起こり、信号“ｕｐｄｏｗｎ＿ｃｎｔ”が、値−１（図６のケース［ｖｉｉ］を参照）に設定され、ループフィルタ３０の内容を、正方向の場合と同じ量で減少させる。

上述のように、カウンタのカウンタ内容“ｓｌｉｐ＿ｃｎｔ”が、値０と値１の間で動くか、または値−１と値０の間で動くかどうかの問題は、
―リセットＲのために選択された時刻および／または
―“ｈａ”（＝“ｈｉｎ”，特に“ｈｓｙｎｃ”）位相および“ｄｔｏ＿ｆｌｂ（fly back）”位相、
に依存する。この理由で、周波数検出器４８が、開始時（図６のケース［ｉ］を参照）に追加的な動作を行なうことが可能である。

しかしながら、これは、性能への逆効果を持たず、その理由は、周波数検出器４８が、カウンタのカウンタ内容“ｓｌｉｐ＿ｃｎｔ”の第１のリセットＲに続いて安定状態に移り（図６のケース［ｉｉ］）（←→“安定化状態”にある周波数検出器４８）、動作が、上述のケース［ｉｉｉ］、［ｉｖ］、［ｖ］、［ｖｉ］および／または［ｖｉｉ］に基づいて行なわれるからである。

本発明の基本的なさらなる手段は、１８０度程度の内部の位相オフセットの任意の実施に存する位相ジャンプに関する、周波数検出器４８の頑強さを、改善することである。このようなπによる内部の位相オフセットは、例えば、位相検出器の結果から、位相検出器範囲の半分を、位相検出結果に足すか、または引くことにより提供してもよい。この場合、位相ジャンプは、周波数検出器４８をアクティブ化するために、位相オフセットを超えなければならない。

代替案としての、またはこれに追加される本発明の基本的な手段は、２つを超えるサイクルスリップＣＳが補正手順のために必要とされるように、周波数検出器４８をより高い値でアクティブ化するためのカウンタ制限を拡張することに存する。

上述の全てのケースにおいて、周波数検出器４８は、デジタル位相ロックループ４０が結合またはロックオンされると、入力信号と出力信号の間にいくらかは一定の位相関係が存在するように、自動的に動作から外される。さらなるサイクルステップが起こらないので、周波数検出器４８のさらなる動作も行なわれない。

本発明の基本的な、周波数検出器４８向けのさらなるパラメータは、“ｋｉｆ”係数８８（図２を参照）の効果である。周波数検出器４８の急峻度が大きすぎる場合、およびデジタルＰＬＬ（Phase Locked Loop）４０が低すぎる場合、位相ロックループ４０が新たな周波数で安定化できる前に、周波数検出器４８の他の動作が行なわれるため、位相ロックループ４０は、もはや結合またはロックオンできない。

このようにして、ＰＬＬ周波数が、所望の周波数のまわりで変動する可能性がある。本発明の基本的な、この現象に対する解決策は、周波数検出器４８の急峻度を、変動（＝トグリング（toggling））が起こらないように減少させることに存する。これはまた、周波数検出器４８の最大の可能な急峻度が、デジタル位相ロックループ４０の各（減衰）時定数に対して、および／またはデジタル位相ロックループ４０の各減衰定数に関して、存在することを意味する。

ループフィルタ３０の等しい増分値“ｉｎｃ”（＝参照符号２４）または減少値を得るために、急峻度が、欧州特許第０６１９６５３号の既知のシステムと比べて、２分の１に減少される。しかしながら、これは、増分値“ｉｎｃ”（＝参照符号２４）または減少値が２倍である限り重要ではない。特に、これは、増分値の増加、すなわちループフィルタ３０の出力信号における小さなステップでの変化である。

要約すると、デジタル音声、ＴＶ（television）および／または画像信号の処理、特にロックオンが、本回路装置１００によって、およびこの回路装置１００に基づく方法によって可能となる、ということが言える。

このために、主に提案されるのは、基準信号５０から様々なクロック信号８６ａ，８６ｂ，８６ｃ，８６ｄを生成するデジタルＰＬＬ（Phase Locked Loop）システムである（図１を参照）。生成された信号８６ａ，８６ｂ，８６ｃ，８６ｄは、基準信号５０に対して特定の関係にある。

デジタルの位相情報のアナログクロック信号への変換、およびその逆を行なうために、ＤＴＣ（Digital-to-Time Converter）／ＴＤＣ（Time-to-Digital Converter）モジュール７２／４２が使用され、その結果、６４倍高い出力信号８６ａ，８６ｂ，８６ｃ，８６ｄの分解能が達成される。システム１００は、また、信号８６ａ，８６ｂ，８６ｃ，８６ｄを、システムクロック５２から独立して生成する可能性も提供する。

回路装置１００を製造するためには、最初に、例えば直線形モデルをシステム向けに開発してもよく、これは次いで、デジタルシステムに変換される。これまで示されたように、デジタルＰＬＬシステム４０は、全ての面において要求を満たす。デジタルＰＬＬシステム４０は、容易に修正可能な、簡素で明らかな構造を有し、従って、他のシステムの必要条件にも迅速に適合することができる。

さらに、制御応答の正確な調整が、パラメータＫ_ｐ（＝第１の比例素子３００および第２の比例素子３０４の比例係数または比例定数）と、パラメータＫ_ｉ（＝積分素子３０６の積分係数または積分定数）により可能である。

この点に関して、電気または電子回路装置の技術分野の当業者、例えば電子回路の設計者は、デジタルＰＬＬ（Phase Locked Loop）４０の制御応答を、（減衰）時定数（２ω_ｎξ）^−１および減衰ξについて、個別に調整可能であることを知る、または特に推測するであろう。

例えば、時定数（２ω_ｎξ）^−１の調整範囲は、約８ミリ秒と約１秒の間にあり、減衰率ξは、例として、約０．２５〜約４の範囲で調整できる。

回路装置１００は、独立した動作の間または入力信号５０の不良時でさえ、安定したビットクロック信号８６ａ，８６ｂ，８６ｃ，８６ｄを供給する。入力信号５０が不良である場合に、周波数を保持または“静止（freezing）” することにより、サウンドＤＳＰ（Digital Signal Processor）の出力において、干渉雑音（いわゆる“プロップ効果（Plopp effect）”を避けることが可能である。

これは、デジタル音声、ＴＶ（television）および画像信号が、生成された信号８６ａ，８６ｂ，８６ｃ，８６ｄにより送信される際に重要であり、この場合は、入力信号５０の突然の不良が生じた際に、ラウドスピーカにどのような干渉雑音が生じることも避けるために、信号が安定した状態で存在し続けなければならない（このような干渉雑音は、突然または急激な周波数変化により生成され、ラウドスピーカに損傷を与える場合があり、従って周波数を“静止（frozen）”させなければならない）。

どの場合でも、例えば０．４平方ミリメートルというその極小のサイズにより、回路装置１００は、従来技術から知られているような、従来のアナログシステムに対する有用な代替案を形成する。本回路装置１００の利点は、多くの使用可能性および優れた適合性にあり、回路装置１００は、いつでも容易に拡張または縮小することができる。

さらに、このデジタルシステム１００により、アナログシステムでは仮に可能だとしても実施が困難で高価であった特性および機能を、実施することが可能である。これは、例えば、長い減衰時定数の実施あるいは結合またはロックオン動作の加速を含む。

図１〜図６に示されている回路装置１００の実施形態の第１の例は、例としてＴＶ（television）適用に関連して上に説明され、ここで基礎とされる、説明されたＴＶ（television）適用は、最も広範囲のこの種のＰＬＬ（Phase Locked Loop）システムを表すものである。

図７は、本発明に係る方法に基づき動作する回路装置１０２の形態の本発明の実施形態の第２の例を示している。

図１に示される実施形態の第１の例とは異なり、図７に示される回路装置１０２は、出力スプリッタまたは周波数発生器７６のｈｄ出力信号８６ｄが、入力信号５０に対する定義済みの位相位置を有することを特徴とする。

これは、回路装置１０２（図７を参照）では、回路装置１００（図１を参照）および回路装置１０６（図９を参照）とは異なり、データ、特に入力信号５０が、開始信号としての周波数発生器７６の出力信号８６ｄと共にメモリから読み込まれないので、有利である。

回路装置１００（図１を参照）および回路装置１０６（図９を参照）では、ｈｄ信号８６ｄとディスクリートランプ発振器４６のＤＴＯ位相の間の、位相のオフセットが、システムの各スタートアップの後に変化するが、ＰＬＬ（Phase Locked Loop）の調整に続いて、位相ロックループ４０およびランプ発振器４６が、位相に関して固く結合されるため、一定である。

従って、位相オフセット（スプリッタ出力とＤＴＯ位相の間の、ランダムだがいくらかは一定のオフセットに対応する）を導入することにより、システムにおいて、周波数発生器７６の出力信号８６ｄの位相のシフティングの可能性が高まり、これにより、入力信号５０（参照符号“ｈｓｙｎｃ＿ｉｎ”と、出力信号８６ｄ（参照符号“ｈｄ”）の間の位相オフセットが、特にシステムの各スタートアップに続いて、消滅、すなわち全てのケースでゼロまたは少なくとも一定となる。

周波数発生器７６の出力と、ランプ発振器４６の位相との間の位相オフセットは、それにもかかわらず、いくらか一定となるだけであり、これは、ＰＬＬおよびよってスプリッタ出力も、固有のジッタを有するからである。しかしながら、この固有のジッタは、ほとんどの部分で、ループフィルタ３０においてフィルタ除去される。

これは、図７に示される回路装置１０２の実施形態の第２の例において、第２の位相検出器３８によって、第２の時間−デジタルコンバータ３６と共同して達成される。これらのモジュール３６，３８は、ｈｄ信号８６ｄの位相を測定し、この値を、位相検出器４４および第１の時間−デジタルコンバータ４２により測定された入力信号５０の“ｈｓｙｎｃ＿ｉｎ”位相から引く。

導入される位相オフセットは、制御ループ４０によって、第４の加算器３２の後で、２つの位相検出器３８および４４の出力値が同じである場合のみ、値ゼロとなるように制御される。１システムクロック期間の精度が、入力信号５０と出力信号８６ｄの間の最大位相オフセットとして十分である場合、第２の時間−デジタルコンバータ３６は、図７とは異なり、本発明の基本的なやり方で省略してもよい。

周波数発生器７６の出力信号８６ｄが、入力信号５０に対する定義済みの位相位置を有するような状況を達成するために、デジタル位相ロックループ４０に割り当てられた第２の位相検出器３８に、ランプ発振器４６の第１の出力信号６２ａおよび周波数発生器７６の出力信号８６ｄが供給される。第２の位相検出器３８により、従って、周波数発生器７６の出力信号８６ｄの位相情報が決定され、出力信号３８ａとして決定および出力される。

さらに、デジタル位相ロックループ４０は、第１の位相検出器４４とループフィルタ３０の間に接続された、第１の位相検出器４４の出力信号５６を第２の位相検出器３８の特に負の出力信号３８ａに加算する、第４の加算器３２を有する。

周波数発生器７６の出力信号８６ｄが供給され、その出力信号３４が第２の位相検出器３８に供給される、第２の時間−デジタルコンバータ３６が、同様に、回路装置１０２の位相ロックループ４０に割り当てられ、１つのシステムクロック期間の精度が、入力信号５０と周波数発生器７６の出力信号８６ｄとの間の最大位相オフセットとしては十分に正確でない場合に、特に使用される。

どのようなケースでも、同じ遅延ラインを、第２の時間−デジタルコンバータ３６用に、デジタル−時間コンバータ７２（ＤＴＣモジュール）および第１の時間−デジタルコンバータ４２用として、使用することができる。ＤＴＣモジュールのデジタル部分のみが、２度目に提供される。

実施形態１０２（図７を参照）の第２の例の代替案または追加として、ｈｓｙｎｃ＿ｉｎ入力信号５０に対する定義済みの位相関係を達成するために、周波数スプリッタ７６（いわゆるカウンタ１／ｎ）を、ランプまたは時間発振器４６によって得られた信号によって、あるいは入力信号５０によって、所与の値に（周期的に）リセットしてもよい。しかしながら、これは、ＰＬＬから得られるクロック信号の数、例えば、周波数発生器７６の出力信号８６ａ，８６ｂ，８６ｃ，８６ｄの数が、周波数発生器７６の出力信号８６ｄの２つの正または負のｈｄエッジの間で確実に一定ではなく、狭い限界、例えば±１内で変動し得ることを意味する。

本発明の基本的な一実施形態によると、回路装置１０２（図７に示されている実施形態の第２の例を参照）は、信号３８ａ（＝第２の位相検出器３８の出力信号）が０に切り替えられることによって、回路装置１００（図１に示されている実施形態の第１の例を参照）に変更可能である。このような変更は、例えばスタートアップ時に有用であろう。

図８は、回路装置１０４の形態の本発明の実施形態の第３の例を示しており、この回路装置１０４においても、周波数発生器７６の出力信号８６ｄは、入力信号５０に対する定義済みの位相位置を有する。

この回路装置１０４は、特に以下に述べる位相ロックループ４０の実施において、第２の位相検出器３８（図７に示される回路装置１０２を参照）の出力信号３８ａが、基本的に安定しており、経時的にほとんどまたは全く変化しないことが予期される場合に、特に使用される。

回路装置１０４（図８を参照）において、第１のスイッチング素子９２の出力信号９２ａは、スイッチング信号９０の作用として、入力信号５０（状態“０”）と、周波数発生器７６により利用可能にされる出力信号８６ｄ（状態“１”）の間で切り替えられる。第１のスイッチング素子９２は、
―図８に示されるようにデジタル位相ロックループ４０の上流側で接続してもよく、あるいは
―図８とは異なり、デジタル位相ロックループ４０に含まれてもよい。

位相検出器４４は、次いで、第１のスイッチング素子９２の出力信号９２ａに供給され、すなわち、位相検出器４４の入力が、信号“ｈｓｙｎｃ＿ｉｎ”（参照符号５０）と、対応する出力信号“ｈｄ”（参照符号８６ｄ）との間で、スイッチング信号“ｐｈａｓｅｄｅｔ＿ｓｅｌ”（参照符号９０）によって切り替えられる。

位相検出器４４の出力は、また、入力信号５０に割り当てられた（状態“０”）第１のレジスタ素子９６、またはスイッチング信号９０に基づき、出力信号８６ｄに割り当てられた（状態“１”）第２のレジスタ素子９８、のいずれかに結果をファイルするために、対応して切り替えられる。これは、第１のレジスタ素子９６または第２のレジスタ素子９８に、スイッチング信号９０に応じて対応する状態経路“０”または“１”に分岐された第２のスイッチング素子９４によって、位相検出器４４の出力信号５６が供給されることを意味する。

スイッチング信号９０によって与えられるスイッチングアルゴリズムは、様々な方法で実施できる。
―１つおきのラインが切り替えられる。このようにすると、しかしながら、ＰＬＬ４０は、著しく低い動力学にしか従うことができない。
―入力位相が不確実だが、ディスクリートランプ発振器４６に対して周波数発生器７６のｈｄ出力信号８６ｄの位相が安定している場合、切り替えはより少なく、例えば縦のスキャニングギャップで行なってもよい。
―しかしながら、任意に、切り替えをさらに少なく、および／または入力位相が安定した範囲に、すなわち最後のラインにおける入力信号５０のｈｓｙｎｃ＿ｉｎ位相のためのレジスタにおける値が変化してないか、わずかに変化した範囲に、限定して行なってもよい。
―いずれのケースでも、周波数発生器７６の出力信号８６ｄのｈｄ位相が、ｈｄ位相レジスタの更新期間においてランプ発振器４６に対して著しく変化しないように注意する必要がある。さもなければ、ライン干渉が可視となる、または例えばクロミナンス−輝度分離のためのコームフィルタなどの回路が、もはや満足できるような機能を果たさない、というリスクがある。

実際にスイッチングアルゴリズムを実施するために、図８に示される回路装置１０４において、第４の加算器３２に、通過された第１の出力信号９４ａ１を、否定されたスイッチング信号９０の作用として、また第２のスイッチング素子９４の通過された第２の出力信号９４ａ２を、スイッチング信号９０の作用として供給する。この第４の加算器３２は、従って、その第１の入力端子３２ｉ１にある第１のレジスタ素子９６の出力信号９６ａを、特に、第２の入力端子３２ｉ２にある第２のレジスタ素子９８の負の出力信号９８ａに加える。

本発明の基本的なさらなる代替案または補完的な展開によると、回路装置１０４（図８に示されている実施形態の第３の例を参照）は、信号９８ａ（＝第２のレジスタ素子９８の出力信号）が０に切り替えられることによって、回路装置１００（図１に示されている実施形態の第１の例を参照）に変更可能である。このような変更は、例えばスタートアップ時に有用であろう。

回路装置１０４（図８に示されている実施形態の第３の例を参照）の、回路装置１００（図１に示されている実施形態の第１の例を参照）に変更される能力は、それでも、スイッチング信号９０（参照符号：ｐｈａｓｅｄｅｔ＿ｓｅｌ）が、信号５０（＝入力信号）のための経路を解放する値に保持されるような簡素なやり方で、有利に得ることができる。

回路装置１０２（図７を参照）と比べて、回路装置１０４（図８を参照）は、位相検出器、すなわち第２の位相検出器３８が省略され、その結果、表面積と製造検査時間の面での節約が可能である、という利点を提案する。

回路装置１００（図１を参照）、回路装置１０２（図７を参照）および回路装置１０６（図９を参照）は、対照的に、これら３つの実施形態の例が、スイッチングアルゴリズムに基づかないという利点を提案する。スイッチングアルゴリズムの場合、通常は均等化される干渉が、遅すぎる切り替えのために可視となり得る。図８に示される回路装置１０４は、従って、ＰＬＬおよびその背後に位置するスプリッタから、単にわずかな干渉が予期される場合に、特に有利に使用される。

本発明の基本的な一展開によると、回路装置１０２（図７に示されている実施形態の第２の例を参照）を、回路装置１０４（図８に示されている実施形態の第３の例を参照）と組み合わせることが可能であり、これにより、回路装置１０２（図７に示されている実施形態の第２の例を参照）を、変更可能に設計することができる。従って、第２の位相検出器３８によって導入された位相オフセットと、スイッチング信号９０によって与えられたスイッチングアルゴリズムとの両方を、同一の回路装置で実施することができる。

さらなる適用の形態の、回路装置１０６の実施形態の第４の例を、図９および図１０のブロック図から理解することができる。不要な繰り返しを避けるために、図９および図１０に示されているデジタルＰＬＬ（Phase Locked Loop）システムの展開、機能および利点に関して、図１〜図６に示されている実施形態の第１の例、図７に示される実施形態の第２の例、および図８に示される実施形態の第３の例に関する上述の説明の参照が明確に行なわれ、ここで、以下に続く文書では、図９および図１０に示されている実施形態の第４の例に関して、特別な説明は行なわれない。

回路装置１００の実施形態の第１の例の動的パラメータを、そのまま、回路装置１０６の実施形態の第４の例に受け継いでもよい。回路装置１０６の実施形態の第４の例の構造は、回路装置１００の実施形態の第１の例のＴＶ（television）適用の場合と基本的に同じであるが、図９においては、デジタルランプまたは時間発振器４６（ＤＴＯ）からの信号ラインが、位相検出器４４および周波数検出器４８に、推定されたやり方で引かれている。実際には、図９および図１０に示される音声適用においては、図１〜図６で示されているＴＶ（television）適用と違いはなく、
―“ｄｔｏ＿ｆｌｂ（fly back）”信号６２ａ，６２ｂが、位相検出器４４（←→“ｄｔｏ＿ｆｌｂ（fly back）”信号６２ａ，６２ｂの第１の部分６２ａ）と、スプリッタ７０（←→“ｄｔｏ＿ｆｌｂ（fly back）”信号６２ａ，６２ｂの第２の部分６２ｂ）とに接続され（図１〜図６に示されている回路装置１００の実施形態の第１の例と、図７に示されている回路装置１０２の実施形態の第２の例と、図８に示されている回路装置１０４の実施形態の第３の例と、図９および図１０に示されている回路装置１０６の実施形態の第４の例と、の両方において、異なる部分、すなわち位相検出器４４への第１の部分６２ａと、スプリッタユニット７０への第２の部分６２ｂとが、“ｄｔｏ＿ｆｌｂ（fly back）信号６２ａ，６２ｂから、本発明の基本的なやり方で外れ、ワードのこれらの部分は、各ケースにおいて、特に、入力信号周波数および／または出力信号周波数に依存する）、
―“ｄｔｏ＿ｃｏ（carry out）”信号６４は、周波数検出器４８およびスプリッタ７０に接続される（図１〜図６に示されている回路装置１００の実施形態の第１の例と、図７に示されている回路装置１０２の実施形態の第２の例と、図８に示されている回路装置１０４の実施形態の第３の例と、図９および図１０に示されている回路装置１０６の実施形態の第４の例と、の両方において、各ケースにおいて、周波数検出器４８と、スプリッタユニット７０と、デジタル−時間コンバータユニット７２と、の両方に、デジタルランプまたは時間発振器４６から来る“ｄｔｏ＿ｃｏ（carry out）”信号６４が供給される）。

図９および図１０に示される回路装置１０６の実施形態の第４の例において、入力される水平線同期信号（参照符号“ｈｓｙｎｃ＿ｉｎ”、図１〜図６に示される回路装置１００の実施形態の第１の例を参照）が、“ｗｓ（word select）入力信号５０’によって置き換えられ、これは、ＩＩＳ（Inter Integrated Circuit Sound）フォーマット（いわゆるＩＩＳフォーマットまたはＩ^２Ｓフォーマット）におけるデジタル音声信号処理の場合では、右ステレオ音声チャンネルと左ステレオ音声チャンネルとを区別する。

この、基準信号として機能する、３２キロヘルツ〜４８キロヘルツの周波数範囲を有する外部入力信号“ｗｓ＿ｉｎ”（参照符号５０’）は、まず、エッジ検出器７８（図１０を参照されたい。エッジ検出器は、基本的に非常に広範囲のやり方で設計可能なデジタル信号処理の基本回路である）の入力、および外部の時間−デジタルコンバータ４２（ＴＤＣモジュール）の入力へと通る。

エッジ検出器７８は、２つの基本機能を有する。一方では、非同期の入力信号５０’が、例えば、エッジ検出器７８によって、５４メガヘルツのシステムクロック５２と、同期され、
―セットアップ違反および保持時間違反を防止し、
―他の機能ブロック向けに基準信号を生成する。他方では、エッジ検出器７８は、入力信号５０’の立ち上がりエッジを検出する。

この点について、非同期入力信号５０’のシステムクロック５２への同期は、クロックされた第１のフリップフロップ７８２（図１０を参照）によって行なわれる。入力信号５０’の立ち上がりエッジを検出するために、第１のフリップフロップ７８２によって同期された入力信号が、第２のフリップフロップ７８４（図１０を参照）に渡される。

実際の検出は、第２のフリップフロップ７８４の出力に位置するＡＮＤゲート７８６によって行なわれる。ＡＮＤゲート７８６（図１０を参照）は、出力において第１のフリップフロップ７８２がＨＩＧＨレベルを有し、出力において第２のフリップフロップ７８４がＬＯＷレベルを有する場合にのみ、スイッチ（switch through）する。この状態は、５４メガヘルツクロックに対してのみ存在することができ、それは、１クロック後に、第２のフリップフロップ７８４が、第１のフリップフロップ７８２の状態を取るからである。回路７８は、従って、以下の手順に詳細に示されるように、所望のパルス６８を供給する。

入力信号５０’は、システムクロック５２に対して非同期である。システムクロック５２の次の立ち上がりエッジにより、第１のフリップフロップ７８２が、ＨＩＧＨレベルを取る。１クロック後に、第２のフリップフロップ７８４も、ＨＩＧＨレベルを取る。その前に、ＡＮＤゲート７８６も、ＨＩＧＨレベルを供給し、従って、第３のフリップフロップ７８８（図１０を参照）も、ＨＩＧＨレベルをこのクロックと共に供給する。次いで、第２のフリップフロップ７８４も、ＨＩＧＨレベルを供給するため、ＬＯＷレベルが、再度、ＡＮＤゲート７８６の出力に存在する。第３のフリップフロップ７８８は、従って、再度ＬＯＷレベルを取る。

エッジ検出器７８による入力信号５０’の立ち上がりエッジの検出に続いて、５４メガヘルツ周期の持続期間を有するパルス６８が、出力される。このパルス６８は、位相検出器４４、ループフィルタ３０および周波数検出器４８によって、さらなるデータ処理のために必要とされる。

時間−デジタルコンバータユニット４２は、システムクロック５２を６４のサブ位相に分割する外部Ａ／Ｄ（analog/digital）ブロックである。入力信号５０’の立ち上がりエッジにより、サブ位相が、システムクロック５２に対して測定され、追加的に、６ビット位相情報として位相検出器に渡される。

入力信号５０’の立ち上がりエッジの到着に続いて、位相検出器４４は、時間−デジタルコンバータ４２およびデジタルランプ発振器４６の位相情報から、位相誤差を計算する。位相誤差は、次いで、ループフィルタ３０に、出力信号５６によって渡される。

ループフィルタ３０は、追加的に、出力信号５８によって、情報ワードを周波数検出器４８から受信する。周波数検出器４８は、常に、バックグラウンドで動作し、入力信号５０’を、デジタルランプ発振器４６の信号と継続的に比較する。

デジタルＰＬＬ（Phase Locked Loop）４０が、ロックオンされていない場合、入力信号５０’は、ＤＴＯ（Digital Time Oscillator）信号の周波数とは異なる周波数を有する。この場合、周波数検出器４８は、ループフィルタ３０に情報を転送し、ループフィルタ３０は、次いで、これを、増分値２４の計算に含める。周波数検出器４８は、従って、システムがロックオンされていない場合に、デジタルＰＬＬ（Phase Locked Loop）４０がより早くプルインすることを可能にする。

従って、デジタルＰＬＬ（Phase Locked Loop）４０が、ロックオンしておらず、ＤＴＯ（Digital Time Oscillator）信号の周波数とは異なる周波数を有する入力信号５０’にロックオンする場合でさえも、このロックオンは、調整可能な周波数変化により行なわれるべきである。この調整は、周波数検出器４８の急峻度“ｋｉ＿ｆ＿ｓｅｌ”または“ｋｉ＿ｆ”によって行なわれる。

この周波数検出器４８の急峻度“ｋｉ＿ｆ”は、周波数検出器４８の急峻度“ｋｉ＿ｆ”が信号“ｋｉ＿ｆ＿ｓｅｌ”の２倍に比例するように、ルックアップテーブルを介して“ｋｉ＿ｆ＿ｓｅｌ”から生成され、ｋｉ＿ｆ＿ｓｅｌ＝０は、ｋｉ＿ｆ＝０が設定されていることを意味する（この場合、周波数検出器４８がスイッチオフされる）。

信号“ｋｉ＿ｆ”は、定数によって乗算され、次いで、常に、ループフィルタ３０の積分器３０８，３１０，３１２の内容に加えられ、または、周波数補正が周波数検出器４８によって実行された場合、ループフィルタ３０の積分器３０８，３１０，３１２の内容から引かれる。これは、可能な限り広いダイナミックレンジを、可能な限り小さなワード幅の“ｋｉ＿ｆ＿ｓｅｌ”によりカバーするための例示として与えられた実施として理解すべきである。

ループフィルタ３０にて計算される増分値２４は、ＤＴＯ（Digital Time Oscillator）４６に渡される。ＤＴＯ（Digital Time Oscillator）４６は、従って、その周波数に関して制御される。ＤＴＯ（Digital Time Oscillator）４６のカウンタ状態は、一方で、位相情報を有する位相検出器４４を提供し、他方で、ＤＴＯ（Digital Time Oscillator）４６のカウンタ状態は、周波数発生器７６およびデジタル−時間コンバータ７２向けの基準信号も提供する。

デジタル−時間コンバータ７２（＝ＤＴＣ）は、いわば、時間−デジタルコンバータ４２（＝ＴＤＣ）の対抗部分である。デジタル−時間コンバータ７２は、スプリッタ７０から、デジタル出力信号８０（参照符号“ｄｔｏ＿ｏｖｅｒｆｌｏｗ”）の形態の、６ビット位相情報を受信し、基準信号を、６４のサブ位相のうちの１つのサブ位相によって、システムクロック５２に対してシフトする。

このように生成された信号８２’は、システムクロックについて正確な分解能よりも６４倍高い分解能を有する。この信号８２’は、同期のため、および周波数発生器７６のクロッキングのために使用される。周波数発生器７６は、所望の出力信号８６ａ’，８６ｂ’，８６ｃ’，８６ｄ’，８６ｅ’を、ＤＴＣ７２の同期信号８２’から、およびＤＴＯ４６の基準信号６４から、生成する。

この場合、周波数発生器７６の出力周波数８６ａ’，８６ｂ’，８６ｃ’，８６ｄ’，８６ｅ’は、ワード選択信号周波数に対して、特定の比率、例えば、
―０．５（←→図９に示されている回路装置１０６の第１の出力信号）、
―１（←→図９に示されている回路装置１０６の第２の出力信号）、
―３２（←→図９に示されている回路装置１０６の第３の出力信号）、
―６４（←→図９に示されている回路装置１０６の第４の出力信号）、および
―１２８（←→図９に示されている回路装置１０６の第５の出力信号）、を有し、互いに対する定義済みの位相位置を有する。

周波数発生器７６の出力信号８６ａ’，８６ｂ’，８６ｃ’，８６ｄ’，８６ｅ’の周波数は、システムクロック５２から著しく低く位置するため、回路装置１０６の実施形態の第４の例においては、回路装置１００の実施形態の第１の例とは異なり、アナログＰＬＬ（Phase Locked Loop）７４による周波数乗算は必要ではない。

これは、換言すれば、回路装置１００の実施形態の第１の例とは異なり、回路装置１０６の実施形態の第４の例においては、周波数発生器とも呼ばれる出力周波数スプリッタ７６は、デジタル−時間コンバータ７２（＝ＤＴＣ）に直接接続できる、ということを意味する。

回路装置１００の実施形態の第１の例と比べた回路装置１０６の実施形態の第４の例におけるさらなる適合は、デジタルランプまたは時間発振器４６（ＤＴＯ）向けの中心周波数（参照符号“ｉｎｃ＿ｎｏｍ”）に関して行なうことができ、これは、デジタル位相ロックループ４０の中心周波数が、画像の場合（図１〜図６に示されている実施形態の第１の例を参照）と音声の場合（図９および図１０に示されている実施形態の第４の例を参照）とでは異なるからである。

実際には、回路１００，１０２，１０４および１０６は、普遍的に、特に比較的低い周波数を有する入力信号５０または５０’が使用される際はいつでも、使用することができる。いくつかの状況では、これは、数百キロヘルツ、またはメガヘルツにさえなり得る。

事実に基づく点では、入力信号５０の最大の周波数は、フィルタ３０のクロック遅延（いわゆる“待ち時間（latency）”）、ＤＴＯ（Digital and/or Discrete Time Oscillator）４６およびＤＴＣ（Digital-to-Time Converter）／ＴＤＣ（Time-to-Digital Converter）（いわゆるＤＴＣＴＤＣ７２，４２）の全体的な数によって限定される。待ち時間が、入力周波数を超えた場合、システムは不安定となる。その直前に、システムの動的応答が、待ち時間を含まない従来の理論と比べて顕著に変化する。

図１は、本発明に係る方法に基づいて動作する本発明に係る回路装置の実施形態の第１の例を概略的に示している。 図２は、図１、図７、図８および図９の回路装置に実施されるループフィルタの実施形態の例を概略的に示している。 図３は、２次元グラフ表現（＝時間ｔの関数としてプロットされた周波数ｆ）において、図１の回路装置に実施される周波数ロックループの機能的原理を示している。 図４は、２次元グラフ表現（＝時間ｔの関数としてプロットされたレジスタ“ＤＴＯ＿ｒｅｇ”のコース、特に成長）において、図１の回路装置に実施されるデジタルランプまたは時間発振器の機能的原理を示している。 図５は、２次元グラフ表現（＝時間ｔの関数としてプロットされた、位相ジャンプおよび周波数オフセットが起こった際の、２つの信号の互いに対するサイクルスリップＣＳの発生）において、図１の回路装置に実施される周波数検出器の機能的原理を示している。 図６は、ＦＳＭ（Finite State Machine）図の形態で、図５の周波数検出器の動作図を示している。 図７は、本発明に係る方法に基づいて動作する本発明に係る回路装置の実施形態の第２の例を概略的に示している。 図８は、本発明に係る方法に基づいて動作する本発明に係る回路装置の実施形態の第３の例を概略的に示している。 図９は、本発明に係る方法に基づいて動作する本発明に係る回路装置の実施形態の第４の例を概略的に示している。 図１０は、図９の回路装置内で実施されるエッジ検出器の実施形態の例を概略的に示している。

符号の説明

１００ 回路装置（実施形態の第１の例、図１〜図６を参照）
１０２ 回路装置（実施形態の第２の例、図７を参照）
１０４ 回路装置（実施形態の第３の例、図８を参照）
１０６ 回路装置（実施形態の第４の例、図９および図１０を参照）
１０ 周波数ロックループ
１２ 増分モジュール（参照符号：Δｉｎｃ）特に増分値生成ユニット
１４ 適合ユニット
１６ 増分モジュール１２の入力信号（参照符号：ｉｎｃ＿ｉｎ）、特に増分モジュール１２の制御信号
１８ 適合ユニット１４の第１の入力信号（参照符号：ｋｉ＿ｏｆｆ）
２０ 適合ユニット１４の第２の入力信号
２２ 適合ユニット１４の出力信号（参照符号：ｉ＿ｆｒｅｑ）
２４ 増分値または増分値信号（参照符号：ｉｎｃ）
２６ デジタル位相ロックループ４０の動作モード（参照符号：ｐｌｌ＿ｍｏｄｅ）
３０ ループフィルタ
３００ 第１の比例素子
３０２ 比例経路３２０および積分経路３２２への分岐点
３０４ 第２の比例素子
３０６ 積分素子
３０８，３１０，３１２ 積分器、下の３つを有する
３０８ 第３の加算器
３１０ 積分値制限器（参照符号：ｉ＿ｃｌｉｐ）
３１２ 遅延素子
３１４ 第１の加算器
３１６ 周波数制限器（参照符号：ｆ−ｃｌｉｐ）
３１８ 第２の加算器
３２０ 比例経路
３２２ 積分経路
３２４ 第１の決定ユニット
３２４ａ 第１の決定ユニット３２４の第１の入力
３２４ｂ 第１の決定ユニット３２４の第２の入力
３２４ｃ 第１の決定ユニット３２４の出力
３２６ 第２の決定ユニット
３２６ａ 第２の決定ユニット３２６の第１の入力
３２６ｂ 第２の決定ユニット３２６の第２の入力
３２６ｃ 第２の決定ユニット３２６の出力
３２８ 第３の決定ユニット
３２８ａ 第３の決定ユニット３２８の第１の入力
３２８ｂ 第３の決定ユニット３２８の第２の入力
３２８ｃ 第３の決定ユニット３２８の出力
３３０ 比例経路３２０の出力信号、特に第１の比例素子３００の出力信号
３３２ 消滅信号
３３４ 第１の決定ユニット３２４の出力信号
３４０ 第２の比例素子３０４の出力信号
３４２ 積分素子３０６の出力信号
３４４ 第２の決定ユニット３２６の出力信号
３４６ 第３の加算器３０８の出力信号
３５０ 積分経路３２２、特に積分器３０８，３１０，３１２の出力信号、特にフィードバックされた出力信号
３５２ 消滅信号
３５４ 第３の加算器ユニット３２８の出力信号
３６０ 第１の加算器３１４の出力信号
３６２ 周波数制限器３１６の出力信号
３６４ 公称増分値信号
３２ 第４の加算器
３２ｉ１ 第４の加算器３２の第１の入力
３２ｉ２ 第４の加算器３２の第２の入力
３４ 第２の時間−デジタルコンバータ３６の出力信号
３６ 第２の時間−デジタルコンバータ
３８ 第２の位相検出器
３８ａ 第２の位相検出器３８の出力信号
４０ デジタル位相ロックループ＝デジタルＰＬＬ
４２ 時間−デジタルコンバータ＝ＴＤＣ、特に第１の時間−デジタルコンバータ＝第１のＴＤＣ
４４ 位相検出器、特に第１の位相検出器
４６ デジタルランプまたは時間発振器および／またはディスクリートランプまたは時間発振器＝ＤＴＯ（Digital Time Oscillator）および／またはＤＴＯ（Discrete Time Oscillator）
４８ 周波数検出器
５０ 入力信号（参照符号：ｈｉｎまたはｈａ）、特にアナログ入力信号、特に水平同期信号または線同期信号（参照符号：ｈｓｙｎｃ）
５０’ 入力信号（参照符号：ｗｓ＿ｉｎまたはＷＳ（word select）＿ｉｎ）、特に、ＩＩＣ（Institute Integrated Circuit）フォーマットでのデジタルサウンド信号処理において、左ステレオサウンドチャンネルと右ステレオサウンドチャンネルとを区別するための入力信号
５２ システムクロック、特に５４メガヘルツ（参照符号：ｃｌｋ５４、ただし第１の出力信号８６ａの参照符号ｃｌｋ５４と同一ではない）
５４ 時間−デジタルコンバータ４２の出力信号、特に時間−デジタルコンバータ４２の追加的な位相情報
５６ 位相検出器４４の出力信号
５８ 周波数検出器４８の出力信号、特に周波数検出器４８の周波数情報
６０ クロック信号（参照符号：ｃｌｋｐｌｌ）
６２ａ ランプ発振器４６の第１の出力信号の、位相検出器に向けられる、第１の部分（参照符号：ｄｔｏ＿ｆｌｂまたはｄｔｏ＿ｆｌｙｂａｃｋ）、特に定義済みのワード幅を有するランプ発振器４６の（レジスタの）状態（信号）
６２ｂ ランプ発振器４６の第１の出力信号の、スプリッタユニット７０に向けられる、第２の部分（参照符号：ｄｔｏ＿ｆｌｂまたはｄｔｏ＿ｆｌｙｂａｃｋ）、特に定義済みのワード幅を有するランプ発振器４６の（レジスタの）状態（信号）
６４ ランプ発振器４６の第２の出力信号（参照符号：ｄｔｏ＿ｃｏまたはｄｔｏ＿ｃａｒｒｙ＿ｏｕｔ）、特にランプ発振器４６のキャリーアウト信号またはオーバーフローパルス
６６ 基本状態にある回路装置１０６を初期化およびリセットするための信号（参照符号：ｒｅｓｅｔ）
６８ エッジ検出器７８の出力信号、特に入力信号５０’の検出された立ち上がりエッジに続くパルス（いわゆる“１クロックサイクル”）（参照符号：ｗｓ（word select）＿ｄｅｔ（detect））
７０ スプリッタユニット、特に信号スプリッタ
７２ デジタル−時間コンバータ＝ＤＴＣ
７４ アナログ位相ロックループ＝アナログＰＬＬ
７６ 周波数発生器（参照符号：１／ｎ）、特に周波数スプリッタ
７８ エッジ検出器
７８２ 第１のフリップフロップユニット（参照符号：ｗｓ（word select）＿ｄｅｔ（detect）＿ｉｎ）
７８４ 第２のフリップフロップユニット（参照符号：ｗｓ（word select）＿ｄｅｔ（detect）＿ｂｕｆ（buffer））
７８６ ＡＮＤゲート
７８８ 第１のフリップフロップユニット（参照符号：ｗｓ（word select）＿ｄｅｔ（detect））
８０ デジタル出力信号（参照符号：ｄｔｏ＿ｏｖｅｒｆｌｏｗ）
８２ アナログの、特に時間依存の出力信号
８２’ デジタル−時間コンバータ７２の出力信号
８４ アナログ位相ロックループの出力信号
８６ａ 回路装置１００の第１の出力信号（参照符号：ｃｌｋ５４、ただしシステムクロック５２の参照符号ｃｌｋ５４と同一ではない）
８６ａ’ 回路装置１０６の第１の出力信号（参照符号：０．５ＦＳ）
８６ｂ 回路装置１００の第２の出力信号（参照符号：ｃｌｋ２７）
８６ｂ’ 回路装置１０６の第２の出力信号（参照符号：１ＦＳ）
８６ｃ 回路装置１００の第３の出力信号（参照符号：ｃｌｋ１３Ｍ５）
８６ｃ’ 回路装置１０６の第３の出力信号（参照符号：３２ＦＳ）
８６ｄ 回路装置１００の第４の出力信号（参照符号：ｈｄ）
８６ｄ’ 回路装置１０６の第４の出力信号（参照符号：６４ＦＳ）
８６ｅ’ 回路装置１０６の第５の出力信号（参照符号：１２８ＦＳ）
８８ 周波数検出器４８の利得係数（参照符号：ｋｉｆ）
９０ スイッチング信号（参照符号：ｐｈａｓｅｄｅｔ＿ｓｅｌ）
９２ 第１のスイッチング素子
９２ａ 第１のスイッチング素子９２の出力信号
９４ 第２のスイッチング素子
９４ａ１ 第２のスイッチング素子９４の第１の出力信号
９４ａ２ 第２のスイッチング素子９４の第２の出力信号
９６ 第１のレジスタ素子
９６ａ 第１のレジスタ素子９６の出力信号
９６ｉ 第１のレジスタ素子９６の入力（信号）
９８ 第２のレジスタ素子
９８ａ 第２のレジスタ素子９８の出力信号
９８ｉ 第２のレジスタ素子９８の入力（信号）
ＣＳ ２つの信号の互いに対するサイクルスリップ
ｄｔｏ＿ｍａｘ ランプ発振器４６の最大値
ＤＴＯ＿ｒｅｇ ランプ発振器４６のレジスタ
ｆ 周波数
ｆ_ｃｌｋ クロック信号５２の周波数
ｆ_ＤＴＯ ランプ発振器４６の周波数
Δｆ_ｓ 最後の小さな（周波数）ステップ
ｆ_ｚ 標的周波数
ｈ（ｓ） 伝達関数、特に位相伝達関数
ｈａ 入力位相
Ｋ_Ｄ 位相検出器４４の急峻度
Ｋ_ｉ 積分素子３０６の積分係数＝積分素子３０６の積分定数
Ｋ_Ｏ ランプ発振器４６の急峻度
Ｋ_Ｐ 第１の比例素子３００および第２の比例素子３０４の比例係数＝第１の比例素子３００および第２の比例素子３０４の比例定数
Ｒ サイクルスリップカウンタのカウンタ内容ｓｌｉｐ＿ｃｎｔの、ｓｌｉｐ＿ｃｎｔ＝０へのリセット
ｓ ラプラス（Laplace）変換における変数
ｓｌｉｐ＿ｃｎｔ 周波数検出器４８のサイクルスリップカウンタのカウンタ内容
ｔ 時間
Ｔ 入力信号５０の持続期間
Ｔ_ＤＴＯ ランプ発振器４６の持続期間
ξ 減衰、特に減衰率または減衰定数
φ−ｃｌｏｃｋ 早い値＝ランプ発振器４６のオーバーフローの前の最後のクロックと仮想期間の終わりの間の時間間隔
ω_ｎ／２π 自然（ループ）周波数

Claims (16)

1. 少なくとも１つの位相ロックループを有する回路装置であって、
   少なくとも１つのアナログ入力信号の位相情報を、特に、少なくとも１つのアナログ入力信号の少なくとも１つの立ち上がりエッジおよび／または立ち下がりエッジの到着に続いて検出するための、少なくとも１つの位相検出器と、
   前記位相検出器によって出力された出力信号の供給を受けることが可能な、少なくとも１つの増分値を決定するための、少なくとも１つのループフィルタと、
   前記ループフィルタによって出力された前記増分値の供給を受けることが可能な、少なくとも１つのランプ発振器と、を備える回路装置において、
   前記位相ロックループは、本質的にデジタルであり、この目的で、少なくとも１つのシステムクロックの供給を受けることが可能な、前記入力信号、特に前記入力信号の位相をデジタル化するための少なくとも１つの時間−デジタルコンバータ、を有してもよく、
   前記位相検出器は、前記時間−デジタルコンバータの出力信号、特に、追加的な位相情報と、前記ランプ発振器の少なくとも１つの第１の出力信号、特に、少なくとも１つの状態信号と、の供給を受けることが可能であり、
   少なくとも１つの周波数検出器は、前記ランプ発振器の少なくとも１つの第２の出力信号、特に、少なくとも１つのオーバーフローパルスの供給を受けることが可能であり、周波数情報を、前記ループフィルタに出力し、前記ループフィルタは、少なくとも１つの周波数ロックループにも割り当ててもよい、
   ことを特徴とする回路装置。
2. 前記ループフィルタの前記増分値と、
   前記ランプ発振器の第１の出力信号と、
   前記ランプ発振器の前記第２の出力信号と、
   の供給を受けることが可能な、少なくとも１つのスプリッタユニット、特に、信号スプリッタが、
   これらの信号から、少なくとも１つのデジタル出力信号、特に、少なくとも１つのデジタル出力信号のデジタル位相を決定し、
   前記ランプ発振器の前記第２の出力信号の供給を受けることが可能な、少なくとも１つのデジタル−時間コンバータが、前記デジタル出力信号を、少なくとも１つのアナログの、特に時間依存の出力信号に変換する、
   ことを特徴とする請求項１に記載の回路装置。
3. 特に出力周波数を乗算するための、少なくとも１つのアナログ位相ロックループが、前記デジタル−時間コンバータの下流側に接続され、
   前記アナログ位相ロックループの出力信号が、少なくとも１つの周波数発生器、特に少なくとも１つの周波数スプリッタへと通過し、前記回路装置の少なくとも１つの出力信号が生成される、
   ことを特徴とする請求項１または請求項２に記載の回路装置。
4. 前記位相ロックループは、
   前記ランプ発振器の前記第１の出力信号と、
   前記周波数発生器によって送信された前記出力信号のうちの少なくとも１つの出力信号と、の供給を受けることが可能な、少なくとも１つの第２の位相検出器と、
   前記第１の位相検出器と前記ループフィルタの間に接続された、前記第１の位相検出器の前記出力信号を前記第２の位相検出器の特に負の出力信号に加算するための、少なくとも１つの第４の加算器と、
   を有する、ことを特徴とする請求項３に記載の回路装置。
5. 前記位相ロックループは、
   前記周波数発生器の前記出力信号の供給を受けることが可能であり、かつ、
   出力信号を、前記第２の位相検出器に供給することが可能な、少なくとも１つの第２の時間−デジタルコンバータを有する、ことを特徴とする請求項４に記載の回路装置。
6. 前記時間−デジタルコンバータおよび前記位相検出器の上流側に接続された、少なくとも１つの第１のスイッチング素子であって、前記第１のスイッチング素子の出力信号は、少なくとも１つのスイッチング信号の作用として、前記入力信号と、前記周波数発生器によって送信された前記出力信号のうちの少なくとも１つの出力信号との間で切り替えられることができる、第１のスイッチング素子と、
   前記位相検出器と、前記入力信号に割り当てられた、少なくとも１つの第１のレジスタ素子、および、前記周波数発生器の前記出力信号に割り当てられた、少なくとも１つの第２のレジスタ素子との間に接続された、少なくとも１つの第２のスイッチング素子と、
   前記ループフィルタの上流側に接続された、前記第１のレジスタ素子の出力信号を前記第２のレジスタ素子の特に負の出力信号に加算するための、少なくとも１つの第４の加算器と、により特徴付けられ、
   前記スイッチング信号の作用として、前記第１のレジスタ素子の入力または前記第２のレジスタ素子の入力に、前記位相検出器の前記出力信号を、前記第２のスイッチング素子により供給することができ、
   前記否定スイッチング信号の作用として、前記第４の加算器の第１の入力に、前記第２のスイッチング素子の第１の出力信号を、前記第１のレジスタ素子によって供給することができ、
   前記スイッチング信号の作用として、前記第４の加算器の第２の入力に、前記第２のスイッチング素子の第２の出力信号を、前記第２のレジスタ素子によって供給することができる、
   ことを特徴とする請求項３乃至請求項５のいずれかに記載の回路装置。
7. 前記周波数ロックループは、少なくとも１つの増分モジュール、特に、少なくとも１つの増分生成ユニットを有し、
   少なくとも１つの適合ユニットが、前記増分モジュールと前記ループフィルタの間に接続され、前記適合ユニットは、前記ループフィルタによって出力された前記増分値の供給を受けることが可能であり、少なくとも１つの適合アルゴリズムを提供するように設計されており、少なくとも１つの出力信号を出力する、
   ことを特徴とする請求項１乃至請求項６のいずれかに記載の回路装置。
8. 前記ループフィルタが、
   前記位相検出器の前記出力信号を、少なくとも１つの比例係数または比例定数により乗算するための少なくとも１つの第１の比例素子と、
   少なくとも１つの比例経路と、
   少なくとも１つの積分経路と、
   前記比例経路の出力信号を、前記積分経路の出力信号に加算するための少なくとも１つ第１の加算器と、を有し、
   前記積分経路は、
   前記第１の比例素子の前記出力信号を、前記比例係数または比例定数により乗算するための、少なくとも１つの第２の比例素子と、
   前記第２の比例素子の出力信号を、積分係数または積分定数により乗算するための、少なくとも１つの積分素子と、
   前記積分素子の出力信号を積分するよう意図された、少なくとも１つの積分器と、を有し、前記積分器は、
   前記積分素子の前記出力信号を、前記周波数検出器の前記出力信号、および前記積分器のフィードバックされた出力信号に加算するための、少なくとも１つの第３の加算器を有し、
   前記第３の加算器の出力信号を制限するための、少なくとも１つの積分値制限器を有し、
   少なくとも１つの遅延素子を有する、
   ことを特徴とする請求項１乃至請求項７のいずれかに記載の回路装置。
9. 前記第１の加算器の出力信号は、前記位相ロックループの各動作モードの作用として、
   請求項８に記載されるように、
   あるいは、前記積分経路に、前記適合ユニットの前記出力信号を供給し、一方で同時に、前記比例経路に、少なくとも１つの消滅信号を供給することにより、
   のいずれかで形成され、
   前記第１の加算器の前記出力信号の周波数を制限するための少なくとも１つの周波数制限器が、前記第１の加算器の下流側に接続され、
   前記周波数制限器の出力信号を、少なくとも１つの公称増分値信号に加算するための、少なくとも１つの第２の加算器が、前記周波数制限器の下流側に接続される、
   ことを特徴とする請求項１乃至請求項８のいずれかに記載の回路装置。
10. データ、特に音声、ＴＶ（television）および／または画像データを、少なくとも１つの位相ロックループによってロックオンまたは処理する方法であって、
    位相情報が、特に、少なくとも１つのアナログ入力信号の少なくとも１つの立ち上がりエッジおよび／または立ち下がりエッジの到着に続いて、少なくとも１つの位相検出器によって検出され、
    少なくとも１つの増分値が、前記位相検出器によって出力された出力信号が供給される、少なくとも１つのループフィルタによって決定され、
    少なくとも１つのランプ増幅器に、前記ループフィルタによって出力された前記増分値が供給される、方法において、
    前記位相ロックループは、本質的にデジタルであり、前記入力信号、特に前記入力信号の位相を、少なくとも１つのシステムクロックが供給される少なくとも１つの時間−デジタルコンバータによってデジタル化することができ、
    前記位相検出器に、前記時間−デジタルコンバータの出力信号、特に、追加的な位相情報と、前記ランプ発振器の少なくとも１つの第１の出力信号、特に、少なくとも１つの状態信号とが供給され、
    少なくとも１つの周波数検出器に、前記ランプ発振器の少なくとも１つの第２の出力信号、特に、少なくとも１つのオーバーフローパルスが供給され、周波数情報を、前記ループフィルタに出力し、前記ループフィルタは、特に、少なくとも１つの周波数ロックループにも割り当てられる、
    ことを特徴とする方法。
11. 前記ループフィルタの前記増分値と、
    前記ランプ発振器の第１の出力信号と、
    前記ランプ発振器の前記第２の出力信号と、
    が供給される、少なくとも１つのスプリッタユニット、特に、信号スプリッタが、
    これらの信号から、少なくとも１つのデジタル出力信号、特に、少なくとも１つのデジタル出力信号のデジタル位相を決定し、
    前記ランプ発振器の前記第２の出力信号が供給される、少なくとも１つのデジタル−時間コンバータが、前記デジタル出力信号を、少なくとも１つのアナログの、特に時間依存の出力信号に変換し、
    出力周波数が、前記デジタル−時間コンバータの下流側に接続される少なくとも１つのアナログ位相ロックループにより乗算され、
    前記アナログ位相ロックループの出力信号が、少なくとも１つの周波数発生器、特に少なくとも１つの周波数スプリッタへと通過し、前記回路装置の少なくとも１つの出力信号が生成される、
    ことを特徴とする請求項１０に記載の方法。
12. 前記周波数発生器によって送信された前記出力信号のうちの少なくとも１つの出力信号の位相情報が、少なくとも１つの第２の位相検出器によって、特に負の出力信号として決定および出力され、
    前記第１の位相検出器の前記出力信号が、少なくとも第４の加算器によって、前記第２の位相検出器の前記特に負の出力信号に加算される、
    ことを特徴とする請求項１１に記載の方法。
13. 前記入力信号と前記周波数発生器の前記出力信号の間の最大位相オフセットとしてのシステムクロック期間の精度が不十分な場合に、前記位相ロックループに、少なくとも１つの第２の時間−デジタルコンバータが割り当てられ、
    前記第２の時間−デジタルコンバータに、前記周波数発生器の前記出力信号が供給され、
    前記第２の時間−デジタルコンバータの出力信号が、前記第２の位相検出器に供給される、
    ことを特徴とする請求項１２に記載の方法。
14. 少なくとも１つのスイッチング信号の作用として、少なくとも１つの第１のスイッチング素子の出力信号が、前記入力信号と、前記周波数発生器により送信された前記出力信号のうちの少なくとも１つの出力信号との間で切り替えられ、
    前記位相検出器に、前記第１のスイッチング素子の前記出力信号が供給され、
    前記スイッチング信号の作用として、前記入力信号に割り当てられた少なくとも１つの第１のレジスタ素子、または前記周波数発生器の前記出力信号に割り当てられた少なくとも１つの第２のレジスタ素子に、前記位相検出器の前記出力信号が、少なくとも１つの第２のスイッチング素子によって供給され、
    前記否定スイッチング信号の作用として、少なくとも１つの第４の加算器に、前記第２のスイッチング素子の第１の出力信号が供給され、
    前記スイッチング信号の作用として、前記第４の加算器に、前記第２のスイッチング素子の第２の出力信号が供給され、
    前記第１のレジスタ素子の出力信号が、前記第２のレジスタ素子の特に負の出力信号に加算される、
    ことを特徴とする請求項１１乃至請求項１３のいずれかに記載の方法。
15. 前記周波数ロックループにおいて、少なくとも１つの適合ユニットが、少なくとも１つの適合アルゴリズムを提供し、少なくとも１つの出力信号を出力し、前記適合ユニットには、前記ループフィルタによって出力された前記増分値の供給を受け、かつ、少なくとも１つの増分モジュール、特に少なくとも１つの増分生成ユニットと、前記ループフィルタとの間に接続されている、
    ことを特徴とする請求項１０乃至請求項１４のいずれかに記載の方法。
16. 請求項１乃至請求項９のいずれかに記載の少なくとも１つの回路装置および／または請求項１０乃至請求項１５のいずれかに記載の方法の使用であって、
    例えば少なくとも１つのＧＰＳ（Global Positioning System）データストリームから、ＧＰＳ（Global Positioning System）信号を抽出するための、ＧＰＳ（Global Positioning System）システムと、
    通信システム、特に、サウンドプロセッサ、ステレオデコーダ、シンセサイザチューナおよび／またはビデオプロセッサなどでの音声、ＴＶ（television）および画像システムにおいて、例えば、
    少なくとも１つのテレビジョンセットの同期信号内のテキストとの関連などにおいて、既存のサービス内の追加的なサービスの低周波信号を送信し、かつ／または
    遠隔変更される画像フォーマット、音量等との関連などにおいて、トランスミッタからの少なくとも１つのテレビジョンセットを、制御し、
    医療技術において、例えば少なくとも１つのペースメーカーをアクティブ化および／または制御し、
    測定技術において、例えば
    超音波を用いた速度の測定において、および／または
    超音波を用いた距離の測定において、および／または
    信号を生成し、かつ／または
    信号を分析し、
    音声ディストーションまたは音声スクランブリングにおいて、例えば
    音声を少なくとも１つの変化する搬送波 周波数に変調し、
    遠隔測定法（telemetry）において、例えば
    入力信号の位相変調を復調し、かつ／または
    寄生周波数分析において、すなわち入力信号における寄生位相変調を測定する、
    ことを特徴とする使用。

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