JP2007329425A - 半導体集積回路の自動配線方法、プログラム及び記録媒体 - Google Patents
半導体集積回路の自動配線方法、プログラム及び記録媒体 Download PDFInfo
- Publication number
- JP2007329425A JP2007329425A JP2006161574A JP2006161574A JP2007329425A JP 2007329425 A JP2007329425 A JP 2007329425A JP 2006161574 A JP2006161574 A JP 2006161574A JP 2006161574 A JP2006161574 A JP 2006161574A JP 2007329425 A JP2007329425 A JP 2007329425A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor integrated
- integrated circuit
- wiring
- port
- signal wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 39
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000012545 processing Methods 0.000 abstract description 9
- 230000008054 signal transmission Effects 0.000 abstract description 6
- 230000000295 complement effect Effects 0.000 abstract 1
- 238000007796 conventional method Methods 0.000 description 6
- 101100481704 Arabidopsis thaliana TMK3 gene Proteins 0.000 description 4
- 101100042610 Arabidopsis thaliana SIGB gene Proteins 0.000 description 3
- 101100294408 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) MOT2 gene Proteins 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 3
- 101150117326 sigA gene Proteins 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 101100481702 Arabidopsis thaliana TMK1 gene Proteins 0.000 description 1
- 101100481703 Arabidopsis thaliana TMK2 gene Proteins 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【解決手段】本発明の自動配線方法は、半導体集積回路の複数のセルが配置されたレイアウトデータを取得し(ステップS11)、信号配線の接続対象となるポート(接続端子)に関するデータを取得し(ステップS12)、重み付け指定に応じてセル内のトランジスタサイズに基づく重み付け倍率を設定し(ステップS13〜S15)、各ポートのY座標の平均値を算出することにより(ステップS16)、最適な配線位置を決定する(ステップS17)。また、他の信号配線との位置関係を考慮して補足的な処理を行う(ステップS18、S19)。このように決定された信号配線を各ポートと接続する場合、各引き込み配線の容量成分や抵抗成分の影響を軽減でき、良好な信号の伝送特性を確保することができる。
【選択図】図1
Description
=64
L=36+34+26+36+64
=196
と計算することができる。これに対し、従来の手法を用いた場合は、各ポート11のY座標から信号配線S’までの距離がそれぞれ、50、20、40、50、50となるので、その総配線長L’は、
L’=50+20+40+50+50
=210
と計算することができる。
=23.4
11…ポート
S…信号配線
D…引き込み配線
YA1…第1のケースにおける各ポートのY座標の平均値
YA2…第2のケースにおける各ポートのY座標の平均値
Claims (7)
- 半導体集積回路の回路素子に対応する複数のセルが配置されたレイアウトデータに基づき配線位置を決定する半導体集積回路の自動配線方法であって、
第1の方向に延びる所定の信号配線を配置する際、前記複数のセルにそれぞれ含まれる接続端子のうち前記信号配線への接続対象として選択された全ての前記接続端子について前記第1の方向と直交する第2の方向の座標を抽出し、前記抽出された座標の平均値を算出し、前記平均値に基づき前記所定の信号配線の前記第2の方向の位置を決定する、ことを特徴とする半導体集積回路の自動配線方法。 - 半導体集積回路の回路素子に対応する複数のセルが配置されたレイアウトデータに基づき配線位置を決定する半導体集積回路の自動配線方法であって、
第1の方向に延びる所定の信号配線を配置する際、前記複数のセルにそれぞれ含まれる接続端子のうち前記信号配線への接続対象として選択された全ての前記接続端子について前記第1の方向と直交する第2の方向の座標を抽出し、前記接続端子に重み付けが指定されている場合は、前記重み付けに応じて前記抽出された座標の平均値を算出し、前記平均値に基づき前記所定の信号配線の前記第2の方向の位置を決定する、ことを特徴とする半導体集積回路の自動配線方法。 - 前記重み付けの指定に対応して前記平均値を算出する際の倍率が設定され、接続対象の前記接続端子は前記倍率に対応する個数があるとして前記平均値の算出が行われることを特徴とする請求項2に記載の半導体集積回路の自動配線方法。
- 前記重み付けの指定に対応する前記倍率は、対象となる前記接続端子を有する前記セルのトランジスタサイズに基づいて設定されることを特徴とする請求項3に記載の半導体集積回路の自動配線方法。
- 前記信号配線と前記接続対象の各接続端子は、前記第2の方向に延びる引き込み配線により接続されることを特徴とする請求項1から4のいずれかに記載の自動配線方法。
- コンピュータに、請求項1から請求項5のいずれかに記載の半導体集積回路の自動配線方法を実行させるためのプログラム。
- 請求項6に記載のプログラムを記録したコンピュータ読み取り可能な記録媒体。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006161574A JP2007329425A (ja) | 2006-06-09 | 2006-06-09 | 半導体集積回路の自動配線方法、プログラム及び記録媒体 |
US11/808,366 US20080005715A1 (en) | 2006-06-09 | 2007-06-08 | Automatic wiring method of semiconductor integrated circuit, computer program and computer readable storage medium |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006161574A JP2007329425A (ja) | 2006-06-09 | 2006-06-09 | 半導体集積回路の自動配線方法、プログラム及び記録媒体 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007329425A true JP2007329425A (ja) | 2007-12-20 |
Family
ID=38878383
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006161574A Pending JP2007329425A (ja) | 2006-06-09 | 2006-06-09 | 半導体集積回路の自動配線方法、プログラム及び記録媒体 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20080005715A1 (ja) |
JP (1) | JP2007329425A (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20130304448A1 (en) * | 2012-05-08 | 2013-11-14 | Dspace Digital Signal Processing And Control Engineering Gmbh | Configuration device for configuring a model of a technical system |
US20180000705A1 (en) | 2016-06-30 | 2018-01-04 | The Procter & Gamble Company | Shampoo Compositions Comprising a Chelant |
US20180000715A1 (en) | 2016-06-30 | 2018-01-04 | The Procter & Gamble Company | Hair Care Compositions For Calcium Chelation |
US11246816B2 (en) | 2016-06-30 | 2022-02-15 | The Procter And Gamble Company | Shampoo compositions comprising a chelant |
EP3613835A1 (en) | 2018-08-24 | 2020-02-26 | The Procter & Gamble Company | Treatment compositions comprising a surfactant system and an oligoamine |
EP3613834A1 (en) | 2018-08-24 | 2020-02-26 | The Procter & Gamble Company | Treatment compositions comprising low levels of an oligoamine |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63278249A (ja) * | 1986-12-26 | 1988-11-15 | Toshiba Corp | 半導体集積回路装置の配線方法 |
JP3336416B2 (ja) * | 1993-04-23 | 2002-10-21 | 日本テキサス・インスツルメンツ株式会社 | 半導体集積回路設計における配線方法 |
US6493658B1 (en) * | 1994-04-19 | 2002-12-10 | Lsi Logic Corporation | Optimization processing for integrated circuit physical design automation system using optimally switched fitness improvement algorithms |
WO2000036466A1 (fr) * | 1998-12-11 | 2000-06-22 | Hitachi, Ltd. | Dispositif a circuit integre a semiconducteurs et procede de fabrication |
US7065730B2 (en) * | 2003-04-17 | 2006-06-20 | International Business Machines Corporation | Porosity aware buffered steiner tree construction |
-
2006
- 2006-06-09 JP JP2006161574A patent/JP2007329425A/ja active Pending
-
2007
- 2007-06-08 US US11/808,366 patent/US20080005715A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20080005715A1 (en) | 2008-01-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7503026B2 (en) | Cell, standard cell, standard cell library, a placement method using standard cell, and a semiconductor integrated circuit | |
JP2007329425A (ja) | 半導体集積回路の自動配線方法、プログラム及び記録媒体 | |
US11205033B2 (en) | Method, apparatus and system for wide metal line for SADP routing | |
US8677292B2 (en) | Cell-context aware integrated circuit design | |
US20080309374A1 (en) | Semiconductor integrated circuit, layout design method of semiconductor integrated circuit, and layout program product for same | |
US20240394456A1 (en) | Method for integrated circuit design | |
JPH10116911A (ja) | 半導体集積回路の再レイアウト方法及び半導体集積回路の再レイアウトプログラムを記録した媒体 | |
US9892226B2 (en) | Methods for providing macro placement of IC | |
US20160203254A1 (en) | Methods for reducing congestion region in layout area of ic | |
US20110283248A1 (en) | Layout method, layout system, and non-transitory computer readable medium storing layout program of semicoductor integrated circuit | |
JP2005149273A (ja) | 半導体集積回路のフロアプラン装置及びフロアプラン方法 | |
US12315596B2 (en) | Word line driver, word line driver array, and semiconductor structure | |
JP2008004889A (ja) | 半導体記憶装置 | |
JP5380969B2 (ja) | レイアウト設計方法、及び装置 | |
JP2002368093A (ja) | レイアウト生成装置、レイアウト生成方法およびプログラム | |
JP2006165091A (ja) | 半導体集積装置、その設計方法、設計装置、およびプログラム | |
CN116702692A (zh) | 一种芯片端口的自动布线方法 | |
WO2023077624A1 (zh) | 一种集成电路版图检测方法、装置及存储介质 | |
WO2023155239A1 (zh) | 版图布局布线方法、电路版图、电子设备以及存储介质 | |
US7328422B2 (en) | Design support apparatus, design support program and design support method for supporting design of semiconductor integrated circuit | |
JP5187217B2 (ja) | 半導体レイアウトシステム、方法、及び、プログラム | |
US20230133766A1 (en) | Method and device for detecting layout of integrated circuit, and storage medium | |
JP4237611B2 (ja) | 半導体集積回路のレイアウト設計方法及びレイアウト設計装置 | |
CN118551703B (zh) | 用于优化数字逻辑电路的方法、计算机设备及存储介质 | |
KR102831864B1 (ko) | 반도체 장치의 메탈 옵션 구조 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD05 | Notification of revocation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7425 Effective date: 20071119 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081024 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081104 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081226 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090317 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090707 |