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JP2007299899A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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Abstract

【課題】ＮｉＳｉ層の表面の酸化および抵抗上昇を抑制する。
【解決手段】半導体装置１００は、シリコン基板１０１およびシリコン基板１０１の素子形成面に設けられたＮｉＳｉ層１１０を含む。ＮｉＳｉ層１１０は、素子形成面に接して設けられ、窒素を実質的に含まないＮｉＳｉ領域１１１と、ＮｉＳｉ領域１１１の上部に接して設けられ、窒素を含む窒化領域１１７と、からなる。ＮｉＳｉ層１１０全体の層厚が５０ｎｍ以下である。
【選択図】図１

Description

本発明は、シリコン基板上にニッケルシリサイド層が設けられた半導体装置およびその製造方法に関する。
シリコン基板上にニッケルシリサイド層を形成する技術として、従来、特許文献１〜特許文献５に記載のものがある。
特許文献１においては、シリコン基板の全面にニッケルを含むシリサイド用金属膜を形成した後、窒素ガスおよびチタンソースガスを注入してシリサイド用金属膜上にＮ−リッチチタン膜を形成する。その後、２００〜７００℃で熱処理し、ニッケルシリサイド膜を形成している。同文献によれば、Ｎ−リッチチタン膜をキャッピングすることにより、フィールド酸化膜の表面とスペーサの表面にシリサイド残渣が発生しないようにできるとされている。
特許文献２には、窒素とアルゴンを含む混合ガス中でニッケルスパッタを行い、４００〜７００℃の温度で３０秒熱処理することが記載されている。同文献によれば、スパッタガス中の窒素濃度を５％程度とすることにより、ＮｉＳｉ膜の内部まで窒化させることが記載されている。また、Ｎｉ膜厚を３０ｎｍとしたときに、スパッタガス中の窒素濃度がゼロ％である場合に対して、窒素濃度を５％とした場合には、接合リークを抑制できるとされている。
特許文献３には、ニッケルシリサイドの形成前に、Ｐ−ＭＯＳトランジスタのソース・ドレイン領域にＧｅをイオン注入することが記載されている。また、その後、基板全面に１０ｎｍ程度のＮｉ膜および１０ｎｍ程度の膜厚のＴｉＮ膜を順次形成し、３００〜６００℃でアニールを行い、膜厚２０〜２５ｎｍ程度のＮｉモノシリサイド膜を形成している。これにより、Ｐ−ＭＯＳトランジスタとＮ−ＭＯＳトランジスタのいずれについてもＮｉモノシリサイドを形成し、特性のばらつきを抑制できるとされている。
特許文献４には、ニッケルシリサイド上に窒化ケイ素膜を形成することが記載されている。同文献においては、二段階加熱処理法を用いてシリコン基板上にニッケルシリサイドを形成し、基板を２６０〜３１０℃の温度で熱処理する第一段階の後、基板を４００〜５５０℃の温度で熱処理する第二段階の前に、窒化チタンを基板上に配置している。第一段階では、ニッケルリッチ合金を形成し、残留ニッケルを除去している。その後、窒化チタン膜を形成することにより、第二段階中に、窒化チタン膜中の窒素がニッケルモノシリサド表面に一体化されて、ニッケルシリサイドを保護するとされている。また、窒化チタン膜が基板表面から除去された後、窒化ケイ素膜が堆積された際に、ニッケルシリサイドと窒化ケイ素膜との間にケイ素リッチ膜が形成されることを防ぐことができ、ニッケルシリサイドと窒化ケイ素膜の接着性の低下を減少するとされている。
さらに、同文献には、ニッケル層およびニッケル層を被覆する窒化チタンキャップ層を形成した基板を約２９０℃に加熱した後、窒化チタン層と残留ニッケル層を除去し、約５００℃で基板を加熱することが記載されている。
特許文献５には、ウェーハ全面にＮｉ上およびＴｉＮを連続でスパッタすることが記載されている。Ｎｉ上にＴｉＮを設けることにより、Ｎｉシリサイドの表面が窒化されることが記載されている。具体的には、Ｎｉシリサイドの表面から５ｎｍよりも深い領域にわたって、Ｎｉシリサイド中に窒素が含まれることが示されている。窒化膜の存在により、酸素を含む中でＮｉシリサイドを３５０℃に加熱しても、Ｎｉシリサイドが酸素と反応することによる絶縁膜の形成が抑制されるとされている。
また、同文献には、Ｎｉ膜形成後ＴｉＮを形成し、二段階のアニールを行っても同様の効果が得られると記載されている。二段階のアニール温度は、それぞれ、３００〜４００℃および４００〜５００℃と記載されている。
また、技術分野は異なるが、特許文献６には、コバルトシリサイドの形成方法が記載されている。同文献においては、まず、シリコン上にコバルト層を形成する。そして、窒素を供給しながら１０〜１００ｎｍの窒化チタン層を形成した後、窒素の供給を中止して、１０〜３０ｎｍのチタン層を形成する。チタン層が、後のアニーリングステップにおいて、酸素原子等と反応するゲッター層として役立つとされている。
特開２００４−１７２５７１公報 特開平９−１５３６１６号公報 特開２００４−３１９５９２号公報 特開２００４−１２８５０１号公報 特開平７−３８１０４号公報 特表２００５−５２２０３５号公報
ところが、本発明者が検討したところ、Ｎｉ膜形成後の最初の加熱温度が高いと、ニッケルの異常反応が生じやすいことが見出された。素子の微細化が進むほど、局所的な成膜不良の影響が顕著になるため、ニッケルの局所的な異常反応の抑制への要請が高くなる。また、ニッケルの膜厚が薄いと高温処理によるニッケルの異常反応の影響が大きいため、処理温度は低くしたい。
この点、上記特許文献１〜３においては、ニッケル膜をスパッタした後の加熱処理を一段階で行っているのに対し、特許文献４および５においては、二段階の加熱処理を採用している。そして、Ｎｉを堆積した後の最初の加熱（第一シンター）工程において、比較的低い温度帯で加熱処理している。このように第一シンター温度を低くすることにより、ニッケルの異常反応が抑制されると推察される。
一方、第一シンター温度が低いほど、第一シンター後の段階で、シリコン上にＮｉ2Ｓｉが多く存在する状態となる。ＮｉＳｉが酸化に対して比較的安定であるのに対し、Ｎｉ2Ｓｉは、酸化されやすい。このため、第一シンターの後、未反応のニッケルを薬液処理により除去する際に、薬液によりＮｉ2Ｓｉの表面が酸化してしまう。さらに、この状態で放置した場合、自然酸化が進行する。本発明者の検討によれば、第一シンター温度が低いほどＮｉ2Ｓｉの比率が多くなり、酸化しやすい条件となる。
この点、特許文献４および特許文献５においては、いずれも、ニッケルシリサイド中に窒素を導入することにより、ニッケルの酸化の抑制を図っている。
ところが、ニッケルシリサイド中に窒素が導入されると、ニッケルシリサイドの抵抗が上昇する。素子の微細化に伴い、ニッケルシリサイド層の厚さについても、薄化することが求められるが、本発明者の検討によれば、ニッケルシリサイド層がたとえば５０ｎｍ以下と薄い場合、窒素が導入されることによるニッケルシリサイド層の高抵抗化が半導体装置の特性に大きな影響を及ぼすことが見出された。
特許文献４には、数ｎｍのニッケルシリサイドを形成したことが図示されている（図５）が、この場合、実施形態で後述するように、シリサイド層全体が窒化されているものと推察される。
また、特許文献５に記載の方法の場合、ニッケルシリサイド層の表面から比較的深い領域まで窒化されているため、この方法をそのまま薄いシリサイド層の形成に用いようとしても、シリサイド層の内部まで窒化されるため、高抵抗化してしまう。
以上のように、特許文献１〜５に記載の技術を用いても、ニッケルシリサイド層を薄く形成しようとすると、ニッケルシリサイド層の高抵抗化と上面の酸化とをともに抑制することが困難であった。
本発明者は、ニッケルシリサイド層の層厚を薄くした際のニッケルシリサイド層の高抵抗化と上面の酸化をともに抑制すべく、鋭意検討を行った。その結果、ＮｉＳｉ層が、窒素を実質的に含まない第一領域と、第一領域の上部に接して設けられ窒素を含む第二領域とからなる構成とすることにより、これらの両立が可能であることを見出し、本発明に至った。
ところで、本発明で見出されたＮｉＳｉ層の構成は、従来の製法では得ることが困難であった。本発明においては、さらに、ＮｉＳｉ層の製造の際に、シリコン基板上に所定の層構造を形成するとともに、所定の条件で加熱処理することにより、ＮｉＳｉ層の表面から所定の深さの領域のみを窒化することが可能であることを見出した。この点については、後述する実施形態および実施例においてさらに具体的に説明する。
本発明によれば、
シリコン基板と、
前記シリコン基板の素子形成面に設けられたＮｉＳｉ層と、
を含み、
前記ＮｉＳｉ層が、
前記素子形成面に接して設けられ、窒素を実質的に含まない第一領域と、
前記第一領域の上部に接して設けられ、窒素を含む第二領域と、
からなり、
前記ＮｉＳｉ層全体の層厚が５０ｎｍ以下である、半導体装置が提供される。
また、本発明によれば、
シリコン基板上にＮｉＳｉ層を形成する工程を含む半導体装置の製造方法であって、
ＮｉＳｉ層を形成する前記工程が、
前記シリコン基板の素子形成面にＮｉ膜を形成する第一工程と、
前記Ｎｉ膜上に、金属窒化膜を形成する第二工程と、
前記金属窒化膜が設けられた前記シリコン基板を２００℃以上３５０℃以下の第一温度で加熱処理し、前記Ｎｉ膜中のニッケルと前記シリコン基板中のシリコンとを反応させて、前記シリコン基板の前記素子形成面にＮｉ2Ｓｉ層を形成するとともに、前記Ｎｉ2Ｓｉ層の表面から所定の深さまでの領域に窒素を導入する第三工程と、
前記第三工程の後、未反応の前記Ｎｉ膜を選択的に除去する第四工程と、
前記第四工程の後、前記シリコン基板を前記第一温度と異なる第二温度で加熱処理し、前記素子形成面に、窒素を実質的に含まない第一領域と、前記第一領域の上部に接するとともに窒化された第二領域と、からなる前記ＮｉＳｉ層を形成する第五工程と、
を含み、
前記第一工程において前記シリコン基板上に形成される前記Ｎｉ膜の膜厚が１０ｎｍ以下である、半導体装置の製造方法が提供される。
本発明においては、ＮｉＳｉ層全体の層厚が薄い構成において、ＮｉＳｉ層が、窒素を実質的に含まない第一領域と窒素を含む第二領域とからなる。第二領域がＮｉＳｉ層の上面に露出するとともに、第二領域をＮｉＳｉ層の上面から所定の深さの領域にのみ設けることにより、ＮｉＳｉ層の形成工程における表面の酸化を効果的に抑制するとともに、ＮｉＳｉ層の抵抗上昇を効果的に抑制することができる。
なお、これらの各構成の任意の組み合わせや、本発明の表現を方法、装置などの間で変換したものもまた本発明の態様として有効である。
以上説明したように本発明によれば、５０ｎｍ以下の層厚のＮｉＳｉ層が、窒素を実質的に含まない第一領域と、第一領域の上部に接して設けられ窒素を含む第二領域とからなる構成とすることにより、ＮｉＳｉ層の表面の酸化および抵抗上昇をともに抑制することができる。
以下、本発明の実施形態について図面を参照して説明する。なお、すべての図面において、共通の構成要素には同じ符号を付し、適宜説明を省略する。
（第一の実施形態）
図１は、本実施形態の半導体装置の構成を示す断面図である。
図１に示した半導体装置１００は、シリコン基板１０１と、シリコン基板１０１に設けられたＭＯＳＦＥＴ１０２とを備える。また、ＭＯＳＦＥＴ１０２が設けられたシリコン基板１０１上に、ＳｉＮ膜１３５およびＳｉＯ2膜１３７がこの順に積層されている。そして、ＳｉＯ2膜１３７およびＳｉＮ膜１３５を貫通する接続孔中に、ＭＯＳＦＥＴ１０２に接続する接続プラグ１３９が埋設されている。
ＭＯＳＦＥＴ１０２は、シリコン基板１０１の表面近傍に設けられた一対のソース・ドレイン領域１０９、ソース・ドレイン領域１０９の上部に形成されたエクステンション領域１０８、これらの間に形成されたチャネル領域（不図示）、チャネル領域上に設けられたゲート絶縁膜１０３、ゲート絶縁膜１０３上に設けられたゲート電極１０５、ゲート絶縁膜１０３およびゲート電極１０５の側壁を被覆するサイドウォール１０７を含む。
ゲート絶縁膜１０３は、たとえば、ＳｉＯ2膜等の酸化膜や、ＳｉＯＮ膜等の酸窒化膜とする。以下においては、ゲート絶縁膜１０３がＳｉＯ2膜である場合を例に説明する。また、ゲート絶縁膜１０３を高誘電率膜としてもよい。高誘電率膜は、シリコン酸化膜よりも比誘電率の高い膜であり、いわゆるｈｉｇｈ−ｋ膜を用いることができる。高誘電率膜は、比誘電率が６以上の材料により構成することができる。具体的には、高誘電率膜は、それぞれ、ＨｆおよびＺｒからなる群から選択される一または二以上の金属元素を含む材料により構成することができ、これらのいずれかの金属元素を含む酸化膜、シリケート膜等とすることができる。
ゲート電極１０５は、たとえばシリコンを含む導電膜により構成される。ゲート電極１０５は、さらに具体的には、多結晶シリコン膜により構成される。
サイドウォール１０７は絶縁膜からなる。サイドウォール１０７の材料は、たとえばＳｉＯ2膜等の酸化膜や、ＳｉＮ膜等の窒化膜とする。サイドウォール１０７は、ゲート絶縁膜１０３の上部からシリコン基板１０１表面に向かって拡径している。
ソース・ドレイン領域１０９は、ＭＯＳＦＥＴ１０２のソースまたはドレインとして機能する不純物拡散領域である。
また、ＭＯＳＦＥＴ１０２においては、ゲート電極１０５上にＮｉＳｉ（ニッケルモノシリサイド）層１２０が設けられている。また、ソース・ドレイン領域１０９上のサイドウォール１０７の非形成領域に、ＮｉＳｉ層１１０が設けられている。また、ＮｉＳｉ層１１０の上部に接して接続プラグ１３９が設けられている。
ＮｉＳｉ層１１０およびＮｉＳｉ層１２０の全体の層厚は、たとえば５０ｎｍ以下、好ましくは３０ｎｍ以下とする。こうすることにより、シリサイドの材料にニッケルを適用している世代の半導体装置における接合リーク電流の発生が効果的に抑制される。また、ＮｉＳｉ層１１０およびＮｉＳｉ層１２０の全体層厚は、ＮｉＳｉ層１１０の抵抗のばらつきおよび接続プラグ１３９との接触不良をさらに効果的に抑制する観点で、たとえば５ｎｍ以上、好ましくは１０ｎｍ以上とする。
ＮｉＳｉ層１１０は、シリコン基板１０１の素子形成面に接して設けられ、窒素を実質的に含まない第一領域（ＮｉＳｉ領域１１１）と、ＮｉＳｉ領域１１１の上部に接して設けられ、窒素を含む第二領域（窒化領域１１７）とからなる。また、ＮｉＳｉ層１２０は、ゲート電極１０５上に設けられ、窒素を実質的に含まないＮｉＳｉ領域１１３と、ＮｉＳｉ領域１１３の上部に接して設けられた窒化領域１１７からなる。
ＮｉＳｉ領域１１１およびＮｉＳｉ領域１１３は、それぞれ、ソース・ドレイン領域１０９およびゲート電極１０５に接して設けられている。ＮｉＳｉ領域１１１およびＮｉＳｉ領域１１３は、いずれも窒素を実質的に含まない未窒化領域である。
ＮｉＳｉ層１１０の表面からシリコン基板１０１に向かう深さが２ｎｍより深い領域において、ＮｉＳｉ層１１０中の窒素濃度は、１原子％以下、好ましくは０．１原子％以下である。ＮｉＳｉ層１２０についてもＮｉＳｉ層１２０の表面からゲート電極１０５側への深さが２ｎｍより深い領域において、ＮｉＳｉ層１２０中の窒素濃度は１原子％以下、好ましくは０．１原子％以下である。こうすることにより、これらのＮｉＳｉ層の高抵抗化をさらに効果的に抑制できる。このとき、ＮｉＳｉ層１１０およびＮｉＳｉ層１２０の全体膜厚は、たとえば５ｎｍ以上である。
また、ＮｉＳｉ層１１０またはＮｉＳｉ層１２０の高抵抗化をより一層効果的に抑制する観点では、ＮｉＳｉ層１１０またはＮｉＳｉ層１２０の表面からシリコン基板１０１側に向かう深さが２ｎｍより深い領域において、ＮｉＳｉ層１１０またはＮｉＳｉ層１２０中の窒素濃度がＸＰＳ法における検出限界以下とすることができる。
窒化領域１１７は、ＮｉＳｉ層１１０の上面に露出している。また、窒化領域１１７は、ＮｉＳｉ層１１０の当該表面から所定の深さにわたって設けられた窒化領域であり、ＮｉＳｉ層１１０およびＮｉＳｉ層１２０中の窒素の偏在領域である。ＮｉＳｉ層１１０およびＮｉＳｉ層１２０は、表面から所定の深さの領域のみが窒化されて窒化領域１１７となっており、他の領域つまりＮｉＳｉ領域１１１およびＮｉＳｉ領域１１３は、窒素を実質的に含まない。
窒化領域１１７中の窒素濃度は、ＮｉＳｉ層１１０およびＮｉＳｉ層１２０の製造工程時の酸化を効果的に抑制する観点では、たとえば２原子％以上、好ましくは５原子％以上である。また、窒化領域１１７中の窒素濃度の上限に特に制限はないが、ＮｉＳｉ層１１０およびＮｉＳｉ層１２０表面の接触抵抗を低減する観点では、たとえば５０原子％以下、好ましくは３０原子％以下とすることができる。
窒化領域１１７は、ＮｉＳｉ層１１０およびＮｉＳｉ層１２０の表面に層状に設けられた領域であり、その層厚は、ＮｉＳｉ層１１０およびＮｉＳｉ層１２０の形成工程における酸化を抑制する観点で、たとえば１ｎｍ以上、好ましくは１．２ｎｍ以上である。また、窒化領域１１７の層厚は、ＮｉＳｉ層１１０およびＮｉＳｉ層１２０の高抵抗化を抑制する観点で、たとえば２ｎｍ以下、好ましくは１．８ｎｍ以下である。このとき、ＮｉＳｉ層１１０およびＮｉＳｉ層１２０の全体膜厚は、たとえば５ｎｍ以上である。
なお、ＮｉＳｉ層１１０およびＮｉＳｉ層１２０の上面の窒素濃度、つまり窒化領域１１７上面の窒素濃度、ならびに、ＮｉＳｉ領域１１１およびＮｉＳｉ領域１１３中の窒素濃度は、たとえばＸＰＳ法により測定できる。
ただし、ＮｉＳｉ層１１０およびＮｉＳｉ層１２０の全体の層厚が５０ｎｍ以下である構成において、これらのＮｉＳｉ層の内部の表面近傍にのみ窒化領域１１７を設けることは、従来の方法では困難である。
そこで、本実施形態においては、ＮｉＳｉ層の形成工程において、薄いＮｉ膜を形成するとともにＮｉ膜上に所定の層構造を形成し、さらに、こうした構造に対応する加熱処理温度および加熱処理時間を選択し、二段階の加熱処理（シンター）を行う。こうすることにより、ＮｉＳｉ層１１０およびＮｉＳｉ層１２０の表面近傍のみに窒化領域１１７を設けることができる。
以下、図１に示した半導体装置１００の製造方法を説明する。図２（ａ）〜図２（ｃ）、図３（ａ）〜図３（ｃ）、図４（ａ）、図４（ｂ）、図５（ａ）および図５（ｂ）は、半導体装置１００の製造手順を示す工程断面図である。半導体装置１００は、シリコン基板１０１にＭＯＳＦＥＴ１０２を形成することにより得られる。
ＭＯＳＦＥＴ１０２の製造工程は、
シリコン基板１０１の素子形成面に、ゲート電極１０５を形成する工程、
ゲート電極１０５の側壁を覆う側壁絶縁膜（サイドウォール１０７）を形成する工程、
ゲート電極１０５の周囲のシリコン基板１０１に、ソース・ドレイン領域１０９を形成する工程、および
シリコン基板１０１のソース・ドレイン領域１０９上およびゲート電極１０５上に、それぞれ、ＮｉＳｉ層１１０およびＮｉＳｉ層１２０を形成する工程、
を含む。
このうち、シリコン基板１０１上にＮｉＳｉ層１１０を形成する工程は、層厚５０ｎｍ以下のＮｉＳｉ層１１０を形成する工程であり、具体的には、以下の工程を含む。
ステップ１０１：シリコン基板１０１の素子形成面にＮｉ膜１１５を形成する（第一工程）、
ステップ１０２：Ｎｉ膜１１５の上部に接する金属窒化膜（ＴｉＮ膜１１９）を形成する（第二工程）、
ステップ１０３：ＴｉＮ膜１１９が設けられたシリコン基板１０１を２００℃以上３５０℃以下の第一温度で加熱処理し、Ｎｉ膜１１５中のニッケルとシリコン基板１０１中のシリコンとを反応させて、シリコン基板１０１の素子形成面にＮｉ2Ｓｉ層１３０を形成するとともに、Ｎｉ2Ｓｉ層１３０の表面から所定の深さまでの領域に窒素を導入する（第三工程）、
ステップ１０４：ステップ１０３の後、未反応のＮｉ膜１１５を選択的に除去する（第四工程）、
ステップ１０５：ステップ１０４の後、シリコン基板１０１を第一温度と異なる第二温度で加熱処理し、素子形成面に、窒素を実質的に含まないＮｉＳｉ領域１１１と、ＮｉＳｉ領域１１１の上部に接するとともに窒化された窒化領域１１７と、からなるＮｉＳｉ層１１０を形成する（第五工程）。
以下、図２（ａ）〜図５（ｂ）を参照し、半導体装置１００の製造手順をさらに具体的に説明する。
まず、図２（ａ）に示すように、たとえば（１００）面を主面とするシリコン基板１０１上に、公知の技術により、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）による素子分離領域（不図示）を形成する。素子分離領域は、ＬＯＣＯＳ（Local Oxidation of Silicon）法等の公知の他の方法で形成してもよい。その後、熱酸化法により、シリコン基板１０１上に酸化膜を形成する。そして、酸化膜上に、たとえば５０〜２００ｎｍ程度の膜厚の多結晶シリコン膜を形成する。
次に、シリコン基板１０１の上部に、ゲート絶縁膜１０３の形成領域を覆うフォトレジスト膜を形成する。そして、ゲート絶縁膜１０３の形成領域以外の領域に設けられた多結晶シリコン膜および酸化膜を選択的にドライエッチングして除去することにより、多結晶シリコン膜および酸化膜をゲート絶縁膜１０３およびゲート電極１０５の形状に加工する。
そして、ゲート電極１０５をマスクとするイオン注入により、チャネル領域とソース・ドレイン領域１０９との電気的接続部として機能するエクステンション領域１０８を形成する（図２（ａ））。
つづいて、図２（ｂ）に示すように、シリコン基板１０１の素子形成面に、ＣＶＤ（chemical vapor deposition）法によりゲート電極１０５を覆うようにサイドウォール１０７となる絶縁膜を成膜する。絶縁膜の材料は、たとえばシリコン酸化膜もしくは窒化膜とする。また、絶縁膜の膜厚は、たとえば１０〜１００ｎｍ程度とする。そして、絶縁膜を所定の条件でエッチバックすることにより、ゲート電極１０５の両側にサイドウォール１０７を形成する。
そして、図２（ｃ）に示すように、ゲート電極１０５およびサイドウォール１０７をマスクとして、エクステンション領域１０８に注入された不純物と同じ導電型の不純物をシリコン基板１０１にイオン注入する。このイオン注入により、ゲート電極１０５の周囲にエクステンション領域１０８よりも深いソース・ドレイン領域１０９を形成する。
次いで、スパイク急速昇温アニール（スパイクＲＴＡ（Rapid Thermal Annealing））により、ソース・ドレイン領域１０９を活性化する。スパイクＲＴＡにおけるシリコン基板１０１表面の最高到達温度は、たとえば１０００〜１１００℃程度とする。その後、シリコン基板１０１の素子形成面について、所定のニッケルスパッタ前処理を実施してもよい。前処理としては、たとえば薬液を用いたシリコン基板１０１表面の洗浄処理が挙げられる。洗浄処理により、シリコン基板１０１の表面に形成された自然酸化膜や異物を除去することができるため、ソース・ドレイン領域１０９の上部の領域のシリサイド化をさらに確実に行うことができる。
次に、ＮｉＳｉ層１１０およびＮｉＳｉ層１２０を形成する。図６（ａ）〜図６（ｄ）は、ＮｉＳｉ層１１０およびＮｉＳｉ層１２０の形成工程をさらに詳細に説明する図である。以下、図３（ａ）〜図５（ｂ）とともに、図６（ａ）〜図６（ｄ）を参照して説明する。
まず、図３（ａ）に示すように、シリコン基板１０１の素子形成面全面に、スパッタ法を用いてＮｉ膜１１５を形成する（ステップ１０１）。Ｎｉ膜１１５の形成は、たとえば常温スパッタにより行う。
ステップ１０１にてシリコン基板１０１上に形成されるＮｉ膜１１５の膜厚は、後述する第一シンターにおいて、ニッケルとシリコンとの反応に対し、ニッケルの供給が律速となる条件をさらに確実に実現する観点およびＮｉ膜１１５全体を確実にシリサイド化して酸化層の形成を抑制する観点では、１０ｎｍ以下、さらに具体的には８ｎｍ程度である。
また、シリコン基板１０１上に形成されるＮｉ膜１１５の膜厚は、たとえば０．０５ｎｍ以上、好ましくは５ｎｍ以上である。Ｎｉ膜１１５膜厚が１０ｎｍ程度以下の領域では、Ｎｉ膜１１５の膜厚の減少に伴い比抵抗が非線形的に増加するが、Ｎｉ膜１１５の膜厚の下限を上記濃度以上とすることにより、抵抗増加の影響を実用上問題ない程度にさらに確実に抑制することができる。
図３（ｂ）および図６（ａ）に示したように、Ｎｉ膜１１５のスパッタと連続して、Ｎｉ膜１１５表面の酸化防止のために、ＴｉＮ膜１１９をスパッタする（ステップ１０２）。このとき、図６（ａ）に示したように、Ｎｉ膜１１５の表面全面に、たとえば窒素濃度が８０原子％以上の高濃度領域（高窒素濃度ＴｉＮ層１２３）を形成した後、高窒素濃度ＴｉＮ層１２３上に接して膜中の窒素濃度がたとえば６０原子％以下の低濃度領域（低窒素濃度ＴｉＮ層１２５）を形成する。つまり、ＴｉＮ膜１１９は、高窒素濃度ＴｉＮ層１２３と低窒素濃度ＴｉＮ層１２５とが下からこの順に積層された構造である。高窒素濃度ＴｉＮ層１２３と低窒素濃度ＴｉＮ層１２５の形成は、同一チャンバ内で連続して行ってもよい。
ここで、高窒素濃度ＴｉＮ層１２３中の窒素濃度は、ＴｉＮ膜１１９とＮｉ膜１１５との界面における窒素濃度を高くする観点で、たとえば、８０原子％以上、好ましくは８５原子％以上とする。また、高窒素濃度ＴｉＮ層１２３中の窒素濃度の上限に特に制限はないが、たとえば９５原子％以下とする。
一方、低窒素濃度ＴｉＮ層１２５中の窒素濃度は、後述するＴｉＮ膜１１９の除去工程でＴｉＮ膜１１９をさらに確実に除去する観点では、たとえば、５原子％以上、好ましくは１０原子％以上とする。また、低窒素濃度ＴｉＮ層１２５中の窒素濃度は、ＮｉＳｉ層１１０およびＮｉＳｉ層１２０の表面から所定の深さの領域にのみ窒化領域１１７をさらに確実に形成する観点では、たとえば６０原子％以下、好ましくは５０原子％以下とする。
また、ステップ１０２において、Ｎｉ膜１１５の上部に接して設けられる高窒素濃度ＴｉＮ層１２３の層厚は、後工程で所定の層厚の窒化領域１１７を確実に形成する観点では、たとえば０．０５ｎｍ以上、好ましくは１ｎｍ以上とする。また、高窒素濃度ＴｉＮ層１２３の層厚は、ニッケルの異常反応を効果的に抑制する観点では、たとえば３ｎｍ以下、好ましくは２．５ｎｍ以下とする。
また、ＴｉＮ膜１１９の全体層厚は、たとえば１０ｎｍ程度とする。
ＴｉＮ膜１１９を形成する際は、たとえば窒素ガス（Ｎ2）とアルゴンガス（Ａｒ）との混合ガスを供給しながらＴｉのスパッタを行う。ＴｉＮ膜１１９の製造チャンバ内の窒素濃度が相対的に高く、スパッタエネルギーが相対的に高い条件でＮｉ膜１１５の表面にごく薄い高窒素濃度ＴｉＮ層１２３を形成した後、チャンバ内の窒素濃度が相対的に低く、スパッタエネルギーが相対的に低い条件として、所定の層厚の低窒素濃度ＴｉＮ層１２５を形成する。
高窒素濃度ＴｉＮ層１２３の成膜条件は、たとえば、窒素ガスとアルゴンガスの合計に対する窒素ガスの割合を８０体積％以上９０体積％程度として、たとえば２ｋＷ以上２０ｋＷ以下のスパッタパワーとする。また、スパッタ時間は、スパッタパワーに応じて適宜設定することができるが、たとえば１〜６０秒程度とする。さらに具体的には、１０〜１５ｋＷ程度のスパッタパワーで５〜１５秒程度スパッタする。ＴｉＮ膜１１９の製造チャンバ内の窒素濃度が相対的に高く、スパッタエネルギーが相対的に高い条件で短時間スパッタすることにより、Ｎｉ膜１１５上の高窒素濃度ＴｉＮ層１２３を充分に高めるとともに、高窒素濃度ＴｉＮ層１２３の膜厚を薄くすることができる。
また、低窒素濃度ＴｉＮ層１２５の製造条件は、たとえば、窒素ガスとアルゴンガスの合計に対する窒素ガスの割合を４０〜６０体積％程度、さらに具体的には５０％体積程度として、０．５ｋＷ以上３ｋＷ以下のスパッタパワーとする。また、スパッタ時間は、スパッタパワーに応じて適宜設定することができるが、たとえば１〜６０秒程度とする。さらに具体的には、１〜２ｋＷ程度のスパッタパワーで３０〜６０秒程度スパッタする。ＴｉＮ膜１１９の製造チャンバ内の窒素濃度が相対的に低く、スパッタエネルギーが相対的に低い条件である程度の時間をかけてスパッタすることにより、低窒素濃度ＴｉＮ層１２５の膜厚の精度を向上させることができる。
また、本実施形態では、低窒素濃度ＴｉＮ層１２５中にも窒素を低濃度で存在させることにより、後述する第二の実施形態の構成に対して、高窒素濃度ＴｉＮ層１２３中のＴｉが酸化された際にも、後述するＴｉＮ膜１１９の除去工程（ステップ１０４）でＴｉＮ膜１１９をさらに確実に除去することができる。この点、低窒素濃度ＴｉＮ層１２５を形成する際の窒素ガスの割合が少なすぎると、高窒素濃度ＴｉＮ層１２３がほぼＴｉ層となるため、窒素を低濃度で含む低窒素濃度ＴｉＮ層１２５中の製造安定性を向上させるためには、窒素ガスとアルゴンガスの合計に対する窒素ガスの割合を４０体積％以上、好ましくは５０体積％以上とするとよい。
その後、二段階のシンターを実施する。
まず、図３（ｃ）および図６（ｂ）に示したように、Ｎｉ膜１１５およびＴｉＮ膜１１９が形成されたシリコン基板１０１の第一シンターを行う（ステップ１０３）。第一シンターにおいては、シリコン基板１０１を２００℃以上３５０℃以下の第一温度で加熱処理する。
なお、所定の膜厚のＮｉＳｉ層１１０を形成するために必要な厚さのＮｉ2Ｓｉをさらに確実に形成する観点で、第一シンターの加熱時間を１秒以上とし、好ましくは３０秒以上とする。また、窒化領域１２７をＮｉ2Ｓｉ層１３０の表面のみに形成し、その層厚の増加を抑制する観点で、第一シンターの加熱時間を３００秒以下、好ましくは１００秒以下とする。第一シンターにおけるさらに具体的な加熱条件は、たとえば２９０〜３００℃、６０秒である。
第一シンターにおいては、Ｎｉ膜１１５中に窒素を拡散させるとともに、シリコン基板１０１中のシリコンとＮｉ膜１１５中のニッケルとを反応させて準安定なＮｉシリサイドとしてＮｉ2Ｓｉ層１３０を形成する。Ｎｉ2Ｓｉ層１３０は、ソース・ドレイン領域１０９上に形成されたＮｉ2Ｓｉ領域１２１とＮｉ2Ｓｉ領域１２１の上部に接して形成された窒化領域１２７とからなる積層体として得られる。
このとき、ＴｉＮ膜１１９のＮｉ膜１１５との界面近傍のみに高窒素濃度ＴｉＮ層１２３が設けられているため、ＴｉＮ膜１１９全体の膜応力の増加が抑制される。このため、第一シンター時のニッケルの異常反応が抑制される。
また、高窒素濃度ＴｉＮ層１２３および低窒素濃度ＴｉＮ層１２５からなるＴｉＮ膜１１９を形成するとともに、上記加熱条件で第一シンターを行うことにより、ニッケルとシリコンとの反応速度よりも、ニッケルの供給速度が遅い、つまり、ニッケルの供給律速となる条件でＮｉ2Ｓｉ層１３０を形成することができる。これにより、所望の厚さのＮｉ2Ｓｉ層１３０を安定的に形成しつつ、その表面にのみ窒素を供給することができる。
また、Ｎｉ膜１１５の膜厚を１０ｎｍ以下とするとともに、第一シンター温度をニッケルの供給律速の条件とすることにより、Ｎｉ膜１１５全体をシリサイド化し、第一シンター後に未反応のＮｉ膜１１５が残存することを抑制できる。このため、図７（ａ）〜図７（ｃ）を参照して後述する酸化層の形成を効果的に抑制することができる。
また、第一シンターの際のシンターガスとしては、たとえば、アルゴンガス、ヘリウムガス等の不活性ガスや、窒素ガスが挙げられる。このうち、窒素ガスを用いることにより、窒化領域１２７の形成をさらに確実に行うことができる。
なお、窒化領域１２７の構造は必ずしも明らかではないが、Ｎｉ2Ｓｉ中のシリコンに窒素原子が結合しているものと推察される。
つづいて、図４（ａ）および図６（ｃ）に示したように、ＴｉＮ膜１１９および未反応のＮｉ膜１１５をウェットエッチングにより除去する（ステップ１０４）。エッチング液として、たとえばＳＰＭ（Sulfuric acid/hydrogen peroxide mixture）を用いる。エッチング条件は、たとえば１４０℃、２分とする。なお、ＳＰＭを用いた場合、エッチング温度が高いほど、Ｎｉ2Ｓｉ層１３０上に酸化層が形成されやすいため、酸化をさらに効果的に抑制する観点では、エッチング温度をたとえば２００℃以下、好ましくは１５０℃以下とする。
これにより、Ｎｉ2Ｓｉ層１３０の表面に層状の窒化領域１２７が露出する。なお、本発明者の検討によれば、ニッケルシリサイド層の中の窒化の深さ方向の進行は、第一シンター工程で主として生じ、後述する第二シンター以降の工程では、ほとんど進行しない。このため、得られたＮｉ2Ｓｉ層１３０中の窒化領域１２７の層厚は、窒化領域１１７の層厚に応じて設定することができ、たとえば１ｎｍ以上２ｎｍ以下とする。
その後、図４（ｂ）および図６（ｄ）に示したように、第二シンターとして、シリコン基板１０１を所定の第二温度でアニールし、Ｎｉ2Ｓｉをより安定なＮｉＳｉとすることにより、全体層厚５０ｎｍ以下のＮｉＳｉ層１１０およびＮｉＳｉ層１２０を形成する（ステップ１０５）。この段階においても、ＮｉＳｉ層１１０およびＮｉＳｉ層１２０の内部の上面近傍が選択的に窒化された状態であり、窒化領域１１７となる。さらに具体的には、全体層厚５ｎｍ以上のＮｉＳｉ層１１０およびＮｉＳｉ層１２０を形成するとともに、厚さ１ｎｍ以上２ｎｍ以下の窒化領域１１７を形成する。
なお、窒化領域１１７についても、その構造は必ずしも明らかではないが、ＮｉＳｉ中のシリコンに窒素原子が結合しているものと推察される。
第二シンターの温度は、たとえば第一シンターの温度よりも高い温度とし、さらに具体的には、３７０〜５００℃程度とする。以上の手順により、図１に示したＭＯＳＦＥＴ１０２が得られる。
さらに、図５（ａ）に示したように、ＭＯＳＦＥＴ１０２が形成されたシリコン基板１０１の素子形成面に、エッチングストッパ膜として機能するＳｉＮ膜１３５とＳｉＯ2膜１３７を所定の厚さで順次成膜し、これらが積層された層間絶縁膜を形成する。
そして、図５（ｂ）に示したように、ＮｉＳｉ層１１０の形成領域において、ＳｉＮ膜１３５およびＳｉＯ2膜１３７の一部を選択的に除去してビアホール１４１を形成し、ビアホール１４１の底部において、ＮｉＳｉ層１１０の表面を露出させる。
つづいて、ビアホール１４１を埋め込むようにバリアメタル膜（不図示）および導電膜を順次形成し、ビアホール１４１の外部に形成されたバリアメタル膜および導電膜を除去することにより、接続プラグ１３９を形成する。以上の手順により、図１に示した半導体装置１００が得られる。
なお、図１においては、ＳｉＯ2膜１３７の上層を不図示としたが、以上の手順の後、ＳｉＯ2膜１３７上にさらに層間絶縁膜を積層し、所定の配線工程を実施してもよい。
本実施形態においては、ＮｉＳｉ層１１０およびＮｉＳｉ層１２０の最表面にのみ窒化領域１１７が設けられ、ＮｉＳｉ領域１１１およびＮｉＳｉ領域１１３が窒素を実質的に含まない。最表面以外のＮｉＳｉ領域１１１およびＮｉＳｉ領域１１３が窒素を実質的に含まない領域であるため、ＮｉＳｉ層１１０およびＮｉＳｉ層１２０の高抵抗化を抑制することができる。
また、本発明者が検討したところ、ＮｉＳｉ層のでき上がり膜厚を薄くするために、シリコン上に形成するＮｉ膜の膜厚をたとえば１０ｎｍ以下に薄くすると、薄膜化効果により、ＮｉとＳｉとの反応が進行しにくくなる場合があることが見出された。
そこで、本実施形態では、第一シンターにおける加熱処理時間を１秒以上、好ましくは３０秒以上とする。これにより、Ｎｉ膜１１５の膜厚が薄い場合にも、ＮｉとＳｉとの反応をより一層確実に進行させて、形成したＮｉ膜１１５ほぼすべてをシリサイド化することができる。
また、ＮｉＳｉ層１１０およびＮｉＳｉ層１２０の最表面が窒素を高濃度で含み、Ｎｉ膜全体をシリサイド化することにより、ＮｉＳｉ層１１０およびＮｉＳｉ層１２０の製造工程中に、特に酸化レートの速いＮｉ2Ｓｉ層１３０が露出する工程が含まれる場合であっても、ニッケル表面の酸化を抑制することができる。
ここで、第一シンターにおいて、ニッケルの供給に対してニッケルとシリコンの反応律速となる条件では、表面のＴｉＮ膜１１９に接触しているＮｉ膜１１５に窒素が多く導入される一方、残存する未反応のＮｉ膜１１５が厚くなるため、ステップ１０４の未反応ニッケルの除去工程で除去されてしまい、ステップ１０４において、窒素濃度の低いＮｉ2Ｓｉ領域１２１が露出することになる。これに対して、ニッケルの供給律速となる条件とすることにより、窒素の導入とＮｉ2Ｓｉ層１３０の形成反応のバランスがさらに向上し、表面にのみ窒化領域１２７を含むＮｉ2Ｓｉ層１３０をさらに安定的に形成することができる。
以下、Ｎｉ2Ｓｉ層１３０の上面が窒化されていない場合に生じる酸化工程について、図７（ａ）〜図７（ｃ）を参照して説明する。
図７（ａ）に示したように、シリコン基板２０１上に、Ｎｉ膜２１５およびＴｉＮ膜２１９をこの順に積層する。そして、ニッケルとシリコンの反応律速となる条件で第一シンターを行う。本発明者の詳細な検討によれば、この場合、図７（ｂ）に示したように、Ｎｉ2Ｓｉ層２２１の上部に、さらにニッケル含量の高いＮｉ31Ｓｉ12層２３１が形成される。Ｎｉ31Ｓｉ12層２３１はＮｉ2Ｓｉ層２２１よりもさらに酸化されやすく、ＴｉＮ膜２１９の除去工程で、Ｎｉ31Ｓｉ12層２３１が酸化されてしまい、Ｎｉ2Ｓｉ層２２１上にＳｉＯｘ層２３３が形成される（図７（ｃ））。
ＳｉＯｘ層２３３が形成されると、接続プラグ１３９の形成不良が生じる原因となる。たとえば、素子のピッチが微細化するほど、サイドウォール１０７が削れて共通コンタクト部でリークが生じること等を防ぐため、接続プラグ１３９形成工程におけるＳｉＯ2膜１３７中にビアホール１４１を形成するステップのマージンが乏しい。このため、ＳｉＯｘ層２３３の形成は、接続プラグ１３９形成とＮｉＳｉ層１１０との接続不良をもたらす要因となりうる。
これに対し、本実施形態では、Ｎｉ2Ｓｉ層１３０の上面が窒化領域１２７であり、かつ、１０ｎｍ以下のＮｉ膜１１５を形成し、ニッケルの供給律速の条件で第一シンターを行い、Ｎｉ膜１１５のほぼすべてをシリサイド化することにより、ＳｉＯｘ層２３３の形成を効果的に抑制することができる。このため、接続プラグ１３９の形成不良を抑制することができる。
また、本実施形態では、シリサイド化の際の加熱処理を、第一シンターと第二シンターの二段階で行い、第一シンターにおいては、加熱温度を２００℃以上３５０℃以下と低温にする。これにより、Ｎｉ膜１１５中のニッケルとシリコン基板１０１中のシリコンとの反応における局所的な異常反応を抑制し、ＭＯＳＦＥＴ１０２の製造安定性を向上することができる。また、異常反応を抑制できるため、ＭＯＳＦＥＴ１０２の接合深さを浅くした場合においても、接合リークを抑制することができ、ＭＯＳＦＥＴ１０２の製造歩留まりを向上させることができる。
さらに、本実施形態では、窒化領域１１７を設けることにより、第一シンター温度を、酸化反応の進行しやすい低温で行う場合であっても、Ｎｉ2Ｓｉ層１３０表面の酸化が効果的に抑制される。さらに、窒化領域１１７がＮｉＳｉ層１１０およびＮｉＳｉ層１２０の表面にのみ選択的に設けられているため、ＮｉＳｉ層１１０およびＮｉＳｉ層１２０の全体層厚が５０ｎｍ以下に薄くした場合であっても、これらのＮｉＳｉ層の高抵抗化を効果的に抑制することができる。このように、本実施形態によれば、トランジスタとしての特性に優れたＭＯＳＦＥＴ１０２を安定的に製造し、製造歩留まりを向上させることができる。
以下の実施形態においては、第一の実施形態と異なる点を中心に説明する。
（第二の実施形態）
第一の実施形態においては、ＴｉＮ膜１１９が、高窒素濃度ＴｉＮ層１２３と低窒素濃度ＴｉＮ層１２５の積層体である場合を例に説明した（図５（ａ））が、ＴｉＮ膜１１９は以下の構成としてもよい。
すなわち、ＴｉＮ膜１１９について、Ｎｉ膜１１５界面に選択的に高窒素濃度ＴｉＮ層１２３が設けられていればよく、高窒素濃度ＴｉＮ層１２３の上部には窒素を含んでいなくても構わない。たとえば、高窒素濃度ＴｉＮ層１２３上にＴｉ層が積層されていてもよい。
この場合にも、Ｎｉ膜１１５と接する領域に高窒素濃度ＴｉＮ層１２３が設けられているため、第一の実施形態と同様の効果が得られる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、以上の実施形態においては、ＮｉＳｉ層１１０およびＮｉＳｉ層１２０の内部の表面近傍に選択的に窒化領域１１７を形成する方法として、ＴｉＮ膜１１９の底部にのみ高窒素濃度ＴｉＮ層１２３を設ける場合を例に説明した。ただし、ＮｉＳｉ層１１０およびＮｉＳｉ層１２０の形成工程におけるニッケルスパッタ膜厚、第一シンター温度、第一シンター時間およびＴｉＮの組成等の条件は、ＮｉＳｉ層１１０およびＮｉＳｉ層１２０の上面から所定の深さまでの領域に、窒化領域１１７を形成可能な条件であればよく、たとえば、第一の実施形態にて前述したように、ニッケルとシリコンとの反応に対してニッケルの供給が律速となる条件に設定することができる。
また、以上の実施形態においては、ゲート電極１０５の材料を多結晶シリコンとしたが、ゲート電極１０５の材料はこれには限られず、種々のものを用いることができる。以上の実施形態においては、ゲート電極１０５の表面にもシリコンが存在する構成であるため、ソース・ドレイン領域１０９上に加えて、ゲート電極１０５上についても、薄いＮｉＳｉ層１２０を形成し、その抵抗上昇と酸化を効果的に抑制することができる。
（実施例）
本実施例では、第一の実施形態に記載の方法を用いて、半導体装置１００（図１）を製造した。サイドウォール１０７の材料は、ＳｉＯ2膜とした。また、ＮｉＳｉ層１１０およびＮｉＳｉ層１２０の形成は、以下の条件で行った。
Ｎｉ膜１１５：常温スパッタ、膜厚８ｎｍ
ＴｉＮ膜１１９：常温スパッタ、膜厚１０ｎｍ
高窒素濃度ＴｉＮ層１２３：Ａｒ：Ｎ2＝１０：９０、１２ｋＷ、１０秒
低窒素濃度ＴｉＮ層１２５：Ａｒ：Ｎ2＝５０：５０、２ｋＷ、３０秒
第一シンター温度：３００℃、６０秒
未反応Ｎｉ膜１１５除去エッチング：ＳＰＭ、１４０℃、２分
第二シンター温度：４５０℃、３０秒
得られたＮｉＳｉ層１１０の全体層厚は、２０ｎｍ程度であった。また、ＮｉＳｉ層１１０の表面から深さ２ｎｍ程度の窒化領域１１７が形成されていた。
窒化領域１１７層中の窒素濃度を元素分析法により測定したところ、３原子％であった。また、ＮｉＳｉ層１１０の表面から６ｎｍの深さの領域の窒素濃度をＸＰＳ法により測定したところ、検出限界未満であった。
これより、ＮｉＳｉ層１１０は、窒素を実質的に含まないＮｉＳｉ領域１１１と窒化領域１１７との積層構造であると推察される。
本実施例で得られたＮｉＳｉ層１１０のシート抵抗値は１５ｏｈｍ／ｓｑ．であった。また、本実施例では、接続プラグ１３９をＮｉＳｉ層１１０に接して安定的に形成することができた。なお、接続プラグ１３９はタングステンプラグとし、接続プラグ１３９のバリアメタル膜の材料をＴｉ（上層）／ＴｉＮ（下層）とした。
（参考例）
実施例において、ＴｉＮ膜１１９を形成する際に、ＴｉＮ膜１１９全体を高窒素濃度ＴｉＮ層１２３とした。高窒素濃度ＴｉＮ層１２３のスパッタ条件は、Ａｒ：Ｎ2＝２０：８０、２ｋＷ、３０秒程度とした。また、それ以外は実施例の条件を用いて、半導体装置を作製した。
得られたＮｉＳｉ層の全体層厚は、２０ｎｍ程度であった。また、ＮｉＳｉ層全体が窒化されていた。ＮｉＳｉの表面から６ｎｍの深さの領域の窒素濃度をＸＰＳ法により測定したところ、５原子％であった。
また、本参考例で得られたＮｉＳｉ層のシート抵抗値は５０ｏｈｍ／ｓｑ．であった。
実施形態における半導体装置の構成を示す断面図である。 図１の半導体装置の製造工程を示す断面図である。 図１の半導体装置の製造工程を示す断面図である。 図１の半導体装置の製造工程を示す断面図である。 図１の半導体装置の製造工程を示す断面図である。 図１の半導体装置の製造工程を示す断面図である。 実施形態における半導体装置のシリサイド層の製造工程を示す断面図である。
符号の説明
１００ 半導体装置
１０１ シリコン基板
１０２ ＭＯＳＦＥＴ
１０３ ゲート絶縁膜
１０５ ゲート電極
１０７ サイドウォール
１０８ エクステンション領域
１０９ ソース・ドレイン領域
１１０ ＮｉＳｉ層
１１１ ＮｉＳｉ領域
１１３ ＮｉＳｉ領域
１１５ Ｎｉ膜
１１７ 窒化領域
１１９ ＴｉＮ膜
１２０ ＮｉＳｉ層
１２１ Ｎｉ2Ｓｉ領域
１２３ 高窒素濃度ＴｉＮ層
１２５ 低窒素濃度ＴｉＮ層
１２７ 窒化領域
１３０ Ｎｉ2Ｓｉ層
１３５ ＳｉＮ膜
１３７ ＳｉＯ2膜
１３９ 接続プラグ
１４１ ビアホール
２０１ シリコン基板
２１５ Ｎｉ膜
２１９ ＴｉＮ膜
２２１ Ｎｉ2Ｓｉ層
２３１ Ｎｉ31Ｓｉ12層
２３３ ＳｉＯｘ層

Claims (8)

  1. シリコン基板と、
    前記シリコン基板の素子形成面に設けられたＮｉＳｉ層と、
    を含み、
    前記ＮｉＳｉ層が、
    前記素子形成面に接して設けられ、窒素を実質的に含まない第一領域と、
    前記第一領域の上部に接して設けられ、窒素を含む第二領域と、
    からなり、
    前記ＮｉＳｉ層全体の層厚が５０ｎｍ以下である、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記ＮｉＳｉ層全体の層厚が５ｎｍ以上であり、
    前記第二領域の厚さが１ｎｍ以上２ｎｍ以下であり、
    前記ＮｉＳｉ層の表面から前記シリコン基板に向かう深さが２ｎｍより大きい領域において、前記第一領域中の窒素濃度が１原子％以下であるとともに、
    前記第二領域中の窒素濃度が２原子％以上である半導体装置。
  3. シリコン基板上にＮｉＳｉ層を形成する工程を含む半導体装置の製造方法であって、
    ＮｉＳｉ層を形成する前記工程が、
    前記シリコン基板の素子形成面にＮｉ膜を形成する第一工程と、
    前記Ｎｉ膜上に、金属窒化膜を形成する第二工程と、
    前記金属窒化膜が設けられた前記シリコン基板を２００℃以上３５０℃以下の第一温度で加熱処理し、前記Ｎｉ膜中のニッケルと前記シリコン基板中のシリコンとを反応させて、前記シリコン基板の前記素子形成面にＮｉ2Ｓｉ層を形成するとともに、前記Ｎｉ2Ｓｉ層の表面から所定の深さまでの領域に窒素を導入する第三工程と、
    前記第三工程の後、未反応の前記Ｎｉ膜を選択的に除去する第四工程と、
    前記第四工程の後、前記シリコン基板を前記第一温度と異なる第二温度で加熱処理し、前記素子形成面に、窒素を実質的に含まない第一領域と、前記第一領域の上部に接するとともに窒化された第二領域と、からなる前記ＮｉＳｉ層を形成する第五工程と、
    を含み、
    前記第一工程において前記シリコン基板上に形成される前記Ｎｉ膜の膜厚が１０ｎｍ以下である、半導体装置の製造方法。
  4. 請求項３に記載の半導体装置の製造方法において、
    ＮｉＳｉ層を形成する前記工程が、全体層厚５０ｎｍ以下の前記ＮｉＳｉ層を形成する工程である半導体装置の製造方法。
  5. 請求項３または４に記載の半導体装置の製造方法において、
    ＮｉＳｉ層を形成する前記工程が、全体層厚５ｎｍ以上の前記ＮｉＳｉ層を形成する工程であり、
    前記第五工程において、厚さ１ｎｍ以上２ｎｍ以下の前記第二領域を形成する半導体装置の製造方法。
  6. 請求項３乃至５いずれかに記載の半導体装置の製造方法において、
    前記第三工程が、前記第一温度で前記シリコン基板を１秒以上３００秒以下加熱処理する工程である半導体装置の製造方法。
  7. 請求項３乃至６いずれかに記載の半導体装置の製造方法において、
    前記第二工程において、前記Ｎｉ膜上に、前記金属窒化膜として、窒素濃度が８０原子％以上の高窒素濃度領域と、窒素濃度が６０原子％以下の低窒素濃度領域とを下からこの順に形成する半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法において、
    前記第二工程において、前記Ｎｉ膜の上部に接して厚さ０．０５ｎｍ以上３ｎｍ以下の高窒素濃度領域を形成する半導体装置の製造方法。
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