JP2007294872A - High voltage lateral MOSFET - Google Patents
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Abstract
【目的】直線状のセルを有する半導体装置において、端部の曲率部分でのオン耐圧を向上させることができる高耐圧横型ＭＯＳＦＥＴを提供すること。
【解決手段】ｎ型半導体基板１の表面層に離してｎウェル領域４とｐ型オフセット領域２を形成し、ｎ型ウェル領域４の表面層にｐ型ソース領域５とｎ型コンタクト領域６を形成し、ｐ型オフセット領域２の表面層にｐ型ドレイン領域３を形成し、ｎ型ウェル領域４上とｎ型半導体基板１上に第１ゲート酸化膜７を形成し、この第１ゲート酸化膜７と接してｐ型オフセット領域２上にＬＯＣＯＳ８を形成し、第１ゲート酸化膜７上にゲート電極１０を形成する。曲率部分のｎ型ウェル領域４上までを第１ゲート酸化膜7より厚い第２ゲート酸化膜（ＬＯＣＯＳ８）で被覆することでｎ型ウェル領域５の表面の電界集中を緩和することができてオン耐圧の向上を図ることができる。
【選択図】 図１An object of the present invention is to provide a high breakdown voltage lateral MOSFET capable of improving an on breakdown voltage at a curvature portion at an end in a semiconductor device having a linear cell.
An n well region and a p type offset region are formed apart from a surface layer of an n type semiconductor substrate, and a p type source region and an n type contact region are formed on the surface layer of the n type well region. The p-type drain region 3 is formed on the surface layer of the p-type offset region 2, the first gate oxide film 7 is formed on the n-type well region 4 and the n-type semiconductor substrate 1, and this first gate oxidation is performed. A LOCOS 8 is formed on the p-type offset region 2 in contact with the film 7, and a gate electrode 10 is formed on the first gate oxide film 7. By covering the n-type well region 4 at the curvature portion with the second gate oxide film (LOCOS 8) thicker than the first gate oxide film 7, the electric field concentration on the surface of the n-type well region 5 can be relaxed and turned on. The breakdown voltage can be improved.
[Selection] Figure 1
Description
この発明は、半導体基板上に形成された高耐圧横型ＭＯＳＦＥＴに関する。 The present invention relates to a high breakdown voltage lateral MOSFET formed on a semiconductor substrate.
近年、横型ＩＧＢＴ（ＩＧＢＴ：絶縁ゲート型バイポーラトランジスタ）などの高耐圧デバイスとその駆動・制御・保護回路を一つのシリコン基板上に集積したパワーＩＣ（ＩＣ：集積回路）の開発が盛んになっている。特に、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板とトレンチ分離を組み合わせた誘電体分離技術の進歩により、バイポーラデバイスのハイサイドスイッチへの適用とその他の出力回路構成が可能となり、パワーＩＣの適用分野が大幅に拡がった。現在では横型ＩＧＢＴで構成されたトーテムポール回路を１チップ上に複数搭載したモータ駆動用ＩＣやディスプレイ駆動用ＩＣが誘電体分離技術を用いて実現されている。 In recent years, development of power ICs (ICs: integrated circuits) in which high-voltage devices such as lateral IGBTs (IGBTs: insulated gate bipolar transistors) and their drive / control / protection circuits are integrated on a single silicon substrate has become active. Yes. In particular, the progress of dielectric isolation technology combining SOI (Silicon On Insulator) substrate and trench isolation enables the application of bipolar devices to high-side switches and other output circuit configurations, greatly expanding the application fields of power ICs. Spread. At present, motor driving ICs and display driving ICs in which a plurality of totem pole circuits composed of lateral IGBTs are mounted on one chip are realized by using dielectric separation technology.
ハイサイドスイッチを駆動する場合、レベルシフト回路が必要になる。このレベルシフト回路を高耐圧ｐチャネル形ＭＯＳＦＥＴ（以下、ＨＶＰＭＯＳと略す）で構成することにより別電源やコンデンサなどを必要としないシンプルなレベルシフト回路を構成することができる。しかも、ＨＶＰＭＯＳのゲート酸化膜を厚くする事により、ＨＶＰＭＯＳを出力用電源電圧によって直接駆動することが可能となり、ｎチャネル形ＭＯＳＦＥＴと組み合わせたＣＭＯＳ（Ｃｏｍｐｌｉｍｅｎｔａｒｙ ＭＯＳ）構成のレベルシフト回路を実現できる。その結果、レベルシフト回路の低消費電力化を達成することができる。 When driving the high side switch, a level shift circuit is required. By configuring this level shift circuit with a high voltage p-channel MOSFET (hereinafter abbreviated as HVPMOS), a simple level shift circuit that does not require a separate power source or capacitor can be configured. In addition, by increasing the thickness of the HVPMOS gate oxide film, the HVPMOS can be directly driven by the output power supply voltage, and a level shift circuit of a CMOS (Complementary MOS) structure combined with an n-channel MOSFET can be realized. As a result, low power consumption of the level shift circuit can be achieved.
このような背景から、入力側電源電圧が印加される標準のゲート酸化膜とは異なり、出力側電源電圧の印加に耐えうる厚膜のゲート酸化膜を備えたＨＶＰＭＯＳの開発が重要になっている。そしてデバイス構造は、パワーＩＣへの搭載を可能とする横型構造であることが必須となる。
なお、本明細書では標準膜厚のゲート酸化膜を備えたＨＶＰＭＯＳを標準ゲートＨＶＰＭＯＳと呼び、厚膜のゲート酸化膜を備えたＨＶＰＭＯＳを厚膜ゲートＨＶＰＭＯＳと呼ぶ。
Against this background, it is important to develop an HVPMOS having a thick gate oxide film that can withstand the application of the output side power supply voltage, unlike the standard gate oxide film to which the input side power supply voltage is applied. . The device structure must be a horizontal structure that can be mounted on a power IC.
In this specification, an HVPMOS having a gate oxide film having a standard thickness is called a standard gate HVPMOS, and an HVPMOS having a thick gate oxide film is called a thick gate HVPMOS.
図３は、厚膜ゲートＨＶＰＭＯＳを適用したレベルシフト回路の一例を示す図である。図３の回路には出力回路部Ａとして二つのＩＧＢＴ（Ｎ１，Ｎ２）からなるトーテムポール回路が搭載され、その前段に二つのｎチャネルＭＯＳＦＥＴ（Ｎ３，Ｎ４）と二つの厚膜ゲートＨＶＰＭＯＳ（Ｐ１，Ｐ２）で構成されたレベルシフト回路部Ｂが搭載されている。出力デバイスＮ１はゲート信号Ｖｉｎ１によって制御され、Ｎ２はレベルシフト回路を駆動するゲート信号Ｖｉｎ２とゲート信号Ｖｉｎ３によって制御される。なお、出力回路部Ａに内蔵されたＺＤ（ツェナーダイオード）はＮ２のゲートを保護するためである。出力側電源電圧ＶＨには高電圧が印加される為、本回路を構成するＺＤ以外のデバイスは全て高耐圧デバイスである。 FIG. 3 is a diagram showing an example of a level shift circuit to which the thick gate HVPMOS is applied. In the circuit of FIG. 3, a totem pole circuit composed of two IGBTs (N1, N2) is mounted as an output circuit section A, and two n-channel MOSFETs (N3, N4) and two thick film gates HVPMOS (P1) are provided in the preceding stage. , P2) is mounted. The output device N1 is controlled by the gate signal Vin1, and N2 is controlled by the gate signal Vin2 and the gate signal Vin3 that drive the level shift circuit. The ZD (Zener diode) built in the output circuit section A is for protecting the gate of N2. Since a high voltage is applied to the output side power supply voltage VH, all the devices other than ZD constituting this circuit are high withstand voltage devices.
本回路のレベルシフト回路Ｂは既知の回路であり、ここではその動作説明は省く。このレベルシフト回路の特徴はＰ１とＰ２のゲートを出力側電源電圧ＶＨで駆動できるところにある。このため、レベルシフト回路を一般的なＣＭＯＳ回路で構成することが可能となり、レベルシフト回路の消費電力を大幅に低減させることができる。
図４は、従来の厚膜ゲートＨＶＰＭＯＳの構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図、同図（ｃ）は同図（ａ）のＹ−Ｙ線で切断した要部断面図である。この図では素子が形成されるｎ型半導体基板１はパワーＩＣの出力回路を構成するｎチャネル型素子の形成を容易にする目的から選んでいる。なお、このｎ型半導体基板１は、パワーＩＣの用途に応じてＣＺ基板や接合分離基板、あるいはＳＯＩ基板などが選択される。
The level shift circuit B of this circuit is a known circuit, and the description of its operation is omitted here. This level shift circuit is characterized in that the gates of P1 and P2 can be driven by the output side power supply voltage VH. For this reason, the level shift circuit can be constituted by a general CMOS circuit, and the power consumption of the level shift circuit can be greatly reduced.
4A and 4B are configuration diagrams of a conventional thick film gate HVPMOS, where FIG. 4A is a plan view of the main part, and FIG. 4B is a cross-sectional view of the main part taken along line XX of FIG. FIG. 10C is a cross-sectional view of the main part taken along line YY of FIG. In this figure, the n-
図４に示した従来の厚膜ゲートＨＶＰＭＯＳについて説明する。尚、図中の１はｎ型半導体基板、２はｐ型オフセット領域、３はｐ型ドレイン領域、４はｎ型ウェル領域、５はｐ型ソース領域、６はｎ型コンタクト領域、７はゲート酸化膜、８はＬＯＣＯＳ、９はソース電極、１０はゲート電極、１１はドレイン電極、Ｓはソース端子、Ｇはゲート端子およびＤはドレイン端子である。 The conventional thick film gate HVPMOS shown in FIG. 4 will be described. In the figure, 1 is an n-type semiconductor substrate, 2 is a p-type offset region, 3 is a p-type drain region, 4 is an n-type well region, 5 is a p-type source region, 6 is an n-type contact region, and 7 is a gate. An oxide film, 8 is LOCOS, 9 is a source electrode, 10 is a gate electrode, 11 is a drain electrode, S is a source terminal, G is a gate terminal, and D is a drain terminal.
ｎ型半導体基板１（ｎ型ドリフト領域）にＨＶＰＭＯＳを形成するためには、ｐ型オフセット領域２が不可欠となる。素子耐圧はこのｐ型オフセット領域２とｎドリフト領域１の接合で発生するアバランシェブレークダウン電圧によって決まり、この電圧はｐ型オフセット領域２の形成条件に依存する。従って、素子の高耐圧化はこのｐ型オフセット領域２の形成条件を最適化することで実施される。また、図４（ａ）に示す平面パタンーンにおいて、曲率部分にｐ型ソース領域５を形成すると、このｐ型ソース領域５からｐ型ドレイン領域３に向って流れる電流がｐ型ドレイン領域３で電流集中を起こして素子を劣化させることがある。これを防止するために曲率部分にはｐ型ソース領域５は形成されていない。
In order to form an HVPMOS on the n-type semiconductor substrate 1 (n-type drift region), the p-
厚膜ゲートＨＶＰＭＯＳと標準ゲートＨＶＰＭＯＳの構造上の相違点は、（１）ゲート酸化膜７の厚さと、（２）ｐ型ソース領域５の形成工程にある。厚膜のゲート酸化膜７の厚さは図３に示す出力側電源電圧ＶＨによって決まる。（２）に関しては本発明と関係ないためここでは説明は省略する。
厚膜ゲートＨＶＰＭＯＳにおいて、最も厳しい電圧印加状態となるのが、ゲート・ソース間とドレイン・ソース間に出力側電源電圧が印加される時である。即ち、図３のＰ２において、Ｎ４がオンしてＰ２のゲート電位がＧＮＤ電位となり、Ｎ１がオンして出力端子ＶｏｕｔがＧＮＤ電位になった時である。この厳しい電圧印加状態になると直線部分に比べ曲率部分では電界が集中し易くなり、ゲート電極１０直下の図５で示すＡ部に電界集中が生じ、この電界集中によるオン状態の耐圧（以下、オン耐圧と略す）低下が起こる。すなわち、厚膜ゲートＨＶＰＭＯＳにおいてはオフ耐圧を確保するだけではなく、ゲート電極１０とソース電極７の間に出力側電源電圧を印加した場合のオン耐圧も確保する必要がある。
図５は、厚膜ゲートＨＶＰＭＯＳがブレークダウンする電圧での等電位線を示した図である。ゲート電極１０とｎ型ウェル領域４に挟まれたゲート酸化膜７はその膜厚が薄いために、Ａ部のｎ型ウェル領域４の表面で電界集中が起こる。
The structural differences between the thick film gate HVPMOS and the standard gate HVPMOS are in (1) the thickness of the
In the thick gate HVPMOS, the most severe voltage application state occurs when the output side power supply voltage is applied between the gate and source and between the drain and source. That is, in P2 of FIG. 3, when N4 is turned on, the gate potential of P2 becomes the GND potential, and when N1 is turned on and the output terminal Vout becomes the GND potential. In this severe voltage application state, the electric field is more likely to be concentrated in the curvature portion than in the straight portion, and the electric field concentration is generated in the portion A shown in FIG. 5 immediately below the
FIG. 5 is a diagram showing equipotential lines at a voltage at which the thick film gate HVPMOS breaks down. Since the
特許文献１ならびに特許文献２にはＳＯＩ基板上の横型ＨＶＰＭＯＳに関し、その高耐圧化の手法が述べられているが、両文献ともにオフ耐圧のことのみにしか言及されておらず、厚膜ゲートＨＶＰＭＯＳのゲート電極にソース電極を基準として高電圧を印加したときのオン耐圧向上に関してはなんら記載されていない。
また、特許文献３にはＳＯＩ基板上の横型ＨＶＰＭＯＳに関し、ゲート電極にソース電極を基準として高電圧を印加したときのオン耐圧向上に関して述べられているが、ＨＶＰＭＯＳにおけるコーナー部での電界集中における耐圧劣化に対する方策に関してはなんら記載されていない。
前記したように、厚膜ゲートＨＶＰＭＯＳではゲート電極１０とソース電極９の間に最大で出力側電源電圧が印加される。その為、ドレイン電極１１とソース電極９の間およびゲート電極１０とソース電極９の間に出力側電源電圧を印加した状態が発生することになり、この印加状態でのオン耐圧を検討する必要がある。
ソース電極９に対しドレイン電極１１のみに負の高電圧を印加した場合ではｐ型オフセット領域２とｎ型ドリフト領域（ｎ型半導体基板１）の接合で高電界が発生する。しかし、図５に示したように、ゲート電極１０にも負の高電圧を印加した場合にはゲート電極１０直下のｎ型ウェル領域の表面に高電界が発生することとなる。そして、これが素子のオン耐圧の低下を招き、オフ耐圧よりもオン耐圧が低下するという問題が発生する。
As described above, in the thick film gate HVPMOS, the output side power supply voltage is applied between the
When a negative high voltage is applied only to the
よって、厚膜ゲートＨＶＰＭＯＳにおいてはオフ状態時のみだけではなく、ゲート電極１０とソース電極９の間に出力側電源電圧を印加した場合のオン耐圧特性も確保しなければならないという課題がある。
また、パワーＩＣに集積される厚膜ゲートＨＶＰＭＯＳにおいては、ドレイン電極１１とソース電極９の間に高電圧が印加される。その場合でもｎ型半導体基板１に形成される他デバイス（制御回路や保護回路を構成するデバイス）が高電圧の影響を受けないようにする必要があり、通常、出力側電源電圧に固定されるソース電極９が接続するソース領域５で、電位が変動するドレイン電極１１が接続するドレイン領域３を取り囲むパターンになっている。しかし、このようなパターンでは、コーナー部の曲率部分では直線部分より電界集中が起こり厚膜ゲートＨＶＰＭＯＳのオン耐圧が低下する。そのため、曲率部分でのオン耐圧の低下をいかに防ぐかが課題となる。
Therefore, in the thick gate HVPMOS, there is a problem that not only the off-state but also the on-breakdown voltage characteristic when the output side power supply voltage is applied between the
In the thick film gate HVPMOS integrated in the power IC, a high voltage is applied between the
図６は、ゲート電極とソース電極の間（Ｖｇｓ）に１７０Ｖ印加したときの従来の厚膜ゲートＨＶＰＭＯＳのＩ−Ｖ曲線である。ソース端子Ｓの電位をドレイン端子Ｄに対して上昇させると、１４０Ｖでブレークダウンが発生し、本素子の目標オン耐圧の１７０Ｖを確保できない。このときの劣化箇所は図５（ａ）のＡ部であり曲率部分である。
この発明の目的は、前記の課題を解決して、曲率部分でのオン耐圧を向上させることができる高耐圧横型ＭＯＳＦＥＴを提供することにある。
FIG. 6 is an IV curve of a conventional thick film gate HVPMOS when 170 V is applied between the gate electrode and the source electrode (Vgs). When the potential of the source terminal S is raised with respect to the drain terminal D, breakdown occurs at 140 V, and 170 V of the target ON breakdown voltage of this element cannot be secured. The deteriorated portion at this time is a portion A in FIG. 5A and a curvature portion.
An object of the present invention is to provide a high breakdown voltage lateral MOSFET that solves the above-described problems and can improve the on breakdown voltage at the curvature portion.
前記の目的を達成するために、ドレイン電極とソース電極とが平行に形成された直線部分とドレイン電極をソース電極が取り囲む曲率部分とを備え、前記ドレイン電極と前記ソース電極との間にゲート電極が配置された平面パターンを有する横型ＭＯＳＦＥＴにおいて、前記直線部分の前記ゲート電極下に位置する第１ゲート絶縁膜の厚さより前記曲率部分の前記ゲート電極下の第２ゲート絶縁膜の方が厚い構成。 In order to achieve the above-mentioned object, a gate electrode is provided between the drain electrode and the source electrode, comprising a straight line portion in which the drain electrode and the source electrode are formed in parallel and a curvature portion surrounding the drain electrode by the source electrode. In the lateral MOSFET having a planar pattern in which the second gate insulating film under the gate electrode in the curvature portion is thicker than the thickness of the first gate insulating film located under the gate electrode in the straight portion. .
また、前記直線部分は、第１導電型の半導体層の表面層に選択的に形成された第１導電型のウェル領域と、前記半導体層の表面層に前記ウェル領域から離して選択的に形成された第２導電型のオフセット領域と、前記ウェル領域の表面層に選択的に形成された第２導電型のソース領域と、前記オフセット領域の表面層に選択的に形成された第２導電型のドレイン領域と、前記ウェル領域の表面層に選択的に形成された第１導電型のコンタクト領域と、前記ソース領域と前記オフセット領域に挟まれた前記半導体層上と前記ウェル領域上に前記第２ゲート絶縁膜を介して形成されたゲート電極と、前記第１ゲート絶縁膜と接し前記オフセット領域上を覆う前記第２ゲート絶縁膜より厚い第１フィールド絶縁膜とを備え、前記ドレイン電極が前記ドレイン領域と接し、前記ソース電極が前記ソース領域と前記コンタクト領域と接し、
前記曲率部分は、前記ウェル領域と、前記オフセット領域と、前記ドレイン領域と、前記コンタクト領域と、前記ウェル領域の上から前記オフセット領域上に亘って形成される前記第２ゲート絶縁膜を介して形成された前記ゲート電極と、前記第２ゲート絶縁膜と接し前記オフセット領域上を覆う前記第１フィールド絶縁膜と同じ厚さの第２フィールド絶縁膜とを備え、前記ドレイン電極が前記ドレイン領域と接し、前記ソース電極が前記コンタクト領域と接する構成とする。
The straight portion is selectively formed on the surface layer of the first conductivity type semiconductor layer and the first conductivity type well region selectively formed on the surface layer of the first conductivity type semiconductor layer and separated from the well region on the surface layer of the semiconductor layer. The second conductivity type offset region formed, the second conductivity type source region selectively formed in the surface layer of the well region, and the second conductivity type selectively formed in the surface layer of the offset region The first conductivity type contact region selectively formed on the surface layer of the well region, the semiconductor layer sandwiched between the source region and the offset region, and the well region on the well region. A gate electrode formed via a two-gate insulating film; and a first field insulating film that is in contact with the first gate insulating film and covers the offset region and is thicker than the second gate insulating film; Contact with rain region, the source electrode is in contact with the source region and the contact region,
The curvature portion includes the well region, the offset region, the drain region, the contact region, and the second gate insulating film formed from above the well region to the offset region. The gate electrode formed, and a second field insulating film having the same thickness as the first field insulating film in contact with the second gate insulating film and covering the offset region, wherein the drain electrode is connected to the drain region. The source electrode is in contact with the contact region.
また、前記第２フィールド絶縁膜と前記第２ゲート絶縁膜とが同じ厚さであるとよい。
また、前記第１フィールド絶縁膜、前記第２フィールド絶縁膜および前記第２ゲート絶縁膜が１つのＬＯＣＯＳ（選択酸化膜）であるとよい。
また、ドレイン電極とソース電極とが平行に形成された直線部分とドレイン電極をソース電極が取り囲む曲率部分とを備え、前記ドレイン電極と前記ソース電極との間にゲート電極が配置された平面パターンを有する横型ＭＯＳＦＥＴにおいて、前記ゲート電極が前記直線部分のみに形成される構成とする。
The second field insulating film and the second gate insulating film may have the same thickness.
The first field insulating film, the second field insulating film, and the second gate insulating film may be one LOCOS (selective oxide film).
A planar pattern in which a straight line portion in which the drain electrode and the source electrode are formed in parallel and a curved portion in which the source electrode surrounds the drain electrode, and the gate electrode is disposed between the drain electrode and the source electrode; In the lateral MOSFET, the gate electrode is formed only in the straight portion.
また、前記直線部分は、第１導電型の半導体層の表面層に選択的に形成された第１導電型のウェル領域と、前記半導体層の表面層に前記ウェル領域から離して選択的に形成された第２導電型のオフセット領域と、前記ウェル領域の表面層に選択的に形成された第２導電型のソース領域と、前記オフセット領域の表面層に選択的に形成された第２導電型のドレイン領域と、前記ウェル領域の表面層に選択的に形成された第１導電型のコンタクト領域と、前記ソース領域と前記オフセット領域に挟まれた前記半導体層上と前記ウェル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート絶縁膜と接し前記オフセット領域上を覆うフィールド絶縁膜とを備え、前記ドレイン電極が前記ドレイン領域と接し、前記ソース電極が前記ソース領域と前記コンタクト領域と接し、
前記曲率部分は、前記ウェル領域と、前記オフセット領域と、前記ドレイン領域と、前記コンタクト領域と、前記ウェル領域の上から前記オフセット領域上に亘って形成されるゲート絶縁膜と、前記ゲート絶縁膜と接し前記オフセット領域上を覆うフィールド絶縁膜とを備え、前記ドレイン電極が前記ドレイン領域と接し、前記ソース電極が前記コンタクト領域と接する構成とする。
The straight portion is selectively formed on the surface layer of the first conductivity type semiconductor layer and the first conductivity type well region selectively formed on the surface layer of the first conductivity type semiconductor layer and separated from the well region on the surface layer of the semiconductor layer. The second conductivity type offset region formed, the second conductivity type source region selectively formed in the surface layer of the well region, and the second conductivity type selectively formed in the surface layer of the offset region A drain region, a contact region of a first conductivity type selectively formed on a surface layer of the well region, gate insulation on the semiconductor layer and the well region sandwiched between the source region and the offset region A gate electrode formed through a film; a field insulating film in contact with the gate insulating film and covering the offset region; the drain electrode in contact with the drain region; and the source electrode in the source electrode Region and in contact with the contact region,
The curvature portion includes the well region, the offset region, the drain region, the contact region, a gate insulating film formed over the well region and the offset region, and the gate insulating film. And a field insulating film that covers the offset region, the drain electrode is in contact with the drain region, and the source electrode is in contact with the contact region.
この発明によれば、従来形成していた曲率部分のゲート酸化膜を直線部分のゲート酸化膜より膜厚が厚い酸化膜（ＬＯＣＯＳ）にすることで、曲率部分のゲート電極直下での電界集中を防止して高いオン耐圧を確保することができる。
また、ゲート電極を直線領域にのみに配置し、曲率部分上にはゲート電極を配置しないことで、Ｖｇｓ間に高電圧が印加されても曲率部分での電界集中を回避することができる。その結果高いオン耐圧を確保することが可能となる。
According to the present invention, the gate oxide film in the curvature portion that has been conventionally formed is made an oxide film (LOCOS) thicker than the gate oxide film in the straight portion, thereby concentrating the electric field concentration directly under the gate electrode in the curvature portion. Therefore, a high on-voltage can be ensured.
In addition, by arranging the gate electrode only in the linear region and not arranging the gate electrode on the curvature portion, electric field concentration in the curvature portion can be avoided even when a high voltage is applied between Vgs. As a result, it is possible to ensure a high on-voltage.
発明の実施の形態を以下の実施例にて説明する。 Embodiments of the invention will be described in the following examples.
図１は、この発明の第１実施例の高耐圧横型ＭＯＳＦＥＴの要部構成図であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した断面図、同図（ｃ）は同図（ａ）のＹ−Ｙ線で切断した断面図である。この高耐圧横型ＭＯＳＦＥＴはＨＶＰＭＯＳであり、同図（ａ）は電極を省略した図であり、同図（ｂ）、同図（ｃ）は電極を示した図である。尚、図中の符号は図５と同一部位には同一の符号を付した。 1A and 1B are main part configuration diagrams of a high breakdown voltage lateral MOSFET according to a first embodiment of the present invention. FIG. 1A is a plan view, and FIG. 1B is a sectional view taken along line XX in FIG. The cut cross-sectional view and FIG. 4C are cross-sectional views taken along line YY of FIG. The high breakdown voltage lateral MOSFET is an HVPMOS. FIG. 10A is a diagram in which electrodes are omitted, and FIGS. 10B and 10C are diagrams showing electrodes. In addition, the code | symbol in a figure attached | subjected the same code | symbol to the same site | part as FIG.
ｎ型半導体基板１の表面層に離してｎウェル領域４とｐ型オフセット領域２を形成し、ｎ型ウェル領域４の表面層にｐ型ソース領域５とｎ型コンタクト領域６を形成する。ｐ型オフセット領域２の表面層にｐ型ドレイン領域３を形成する。ｎ型ウェル領域４上とｎ型半導体基板１（ｎ型ドリフト領域）上に第１ゲート酸化膜７を形成し、この第１ゲート酸化膜７と接してｐ型オフセット領域２上にＬＯＣＯＳ８（フィールド酸化膜）を形成し、第１ゲート酸化膜７上にゲート電極１０を形成する、このゲート電極１０をＬＯＣＯＳ８上に延在させてフィールドプレートとする。同図（ａ）に示す平面パターンにおいて、ｐ型ドレイン領域３をｐ型オフセット領域２がｐ型ドレイン領域３と接して帯状に取り囲み、ｐ型オフセット領域２をｎ型ウェル領域４が取り囲み（ｐ型オフセット領域２の外端線をｎ型ウェル領域４の内端線が取り囲み）、ｎ型ウェル領域４の直線部分にｐ型ソース領域５を形成している。そのためｐ型ソース領域５は曲率部分（コーナー部）には形成されていない。曲率部分にｐ型ソース領域５が形成されていないために曲率部分には電流は流れない。また、曲率部分には第１ゲート酸化膜７は形成されず第１ゲート酸化膜７より厚い第２ゲート酸化膜であるＬＯＣＯＳ８が形成されている。直線部分と曲率部分のＬＯＣＯＳ８の膜厚は同じで同時に形成される（これは直線部分のＬＯＣＯＳ８を第1酸化膜、曲線部分のＬＯＣＯＳ８を第２酸化膜とすると、この第１、第２酸化膜をゲート酸化膜より厚く同じ厚さで同時に形成するということである。）ＬＯＣＯＳ８の曲率部分の幅Ｗ１は直線部分のＬＯＣＯＳ８の幅Ｗ２と第１ゲート酸化膜７の幅Ｗ３を合わせた幅に等しくしてある。また、直線部分と曲線部分のゲート電極１０は等しくしてある。
An
ＬＯＣＯＳ８の厚さは約６００ｎｍであり、第１ゲート酸化膜７の厚さは２００ｎｍ〜４００ｎｍである。曲率部分には第２ゲート酸化膜としてＬＯＣＯＳ８が形成されているため、曲率部分のゲート電極１０とｎ型ウェル領域４の間の第２ゲート酸化膜（ＬＯＣＯＳ８）で電圧分担する電圧が第１ゲート酸化膜の場合と比べ増大し、その結果ゲート電極7直下のｎ型ウェル領域４の表面領域の電界集中が緩和される。
The thickness of the
図２は、図１の厚膜ゲートＨＶＰＭＯＳのＩ−Ｖ波形図である。横軸はドレイン・ソース間電圧（Ｖｄｓ）であり、縦軸はオン電流（Ｉｄｓ）である。
厚膜ゲートＨＶＰＭＯＳのゲート端子Ｇとドレイン端子Ｄを０Ｖとし、ソース端子Ｓの電位を上昇させ、オン状態でのＩ−Ｖ曲線である。つまりオン耐圧曲線である。前記したように、曲率部分の第１ゲート酸化膜７を第２ゲート酸化膜であるＬＯＣＯＳ８に替えることで、曲率部分のゲート電極１０とｎ型ウェル領域４の間のＬＯＣＯＳ８で電圧分担する電圧が増大し、その結果ゲート電極7直下のｎ型ウェル領域４の表面領域の電界集中が緩和されるので、ソース・ドレイン間に１７０Ｖの高い電圧を印加しても、素子はブレークダウンせずに１７０Ｖの高いオン耐圧が確保され正常動作する。つまり、本発明の厚膜ゲートＨＶＰＭＯＳのオン耐圧は、従来の厚膜ゲートＨＶＰＭＯＳのオン耐圧より高くすることができる。
FIG. 2 is an IV waveform diagram of the thick film gate HVPMOS of FIG. The horizontal axis is the drain-source voltage (Vds), and the vertical axis is the on-current (Ids).
The gate terminal G and the drain terminal D of the thick film gate HVPMOS are set to 0 V, the potential of the source terminal S is increased, and the curve is an IV curve in an on state. That is, it is an ON breakdown voltage curve. As described above, by replacing the first
尚、本実施例において、第２ゲート酸化膜はＬＯＣＯＳ８と同じに形成することにより、第２ゲート酸化膜とＬＯＣＯＳ８とは１つのＬＯＣＯＳにより形成されるが、第２ゲート酸化膜はＬＯＣＯＳ８とは別々に形成してもよく、また、第１ゲート酸化膜７より厚ければ第１ゲート酸化膜より電圧分担する電圧を増すことができるため第１ゲート酸化膜７より厚ければよい。
In this embodiment, the second gate oxide film and the
また、第１ゲート酸化膜７、第２ゲート酸化膜は材料が同じであれば他の絶縁膜であってもよい。
The first
図７は、この発明の第２実施例の高耐圧横型ＭＯＳＦＥＴの要部構成図であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した断面図、同図（ｃ）は同図（ａ）のＹ−Ｙ線で切断した断面図である。同図（ｂ）は図４（ｂ）と同じである。
図４との違いは、曲率部分のゲート電極を削除した点である。即ち、ゲート電極は図４（ａ）の直線部分のみに形成している。また、同図（ｃ）に示すように曲率部分のゲート酸化膜７上にはゲート電極を形成しない。
FIGS. 7A and 7B are main part configuration diagrams of a high breakdown voltage lateral MOSFET according to a second embodiment of the present invention. FIG. 7A is a plan view, and FIG. 7B is an XX line of FIG. The cut cross-sectional view and FIG. 4C are cross-sectional views taken along line YY of FIG. FIG. 4B is the same as FIG.
The difference from FIG. 4 is that the gate electrode in the curvature portion is deleted. That is, the gate electrode is formed only on the straight line portion of FIG. Further, as shown in FIG. 3C, no gate electrode is formed on the
この構造により、Ｖｇｓに高電圧が印加されても曲率部分で高電界が発生することはない。よって、本発明の厚膜ゲートＨＶＰＭＯＳのオン耐圧は、従来の厚膜ゲートＨＶＰＭＯＳのオン耐圧より高くすることができる。
尚、図１においても、図７に示すように曲率部分のゲート電極を削除しても構わない。
With this structure, even when a high voltage is applied to Vgs, a high electric field is not generated in the curvature portion. Therefore, the on-breakdown voltage of the thick film gate HVPMOS of the present invention can be made higher than the on-breakdown voltage of the conventional thick film gate HVPMOS.
In FIG. 1 as well, the gate electrode in the curvature portion may be deleted as shown in FIG.
１ ｎ型半導体基板
２ ｐ型オフセット領域
３ ｐ型ドレイン領域
４ ｎ型ウェル領域
５ ｐ型ソース領域
６ ｎ型コンタクト領域
７ ゲート酸化膜
８ ＬＯＣＯＳ
９ ソース電極
１０ ゲート電極
１１ ドレイン電極
Ｄ ドレイン端子
Ｇ ゲート端子
Ｓ ソース端子
Ａ 出力回路部
Ｂ レベルシフト回路部
Ｎ１，Ｎ２ ＩＧＢＴ
Ｎ３，Ｎ４ ｎチャネルＭＯＳＦＥＴ
Ｐ１，Ｐ２ ｐチャネルＭＯＳＦＥＴ
ＺＤ ツェナーダイオード
ＶＨ 出力側電圧電源の高電位側端子
ＧＮＤ グランド
Ｖｉｎ１，Ｖｉｎ２，Ｖｉｎ３ ゲート信号
Ｖｏｕｔ 出力端子
1 n-type semiconductor substrate 2 p-type offset region 3 p-type drain region 4 n-type well region 5 p-type source region 6 n-
9
N3, N4 n-channel MOSFET
P1, P2 p-channel MOSFET
ZD Zener diode VH Output side voltage power supply high potential side terminal GND Ground Vin1, Vin2, Vin3 Gate signal Vout output terminal
Claims (6)
前記直線部分の前記ゲート電極下に位置する第１ゲート絶縁膜の厚さより前記曲率部分の前記ゲート電極下の第２ゲート絶縁膜の方が厚いことを特徴とする高耐圧横型ＭＯＳＦＥＴ。 A horizontal type comprising a straight line portion in which a drain electrode and a source electrode are formed in parallel and a curvature portion surrounding the drain electrode by the source electrode, and a planar pattern in which a gate electrode is disposed between the drain electrode and the source electrode In MOSFET,
The high breakdown voltage lateral MOSFET, wherein the second gate insulating film under the gate electrode in the curvature portion is thicker than the thickness of the first gate insulating film located under the gate electrode in the straight portion.
第１導電型の半導体層の表面層に選択的に形成された第１導電型のウェル領域と、前記半導体層の表面層に前記ウェル領域から離して選択的に形成された第２導電型のオフセット領域と、前記ウェル領域の表面層に選択的に形成された第２導電型のソース領域と、前記オフセット領域の表面層に選択的に形成された第２導電型のドレイン領域と、前記ウェル領域の表面層に選択的に形成された第１導電型のコンタクト領域と、前記ソース領域と前記オフセット領域に挟まれた前記半導体層上と前記ウェル領域上に前記第２ゲート絶縁膜を介して形成されたゲート電極と、前記第１ゲート絶縁膜と接し前記オフセット領域上を覆う前記第２ゲート絶縁膜より厚い第１フィールド絶縁膜とを備え、前記ドレイン電極が前記ドレイン領域と接し、前記ソース電極が前記ソース領域と前記コンタクト領域と接し、
前記曲率部分は、
前記ウェル領域と、前記オフセット領域と、前記ドレイン領域と、前記コンタクト領域と、前記ウェル領域の上から前記オフセット領域上に亘って形成される前記第２ゲート絶縁膜を介して形成された前記ゲート電極と、前記第２ゲート絶縁膜と接し前記オフセット領域上を覆う前記第１フィールド絶縁膜と同じ厚さの第２フィールド絶縁膜とを備え、前記ドレイン電極が前記ドレイン領域と接し、前記ソース電極が前記コンタクト領域と接することを特徴とする請求項１に記載の高耐圧横型ＭＯＳＦＥＴ。 The straight portion is
A first conductivity type well region selectively formed on the surface layer of the first conductivity type semiconductor layer; and a second conductivity type well region selectively formed on the surface layer of the semiconductor layer apart from the well region. An offset region; a second conductivity type source region selectively formed on a surface layer of the well region; a second conductivity type drain region selectively formed on a surface layer of the offset region; and the well A contact region of a first conductivity type selectively formed on the surface layer of the region, the semiconductor layer sandwiched between the source region and the offset region, and the well region via the second gate insulating film A gate electrode formed, and a first field insulating film that is in contact with the first gate insulating film and is thicker than the second gate insulating film covering the offset region, the drain electrode being in contact with the drain region, The source electrode is in contact with the source region and the contact region,
The curvature portion is
The gate formed through the well region, the offset region, the drain region, the contact region, and the second gate insulating film formed from above the well region to the offset region. An electrode, and a second field insulating film having the same thickness as the first field insulating film that contacts the second gate insulating film and covers the offset region, wherein the drain electrode is in contact with the drain region, and the source electrode The high withstand voltage lateral MOSFET according to claim 1, wherein is in contact with the contact region.
前記ゲート電極が前記直線部分のみに形成されることを特徴とする高耐圧横型ＭＯＳＦＥＴ。 A horizontal type comprising a straight line portion in which a drain electrode and a source electrode are formed in parallel and a curvature portion surrounding the drain electrode by the source electrode, and a planar pattern in which a gate electrode is disposed between the drain electrode and the source electrode In MOSFET,
The high breakdown voltage lateral MOSFET, wherein the gate electrode is formed only in the straight portion.
第１導電型の半導体層の表面層に選択的に形成された第１導電型のウェル領域と、前記半導体層の表面層に前記ウェル領域から離して選択的に形成された第２導電型のオフセット領域と、前記ウェル領域の表面層に選択的に形成された第２導電型のソース領域と、前記オフセット領域の表面層に選択的に形成された第２導電型のドレイン領域と、前記ウェル領域の表面層に選択的に形成された第１導電型のコンタクト領域と、前記ソース領域と前記オフセット領域に挟まれた前記半導体層上と前記ウェル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート絶縁膜と接し前記オフセット領域上を覆うフィールド絶縁膜とを備え、前記ドレイン電極が前記ドレイン領域と接し、前記ソース電極が前記ソース領域と前記コンタクト領域と接し、
前記曲率部分は、
前記ウェル領域と、前記オフセット領域と、前記ドレイン領域と、前記コンタクト領域と、前記ウェル領域の上から前記オフセット領域上に亘って形成されるゲート絶縁膜と、前記ゲート絶縁膜と接し前記オフセット領域上を覆うフィールド絶縁膜とを備え、前記ドレイン電極が前記ドレイン領域と接し、前記ソース電極が前記コンタクト領域と接することを特徴とする請求項５に記載の高耐圧横型ＭＯＳＦＥＴ。 The straight portion is
A first conductivity type well region selectively formed on the surface layer of the first conductivity type semiconductor layer; and a second conductivity type well region selectively formed on the surface layer of the semiconductor layer apart from the well region. An offset region; a second conductivity type source region selectively formed on a surface layer of the well region; a second conductivity type drain region selectively formed on a surface layer of the offset region; and the well A contact region of a first conductivity type selectively formed on a surface layer of the region, a gate insulating film formed on the semiconductor layer and the well region sandwiched between the source region and the offset region A gate electrode; and a field insulating film in contact with the gate insulating film and covering the offset region, wherein the drain electrode is in contact with the drain region, and the source electrode is in contact with the source region. Frequency and contact,
The curvature portion is
The well region, the offset region, the drain region, the contact region, a gate insulating film formed from above the well region to the offset region, and in contact with the gate insulating film, the offset region 6. The high breakdown voltage lateral MOSFET according to claim 5, further comprising a field insulating film covering the upper surface, wherein the drain electrode is in contact with the drain region, and the source electrode is in contact with the contact region.
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