JP2007294558A - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
【課題】 柱状電極上に半田ボールが形成された半導体装置において、柱状電極と半田ボールとの界面にクラックが発生しにくいようにする。
【解決手段】 柱状電極9は、一部が封止膜12の上側に突出する金属球状体10と、封止膜12の上面よりも下側において金属球状体10の周囲に設けられたメッキ部11とによって形成されている。この場合、封止膜12の上側に突出された金属球状体10が半田ボール13に食い込み、これにより柱状電極9と半田ボール13との界面にクラックが発生しにくいようにすることができる。
【選択図】 図1PROBLEM TO BE SOLVED: To prevent a crack from occurring at an interface between a columnar electrode and a solder ball in a semiconductor device in which solder balls are formed on the columnar electrode.
A columnar electrode 9 includes a metal spherical body 10 partially protruding above the sealing film 12, and a plated portion provided around the metal spherical body 10 below the upper surface of the sealing film 12. 11. In this case, the metal spherical body 10 protruding above the sealing film 12 bites into the solder ball 13, thereby making it difficult for cracks to occur at the interface between the columnar electrode 9 and the solder ball 13.
[Selection] Figure 1
Description
この発明は、柱状電極を有する半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device having columnar electrodes and a method for manufacturing the same.
従来の半導体装置には、CSP(chip size package)と呼ばれるもので、半導体基板上に設けられた絶縁膜の上面に配線が設けられ、配線の接続パッド部上面に柱状電極が設けられ、配線を含む絶縁膜の上面に封止膜がその上面が柱状電極の上面と面一となるように設けられ、柱状電極の上面に半田ボールが設けられたものがある(例えば、特許文献1参照)。 A conventional semiconductor device is called a CSP (chip size package). A wiring is provided on an upper surface of an insulating film provided on a semiconductor substrate, and a columnar electrode is provided on an upper surface of a connection pad portion of the wiring. In some cases, a sealing film is provided on the upper surface of the insulating film to be included so that the upper surface is flush with the upper surface of the columnar electrode, and a solder ball is provided on the upper surface of the columnar electrode (see, for example, Patent Document 1).
しかしながら、上記従来の半導体装置では、封止膜の上面と面一である柱状電極の上面に半田ボールを設けているので、この半導体装置を回路基板上に実装した後において、温度サイクル試験等を行ったとき、半導体基板と回路基板との間の熱膨張係数差に起因して発生する応力により、柱状電極と半田ボールとの界面にクラックが発生することがあるという問題があった。 However, in the above conventional semiconductor device, solder balls are provided on the upper surface of the columnar electrode that is flush with the upper surface of the sealing film. Therefore, after mounting the semiconductor device on the circuit board, a temperature cycle test or the like is performed. When performed, there is a problem that cracks may occur at the interface between the columnar electrode and the solder ball due to the stress generated due to the difference in thermal expansion coefficient between the semiconductor substrate and the circuit substrate.
そこで、この発明は、柱状電極と半田ボールとの界面にクラックが発生しにくいようにすることができる半導体装置およびその製造方法を提供することを目的とする。 In view of the above, an object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can prevent cracks from occurring at the interface between the columnar electrode and the solder ball.
上記目的を達成するため、請求項1に記載の発明に係る半導体装置は、半導体基板、該半導体基板上に設けられた複数の柱状電極、前記半導体基板上において前記柱状電極の周囲に設けられた封止膜および前記柱状電極上に設けられた半田ボールを有する半導体装置において、前記柱状電極は、一部が前記封止膜の上側に突出する金属部材と、前記封止膜の上面よりも下側において前記金属部材の周囲に設けられたメッキ部とからなっていることを特徴とするものである。
請求項7に記載の発明に係る半導体装置の製造方法は、半導体基板上の全面に下地金属層を形成する工程と、前記下地金属層上に配線を形成する工程と、前記配線を含む前記下地金属層上に前記配線の接続パッド部に対応する部分に開口部を有するメッキレジスト膜を形成する工程と、前記メッキレジスト膜の開口部内の前記配線の接続パッド部上に金属部材を配置する工程と、前記下地金属層をメッキ電流路とした電解メッキを行うことにより、前記メッキレジスト膜の開口部内の前記配線の接続パッド部上において前記金属部材の周囲にメッキ部を該メッキ部の上側に前記金属部材の一部が突出するように形成し、前記金属部材と前記メッキ部とにより柱状電極を形成する工程と、前記メッキレジスト膜を剥離する工程と、前記配線下以外の前記下地金属層を除去する工程と、前記配線および前記柱状電極を含む前記半導体基板上に封止膜を形成する工程と、前記封止膜の上面側を前記柱状電極の上面が露出されるまでエッチングして除去する工程と、前記柱状電極の上面に半田ボールを形成する工程と、を含むことを特徴とするものである。
In order to achieve the above object, a semiconductor device according to
A method of manufacturing a semiconductor device according to
この発明によれば、柱状電極は、一部が封止膜の上側に突出する金属部材と、封止膜の上面よりも下側において金属部材の周囲に設けられたメッキ部とからなっているので、封止膜の上側に突出された金属部材が半田ボールに食い込み、これにより柱状電極と半田ボールとの界面にクラックが発生しにくいようにすることができる。 According to this invention, the columnar electrode is composed of a metal member partially protruding above the sealing film and a plated portion provided around the metal member below the upper surface of the sealing film. Therefore, the metal member protruding above the sealing film bites into the solder ball, thereby making it difficult for cracks to occur at the interface between the columnar electrode and the solder ball.
(第1実施形態)
図1はこの発明の第1実施形態としての半導体装置の断面図を示す。この半導体装置はシリコン基板(半導体基板)1を備えている。シリコン基板1の上面には所定の機能の集積回路(図示せず)が設けられ、上面周辺部にはアルミニウム系金属等からなる複数の接続パッド2が集積回路に接続されて設けられている。
(First embodiment)
FIG. 1 is a sectional view of a semiconductor device as a first embodiment of the present invention. This semiconductor device includes a silicon substrate (semiconductor substrate) 1. An integrated circuit (not shown) having a predetermined function is provided on the upper surface of the
接続パッド2の中央部を除くシリコン基板1の上面には酸化シリコン等からなる絶縁膜3が設けられ、接続パッド2の中央部は絶縁膜3に設けられた開口部4を介して露出されている。絶縁膜3の上面にはポリイミド系樹脂等からなる保護膜(絶縁膜)5が設けられている。絶縁膜3の開口部4に対応する部分における保護膜5には開口部6が設けられている。
An
保護膜5の上面には銅等からなる下地金属層7が設けられている。下地金属層7の上面全体には銅からなる配線8が設けられている。下地金属層7を含む配線8の一端部は、絶縁膜3および保護膜5の開口部4、6を介して接続パッド2に接続されている。
A
配線8の接続パッド部上面には柱状電極9が設けられている。柱状電極9は、銅等からなる金属球状体10の周囲に銅からなるメッキ部11が設けられ、且つ、金属球状体10の一部がメッキ部11の上側に突出された構造となっている。この場合、メッキ部11の外形は平面円形状となっている。金属球状体10の直径はメッキ部11の直径よりもある程度小さくなっている。
A
配線8を含む保護膜5の上面にはエポキシ系樹脂等からなる封止膜11がその上面が柱状電極9のメッキ部11の上面とほぼ面一となるように設けられている。したがって、柱状電極9のメッキ部11の上面から突出された金属球状体10は封止膜12の上側に突出されている。柱状電極9の上面つまり金属球状体10を含むメッキ部11の上面には半田ボール13が設けられている。
A
このように、この半導体装置では、柱状電極9を、一部が封止膜12の上側に突出する金属球状体(金属部材)10と、封止膜12の上面よりも下側において金属球状体10の周囲に設けられたメッキ部11とによって形成しているので、封止膜12の上側に突出された金属球状体10が半田ボール13に食い込み、これにより柱状電極9と半田ボール13との界面にクラックが発生しにくいようにすることができる。
Thus, in this semiconductor device, the
次に、この半導体装置の製造方法の一例について説明する。まず、図2に示すように、ウエハ状態のシリコン基板(以下、半導体ウエハ21という)の上面にアルミニウム系金属等からなる接続パッド2、酸化シリコン等からなる絶縁膜3およびポリイミド系樹脂等からなる保護膜5が形成され、接続パッド2の中央部が絶縁膜3および保護膜5に形成された開口部4、6を介して露出されたものを用意する。
Next, an example of a method for manufacturing this semiconductor device will be described. First, as shown in FIG. 2, the upper surface of a silicon substrate in a wafer state (hereinafter referred to as a semiconductor wafer 21) is formed of a
この場合、半導体ウエハ21の上面において各半導体装置が形成される領域には所定の機能の集積回路(図示せず)が形成され、接続パッド2はそれぞれ対応する領域に形成された集積回路に電気的に接続されている。なお、図2において、符号22で示す領域はダイシングラインに対応する領域である。
In this case, an integrated circuit (not shown) having a predetermined function is formed in a region where each semiconductor device is formed on the upper surface of the
次に、図3に示すように、絶縁膜3および保護膜5の開口部4、6を介して露出された接続パッド2の上面を含む保護膜5の上面全体に下地金属層7を形成する。この場合、下地金属層7は、無電解メッキにより形成された銅層のみであってもよく、またスパッタにより形成された銅層のみであってもよく、さらにスパッタにより形成されたチタン等の薄膜層上にスパッタにより銅層を形成したものであってもよい。
Next, as shown in FIG. 3, a
次に、下地金属層7の上面にメッキレジスト膜23をパターン形成する。この場合、配線8形成領域に対応する部分におけるメッキレジスト膜23には開口部24が形成されている。次に、下地金属層7をメッキ電流路とした銅の電解メッキを行なうことにより、メッキレジスト膜23の開口部24内の下地金属層7の上面に配線8を形成する。次に、メッキレジスト膜23を剥離する。
Next, a plating
次に、図4に示すように、配線8を含む下地金属層7の上面にメッキレジスト膜25をパターン形成する。この場合、配線8の接続パッド部(柱状電極9形成領域)に対応する部分におけるメッキレジスト膜25には開口部26が形成されている。次に、メッキレジスト膜25の開口部26内の配線8の接続パッド部上面に銅等からなる金属球状体10を配置する。ここで、メッキレジスト膜25の開口部26の直径は金属球状体10の直径よりもある程度大きくなっている。
Next, as shown in FIG. 4, a plating
金属球状体10の配置方法としては、一例として、メッキレジスト膜25の上面に多数の金属球状体10を配置し、メッキレジスト膜25上においてスキージあるいはブラシを移動させると、メッキレジスト膜25の開口部26内の配線8の接続パッド部上面に金属球状体10を配置することができる。
As an example of the arrangement method of the
次に、図5に示すように、下地金属層7をメッキ電流路とした銅の電解メッキを行うことにより、メッキレジスト膜25の開口部26内の配線8の接続パッド部上面において金属球状体10の周囲にメッキ部11を形成する。この場合、金属球状体10の一部がメッキ部11の上側に突出されるようにする。
Next, as shown in FIG. 5, the metal spherical body is formed on the upper surface of the connection pad portion of the
これにより、金属球状体10の周囲にメッキ部11が設けられ、且つ、金属球状体10の一部がメッキ部11の上側に突出された構造の柱状電極が形成される。ここで、柱状電極9は金属球状体10の周囲にメッキ部11が設けられた構造であるので、メッキ処理に要する時間はメッキ部11を形成する時間であればよく、メッキ処理時間を大幅に短縮することができる。
Thereby, the
次に、メッキレジスト膜25を剥離し、次いで、配線8をマスクとして下地金属層7の不要な部分をエッチングして除去すると、図6に示すように、配線8下にのみ下地金属層7が残存される。この状態では、配線8の接続パッド部上面に、金属球状体10の周囲にメッキ部11が設けられた構造の柱状電極9が形成されている。
Next, when the
次に、図7に示すように、配線8および柱状電極9を含む保護膜5の上面にエポキシ系樹脂等からなる封止膜11をスクリーン印刷により形成する。この場合、保護膜5上に形成される封止膜12の上面がメッキ部11の上面よりもある程度高くなるようにする。すると、メッキ部11の上面から突出された金属球状体10の表面に封止膜12が薄く形成される。
Next, as shown in FIG. 7, a sealing
次に、封止膜11の上面側を、酸素プラズマエッチングにより、金属球状体10の表面およびメッキ部11の上面の封止膜12が除去されるまでエッチングすると、図7に示すように、金属球状体10の表面およびメッキ部11の上面が露出されるとともに、メッキ部11の上面が封止膜11の上面とほぼ面一となる。
Next, when the upper surface side of the sealing
次に、図9に示すように、柱状電極9の上面つまり金属球状体10を含むメッキ部11の上面に半田ボール13を形成する。次に、図10に示すように、半導体ウエハ21等をダイシングライン21に沿って切断すると、図1に示す半導体装置が複数個得られる。
Next, as shown in FIG. 9,
ここで、半田ボール13の形成方法の一例について説明する。まず、柱状電極9の上面つまり金属球状体10を含むメッキ部11の上面にフラックスを塗布する。次に、フラックスの上面に半田ボール13を配置して付着させる。次に、リフローにより、フラックスを蒸発させて取り除くとともに、柱状電極9の上面に半田ボール13を固着させて形成する。
Here, an example of a method for forming the
この場合、リフローにより半田ボール13を溶融させるとき、金属球状体10が同時に溶融すると、好ましくない。そこで、金属球状体10の金属材料としては、融点が半田ボール13の融点よりも高い金属、例えば、銅(融点1083.4℃)、チタン(融点1660℃)、タングステン(融点340℃)、金(融点1064.4℃)のように、融点300℃以上の金属を用いる方が望ましい。
In this case, when the
(第2実施形態)
図11はこの発明の第2実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、柱状電極9を、互いに密接された複数の金属球状体10の周囲にメッキ部(図示せず)を設けた構造とした点である。すなわち、この場合の金属球状体10は、図1に示す金属球状体10よりも小径となっている。
(Second Embodiment)
FIG. 11 is a sectional view of a semiconductor device as a second embodiment of the present invention. This semiconductor device is different from the semiconductor device shown in FIG. 1 in that the
そして、この半導体装置では、最上層に位置する複数の金属球状体10の各一部がメッキ部の上側に突出され、これらの突出部を含むメッキ部の上面に半田ボール13が設けられている。したがって、この半導体装置でも、封止膜12の上側に突出された金属球状体10が半田ボール13に食い込み、これにより柱状電極9と半田ボール13との界面にクラックが発生しにくいようにすることができる。
In this semiconductor device, a part of each of the plurality of metal
この半導体装置の製造方法は上記第1実施形態の場合とほぼ同じである。この場合、図4に示すような工程において、メッキレジスト膜25の開口部26内の配線8接続パッド部上面に複数の金属球状体10を互いに密接させて配置し、図5に示すような工程において、複数の金属球状体10の周囲にメッキ部が形成されることにより、互いに密接して配置された複数の金属球状体10が一体化される。
The manufacturing method of this semiconductor device is almost the same as that in the first embodiment. In this case, in the process as shown in FIG. 4, a plurality of metal
ところで、図1に示す半導体装置では、メッキ部11のアスペクト比(高さ/直径)は金属球状体10の直径の影響を受ける。すなわち、メッキ部11の直径は金属球状体10の直径よりも小さくすることができず、メッキ部11の高さは金属球状体10の直径よりも大きくすることができない。これに対し、図11に示す半導体装置では、メッキ部のアスペクト比は金属球状体10の直径とは関係なく設定することができる。
By the way, in the semiconductor device shown in FIG. 1, the aspect ratio (height / diameter) of the plated
(その他の実施形態)
図1および図11において、金属球状体10の代わりに、正方形状体、長方形状体、角錐状体、その他の形状体からなる金属部材を用いるようにしてもよい。ただし、図11に示す場合には、互いに密接された複数の金属部材間に、メッキ部を形成するための隙間が形成される必要がある。なお、図4に示すような工程において、金属部材の配置方法を考慮すると、金属球状体が好ましい。
(Other embodiments)
In FIG. 1 and FIG. 11, instead of the metal
1 シリコン基板
2 接続パッド
3 絶縁膜
5 保護膜
7 下地金属層
8 配線
9 柱状電極
10 金属球状体
11 メッキ部
12 封止膜
13 半田ボール
DESCRIPTION OF
Claims (12)
前記下地金属層上に配線を形成する工程と、
前記配線を含む前記下地金属層上に前記配線の接続パッド部に対応する部分に開口部を有するメッキレジスト膜を形成する工程と、
前記メッキレジスト膜の開口部内の前記配線の接続パッド部上に金属部材を配置する工程と、
前記下地金属層をメッキ電流路とした電解メッキを行うことにより、前記メッキレジスト膜の開口部内の前記配線の接続パッド部上において前記金属部材の周囲にメッキ部を該メッキ部の上側に前記金属部材の一部が突出するように形成し、前記金属部材と前記メッキ部とにより柱状電極を形成する工程と、
前記メッキレジスト膜を剥離する工程と、
前記配線下以外の前記下地金属層を除去する工程と、
前記配線および前記柱状電極を含む前記半導体基板上に封止膜を形成する工程と、
前記封止膜の上面側を前記柱状電極の上面が露出されるまでエッチングして除去する工程と、
前記柱状電極の上面に半田ボールを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 Forming a base metal layer on the entire surface of the semiconductor substrate;
Forming a wiring on the base metal layer;
Forming a plating resist film having an opening in a portion corresponding to a connection pad portion of the wiring on the base metal layer including the wiring;
Placing a metal member on the connection pad portion of the wiring in the opening of the plating resist film;
By performing electrolytic plating using the base metal layer as a plating current path, a plating portion is disposed around the metal member on the connection pad portion of the wiring in the opening of the plating resist film, and the metal is disposed above the plating portion. Forming a part of the member so as to protrude, and forming a columnar electrode by the metal member and the plating part;
Removing the plating resist film;
Removing the base metal layer other than under the wiring;
Forming a sealing film on the semiconductor substrate including the wiring and the columnar electrode;
Etching and removing the upper surface side of the sealing film until the upper surface of the columnar electrode is exposed;
Forming a solder ball on the upper surface of the columnar electrode;
A method for manufacturing a semiconductor device, comprising:
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2006
- 2006-04-24 JP JP2006118715A patent/JP2007294558A/en active Pending
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