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JP2007287793A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】所定のシリサイド組成を有するフルシリサイド化ゲート電極を精度良く形成可能な半導体装置の製造方法を実現できるようにする。
【解決手段】半導体装置の製造方法は、半導体基板１０の第１の領域１０Ａに第１のシリコン膜１５ａ、第２のシリコン膜１８ａ及び第２の保護膜１９ａからなる第１の第１のゲート電極形成部２０Ａを形成し、第２の領域１０Ｂに第１のシリコン膜１５ｂ、第１の保護膜１６ｂ、第２のシリコン膜１８ｂ及び第２の保護膜１９ｂからなる第２のゲート電極形成部２０Ｂを形成する。次に、第１のゲート電極形成部２０Ａから第１のフルシリサイド化ゲート電極２７Ａを形成し、第２のゲート電極形成部２０Ｂから第２のフルシリサイド化ゲート電極２７Ｂを形成する。
【選択図】図２

Description

本発明は半導体装置の製造方法に関し、特にフルシリサイド化されたゲート電極を有する半導体装置の製造方法に関する。
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、メタル材料を用いたメタルゲート電極の研究が盛んに行われている。メタルゲート電極の候補には、仕事関数が異なる２種類の金属材料を組み合わせて形成したデュアルメタルゲート電極及び電極全体を金属硅化物とするフルシリサイド（Fully Silicided：ＦＵＳＩ）化ゲート電極がある。特に、ＦＵＳＩ化ゲート電極は現状のシリコンプロセス技術を踏襲して形成できることから有力な技術として注目されている。
ＦＵＳＩ化ゲート電極は、通常のポリシリコンゲートを形成する場合とほぼ同じようにゲートポリシリコン膜を形成した後、ニッケル等の金属と反応させることにより形成することができる。
しかし、単純にトランジスタのポリシリコンゲート電極をＦＵＳＩ化ゲート電極に置き換えただけでは、ゲート電極の仕事関数によってトランジスタの閾値電圧が変化するため、ｐチャネル型ＭＩＳ（metal-insulator-semiconductor）トランジスタとｎチャネル型ＭＩＳトランジスタのそれぞれにおいて、所望の閾値電圧を得ることが困難になるという問題がある。
これを解決するために、ＦＵＳＩ化ゲート電極のシリサイド組成を変化させることが試みられている。ＦＵＳＩ化ゲート電極のシリサイド組成を変化させることにより、ゲート電極の仕事関数が変化するため、閾値電圧を制御することができる。
ＦＵＳＩ化ゲート電極のシリサイド組成は、ＦＵＳＩ化する前のゲートポリシリコン膜の膜厚によって決定される。従って、ポリシリコン膜を堆積した後、エッチングにより膜厚を調整した後、ＦＵＳＩ化することにより閾値電圧を調整する手法が開発されている（例えば、特許文献１及び非特許文献１を参照。）。
特開２００５−２２８８６８号公報 A. Lauwers et al., "CMOS Integration of Dual Work Function Phase Controlled Ni FUSI with Simultaneous Silicidation of NMOS(NiSi) and PMOS(Ni-rich silicide) Gates on HfSiON", IEDM2005
しかしながら、従来のフルシリサイド化ゲート電極の製造方法においては、エッチングによりポリシリコン膜の膜厚を調整するため、ポリシリコン膜の膜厚のばらつきが大きいという問題がある。
エッチングによる膜厚の調整を精度良く行うためには、エッチングレートとエッチング時間を正確に制御する必要がある。しかし、エッチングレートはプロセスごとにばらつきが大きいため、基板間で膜厚のばらつきが生じてしまう。このため、ロットごとの閾値電圧のばらつきが大きくなってしまう。
また、エッチングレートはエッチング面積によって変化する。このため、ゲート電極の面積が大きなトランジスタと、小さなトランジスタとではポリシリコン膜の膜厚が異なってしまう。その結果、基板内においてもトランジスタごとにシリサイド組成のばらつきが生じ、閾値電圧及びゲート抵抗のばらつきが生じる。
また、同一のゲート電極内においても、エッチング後のポリシリコン膜表面のラフネスにより、シリサイド組成が異なる部分が生じるという問題も生じる。
本発明は、前記従来の問題を解決し、所定のシリサイド組成を有するフルシリサイド化ゲート電極を精度良く形成可能な半導体装置の製造方法を実現できるようにすることを目的とする。
前記の目的を達成するため、本発明は半導体装置の製造方法を、シリコン膜を２回に別けて堆積することによりシリコン膜の膜厚を調整する構成とする。
具体的に、本発明に係る半導体装置の製造方法は、半導体基板に素子分離領域により互いに分離された第１の領域及び第２の領域を形成する工程（ａ）と、第１の領域の上に、順次形成された第１のシリコン膜、第２のシリコン膜及び第２の保護膜からなる第１のゲート電極形成部を形成すると共に、第２の領域の上に、順次形成された第１のシリコン膜、第１の保護膜、第２のシリコン膜及び第２の保護膜からなる第２のゲート電極形成部を形成する工程（ｂ）と、第１のゲート電極形成部における第２の保護膜を除去して第２のシリコン膜を露出し、第２のゲート電極形成部における第２の保護膜、第２のシリコン膜及び第１の保護膜を除去して第１のシリコン膜を露出する工程（ｃ）と、工程（ｃ）よりも後に、半導体基板の上に金属膜を形成した後、熱処理を行うことにより、第１のゲート電極形成部における第１のシリコン膜及び第２のシリコン膜をシリサイド化して第１のフルシリサイド化ゲート電極を形成すると共に、第２のゲート電極形成部における第１のシリコン膜をシリサイド化して第２のフルシリサイド化ゲート電極を形成する工程（ｄ）とを備えていることを特徴とする。
本発明の半導体装置の製造方法によれば、第１の領域の上に、順次形成された第１のシリコン膜、第２のシリコン膜及び第２の保護膜からなる第１のゲート電極形成部を形成すると共に、第２の領域の上に、順次形成された第１のシリコン膜、第１の保護膜、第２のシリコン膜及び第２の保護膜からなる第２のゲート電極形成部を形成する工程を備えているため、第２のゲート電極形成膜において第２のシリコン膜のみを選択的に除去することが可能であり、第１のシリコン膜に対してフルシリサイド化が行われる。また、第１のゲート電極形成膜においては、第１のシリコン膜及び第２のシリコン膜に対してフルシリサイド化が行われる。従って、シリサイド組成が異なる２種類のフルシリサイド化ゲート電極を再現性良く形成することができる。
本発明の半導体装置の製造方法において、工程（ｂ）は、半導体基板の上に、第１のシリコン膜及び第１の保護膜を順次形成する工程（ｂ１）と、第１の保護膜における第１の領域の上に形成された部分を除去した後、半導体基板の上に第２のシリコン膜及び第２の保護膜を形成する工程（ｂ２）と、第１の領域の上における第１のシリコン膜、第２のシリコン膜及び第２の保護膜をパターニングして第１のゲート電極形成部を形成すると共に、第２の領域の上における第１のシリコン膜、第１の保護膜、第２のシリコン膜及び第２の保護膜をパターニングして第２のゲート電極形成部を形成する工程（ｂ３）とを含んでいることが好ましい。このような構成とすることにより第１のゲート電極形成部及び第２のゲート電極形成部を効率よく形成することができる。
この場合において、工程（ｂ１）は、半導体基板上にゲート絶縁膜形成膜を形成した後、ゲート絶縁膜形成膜上に第１のシリコン膜及び第１の保護膜を順次形成する工程を含み、工程（ｂ３）は、ゲート絶縁膜形成膜をパターニングして、第１の領域と第１のゲート電極形成部との間に第１のゲート絶縁膜を形成すると共に、第２の領域と第２のゲート電極形成部との間に第２のゲート絶縁膜を形成する工程を含んでいることが好ましい。
本発明の製造方法において、ゲート絶縁膜形成膜は、比誘電率が１０以上の高誘電率膜であることが好ましい。
本発明の半導体装置の製造方法において、ゲート絶縁膜形成膜は、金属酸化物を含む膜であることが好ましい。
本発明の半導体装置の製造方法において、工程（ｃ）は、第２のゲート電極形成部における第２の保護膜を除去して第２のシリコン膜を露出させる一方、第１のゲート電極形成部における第２のシリコン膜が露出しないように第２の保護膜を残存させる工程（ｃ１）と、第２のゲート電極形成部における第２のシリコン膜を選択的に除去して第１の保護膜を露出させる工程（ｃ２）と、工程（ｃ２）の後に、第１のゲート電極形成部における第２の保護膜を選択的にエッチングして第１のゲート電極形成部における第２のシリコン膜を露出すると共に、第２のゲート電極形成部における第１の保護膜を選択的にエッチングして第２のゲート電極形成部における第１のシリコン膜を露出する工程（ｃ３）とを含んでいることが好ましい。このような構成とすることにより、第１のゲート電極形成部において第１の保護膜をエッチングマスクとして利用できるため、第２のゲート電極形成部においてのみ第２のシリコン膜を確実に除去することができる。
この場合において、工程（ｃ１）は、第１の領域の上に第１のゲート電極形成部を覆うマスク膜を形成した後に、マスク膜をエッチングマスクとして第２のゲート電極形成部における第２の保護膜を選択的に除去して第２のシリコン膜を露出する工程であることが好ましい。このような構成とすることにより、第１のゲート電極形成膜において第２の保護膜を確実に残すことができ、第１のゲート電極形成膜において第２のシリコン膜がエッチングされることを確実に防止することができる。
また、工程（ｃ１）において、第２のゲート電極形成部における第２の保護膜の除去は、エッチングにより行っても、化学機械的研磨法により行ってもよい。
本発明の半導体装置の製造方法において、工程（ｃ）は、第１のゲート電極形成部における第２の保護膜を除去して第２のシリコン膜を露出すると共に、第２のゲート電極形成部における第２の保護膜を除去して第２のシリコン膜を露出する工程（ｃ１）と、工程（ｃ１）の後に、第１の領域の上に第１のゲート電極形成部における第２のシリコン膜を覆うマスク膜を形成する工程（ｃ２）と、マスク膜をエッチングマスクとして、第２のゲート電極形成部における第２のシリコン膜及び第１の保護膜を選択的にエッチングすることにより第１のシリコン膜を露出する工程（ｃ３）とを含むことが好ましい。このような構成とすることにより、第１のゲート電極形成膜において第１の保護膜を残す必要がないため、第１の保護膜のエッチング工程が簡略化できる。
この場合において、工程（ｅ）において第２の保護膜を除去する工程は、エッチングにより行っても、化学機械的研磨法により行ってもよい。
本発明の半導体装置の製造方法は、工程（ｂ）と工程（ｃ）との間に、第１のゲート電極形成部及び第２のゲート電極形成部をマスクとして第１の領域及び第２の領域にそれぞれイオン注入を行うことにより、第１のゲート電極形成部及び第２のゲート電極形成部の両側方の領域に第１のソースドレイン領域をそれぞれ形成する工程（ｅ）と、工程（ｅ）の後に、第１のゲート電極形成部及び第２のゲート電極形成部の側面上に絶縁性のサイドウォールをそれぞれ形成する工程（ｆ）と、各サイドウォールをマスクとして第１の領域及び第２の領域にそれぞれイオン注入を行うことにより各サイドウォールの外側の領域に第２のソースドレイン領域をそれぞれ形成する工程（ｇ）とをさらに備えていることが好ましい。
本発明の半導体装置の製造方法は、工程（ｇ）と工程（ｃ）との間に、半導体基板の上に第１のゲート電極形成部及び第２のゲート電極形成部を覆う層間絶縁膜を形成する工程（ｈ）をさらに備えていることが好ましい。
本発明の半導体装置の製造方法において、シリコン膜はポリシリコン膜又はアモルファスシリコン膜であることが好ましい。
本発明の半導体装置の製造方法において、第１の保護膜及び第２の保護膜は、シリコン酸化膜であることが好ましい。
本発明の半導体装置の製造方法において、金属膜は遷移金属からなることが好ましい。
半導体装置の製造方法において、金属膜はニッケル、コバルト、白金、チタン、ルテニウム、イリジウム及びイットリビウムのうちの少なくとも１つを含むことが好ましい。
本発明に係る半導体装置の製造方法によれば、所定のシリサイド組成を有するフルシリサイド化ゲート電極を精度良く形成可能な半導体装置の製造方法を実現できる。
本発明の一実施形態について、図面を参照して説明する。図１〜図３は一実施形態に係る半導体装置の製造方法の各工程における断面構成を工程順に示している。本実施形態では、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタを、第１の領域１０Ａ及び第２の領域１０Ｂにそれぞれ形成する方法について説明する。
まず、図１（ａ）に示すように、例えばｐ型のシリコンからなる半導体基板１０の上に、素子を電気的に分離するための素子分離領域１１をＳＴＩ（shallow trench isolation）法等により形成して、第１の領域１０Ａと第２の領域１０Ｂとを形成する。続いて、リソグラフィ法及びイオン注入法により、第１の領域１０Ａの上部にＰ型の第１のウェル１２Ａを形成し、第２の領域１０Ｂの上部にＮ型の第２のウェル１２Ｂを形成する。
次に、図１（ｂ）に示すように半導体基板１０の主面上の素子分離領域１１に囲まれた領域に、ドライ酸化法、ウェット酸化法又はラジカル酸素等を用いて膜厚が２ｎｍの酸化シリコンからなるゲート絶縁膜形成膜１３を形成する。続いて、素子分離領域１１及びゲート絶縁膜形成膜１３の上に、ゲート電極となる膜厚が４０ｎｍのポリシリコンからなる第１のシリコン膜１５をＣＶＤ（chemical vapor deposition）法等により堆積する。続いて、第１のポリシリコン膜の上に、膜厚が３０ｎｍの酸化シリコンからなる第１の保護膜１６をＣＶＤ法等により形成する。
次に、図１（ｃ）に示すようにフォトリソグラフィ法により、第２の領域１０Ｂを覆い第１の領域１０Ａを露出するレジストパターン１７を形成した後、ドライエッチングを行うことにより第１の保護膜１６における第１の領域１０Ａに形成された部分を除去する。
次に、図１（ｄ）に示すようにレジストパターン１７を除去した後、第１の領域１０Ａ及び第２の領域１０Ｂの上にゲート電極となる膜厚が６０ｎｍのポリシリコンからなる第２のシリコン膜１８を例えばＣＶＤ法により堆積する。
次に、図１（ｅ）に示すように第２のシリコン膜１８の上に、酸化シリコンからなる第２の保護膜１９を例えばＣＶＤ法により形成する。続いて、化学機械研磨（ＣＭＰ）法により第２の保護膜１９の表面の平坦化を行い、第２の保護膜１９の第１の領域１０Ａにおける膜厚を６０ｎｍとし、第２の領域１０Ｂにおける膜厚を３０ｎｍとする。
次に、図１（ｆ）に示すようにフォトリソグラフィ法及びドライエッチング法を用いて、ゲート絶縁膜形成膜１３、第１のシリコン膜１５、第１の保護膜１６、第２のシリコン膜１８及び第２の保護膜１９を選択的にエッチングする。これにより、第１の領域１０Ａには、パターニングされた第１のシリコン膜１５ａ、第２のシリコン膜１８ａ及び第２の保護膜１９ａからなる第１のゲート電極形成部２０Ａと、パターニングされたゲート絶縁膜形成膜１３からなる第１のゲート絶縁膜１４Ａとが形成される。また、第２の領域１０Ｂには、パターニングされた第１のシリコン膜１５ｂ、第１の保護膜１６ｂ、第２のシリコン膜１８ｂ及び第２の保護膜１９ｂからなる第２のゲート電極形成部２０Ｂと、パターニングされたゲート絶縁膜形成膜１３からなる第２のゲート絶縁膜１４Ｂとが形成される。
続いて、第１のゲート電極形成部２０ＡをマスクとしてＮ型不純物のイオン注入を行うことにより、第１の領域１０Ａにおける第１のゲート電極形成部２０Ａの両側方の領域に浅いソースドレイン拡散層である第１のＮ型ソースドレイン拡散層２１ｎを形成する。また、第２のゲート電極形成部２０ＢをマスクとしてＰ型不純物のイオン注入を行うことにより、第２の領域１０Ｂにおける第２のゲート電極形成部２０Ｂの両側方の領域に浅いソースドレイン拡散層である第１のＰ型ソースドレイン拡散層２１ｐを形成する。
次に、図２（ａ）に示すように半導体基板１０の全面に亘って、例えば、膜厚が５０ｎｍのシリコン窒化膜をＣＶＤ法等により堆積した後、堆積したシリコン窒化膜に対して異方性エッチングを行い、第１のゲート電極形成部２０Ａ及び第２のゲート電極形成部２０Ｂの側面に形成されている部分のみを残してシリコン窒化膜を除去する。これにより、第１のゲート電極形成部２０Ａ及び第２のゲート電極形成部２０Ｂの側面上にサイドウォール２２をそれぞれ形成する。
続いて、第１のゲート電極形成部２０Ａ及びサイドウォール２２をマスクとしてＮ型不純物のイオン注入を行うことにより、第１の領域１０Ａにおけるサイドウォール２２の外側方の領域に深いソースドレイン拡散層である第２のＮ型ソースドレイン拡散層２３ｎを形成する。また、第２のゲート電極形成部２０Ｂ及びサイドウォール２２をマスクとしてＰ型不純物のイオン注入を行うことにより、第２の領域１０Ｂにおけるサイドウォール２２の外側方の領域に深いソースドレイン拡散層である第２のＰ型ソースドレイン拡散層２３ｐを形成する。
次に、図２（ｂ）に示すように、第２のＮ型ソースドレイン拡散層２３ｎ及び第２のＰ型ソースドレイン拡散層２３ｐの表面から自然酸化膜を除去した後、半導体基板１０の上にスパッタリング法等を用いて膜厚が１１ｎｍのニッケルからなる金属膜（図示せず）を堆積する。続いて、窒素雰囲気において半導体基板１０に対して３２０℃で１回目のＲＴＡ（rapid thermal anneal）を行うことにより、シリコンと金属膜とを反応させて第２のＮ型ソースドレイン拡散層２３ｎ及び第２のＰ型ソースドレイン拡散層２３ｐの表面をニッケルシリサイド化する。続いて、塩酸と過酸化水素水等の混酸からなるエッチング液に半導体基板１０を浸漬することにより、素子分離領域１１、第１のゲート電極形成部２０Ａ、第２のゲート電極形成部２０Ｂ及びサイドウォール２２等の上に残存する未反応の金属膜を除去した後、半導体基板１０に対して１回目のＲＴＡよりも高い温度（例えば５５０℃）で２回目のＲＴＡを行う。これにより、第２のＮ型ソースドレイン拡散層２３ｎ及び第２のＰ型ソースドレイン拡散層２３ｐの表面に低抵抗のシリサイド層２４が形成される。
次に、図２（ｃ）に示すように、半導体基板１０の上に例えばシリコン酸化膜からなる層間絶縁膜２５を形成し、続いて、ＣＭＰ法により層間絶縁膜２５の表面の平坦化を行いながら、第１のゲート電極形成部２０Ａ及び第２のゲート電極形成部２０Ｂの上面が露出するまで研磨する。
次に、図２（ｄ）に示すように、シリコン窒化膜に対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法又はウェットエッチング法を用いて、第１のゲート電極形成部２０Ａに含まれる第２の保護膜１９ａ及び第２のゲート電極形成部２０Ｂに含まれる第２の保護膜１９ｂを第２のゲート電極形成部２０Ｂに含まれる第２のシリコン膜１８ｂの上面が露出するまでエッチングする。この際、第１のゲート電極形成部２０Ａに含まれる第２の保護膜１９ａは残存させて、第２のシリコン膜１８ａが露出しないようにする。なお、このエッチングによって層間絶縁膜２５の表面部がエッチングされても特に問題は生じない。
次に、図２（ｅ）に示すようにシリコン酸化膜及びシリコン窒化膜に対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法を用いて、第２のゲート電極形成部２０Ｂから第２のシリコン膜１８ｂを除去して、第１の保護膜１６ｂを露出する。
次に、図２（ｆ）に示すように、シリコン窒化膜及びポリシリコン膜に対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法又はウェットエッチング法を用いて、第１のゲート電極形成部２０Ａから第２の保護膜１９ａを除去して第２のシリコン膜１８ａを露出し、第２のゲート電極形成部２０Ｂから第１の保護膜１６ｂを除去して第１のシリコン膜１５ｂを露出する。
次に、図３（ａ）に示すように層間絶縁膜２５の上に、第１のゲート電極形成部２０Ａ及び第２のゲート電極形成部２０Ｂを覆う膜厚が７０ｎｍのニッケルからなる金属膜２６を、例えばスパッタリング法により堆積する。続いて、窒素雰囲気において半導体基板１０に対して３８０℃の温度でＲＴＡを行うことにより、第１のゲート電極形成部２０Ａにおける第１のシリコン膜１５ａ及び第２のシリコン膜１８ａ及び第２のゲート電極形成部２０Ｂにおける第１のシリコン膜１５ｂと金属膜２６とを反応させて、第１のゲート電極形成部２０Ａにおける第１のシリコン膜１５ａ及び第２のシリコン膜１８ａと、第２のゲート電極形成部２０Ｂにおける第１のシリコン膜１５ｂとをフルシリサイド化する。
これにより、図３（ｂ）に示すように第１の領域１０Ａにシリサイド組成がＮｉＳｉである第１のＦＵＳＩ化ゲート電極２７Ａが形成され、第２の領域１０Ｂにシリサイド組成がＮｉ3Ｓｉ又はＮｉ2Ｓｉである第２のＦＵＳＩ化ゲート電極２７Ｂが形成される。
次に、図３（ｃ）に示すように層間絶縁膜２５を除去した後、半導体基板１０の上に膜厚が２０ｎｍのシリコン窒化膜２８からなる下地保護膜をＣＶＤ法等により堆積し、堆積したシリコン窒化膜２８の上にシリコン酸化膜からなる層間絶縁膜２９をＣＶＤ法等により形成する。続いて、層間絶縁膜２９の上にレジストマスクパターン（図示せず）を形成し、ドライエッチング法を用いて、ソースドレイン拡散層上に形成されたシリサイド層２４を露出するコンタクトホール３０を形成する。この際、シリコン窒化膜２８が露出したところで一度エッチングを止める２ステップのエッチング法を用いることにより、シリサイド層２４のオーバーエッチング量を減らすことができる。
次に、図３（ｄ）に示すようにタングステンのバリアメタル膜として、窒化チタンとチタンとをスパッタ法又はＣＶＤ法により順次堆積し、続いてタングステンをＣＶＤ法により堆積する。続いて、堆積したタングステンのＣＭＰを行い、コンタクトホール３０の外側の層間絶縁膜２９上に堆積したタングステンを除去して、コンタクトプラグ３１を形成する。
以上に説明したように、本実施形態に係る半導体装置の製造方法は、第１のゲート電極形成部及び第２のゲート電極形成部を複数回にわけてシリコン膜を堆積することにより形成している。また、第２のゲート電極形成部は、シリコン膜同士の間に保護膜が挿入されている。このため、第２のゲート電極形成部から上部のシリコン膜を選択的に除去することが可能である。従って、第１のゲート電極形成部におけるシリコン膜の膜厚と第２のゲート電極形成部におけるシリコン膜の膜厚とを互いに異なった膜厚にすることが容易にできる。また、第１のゲート電極形成部におけるシリコン膜の膜厚も、第２のゲート電極形成部におけるシリコン膜の膜厚も、堆積によって制御されているため、膜厚のばらつきを小さく抑えることができる。その結果、ゲート面積が異なるトランジスタが混在する場合においても、シリサイド組成のばらつきを小さく抑えることができる。
また、エッチングにより膜厚調整をした場合には、同一のゲート電極内においてもエッチングレートの差により、ゲート端部とゲート中央部において膜厚が異なり、局所的に異なるシリサイド組成の部分が形成され易いという問題が生じる。しかし、本実施形態においては堆積によって膜厚調整を行っているため、表面のラフネスが小さく平坦な表面が得られるため、ゲート電極内におけるシリサイド組成の均一性が向上する。
なお、本実施形態は、第１のゲート電極形成部２０Ａにおける第２の保護膜１９ａを第２のゲート電極形成部２０Ｂにおける第２のシリコン膜１８ｂをエッチングする際のマスクとして残す例を示した。しかし、図４（ａ）に示すように第２のゲート電極形成部２０Ｂにおける第２の保護膜１９ｂと共に第１のゲート電極形成部２０Ａにおける第２の保護膜１９ａを除去してもよい。
この場合には、図４（ｂ）に示すように第１の領域１０Ａを覆うレジスト等からなるマスク３２を形成した後、第２のゲート電極形成部２０Ｂにおける第２のシリコン膜１８ｂ及び第１の保護膜１６ｂをエッチングすればよい。次に、図４（ｃ）、（ｄ）に示すようにマスク３２を除去したのち、第１のゲート電極形成部２０Ａにおける第１のシリコン膜１５ａ及び第２のシリコン膜１８ａと、第２のゲート電極形成部２０Ｂにおける第１のシリコン膜１５ｂとをシリサイド化して、第１のＦＵＳＩ化ゲート電極２７Ａ及び第２のＦＵＳＩ化ゲート電極２７Ｂを形成する。この場合、マスク３２の形成工程が必要となるが、第２の保護膜１９ａを残すためにエッチング時間を正確にコントロールする必要がなくなるというメリットがある。
また、先に第１の領域１０Ａを覆うマスク３２を形成して、第２のゲート電極形成部２０Ｂにおける第２の保護膜１９ｂ及び第２のシリコン膜１８ｂを除去した後、第１のゲート電極形成部２０Ａにおける第２の保護膜１９ａと第２のゲート電極形成部２０Ｂにおける第１の保護膜１６ｂとをエッチングしてもよい。
また、第２の保護膜１９ａ及び第２の保護膜１９ｂを第２のシリコン膜１８ｂの上面が露出するまでＣＭＰ法により除去してもよい。この場合にはサイドウォール２２の一部が研磨されるが、エッチング工程を減らすことができるというメリットがある。
本実施形態において、第１のゲート絶縁膜１４Ａ及び第２のゲート絶縁膜１４Ｂは酸化シリコンにより形成したが、これに代えて、高誘電体膜を用いてもよい。このように高誘電体膜を用いることにより、フェルミレベルピンニングが緩和され閾値電圧の制御が可能となる。高誘電体膜としては、酸化ハフニウム（ＨｆＯ2）、ハフニウムシリケート（ＨｆＳｉＯ）膜又は窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜等のハフニウム系の酸化物からなる膜を用いることができる。この他にもジルコニウム（Ｚｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）等並びにスカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）及びその他のランタノイド等の希土類金属のうちの少なくとも１つを含む材料からなる高誘電体膜を用いてもよい。特に、比誘電率が１０以上の膜を用いることが好ましい。
また、本実施形態において、第１のシリコン膜１５及び第２のシリコン膜１８をポリシリコンにより形成したが、これに代えてアモルファスシリコン又はシリコンを含む他の半導体材料等により形成してもよい。
また、シリサイド層２４を形成するための金属としてニッケルを用いたが、これに代えて、例えばコバルト、チタン又はタングステン等のシリサイド化用金属を用いてもよい。
また、第１のＦＵＳＩ化ゲート電極２７Ａ及び第２のＦＵＳＩ化ゲート電極２７Ｂを形成するための金属としてニッケルを用いたが、これに代えて、白金、コバルト、チタン、ルテニウム、イリジウム及びイットリビウム等の遷移金属をＦＵＳＩ化用金属として用いてもよい。
また、サイドウォール２２をシリコン窒化膜により形成したが、シリコン酸化膜とシリコン窒化膜とを積層して形成してもよい。
シリコン窒化膜２８は必要に応じて形成すればよく、シリコン窒化膜２８を形成しない場合には、層間絶縁膜２５をエッチングすることなく、層間絶縁膜２５の上に層間絶縁膜２９を堆積してもよい。また、層間絶縁膜２５を堆積する前に、シリコン窒化膜２８の堆積を行ってもよい。この場合、層間絶縁膜２５をＣＭＰ法により研磨して第１のゲート電極形成部２０Ａ及び第２のゲート電極形成部２０Ｂを露出する際に、シリコン窒化膜２８の第１のゲート電極形成部２０Ａ及び第２のゲート電極形成部２０Ｂの上に堆積した部分を除去すればよい。
本発明に係る半導体装置の製造方法は、所定のシリサイド組成を有するフルシリサイド化ゲート電極を精度良く形成可能な半導体装置の製造方法を実現でき、フルシリサイド化されたゲート電極を有する半導体装置の製造方法等として有用である。
（ａ）〜（ｆ）は本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 （ａ）〜（ｆ）は本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 （ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 （ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法の他の例を工程順に示す断面図である。
符号の説明
１０ 半導体基板
１０Ａ 第１の領域
１０Ｂ 第２の領域
１１ 素子分離領域
１２Ａ 第１のウェル
１２Ｂ 第２のウェル
１３ ゲート絶縁膜形成膜
１４Ａ 第１のゲート絶縁膜
１４Ｂ 第２のゲート絶縁膜
１５ 第１のシリコン膜
１５ａ 第１のシリコン膜
１５ｂ 第１のシリコン膜
１６ 第１の保護膜
１６ｂ 第１の保護膜
１７ マスク
１８ 第２のシリコン膜
１８ａ 第２のシリコン膜
１８ｂ 第２のシリコン膜
１９ 第２の保護膜
１９ａ 第２の保護膜
１９ｂ 第２の保護膜
２０Ａ 第１のゲート電極形成部
２０Ｂ 第２のゲート電極形成部
２１ｎ 第１のＮ型ソースドレイン領域
２１ｐ 第１のＰ型ソースドレイン領域
２２ サイドウォール
２３ｎ 第２のＮ型ソースドレイン領域
２３ｐ 第２のＰ型ソースドレイン領域
２４ シリサイド層
２５ 層間絶縁膜
２６ 金属膜
２７Ａ 第１のフルシリサイド化ゲート電極
２７Ｂ 第２のフルシリサイド化ゲート電極
２８ シリコン窒化膜
２９ 層間絶縁膜
３０ コンタクトホール
３１ コンタクトプラグ
３２ マスク

Claims (18)

  1. 半導体基板に素子分離領域により互いに分離された第１の領域及び第２の領域を形成する工程（ａ）と、
    前記第１の領域の上に、順次形成された第１のシリコン膜、第２のシリコン膜及び第２の保護膜からなる第１のゲート電極形成部を形成すると共に、前記第２の領域の上に、順次形成された前記第１のシリコン膜、第１の保護膜、第２のシリコン膜及び第２の保護膜からなる第２のゲート電極形成部を形成する工程（ｂ）と、
    前記第１のゲート電極形成部における前記第２の保護膜を除去して前記第２のシリコン膜を露出し、前記第２のゲート電極形成部における前記第２の保護膜、第２のシリコン膜及び第１の保護膜を除去して前記第１のシリコン膜を露出する工程（ｃ）と、
    前記工程（ｃ）よりも後に、前記半導体基板の上に金属膜を形成した後、熱処理を行うことにより、前記第１のゲート電極形成部における前記第１のシリコン膜及び前記第２のシリコン膜をシリサイド化して第１のフルシリサイド化ゲート電極を形成すると共に、前記第２のゲート電極形成部における前記第１のシリコン膜をシリサイド化して第２のフルシリサイド化ゲート電極を形成する工程（ｄ）とを備えていることを特徴とする半導体装置の製造方法。
  2. 前記工程（ｂ）は、
    前記半導体基板の上に、前記第１のシリコン膜及び前記第１の保護膜を順次形成する工程（ｂ１）と、
    前記第１の保護膜における前記第１の領域の上に形成された部分を除去した後、前記半導体基板の上に前記第２のシリコン膜及び前記第２の保護膜を形成する工程（ｂ２）と、
    前記第１の領域の上における前記第１のシリコン膜、第２のシリコン膜及び第２の保護膜をパターニングして前記第１のゲート電極形成部を形成すると共に、前記第２の領域の上における前記第１のシリコン膜、第１の保護膜、第２のシリコン膜及び第２の保護膜をパターニングして前記第２のゲート電極形成部を形成する工程（ｂ３）とを含んでいることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記工程（ｂ１）は、前記半導体基板上にゲート絶縁膜形成膜を形成した後、前記ゲート絶縁膜形成膜上に前記第１のシリコン膜及び前記第１の保護膜を順次形成する工程を含み、
    前記工程（ｂ３）は、前記ゲート絶縁膜形成膜をパターニングして、前記第１の領域と前記第１のゲート電極形成部との間に第１のゲート絶縁膜を形成すると共に、前記第２の領域と前記第２のゲート電極形成部との間に第２のゲート絶縁膜を形成する工程を含んでいることを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記ゲート絶縁膜形成膜は、比誘電率が１０以上の高誘電率膜であることを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記ゲート絶縁膜形成膜は、金属酸化物を含む膜であることを特徴とする請求項３又は４に記載の半導体装置の製造方法。
  6. 前記工程（ｃ）は、
    前記第２のゲート電極形成部における前記第２の保護膜を除去して前記第２のシリコン膜を露出させる一方、前記第１のゲート電極形成部における前記第２のシリコン膜が露出しないように前記第２の保護膜を残存させる工程（ｃ１）と、
    前記第２のゲート電極形成部における前記第２のシリコン膜を選択的に除去して前記第１の保護膜を露出させる工程（ｃ２）と、
    前記工程（ｃ２）の後に、前記第１のゲート電極形成部における前記第２の保護膜を選択的にエッチングして前記第１のゲート電極形成部における前記第２のシリコン膜を露出すると共に、前記第２のゲート電極形成部における前記第１の保護膜を選択的にエッチングして前記第２のゲート電極形成部における前記第１のシリコン膜を露出する工程（ｃ３）とを含んでいることを特徴とする請求項１から５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記工程（ｃ１）は、前記第１の領域の上に前記第１のゲート電極形成部を覆うマスク膜を形成した後に、前記マスク膜をエッチングマスクとして前記第２のゲート電極形成部における前記第２の保護膜を選択的に除去して前記第２のシリコン膜を露出する工程であることを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記工程（ｃ１）において、前記第２のゲート電極形成部における前記第２の保護膜の除去は、エッチングにより行うことを特徴とする請求項６又は７に記載の半導体装置の製造方法。
  9. 前記工程（ｃ１）において、前記第２のゲート電極形成部における前記第２の保護膜の除去は、化学機械的研磨法により行うことを特徴とする請求項６に記載の半導体装置の製造方法。
  10. 前記工程（ｃ）は、
    前記第１のゲート電極形成部における前記第２の保護膜を除去して前記第２のシリコン膜を露出すると共に、前記第２のゲート電極形成部における前記第２の保護膜を除去して前記第２のシリコン膜を露出する工程（ｃ１）と、
    前記工程（ｃ１）の後に、前記第１の領域の上に前記第１のゲート電極形成部における前記第２のシリコン膜を覆うマスク膜を形成する工程（ｃ２）と、
    前記マスク膜をエッチングマスクとして、前記第２のゲート電極形成部における前記第２のシリコン膜及び第１の保護膜を選択的にエッチングすることにより前記第１のシリコン膜を露出する工程（ｃ３）とを含むことを特徴とする請求項１から５のいずれか１項に記載の半導体装置の製造方法。
  11. 前記工程（ｃ１）において前記第２の保護膜の除去は、エッチングにより行うことを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記工程（ｃ１）において前記第２の保護膜を除去する工程は、化学機械的研磨法により行うことを特徴とする請求項１０に記載の半導体装置の製造方法。
  13. 前記工程（ｂ）と前記工程（ｃ）との間に、
    前記第１のゲート電極形成部及び第２のゲート電極形成部をマスクとして前記第１の領域及び第２の領域にそれぞれイオン注入を行うことにより、前記第１のゲート電極形成部及び第２のゲート電極形成部の両側方の領域に第１のソースドレイン領域をそれぞれ形成する工程（ｅ）と、
    前記工程（ｅ）の後に、前記第１のゲート電極形成部及び第２のゲート電極形成部の側面上に絶縁性のサイドウォールをそれぞれ形成する工程（ｆ）と、
    前記各サイドウォールをマスクとして前記第１の領域及び第２の領域にそれぞれイオン注入を行うことにより前記各サイドウォールの外側の領域に第２のソースドレイン領域をそれぞれ形成する工程（ｇ）とをさらに備えていることを特徴とする請求項１から１２のいずれか１項に記載の半導体装置の製造方法。
  14. 前記工程（ｇ）と前記工程（ｃ）との間に、前記半導体基板の上に前記第１のゲート電極形成部及び第２のゲート電極形成部を覆う層間絶縁膜を形成する工程（ｈ）をさらに備えていることを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 前記シリコン膜は、ポリシリコン膜又はアモルファスシリコン膜であることを特徴とする請求項１から１４のいずれか１項に記載の半導体装置の製造方法。
  16. 前記第１の保護膜及び第２の保護膜は、シリコン酸化膜であることを特徴とする請求項１から１５のいずれか１項に記載の半導体装置の製造方法。
  17. 前記金属膜は、遷移金属からなることを特徴とする請求項１から１６のいずれか１項に記載の半導体装置の製造方法。
  18. 前記金属膜は、ニッケル、コバルト、白金、チタン、ルテニウム、イリジウム及びイットリビウムのうちの少なくとも１つを含むことを特徴とする請求項１から１７のいずれか１項に記載の半導体装置の製造方法。
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