JP2007274859A - Power supply device control circuit, power supply device and control method therefor - Google Patents
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Abstract
【課題】集積回路に最適な動作電源電圧を生成することができる電源装置の制御回路、電源装置及びその制御方法を提供する。加えて、集積回路の省電力化及び集積回路の遅延時間を短縮することができる電源装置の制御回路、電源装置及びその制御方法を提供する。
【解決手段】第１電圧Ｖ１と第１電圧よりも低電圧である第２電圧Ｖ２とを出力する電源装置の制御回路６０であって、第１電圧Ｖ１と第２電圧Ｖ２との中間値を検出する第１検出回路Ｒ１，Ｒ２と、第１基準電圧ｅ３と第１検出回路Ｒ１，Ｒ２から出力される第１検出電圧ＶＭ１との差電圧を検出する第１差電圧検出回路ＥＲＡ１と、を備え、第１差電圧検出回路ＥＲＡ１の出力信号ＶＲ１に基づいて第１分圧電圧ＶＭ１が第１基準電圧ｅ３になるようにして第１電圧Ｖ１又は第２電圧Ｖ２を制御する。
【選択図】図２Provided are a power supply device control circuit, a power supply device, and a control method thereof that can generate an operating power supply voltage that is optimal for an integrated circuit. In addition, the present invention provides a power supply device control circuit, a power supply device, and a control method thereof that can reduce the power consumption of the integrated circuit and shorten the delay time of the integrated circuit.
A control circuit 60 of a power supply device that outputs a first voltage V1 and a second voltage V2 that is lower than the first voltage, wherein an intermediate value between the first voltage V1 and the second voltage V2 is obtained. First detection circuits R1 and R2 to detect, and a first difference voltage detection circuit ERA1 to detect a difference voltage between the first reference voltage e3 and the first detection voltage VM1 output from the first detection circuits R1 and R2. The first voltage V1 or the second voltage V2 is controlled so that the first divided voltage VM1 becomes the first reference voltage e3 based on the output signal VR1 of the first differential voltage detection circuit ERA1.
[Selection] Figure 2
Description
この発明は、電源装置の制御回路、電源装置及びその制御方法に関する。 The present invention relates to a control circuit for a power supply device, a power supply device, and a control method therefor.
電子デバイスにおける動作電源電圧の多様化に伴い、異なる電源電圧を発生するための電源装置の需要が増えている。図１３は、ＡＳＩＣ１１０が、インタフェース部１２０を介し、ＤＤＲメモリ１３０に接続されたインタフェースの構成を示すものである。図示の構成では、ＡＳＩＣ１１０に１．２Ｖの電源電圧ＶＣＣ１が供給されている。
With the diversification of operating power supply voltages in electronic devices, there is an increasing demand for power supply devices for generating different power supply voltages. FIG. 13 shows a configuration of an interface in which the ASIC 110 is connected to the DDR
これに対し、図示のインタフェース部１２０には、電源電圧ＶＣＣ１が１．２ＶであるＡＳＩＣ１１０が、電源電圧ＶＣＣ３が２．５ＶであるＤＤＲメモリ１３０とインタフェースするために、２．５Ｖの電源電圧ＶＣＣ２が供給されている。したがって、ＡＳＩＣ１１０の電源電圧ＶＣＣ１の値とインタフェース部１２０の電源電圧ＶＣＣ２の値とが異なり、ＡＳＩＣ１１０及びインタフェース部１２０を１つの集積回路によって構成する場合には、２種類の電源電圧ＶＣＣ１，ＶＣＣ２が必要となる。そして、論理閾値電圧を各電源電圧ＶＣＣ１〜ＶＣＣ３の略半分にするために、ＡＳＩＣ１１０の論理閾値電圧が０．６Ｖ、インタフェース部１２０及びＤＤＲメモリ１３０の各論理閾値電圧ＶＲＥＦが、１．２５Ｖにそれぞれ設定されている。図示の構成では、ＡＳＩＣ１１０の論理信号は、インタフェース部１２０において信号レベルが変換された上で、ＡＳＩＣ９０とＤＤＲメモリ１３０との間で送受信される。
On the other hand, in the illustrated
特許文献１には、電圧のレベル変換回路等を必要とせず、動作電源電圧が異なる複数の回路ブロックと通信することを可能にした半導体装置が開示されている。この半導体装置においては、各回路ブロックとの論理閾値電圧を共通にしている。各回路ブロックの論理信号は、各回路ブロックの動作電源電圧の間で振幅する。この半導体装置の技術を上記のインタフェースの構成に適用すれば、ＡＳＩＣ１１０の論理閾値電圧とＤＤＲメモリ１３０の論理閾値電圧ＶＲＥＦとを共通にし、該論理閾値電圧ＶＲＥＦを中心にしてＡＳＩＣ１１０の電源電圧ＶＣＣ１の高電位レベル及び低電位レベルを設定して動作電源電圧を確保することができ、ＡＳＩＣ１１０の電源電圧ＶＣＣ１とは異なる電源電圧ＶＣＣ２が供給されるインタフェース部１２０を備える必要がなく、ＡＳＩＣ１１０が、ＤＤＲメモリ１３０と直接インタフェースすることができる。
ところで、電子デバイスは、集積化が進み動作電源電圧の低下が進んでいることから、電力の消費量を減少させ、省電力化が図られている。近年の電子デバイスは、動作電源電圧の低下に伴って、電子デバイスに搭載されるＭＯＳトランジスタのスレッシュホールド電圧も低下している。スレッシュホールド電圧の低下により、サブスレッシュホールド領域での電流遮断特性が劣ることになり、ＭＯＳトランジスタのゲート・ソース間に電圧が印加されないオフ状態であっても、リーク電流が流れてしまうことがある。そこで、電力の消費量を減少させて省電力化を図るためには、リーク電流の影響を無視することができなかった。 By the way, since the integration of electronic devices is progressing and the operating power supply voltage is decreasing, the power consumption is reduced and power saving is achieved. In recent electronic devices, the threshold voltage of the MOS transistor mounted on the electronic device is also lowered as the operating power supply voltage is lowered. Due to the decrease in the threshold voltage, the current interruption characteristic in the subthreshold region is inferior, and a leakage current may flow even in the off state where no voltage is applied between the gate and source of the MOS transistor. . Therefore, in order to reduce power consumption and save power, the influence of leakage current cannot be ignored.
ＭＯＳトランジスタにリーク電流が流れることを抑制するため、特許文献２及び特許文献３に記載された技術が知られている。特許文献２に記載された集積回路によれば、ＰＭＯＳトランジスタがオフ状態であるときには、ＰＭＯＳトランジスタのバックゲートに対し、該ＰＭＯＳトランジスタがオン状態であるときのバックゲート電圧に比べて電圧値が高いバックゲート電圧を印加すると共に、ＮＭＯＳトランジスタのバックゲートに対し、該ＮＭＯＳトランジスタがオン状態であるときのバックゲート電圧に比べて電圧値が低いバックゲート電圧を印加し、各トランジスタのスレッシュホールド電圧を高くしてリーク電流が流れることを抑制し、電力の消費量を減少させることができる。
In order to suppress the leak current from flowing through the MOS transistor, techniques described in
特許文献３に記載された集積回路によれば、バック・バイアス発生回路が、ＰＭＯＳトランジスタのＮ基板に対しては、電源電圧よりも電圧値が高い電圧を印加し、ＮＭＯＳトランジスタのＰ基板に対しては、グランド電圧よりも電圧値が低い電圧を印加し、各トランジスタの閾値電圧（スレッシュホールド電圧）を高くすると共にジャンクション容量を低下させ、リーク電流が流れることを抑制して電力の消費量を減少させることができる。
しかしながら、上述した半導体装置の技術を図１３のインタフェースの構成に適用する場合であっても、背景技術においては、前記低電位レベル及び前記高電位レベルが、それぞれ別個のレギュレータによって生成され、各電位レベルが自由に設定されるため、設定によっては、前記高電位レベルと前記低電位レベルとの電位差が変動してしまうことが想定される。このような場合には、前記電位差によって定まる動作電源電圧も変動してしまうことがあり、前記高電位レベルまたは前記低電位レベルの変動によって、生成される電圧の値が、集積回路の動作に必要な電圧値を下回ってしまったり、必要な電圧を上回ってしまうことが考えられたり、さらに前記高電位レベルと前記低電位レベルとの関係が逆転してしまうことも考えられ、電源装置が、集積回路に最適な動作電源電圧を生成することができないことが考えられる。 However, even when the technology of the semiconductor device described above is applied to the configuration of the interface of FIG. 13, in the background art, the low potential level and the high potential level are generated by separate regulators, and each potential is Since the level is freely set, it is assumed that the potential difference between the high potential level and the low potential level varies depending on the setting. In such a case, the operating power supply voltage determined by the potential difference may also fluctuate, and the value of the voltage generated by the fluctuation of the high potential level or the low potential level is necessary for the operation of the integrated circuit. The voltage may be lower than the required voltage value, may exceed the required voltage, and the relationship between the high potential level and the low potential level may be reversed. It is conceivable that an operating power supply voltage optimal for the circuit cannot be generated.
また、上述した電子デバイスにおいては、特許文献２に記載されたように、電源装置によって、各トランジスタにバックゲート電圧を印加すると、リーク電流が流れることを抑制し、集積回路の消費電力量を減少させて省電力化を図ることができるものの、各トランジスタがオン状態のときに、バックゲート電圧を各トランジスタに印加すると、各トランジスタのオン抵抗が大きくなるから、集積回路の動作速度が遅くなり、集積回路の遅延時間が長くなることが考えられる。
In the above-described electronic device, as described in
この発明は、このような状況に鑑み提案されたものであって、集積回路に最適な動作電源電圧を生成することができる電源装置の制御回路、電源装置及びその制御方法を提供することを目的とする。加えて、集積回路の省電力化及び集積回路の遅延時間を短縮することができる電源装置の制御回路、電源装置及びその制御方法を提供することを目的とする。 The present invention has been proposed in view of such circumstances, and it is an object of the present invention to provide a control circuit for a power supply device, a power supply device, and a control method thereof that can generate an optimum operating power supply voltage for an integrated circuit. And In addition, an object of the present invention is to provide a power supply device control circuit, a power supply device, and a control method thereof that can save power in the integrated circuit and reduce the delay time of the integrated circuit.
請求項１の発明に係る電源装置の制御回路及び請求項７の発明に係る電源装置は、第１電圧と前記第１電圧よりも低電圧である第２電圧とを出力する電源装置及びその制御回路であって、前記第１電圧と前記第２電圧との中間値を検出する第１検出回路と、第１基準電圧と前記第１検出回路から出力される第１検出電圧との差電圧を検出する第１差電圧検出回路と、を備え、前記第１差電圧検出回路の出力信号に基づいて前記第１検出電圧が前記第１基準電圧になるようにして前記第１電圧又は前記第２電圧を制御することを特徴とする。
The control circuit of the power supply device according to the invention of
請求項１の発明に係る電源装置の制御回路及び請求項７の発明に係る電源装置によれば、前記第１検出電圧を前記第１基準電圧になるように制御するから、例えば、第２電圧の値を所定の値に固定すると、前記第１検出電圧を前記第１基準電圧と一致させるようにしつつ、第１電圧の値を設定することができる。また、請求項１の発明に係る電源装置の制御回路及び請求項７の発明に係る電源装置によれば、前記第１検出電圧を前記第１基準電圧と一致させるようにしつつ、第１及び第２電圧の値を可変して設定することもできる。
According to the control circuit of the power supply device according to the first aspect of the invention and the power supply device according to the seventh aspect of the invention, the first detection voltage is controlled to be the first reference voltage. Is fixed to a predetermined value, the value of the first voltage can be set while making the first detection voltage coincide with the first reference voltage. According to the control circuit for the power supply device according to the invention of
請求項９の発明に係る電源装置の制御方法は、第１電圧と前記第１電圧よりも低電圧である第２電圧とを出力する電源装置の制御方法であって、前記第１電圧と前記第２電圧との中間値を検出して第１検出電圧を出力し、第１基準電圧と前記第１検出電圧との差電圧を検出して第１出力信号を出力し、前記第１出力信号に基づいて前記第１検出電圧が前記第１基準電圧になるようにして前記第１電圧又は前記第２電圧を制御することを特徴とする A control method for a power supply device according to a ninth aspect of the invention is a control method for a power supply device that outputs a first voltage and a second voltage that is lower than the first voltage, the first voltage and the An intermediate value with respect to the second voltage is detected to output a first detection voltage, a differential voltage between the first reference voltage and the first detection voltage is detected to output a first output signal, and the first output signal And controlling the first voltage or the second voltage such that the first detection voltage becomes the first reference voltage.
請求項９の発明に係る電源装置の制御方法によれば、前記第１検出電圧を前記第１基準電圧になるように制御するから、例えば、第２電圧の値を所定の値に固定すると、前記第１検出電圧を前記第１基準電圧と一致させるようにしつつ、第１電圧の値を設定することができる。また、請求項９の発明に係る電源装置の制御方法によれば、前記第１検出電圧を前記第１基準電圧と一致させるようにしつつ、第１及び第２電圧の値を可変して設定することもできる。 According to the control method of the power supply device according to the invention of claim 9, since the first detection voltage is controlled to be the first reference voltage, for example, when the value of the second voltage is fixed to a predetermined value, The value of the first voltage can be set while making the first detection voltage coincide with the first reference voltage. According to the control method of the power supply device of the ninth aspect of the invention, the values of the first and second voltages are variably set while making the first detection voltage coincide with the first reference voltage. You can also.
本発明の電源装置の制御回路、電源装置及びその制御方法によれば、前記第１検出電圧を前記第１基準電圧になるように制御するから、例えば、第２電圧の値を所定の値に固定すると、前記第１検出電圧を前記第１基準電圧と一致させるようにしつつ、第１電圧の値を設定することができる。また、本発明の電源装置の制御回路、電源装置及びその制御方法によれば、前記第１検出電圧を前記第１基準電圧と一致させるようにしつつ、第１及び第２電圧の値を可変して設定することもできる。 According to the power supply device control circuit, the power supply device, and the control method thereof according to the present invention, the first detection voltage is controlled to become the first reference voltage. For example, the value of the second voltage is set to a predetermined value. When fixed, the value of the first voltage can be set while making the first detection voltage coincide with the first reference voltage. Further, according to the control circuit, the power supply device, and the control method for the power supply device of the present invention, the values of the first and second voltages are varied while making the first detection voltage coincide with the first reference voltage. Can also be set.
＜実施形態１＞
本発明の実施形態１を、図１ないし図４を参照しつつ説明する。ここでは、電源装置１が、図１に図示するＡＳＩＣ９０に、高圧側の電源電圧Ｖ１、低圧側の電源電圧Ｖ２、論理閾値電圧ＶＲＥＦ等を供給する場合について説明する。この電源電圧Ｖ１は、本発明の第１電圧に相当し、電源電圧Ｖ２は、本発明の第２電圧に相当する。本実施形態では、ＡＳＩＣ９０の動作電源電圧値が、１．２Ｖに設定されている。図２ないし図４は、実施形態１の電源装置１の回路図である。電源装置１は、直流入力電圧ＶＩＮが、入力端子（ＩＮ１）ないし入力端子（ＩＮ４）を介して印加される。この電源装置１は、図２ないし図４から理解できるように、直流入力電圧ＶＩＮを、電圧値がそれぞれ異なる電源電圧Ｖ１，Ｖ２、論理閾値電圧ＶＲＥＦ、ＡＳＩＣ９０のＰＭＯＳトランジスタのバックゲート電圧ＶＢＧＰ，ＡＳＩＣ９０のＮＭＯＳトランジスタのバックゲート電圧ＶＢＧＮに変換する。この電源装置１は、各電圧Ｖ１，Ｖ２，ＶＲＥＦ，ＶＢＧＰ，ＶＢＧＮを、それぞれ出力端子（ＯＵＴ１），出力端子（ＯＵＴ２），出力端子（ＯＵＴ３），出力端子（ＯＵＴ４），出力端子（ＯＵＴ５）から出力する。電源装置１は、第１ＤＣ−ＤＣコンバータ２と、第２ＤＣ−ＤＣコンバータ３と、第３ＤＣ−ＤＣコンバータ４と、第４ＤＣ−ＤＣコンバータ５と、第５ＤＣ−ＤＣコンバータ６とを備えている。本実施形態の電源装置１は、差動出力電源装置であって、電流ソース型の第１スイッチング装置１０と、電流シンク型の第２スイッチング装置２０と、第３スイッチング装置３０と、第４スイッチング装置４０と、第５スイッチング装置５０と、各スイッチング装置１０〜５０を制御する制御部６０とを備えている。
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第１スイッチング装置１０は、図２に図示するように、主スイッチをなす第１トランジスタＦＥＴ１と、同期整流スイッチをなす第２トランジスタＦＥＴ２と、主インダクタをなすチョークコイルＬ１と、平滑キャパシタをなすコンデンサＣ１とを備えている。第１トランジスタＦＥＴ１のドレイン電極は、入力端子（ＩＮ１）に接続され、第２トランジスタＦＥＴ２のソース電極は、グランドに接続されている。第１トランジスタＦＥＴ１のソース電極及び第２トランジスタＦＥＴ２のドレイン電極は、それぞれチョークコイルＬ１の入力端に接続されている。第１トランジスタＦＥＴ１のゲート電極は、制御部６０の非反転出力端子（ＤＨ１）に接続され、第２トランジスタＦＥＴ２のゲート電極は、制御部６０の反転出力端子（ＤＬ１）に接続されている。さらに、チョークコイルＬ１の出力端は、接地されたコンデンサＣ１、出力端子（ＯＵＴ１）及び制御部６０の入力端子（ＦＢ１）に接続されている。
As shown in FIG. 2, the
第２スイッチング装置２０は、主スイッチをなす第３トランジスタＦＥＴ３と、同期整流スイッチをなす第４トランジスタＦＥＴ４と、主インダクタをなすチョークコイルＬ２と、平滑キャパシタをなすコンデンサＣ２とを備えている。第３トランジスタＦＥＴ３のドレイン電極は、前記第１ＤＣ−ＤＣコンバータ２の出力端子（ＯＵＴ１）に接続され、第４トランジスタＦＥＴ４のソース電極は、グランドに接続されている。第３トランジスタＦＥＴ３のソース電極及び第４トランジスタＦＥＴ４のドレイン電極は、それぞれチョークコイルＬ２の入力端に接続されている。第３トランジスタＦＥＴ３のゲート電極は、制御部６０の反転出力端子（ＤＬ２）に接続され、第４トランジスタＦＥＴ４のゲート電極は、非反転出力端子（ＤＨ２）に接続されている。さらに、チョークコイルＬ２の出力端は、コンデンサＣ２、第２ＤＣ−ＤＣコンバータ３の出力端子（ＯＵＴ２）及び制御部６０の入力端子（ＦＢ２）に接続されている。
The
第３スイッチング装置３０は、主スイッチをなす第５トランジスタＦＥＴ５と、同期整流スイッチをなす第６トランジスタＦＥＴ６と、主インダクタをなすチョークコイルＬ３と、平滑キャパシタをなすコンデンサＣ３とを備えている。第５トランジスタＦＥＴ５のドレイン電極は、入力端子（ＩＮ２）に接続され、第６トランジスタＦＥＴ６のソース電極は、グランドに接続されている。第５トランジスタＦＥＴ５のソース電極及び第６トランジスタＦＥＴ６のドレイン電極は、それぞれチョークコイルＬ３の入力端に接続されている。第５トランジスタＦＥＴ５のゲート電極は、制御部６０の非反転出力端子（ＤＨ３）に接続され、第６トランジスタＦＥＴ６のゲート電極は、制御部６０の反転出力端子（ＤＬ３）に接続されている。さらに、チョークコイルＬ３の出力端は、接地されたコンデンサＣ３及び第３ＤＣ−ＤＣコンバータ４の出力端子（ＯＵＴ３）に接続されている。
The
第４スイッチング装置４０は、図３に図示するように、主スイッチをなす第７トランジスタＦＥＴ７と、同期整流スイッチをなす第８トランジスタＦＥＴ８と、主インダクタをなすチョークコイルＬ４と、平滑キャパシタをなすコンデンサＣ４とを備えている。第７トランジスタＦＥＴ７のドレイン電極は、入力端子（ＩＮ３）に接続され、第８トランジスタＦＥＴ８のソース電極は、グランドに接続されている。第７トランジスタＦＥＴ７のソース電極及び第８トランジスタＦＥＴ８のドレイン電極は、それぞれチョークコイルＬ４の入力端に接続されている。第７トランジスタＦＥＴ７のゲート電極は、制御部６０の非反転出力端子（ＤＨ４）に接続され、第８トランジスタＦＥＴ８のゲート電極は、制御部６０の反転出力端子（ＤＬ４）に接続されている。さらに、チョークコイルＬ４の出力端は、接地されたコンデンサＣ４、第４ＤＣ−ＤＣコンバータ５の出力端子（ＯＵＴ４）及び制御部６０の入力端子（ＦＢ４）に接続されている。
As shown in FIG. 3, the
第５スイッチング装置５０は、図４に図示するように、主スイッチをなす第９トランジスタＦＥＴ９と、同期整流スイッチをなす第１０トランジスタＦＥＴ１０と、主インダクタをなすチョークコイルＬ５と、平滑キャパシタをなすコンデンサＣ５とを備えている。第９トランジスタＦＥＴ９のドレイン電極は、入力端子（ＩＮ４）に接続され、第１０トランジスタＦＥＴ１０のソース電極は、コンデンサＣ５、第５ＤＣ−ＤＣコンバータ６の出力端子（ＯＵＴ５）及び制御部６０の入力端子（ＦＢ５）に接続されている。第９トランジスタＦＥＴ９のソース電極及び第１０トランジスタＦＥＴ１０のドレイン電極は、それぞれチョークコイルＬ５の入力端に接続されている。第９トランジスタＦＥＴ９のゲート電極は、制御部６０の非反転出力端子（ＤＨ５）に接続され、第１０トランジスタＦＥＴ１０のゲート電極は、反転出力端子（ＤＬ５）に接続されている。さらに、チョークコイルＬ５の出力端は、コンデンサＣ５、前記出力端子（ＯＵＴ５）及び前記出力端子（ＯＵＴ２）に接続されている。
As shown in FIG. 4, the
制御部６０は、ＩＣ（集積回路）によって形成され、本発明の制御回路を構成する。制御部６０は、図２ないし図４に図示するように、フリップフロップＦＦ−１，ＦＦ−２と、比較器ＣＯＭＰ１，ＣＯＭＰ２と、誤差増幅器ＥＲＡ１，ＥＲＡ２と、抵抗Ｒ１〜Ｒ４と、パルス発振器ＯＳＣ１と、鋸波発振器ＯＳＣ２とを備えている。制御部６０は、図示するように、第１レギュレータ６１と、第２レギュレータ６２と、第３レギュレータ６３とを備えている。第１レギュレータ６１は本発明の第１レギュレータ部、第２レギュレータ６２は本発明の第２レギュレータ部、第３レギュレータは本発明の第３レギュレータ部にそれぞれ相当する。パルス発振器ＯＳＣ１から出力されるクロック信号ＣＫは、鋸波発振器ＯＳＣ２、フリップフロップＦＦ−１のセット入力（Ｓ１）及びフリップフロップＦＦ−２のセット入力（Ｓ２）にそれぞれ入力されている。また、鋸波発振器ＯＳＣ２は、このクロック信号ＣＫに同期して鋸波信号ＣＫＮを発生し、該信号ＣＫＮを、比較器ＣＯＭＰ１，ＣＯＭＰ２に出力する。鋸波信号ＣＫＮは、クロック信号ＣＫの立ち上がりエッジで０Ｖにリセットされ、鋸波信号ＣＫＮのレベルは、クロック信号ＣＫの次の周期の立ち上がりまで所定の傾きにより上昇する。
The
制御部６０は、第１トランジスタＦＥＴ１及び第２トランジスタＦＥＴ２を、次のように制御する。本実施形態では、本発明の第１検出回路ないし第４検出回路を、分圧回路として例示して説明する。抵抗Ｒ１，Ｒ２は、出力端子（ＯＵＴ１）と出力端子（ＯＵＴ２）との間に直列に接続されている。ここでは、抵抗Ｒ１の値と抵抗Ｒ２の値とを同一びしている。抵抗Ｒ１，Ｒ２により、中間電圧ＶＭ１が取り出されている。中間電圧ＶＭ１は、本発明の第１検出電圧に相当する。この中間電圧ＶＭ１の値は、（電圧Ｖ１の値＋電圧Ｖ２の値）÷２である。この抵抗Ｒ１，Ｒ２は、電圧Ｖ１と電圧Ｖ２との間の電圧値を分圧するから、本発明の第１検出回路に相当する。誤差増幅器ＥＲＡ１は、反転入力端子に、中間電圧ＶＭ１が入力されている。一方、誤差増幅器ＥＲＡ１は、非反転入力端子に基準電圧ｅ３（第１基準電圧）が入力されている。誤差増幅器ＥＲＡ１は、誤差出力電圧ＶＲ１を比較器ＣＯＭＰ１に出力する。誤差出力電圧ＶＲ１は、基準電圧ｅ３から電圧ＶＭ１（第１検出電圧）を差し引いた値を増幅したものである。誤差増幅器ＥＲＡ１は、前記誤差出力電圧ＶＲ１を出力するから、本発明の第１差電圧回路に相当する。なお、本実施形態では、基準電圧ｅ３の値を、ＤＤＲメモリ９５（図１参照。）の電源電圧ＶＣＣ３の値（２．５Ｖ）の半分の値（１．２５Ｖ）に設定している。
The
比較器ＣＯＭＰ１は、非反転入力端子に鋸波信号ＣＫＮが入力され、反転入力端子に前記誤差出力電圧ＶＲ１が入力されている。鋸波信号ＣＫＮのレベルが上昇する期間では、該信号ＣＫＮのレベルが誤差出力電圧ＶＲ１のレベルを上回るときに、比較器ＣＯＭＰ１が出力するリセット信号ＲＣＫ１のレベルが、ローレベルからハイレベルに変化する。これに対し、鋸波信号ＣＫＮのレベルが０Ｖにリセットされると、リセット信号ＲＣＫ１のレベルが、ハイレベルからローレベルに変化する。また、誤差出力電圧ＶＲ１のレベルが変動すると、リセット信号ＲＣＫ１が、ローレベルからハイレベルに変化するタイミングも変動する。比較器ＣＯＭＰ１は、誤差出力電圧ＶＲ１のレベルに応じてパルス幅変調がなされたリセット信号ＲＣＫ１を出力する。 In the comparator COMP1, the sawtooth signal CKN is input to the non-inverting input terminal, and the error output voltage VR1 is input to the inverting input terminal. In the period when the level of the sawtooth signal CKN rises, when the level of the signal CKN exceeds the level of the error output voltage VR1, the level of the reset signal RCK1 output from the comparator COMP1 changes from the low level to the high level. . On the other hand, when the level of the sawtooth signal CKN is reset to 0V, the level of the reset signal RCK1 changes from the high level to the low level. Further, when the level of the error output voltage VR1 varies, the timing at which the reset signal RCK1 changes from the low level to the high level also varies. The comparator COMP1 outputs a reset signal RCK1 that has been subjected to pulse width modulation in accordance with the level of the error output voltage VR1.
フリップフロップＦＦ−１は、セット入力（Ｓ１）にクロック信号ＣＫが入力され、リセット入力（Ｒ１）にリセット信号ＲＣＫ１が入力される。フリップフロップＦＦ−１は、クロック信号ＣＫが立ち上がるときに、ハイレベルの信号を、出力端子（Ｑ１）から出力する。一方、フリップフロップＦＦ−１は、リセット信号ＲＣＫ１が立ち上がるときに、ローレベルの信号を、出力端子（Ｑ１）から出力する。フリップフロップＦＦ−１は、ハイレベルの信号を、前記非反転入力端子（ＤＨ１）を介して第１トランジスタＦＥＴ１のゲート電極に出力するときに、ローレベルの信号を、前記反転入力端子（ＤＬ１）を介して第２トランジスタＦＥＴ２のゲート電極に出力する。各トランジスタＦＥＴ１，ＦＥＴ２は、フリップフロップＦＦ−１が出力する信号によって、オンオフ制御される。 In the flip-flop FF-1, the clock signal CK is input to the set input (S1), and the reset signal RCK1 is input to the reset input (R1). The flip-flop FF-1 outputs a high level signal from the output terminal (Q1) when the clock signal CK rises. On the other hand, the flip-flop FF-1 outputs a low level signal from the output terminal (Q1) when the reset signal RCK1 rises. When the flip-flop FF-1 outputs a high level signal to the gate electrode of the first transistor FET1 via the non-inverting input terminal (DH1), the flip-flop FF-1 outputs a low level signal to the inverting input terminal (DL1). To the gate electrode of the second transistor FET2. The transistors FET1 and FET2 are ON / OFF controlled by a signal output from the flip-flop FF-1.
また、制御部６０は、第３トランジスタＦＥＴ３及び第４トランジスタＦＥＴ４を、次のように制御する。抵抗Ｒ３，Ｒ４により、電圧Ｖ１と電圧Ｖ２との中間値を両抵抗Ｒ３，Ｒ４によって分圧した電圧ＶＢ１が、取り出される。抵抗Ｒ３，Ｒ４は、本発明の第２検出回路に相当し、電圧ＶＢ１は、本発明の第２検出電圧に相当する。誤差増幅器ＥＲＡ２は、非反転入力端子に電圧ＶＢ１が入力され、反転入力端子に、電圧ＶＣが入力されている。この電圧ＶＣの値は、電圧Ｖ１の値−基準電圧ｅ２である。なお、基準電圧ｅ２の値は、前記ＡＳＩＣ９０の動作電源電圧値（１．２Ｖ）に設定されている。電源Ｓ２Ａは、図２から理解できるように、正極が電圧Ｖ１（第１電圧）に接続されて基準電圧ｅ２（第１の所定電圧）を出力するから、本発明の第１電圧発生器に相当する。電圧ＶＣは、電圧Ｖ１の値から基準電圧ｅ２の値だけ降下した値を有するから、本発明の第２基準電圧に相当する。誤差増幅器ＥＲＡ２は、誤差出力電圧ＶＲ２を、比較器ＣＯＭＰ２に出力する。誤差出力電圧ＶＲ２は、{電圧ＶＢ１の値−（電圧Ｖ１の値−ｅ２）}を増幅したものであり、本発明の誤差出力信号に相当する。誤差増幅器ＥＲＡ２は、前記誤差出力電圧ＶＲ２を出力するから、本発明の第２差電圧出力回路に相当する。
The
比較器ＣＯＭＰ２は、非反転入力端子に鋸波信号ＣＫＮが入力され、反転入力端子に前記誤差出力電圧ＶＲ２が入力されている。鋸波信号ＣＫＮのレベルが上昇する期間では、該信号ＣＫＮのレベルが誤差出力電圧ＶＲ２のレベルを上回るときに、比較器ＣＯＭＰ２が出力するリセット信号ＲＣＫ２のレベルが、ローレベルからハイレベルに変化する。これに対し、鋸波信号ＣＫＮのレベルが０Ｖにリセットされると、リセット信号ＲＣＫ２のレベルが、ハイレベルからローレベルに変化する。また、誤差出力電圧ＶＲ２のレベルが変動すると、リセット信号ＲＣＫ２が、ローレベルからハイレベルに変化するタイミングも変動する。比較器ＣＯＭＰ２は、誤差出力電圧ＶＲ２のレベルに応じてパルス幅変調がなされたリセット信号ＲＣＫ２を出力する。 In the comparator COMP2, the sawtooth signal CKN is input to the non-inverting input terminal, and the error output voltage VR2 is input to the inverting input terminal. In the period when the level of the sawtooth signal CKN rises, when the level of the signal CKN exceeds the level of the error output voltage VR2, the level of the reset signal RCK2 output from the comparator COMP2 changes from the low level to the high level. . On the other hand, when the level of the sawtooth signal CKN is reset to 0V, the level of the reset signal RCK2 changes from the high level to the low level. Further, when the level of the error output voltage VR2 varies, the timing at which the reset signal RCK2 changes from the low level to the high level also varies. The comparator COMP2 outputs a reset signal RCK2 that has been subjected to pulse width modulation in accordance with the level of the error output voltage VR2.
フリップフロップＦＦ−２は、セット入力（Ｓ２）にクロック信号ＣＫが入力され、リセット入力（Ｒ２）にリセット信号ＲＣＫ２が入力される。フリップフロップＦＦ−２は、クロック信号ＣＫが立ち上がるときに、ハイレベルの信号を、出力端子（Ｑ２）から出力する。一方、フリップフロップＦＦ−２は、リセット信号ＲＣＫ２が立ち上がるときに、ローレベルの信号を、出力端子（Ｑ２）から出力する。フリップフロップＦＦ−２は、ローレベルの信号を、前記反転入力端子（ＤＬ２）を介して第３トランジスタＦＥＴ３のゲート電極に出力するときに、ハイレベルの信号を、前記非反転入力端子（ＤＨ２）を介して第４トランジスタＦＥＴ４のゲート電極に出力する。各トランジスタＦＥＴ３，ＦＥＴ４は、フリップフロップＦＦ−２が出力する信号によって、オンオフ制御される。 In the flip-flop FF-2, the clock signal CK is input to the set input (S2), and the reset signal RCK2 is input to the reset input (R2). The flip-flop FF-2 outputs a high level signal from the output terminal (Q2) when the clock signal CK rises. On the other hand, the flip-flop FF-2 outputs a low level signal from the output terminal (Q2) when the reset signal RCK2 rises. The flip-flop FF-2 outputs a high level signal to the non-inverting input terminal (DH2) when outputting a low level signal to the gate electrode of the third transistor FET3 via the inverting input terminal (DL2). To the gate electrode of the fourth transistor FET4. The transistors FET3 and FET4 are on / off controlled by a signal output from the flip-flop FF-2.
本実施形態の電源装置１は、次のように動作する。第１トランジスタＦＥＴ１のゲートレベルがハイレベルになり、第２トランジスタＦＥＴ２のゲートレベルがローレベルになると、第１トランジスタＦＥＴ１がオン状態になり、第２トランジスタＦＥＴ２がオフ状態になる。このとき、第４トランジスタＦＥＴ４のゲートレベルがハイレベルに、第３トランジスタＦＥＴ３のゲートレベルがローレベルになり、第４トランジスタＦＥＴ４がオン状態になり、第３トランジスタＦＥＴ３がオフ状態になる。このため、入力端子（ＩＮ１）から、第１トランジスタＦＥＴ１、チョークコイルＬ１、前記ＡＳＩＣ９０、チョークコイルＬ２及び第４トランジスタＦＥＴ４を介して、グランドに至る経路が形成される。このとき、チョークコイルＬ１には、第１トランジスタＦＥＴ１との接続側から出力端子（ＯＵＴ１）との接続側に向う方向に電流ＩＬ１が流れ、それと同時に、チョークコイルＬ２には、ＡＳＩＣ９０との接続側から第４トランジスタＦＥＴ４の接続側に向う方向に電流ＩＬ２が流れる。
The
鋸波信号ＣＫＮのレベルが電圧ＶＲ２のレベルを上回るとリセット信号ＲＣＫ２がハイレベルになる。すると、リセット信号ＲＣＫ２が立ち上がるときに、フリップフロップＦＦ−２の出力端子（Ｑ２）から出力される信号がローレベルに、出力端子（＊Ｑ２）から出力される信号がハイレベルになる。その後、第４トランジスタＦＥＴ４のゲートレベルがローレベルになると、第４トランジスタＦＥＴ４がオフ状態になる。これと共に、第３トランジスタＦＥＴ３のゲートレベルがハイレベルになり、第３トランジスタＦＥＴ３がオン状態になる。これにより、チョークコイルＬ２から、第３トランジスタＦＥＴ３を介して、出力端子（ＯＵＴ１）に至る経路が形成される。 When the level of the sawtooth signal CKN exceeds the level of the voltage VR2, the reset signal RCK2 becomes a high level. Then, when the reset signal RCK2 rises, the signal output from the output terminal (Q2) of the flip-flop FF-2 becomes low level, and the signal output from the output terminal (* Q2) becomes high level. Thereafter, when the gate level of the fourth transistor FET4 becomes low level, the fourth transistor FET4 is turned off. At the same time, the gate level of the third transistor FET3 becomes high level, and the third transistor FET3 is turned on. Thereby, a path from the choke coil L2 to the output terminal (OUT1) through the third transistor FET3 is formed.
鋸波信号ＣＫＮのレベルが誤差出力電圧ＶＲ１のレベルを上回るとリセット信号ＲＣＫ１がハイレベルになる。すると、リセット信号ＲＣＫ１が立ち上がるときに、フリップフロップＦＦ−１の出力端子（Ｑ１）から出力される信号がローレベルに、出力端子（＊Ｑ１）から出力される信号がハイレベルになる。その後、第１トランジスタＦＥＴ１のゲートレベルがローレベルになると、第１トランジスタＦＥＴ１がオフ状態になる。これと共に、第２トランジスタＦＥＴ２のゲートレベルがハイレベルになり、第２トランジスタＦＥＴ２がオン状態になる。このとき、チョークコイルＬ１は、蓄えられたエネルギーを放出して、引き続き、電流ＩＬ１を流し続ける。そして、エネルギーの低下と共に、電流ＩＬ１が徐々に減少する。その後、鋸波信号ＣＫＮがローレベルになると、リセット信号ＲＣＫ１およびリセット信号ＲＣＫ２がローレベルになり、鋸波信号ＣＫＮの一周期に対応した電源装置１の動作が終了する。
When the level of the sawtooth signal CKN exceeds the level of the error output voltage VR1, the reset signal RCK1 becomes high level. Then, when the reset signal RCK1 rises, the signal output from the output terminal (Q1) of the flip-flop FF-1 becomes low level, and the signal output from the output terminal (* Q1) becomes high level. Thereafter, when the gate level of the first transistor FET1 becomes low level, the first transistor FET1 is turned off. At the same time, the gate level of the second transistor FET2 becomes high level, and the second transistor FET2 is turned on. At this time, the choke coil L1 releases the stored energy and continues to pass the current IL1. As the energy decreases, the current IL1 gradually decreases. Thereafter, when the sawtooth signal CKN becomes low level, the reset signal RCK1 and the reset signal RCK2 become low level, and the operation of the
本実施形態では、電圧Ｖ１が、下記の数式を満たすように制御される。
（Ｖ１＋Ｖ２）／２＝ｅ３
ここで、Ｖ１：高圧側の電源電圧、Ｖ２：低圧側の電源電圧、基準電圧ｅ３＝１．２５Ｖ
In the present embodiment, the voltage V1 is controlled so as to satisfy the following mathematical formula.
(V1 + V2) / 2 = e3
Here, V1: power supply voltage on the high voltage side, V2: power supply voltage on the low voltage side, reference voltage e3 = 1.25V
また、本実施形態では、電圧Ｖ２が、電圧Ｖ１と電圧Ｖ２との差電圧を１．２Ｖ（ＡＳＩＣ９０の動作電源電圧値）にするため、下記の数式を満たすように制御される。
Ｖ２＝Ｖ１−１．２Ｖ
In the present embodiment, the voltage V2 is controlled to satisfy the following formula in order to set the difference voltage between the voltage V1 and the voltage V2 to 1.2 V (the operating power supply voltage value of the ASIC 90).
V2 = V1-1.2V
本実施形態では、電源装置１が、上記の２つの数式に基づいて、電圧Ｖ１の値を１．８５Ｖ、電圧Ｖ２の値を０．６５Ｖに制御し、各電圧Ｖ１，Ｖ２を、ＡＳＩＣ９０（図１参照。）に供給する。
In the present embodiment, the
制御部６０は、図２に図示するように、ＰＷＭ比較器ＰＷＭ１と、三角波発振器ＯＳＣ３と、誤差増幅器ＥＲＡ３とを備えている。電源装置１は、制御部６０が、以下に説明するように、トランジスタＦＥＴ５，ＦＥＴ６をオンオフ制御し、電圧ＶＲＥＦを、ＡＳＩＣ９０に供給する。
As shown in FIG. 2, the
直流入力電圧ＶＩＮと電圧ＶＲＥＦとの関係は、下記の数式のように表される。
ＶＲＥＦ＝{ＴＯＮ／（ＴＯＮ＋ＴＯＦＦ）}×ＶＩＮ
ここで、ＴＯＮ／（ＴＯＮ＋ＴＯＦＦ）：デューティー比
ＴＯＮ：主スイッチのオン時間
ＴＯＦＦ：主スイッチのオフ時間
The relationship between the DC input voltage VIN and the voltage VREF is expressed by the following mathematical formula.
VREF = {TON / (TON + TOFF)} × VIN
Where TON / (TON + TOFF): Duty ratio
TON: Main switch on time
TOFF: Main switch off time
抵抗Ｒ５，Ｒ６は、電圧ＶＲＥＦを分圧し、分圧された電圧ＶＢ２は、誤差増幅器ＥＲＡ３に入力される。誤差増幅器ＥＲＡ３は、電圧ＶＢ２と基準電圧ｅ３とを比較し、誤差出力電圧ＶＲ３をＰＷＭ比較器ＰＷＭ１に出力する。この誤差出力電圧ＶＲ３は、基準電圧ｅ３に対する電圧ＶＢ２の電圧差を増幅したものである。なお、基準電圧ｅ３の値は、上述したように、１．２５Ｖに設定されている。 The resistors R5 and R6 divide the voltage VREF, and the divided voltage VB2 is input to the error amplifier ERA3. The error amplifier ERA3 compares the voltage VB2 with the reference voltage e3 and outputs an error output voltage VR3 to the PWM comparator PWM1. The error output voltage VR3 is obtained by amplifying the voltage difference of the voltage VB2 with respect to the reference voltage e3. Note that the value of the reference voltage e3 is set to 1.25 V as described above.
三角波発振器ＯＳＣ３は、三角波信号ＶＳ１を、ＰＷＭ比較器ＰＷＭ１に出力する。この三角波信号ＶＳ１は、一定の電圧値の範囲（ここでは、１．０Ｖ〜２．０Ｖ）で振幅するものである。 The triangular wave oscillator OSC3 outputs a triangular wave signal VS1 to the PWM comparator PWM1. The triangular wave signal VS1 has an amplitude within a certain voltage value range (here, 1.0 V to 2.0 V).
ＰＷＭ比較器ＰＷＭ１には、誤差出力電圧ＶＲ３がプラス側入力端子（＋）に、三角波信号ＶＳ１がマイナス側入力端子（−）に、それぞれ入力される。ＰＷＭ比較器ＰＷＭ１は、誤差出力電圧ＶＲ３と三角波信号ＶＳ１の電圧値とを比較する。 In the PWM comparator PWM1, the error output voltage VR3 is input to the plus side input terminal (+), and the triangular wave signal VS1 is input to the minus side input terminal (−). The PWM comparator PWM1 compares the error output voltage VR3 with the voltage value of the triangular wave signal VS1.
ＰＷＭ比較器ＰＷＭ１は、誤差出力電圧ＶＲ３が、三角波信号ＶＳ１の電圧値よりも高いときに、出力端子（Ｑ３）からハイレベルのＰＷＭ信号を出力する。このとき、出力端子（＊Ｑ３）からは、ローレベルの反転ＰＷＭ信号が出力される。一方、ＰＷＭ比較器ＰＷＭ１は、誤差出力電圧ＶＲ３が、三角波信号ＶＳ１の電圧値よりも低いときに、ローレベルのＰＷＭ信号を出力する。このとき、反転ＰＷＭ信号はハイレベルである。 The PWM comparator PWM1 outputs a high-level PWM signal from the output terminal (Q3) when the error output voltage VR3 is higher than the voltage value of the triangular wave signal VS1. At this time, a low level inverted PWM signal is output from the output terminal (* Q3). On the other hand, the PWM comparator PWM1 outputs a low-level PWM signal when the error output voltage VR3 is lower than the voltage value of the triangular wave signal VS1. At this time, the inverted PWM signal is at a high level.
電圧ＶＢ２が基準電圧ｅ３に比べて低い場合には、誤差出力電圧ＶＲ３が大きくなり、ＰＷＭ信号がハイレベルになる期間（ＴＯＮ）が長くなる。これによって、前記デューティー比が大きくなり、電圧ＶＲＥＦが上昇する。これに対し、電圧ＶＢ２が基準電圧ｅ３に比べて高い場合には、誤差出力電圧ＶＲ３が小さくなり、ＰＷＭ信号がローレベルになる期間（ＴＯＦＦ）が長くなる。これによって、前記デューティー比が小さくなり、電圧ＶＲＥＦが下降する。 When the voltage VB2 is lower than the reference voltage e3, the error output voltage VR3 increases, and the period (TON) during which the PWM signal is at a high level is extended. As a result, the duty ratio increases and the voltage VREF increases. On the other hand, when the voltage VB2 is higher than the reference voltage e3, the error output voltage VR3 becomes small, and the period (TOFF) during which the PWM signal is at a low level becomes long. As a result, the duty ratio is reduced, and the voltage VREF decreases.
ＰＷＭ信号は、非反転出力端子（ＤＨ３）を介して第５トランジスタＦＥＴ５のゲート電極に入力される。第５トランジスタＦＥＴ５は、ＰＷＭ信号が、ハイレベルのときにオン状態になり、ローレベルのときにオフ状態になる。また、反転ＰＷＭ信号は、反転出力端子（ＤＬ３）を介して第６トランジスタＦＥＴ６のゲート電極に入力される。第６トランジスタＦＥＴ６は、反転ＰＷＭ信号が、ローレベルのときにオフ状態になり、ハイレベルのときにオン状態になる。ＰＷＭ信号がハイレベルとローレベルとの間を所定のデューティー比で繰り返し変化し、同時に反転ＰＷＭ信号がローレベルとハイレベルとの間を所定のデューティー比で繰り返し変化することにより、電圧ＶＲＥＦが、１．２５Ｖに制御されて、出力端子（ＯＵＴ３）を介してＡＳＩＣ９０に供給される。 The PWM signal is input to the gate electrode of the fifth transistor FET5 through the non-inverting output terminal (DH3). The fifth transistor FET5 is turned on when the PWM signal is at a high level, and is turned off when the PWM signal is at a low level. The inverted PWM signal is input to the gate electrode of the sixth transistor FET6 via the inverted output terminal (DL3). The sixth transistor FET6 is turned off when the inverted PWM signal is at a low level, and turned on when the inverted signal is at a high level. The PWM signal repeatedly changes between a high level and a low level at a predetermined duty ratio, and at the same time, the inverted PWM signal repeatedly changes between a low level and a high level at a predetermined duty ratio, whereby the voltage VREF is The voltage is controlled to 1.25 V and supplied to the ASIC 90 via the output terminal (OUT3).
制御部６０は、図３に図示するように、ＰＷＭ比較器ＰＷＭ２と、三角波発振器ＯＳＣ４と、誤差増幅器ＥＲＡ４とを備えている。電源装置１は、制御部６０が、以下に説明するように、トランジスタＦＥＴ７，ＦＥＴ８をオンオフ制御し、バックゲート電圧ＶＢＧＰを、ＡＳＩＣ９０のＰＭＯＳトランジスタのバックゲートに供給する。バックゲート電圧ＶＢＧＰは、電源電圧Ｖ１，Ｖ２とは異なる電圧値を有し、本発明の第３電圧に相当する。
As shown in FIG. 3, the
抵抗Ｒ１３，Ｒ１４は、電圧Ｖ１を分圧し、分圧された電圧ＶＢ３は、誤差増幅器ＥＲＡ４の第２非反転入力端子に入力される。電圧ＶＢ３は、電圧Ｖ１（第１電圧）に応じて設定されるものであるから、本発明の設定電圧に相当する。抵抗Ｒ１３，Ｒ１４は、電圧Ｖ１（第１電圧）を分圧して電圧ＶＢ３（設定電圧）を出力するから、本発明の第４検出回路に相当する。さらに、誤差増幅器ＥＲＡ４の第１非反転入力端子には、基準電圧ｅ４が入力されている。ここでは、基準電圧ｅ４の値が、電圧Ｖ１を分圧した電圧の値よりも高い値（例えば１．９５Ｖ）に設定されている。なお、基準電圧ｅ４は、本発明の第４基準電圧に相当する。 The resistors R13 and R14 divide the voltage V1, and the divided voltage VB3 is input to the second non-inverting input terminal of the error amplifier ERA4. Since the voltage VB3 is set according to the voltage V1 (first voltage), it corresponds to the set voltage of the present invention. The resistors R13 and R14 divide the voltage V1 (first voltage) and output the voltage VB3 (set voltage), and thus correspond to the fourth detection circuit of the present invention. Further, the reference voltage e4 is input to the first non-inverting input terminal of the error amplifier ERA4. Here, the value of the reference voltage e4 is set to a value (for example, 1.95 V) higher than the value of the voltage obtained by dividing the voltage V1. The reference voltage e4 corresponds to the fourth reference voltage of the present invention.
抵抗Ｒ７，Ｒ８は、バックゲート電圧ＶＢＧＰを分圧し、分圧された電圧ＶＢ４は、誤差増幅器ＥＲＡ４の反転入力端子に入力されている。ここでは、抵抗Ｒ７と抵抗Ｒ８との抵抗比を、前記抵抗Ｒ１３と前記抵抗Ｒ１４との抵抗比と同じに設定した。電圧ＶＢ４は、バックゲート電圧ＶＢＧＰ（第３電圧）に応じて検出されるものであり、本発明の第３検出電圧に相当する。抵抗Ｒ７，Ｒ８は、バックゲート電圧ＶＢＧＰ（第３電圧）を分圧して電圧ＶＢ４（第３検出電圧）を出力するから、本発明の第３検出回路に相当する。誤差増幅器ＥＲＡ４は、電圧ＶＢ４と、電圧ＶＢ３及び基準電圧ｅ４の内の電圧値が高い電圧とを比較し、誤差出力電圧ＶＲ４をＰＷＭ比較器ＰＷＭ２に出力する。この誤差出力電圧ＶＲ４は、基準電圧ｅ４又は電圧ＶＢ３に対する電圧ＶＢ４の電圧差を増幅したものである。本実施形態では、基準電圧ｅ４が、電圧Ｖ１（１．８５Ｖ）を分圧した電圧ＶＢ３よりも高くなり、誤差増幅器ＥＲＡ４が、基準電圧ｅ４と電圧ＶＢ４とを比較し、誤差出力電圧ＶＲ４を、ＰＷＭ比較器ＰＷＭ２に出力する。なお、上述したように、誤差増幅器ＥＲＡ４は、反転入力端子に電圧ＶＢ４（検出電圧）が入力され、第１非反転入力端子に基準電圧ｅ４（第４基準電圧）が入力され、第２非反転入力端子にＶＢ３（設定電圧）が入力されるから、本発明の第４差電圧検出回路に相当する。 The resistors R7 and R8 divide the back gate voltage VBGP, and the divided voltage VB4 is input to the inverting input terminal of the error amplifier ERA4. Here, the resistance ratio between the resistor R7 and the resistor R8 is set to be the same as the resistance ratio between the resistor R13 and the resistor R14. The voltage VB4 is detected according to the back gate voltage VBGP (third voltage) and corresponds to the third detection voltage of the present invention. Since the resistors R7 and R8 divide the back gate voltage VBGP (third voltage) and output the voltage VB4 (third detection voltage), they correspond to the third detection circuit of the present invention. The error amplifier ERA4 compares the voltage VB4 with a voltage having a high voltage value among the voltage VB3 and the reference voltage e4, and outputs an error output voltage VR4 to the PWM comparator PWM2. The error output voltage VR4 is obtained by amplifying the voltage difference of the voltage VB4 with respect to the reference voltage e4 or the voltage VB3. In this embodiment, the reference voltage e4 becomes higher than the voltage VB3 obtained by dividing the voltage V1 (1.85 V), the error amplifier ERA4 compares the reference voltage e4 and the voltage VB4, and the error output voltage VR4 is Output to PWM comparator PWM2. As described above, in the error amplifier ERA4, the voltage VB4 (detection voltage) is input to the inverting input terminal, the reference voltage e4 (fourth reference voltage) is input to the first non-inverting input terminal, and the second non-inverting terminal. Since VB3 (set voltage) is input to the input terminal, this corresponds to the fourth differential voltage detection circuit of the present invention.
ＰＷＭ比較器ＰＷＭ２には、誤差出力電圧ＶＲ４がプラス側入力端子（＋）に、三角波信号ＶＳ２がマイナス側入力端子（−）に、それぞれ入力される。ＰＷＭ比較器ＰＷＭ２は、誤差出力電圧ＶＲ４と三角波信号ＶＳ２の電圧値とを比較する。 In the PWM comparator PWM2, the error output voltage VR4 is input to the plus side input terminal (+), and the triangular wave signal VS2 is input to the minus side input terminal (−). The PWM comparator PWM2 compares the error output voltage VR4 with the voltage value of the triangular wave signal VS2.
ＰＷＭ比較器ＰＷＭ２は、誤差出力電圧ＶＲ４が、三角波信号ＶＳ２の電圧値よりも高いときに、出力端子（Ｑ４）からハイレベルのＰＷＭ信号を出力する。このとき、出力端子（＊Ｑ４）からは、ローレベルの反転ＰＷＭ信号が出力される。一方、ＰＷＭ比較器ＰＷＭ２は、誤差出力電圧ＶＲ４が、三角波信号ＶＳ２の電圧値よりも低いときに、ローレベルのＰＷＭ信号を出力する。このとき、反転ＰＷＭ信号はハイレベルである。 The PWM comparator PWM2 outputs a high-level PWM signal from the output terminal (Q4) when the error output voltage VR4 is higher than the voltage value of the triangular wave signal VS2. At this time, a low level inverted PWM signal is output from the output terminal (* Q4). On the other hand, the PWM comparator PWM2 outputs a low-level PWM signal when the error output voltage VR4 is lower than the voltage value of the triangular wave signal VS2. At this time, the inverted PWM signal is at a high level.
電圧ＶＢ４が基準電圧ｅ４に比べて低い場合には、誤差出力電圧ＶＲ４が大きくなり、ＰＷＭ信号がハイレベルになる期間（ＴＯＮ）が長くなる。これによって、前記デューティー比が大きくなり、バックゲート電圧ＶＢＧＰが上昇する。これに対し、電圧ＶＢ４が基準電圧ｅ４に比べて高い場合には、誤差出力電圧ＶＲ４が小さくなり、ＰＷＭ信号がローレベルになる期間（ＴＯＦＦ）が長くなる。これによって、前記デューティー比が小さくなり、バックゲート電圧ＶＢＧＰが下降する。 When the voltage VB4 is lower than the reference voltage e4, the error output voltage VR4 becomes large, and the period (TON) during which the PWM signal is at a high level becomes long. As a result, the duty ratio increases and the back gate voltage VBGP increases. On the other hand, when the voltage VB4 is higher than the reference voltage e4, the error output voltage VR4 becomes small and the period (TOFF) during which the PWM signal is at a low level becomes long. As a result, the duty ratio decreases, and the back gate voltage VBGP decreases.
ＰＷＭ信号は、非反転出力端子（ＤＨ４）を介して第７トランジスタＦＥＴ７のゲート電極に入力される。第７トランジスタＦＥＴ７は、ＰＷＭ信号が、ハイレベルのときにオン状態になり、ローレベルのときにオフ状態になる。また、反転ＰＷＭ信号は、反転出力端子（ＤＬ４）を介して第８トランジスタＦＥＴ８のゲート電極に入力される。第８トランジスタＦＥＴ８は、反転ＰＷＭ信号がローレベルのときにオフ状態になり、ハイレベルのときにオン状態になる。ＰＷＭ信号がハイレベルとローレベルとの間を所定のデューティー比で繰り返し変化し、同時に反転ＰＷＭ信号がローレベルとハイレベルとの間を所定のデューティー比で繰り返し変化することにより、バックゲート電圧ＶＢＧＰが、電圧Ｖ１の値（１．８５Ｖ）よりも高い値を有するように制御されて、出力端子（ＯＵＴ４）を介してＡＳＩＣ９０のＰＭＯＳトランジスタのバックゲートに供給される。 The PWM signal is input to the gate electrode of the seventh transistor FET7 via the non-inverting output terminal (DH4). The seventh transistor FET7 is turned on when the PWM signal is at a high level, and is turned off when the PWM signal is at a low level. The inverted PWM signal is input to the gate electrode of the eighth transistor FET8 via the inverted output terminal (DL4). The eighth transistor FET8 is turned off when the inverted PWM signal is at a low level, and turned on when it is at a high level. The PWM signal repeatedly changes between a high level and a low level with a predetermined duty ratio, and at the same time, the inverted PWM signal repeatedly changes between a low level and a high level with a predetermined duty ratio, whereby the back gate voltage VBGP Is controlled to have a value higher than the value of the voltage V1 (1.85 V) and supplied to the back gate of the PMOS transistor of the ASIC 90 via the output terminal (OUT4).
さらに、制御部６０は、図４に図示するように、ＰＷＭ比較器ＰＷＭ３と、三角波発振器ＯＳＣ５と、増幅器ＡＭＰ１と、誤差増幅器ＥＲＡ５とを備えている。電源装置１は、制御部６０が、トランジスタＦＥＴ９，ＦＥＴ１０をオンオフ制御し、負の電圧値を有するバックゲート電圧ＶＢＧＮを、ＡＳＩＣ９０のＮＭＯＳトランジスタのバックゲートに供給する。バックゲート電圧ＶＢＧＮは、電源電圧Ｖ１，Ｖ２とは異なる電圧値を有し、本発明の第３電圧に相当する。
Further, as illustrated in FIG. 4, the
増幅器ＡＭＰ１の反転入力端子には、電圧ＶＢＧＮが抵抗Ｒ１０を介して帰還された電圧ＶＢ５が印加される。一方、増幅器ＡＭＰ１の非反転入力端子には、前記電圧Ｖ２が印加される。また、増幅器ＡＭＰ１の出力端子と該増幅器ＡＭＰ１の反転入力端子との間には、図示するように、帰還抵抗Ｒ１１が接続されている。増幅器ＡＭＰ１の出力端子は、図示するように、抵抗Ｒ１２を介し、誤差増幅器ＥＲＡ５の反転入力端子に接続されている。 A voltage VB5 obtained by feeding back the voltage VBGN through the resistor R10 is applied to the inverting input terminal of the amplifier AMP1. On the other hand, the voltage V2 is applied to the non-inverting input terminal of the amplifier AMP1. Further, a feedback resistor R11 is connected between the output terminal of the amplifier AMP1 and the inverting input terminal of the amplifier AMP1, as shown in the figure. As shown in the figure, the output terminal of the amplifier AMP1 is connected to the inverting input terminal of the error amplifier ERA5 via the resistor R12.
誤差増幅器ＥＲＡ５の反転入力端子には、図示するように、電圧ＶＢ６が入力されている。さらに、誤差増幅器ＥＲＡ５の非反転入力端子には、電圧Ｖ２に基準電圧ｅ５を加算して電圧ＶＢ７が入力されている。ここでは、基準電圧ｅ５の値を０．１Ｖに設定している。電源Ｓ５は、図４から理解できるように、負極が電圧Ｖ２（第２電圧）に接続されて基準電圧ｅ５（第２の所定電圧）を出力するから、本発明の第２電圧発生器に相当する。電圧ＶＢ７は、電源Ｓ５の正極から出力されるものであるから、本発明の第３基準電圧に相当する。 The voltage VB6 is input to the inverting input terminal of the error amplifier ERA5 as illustrated. Further, the voltage VB7 is input to the non-inverting input terminal of the error amplifier ERA5 by adding the reference voltage e5 to the voltage V2. Here, the value of the reference voltage e5 is set to 0.1V. As can be understood from FIG. 4, the power source S5 is connected to the voltage V2 (second voltage) and outputs the reference voltage e5 (second predetermined voltage), and therefore corresponds to the second voltage generator of the present invention. To do. Since the voltage VB7 is output from the positive electrode of the power source S5, it corresponds to the third reference voltage of the present invention.
誤差増幅器ＥＲＡ５は、電圧ＶＢ６と電圧ＶＢ７とを比較し、誤差出力電圧ＶＲ５をＰＷＭ比較器ＰＷＭ３に出力する。この誤差出力電圧ＶＲ５は、電圧ＶＢ７に対する電圧ＶＢ６の電圧差を増幅したものである。誤差増幅器ＥＲＡ５は、電圧ＶＢ７（０．７５Ｖ）と電圧ＶＢ６とを比較し、誤差出力電圧ＶＲ５を、ＰＷＭ比較器ＰＷＭ３に出力する。なお、誤差増幅器ＥＲＡ５は、電圧ＶＢ７（第３基準電圧）に対する電圧ＶＢ６の電圧差を増幅するから、本発明の第３差電圧検出回路に相当する。 The error amplifier ERA5 compares the voltage VB6 and the voltage VB7 and outputs the error output voltage VR5 to the PWM comparator PWM3. The error output voltage VR5 is obtained by amplifying a voltage difference between the voltage VB6 and the voltage VB7. The error amplifier ERA5 compares the voltage VB7 (0.75V) with the voltage VB6 and outputs an error output voltage VR5 to the PWM comparator PWM3. The error amplifier ERA5 amplifies the voltage difference of the voltage VB6 with respect to the voltage VB7 (third reference voltage), and therefore corresponds to the third difference voltage detection circuit of the present invention.
ＰＷＭ比較器ＰＷＭ３には、誤差出力電圧ＶＲ５がプラス側入力端子（＋）に、三角波信号ＶＳ３がマイナス側入力端子（−）に、それぞれ入力される。ＰＷＭ比較器ＰＷＭ３は、誤差出力電圧ＶＲ５と三角波信号ＶＳ３の電圧値とを比較する。 In the PWM comparator PWM3, the error output voltage VR5 is input to the plus side input terminal (+), and the triangular wave signal VS3 is input to the minus side input terminal (−). The PWM comparator PWM3 compares the error output voltage VR5 with the voltage value of the triangular wave signal VS3.
ＰＷＭ比較器ＰＷＭ３は、前記ＰＷＭ比較器ＰＷＭ１，ＰＷＭ２と同様に動作し、バックゲート電圧ＶＢＧＮが、電圧Ｖ２の値（０．６５Ｖ）よりも低い値を有するように制御されて、出力端子（ＯＵＴ５）を介してＡＳＩＣ９０のＮＭＯＳトランジスタのバックゲートに供給される。 The PWM comparator PWM3 operates in the same manner as the PWM comparators PWM1 and PWM2, and is controlled so that the back gate voltage VBGN has a value lower than the value of the voltage V2 (0.65 V), and the output terminal (OUT5 ) To the back gate of the NMOS transistor of the ASIC 90.
＜実施形態１の効果＞
上述した実施形態１の電源装置１及びその制御部６０は、誤差増幅器ＥＲＡ１（第１差電圧検出回路）の誤差出力電圧ＶＲ１（出力信号）に基づいて、電源電圧Ｖ１と電源電圧Ｖ２との間にある電圧値を分圧した中間電圧ＶＭ１（第１分圧電圧）を、１．２５Ｖ（第１基準電圧）になるように制御するから、中間電圧ＶＭ１を、前記電圧Ｖ１の値と前記電圧Ｖ２の値との間の値である１．２５Ｖ（第１基準電圧）に設定することができる。また、本実施形態の電源装置１及びその制御部６０によれば、中間電圧ＶＭ１を第１基準電圧になるように制御するから、例えば、電圧Ｖ２の値を所定の値に固定すると、中間電圧ＶＭ１を前記第１基準電圧と一致させるようにしつつ、電圧Ｖ１の値を設定することができる。さらに、本実施形態の電源装置１及びその制御部６０によれば、誤差増幅器ＥＲＡ１（第１差電圧検出回路）の誤差出力電圧ＶＲ１（誤差出力信号）に基づいて、電圧Ｖ１，Ｖ２を制御するから、誤差増幅器ＥＲＡ１に入力される基準電圧ｅ３（第１基準電圧）に応じて、電圧Ｖ１，Ｖ２を制御することができる。
<Effect of
The
さらに、本実施形態の電源装置１の制御方法によれば、誤差出力電圧ＶＲ１（誤差出力信号）に基づいて、電源電圧Ｖ１と電源電圧Ｖ２との値にある電圧値を分圧した中間電圧ＶＭ１（第１分圧電圧）を、１．２５Ｖ（第１基準電圧）になるように制御するから、中間電圧ＶＭ１を、前記電圧Ｖ１の値と前記電圧Ｖ２の値との間の値である１．２５Ｖ（第１基準電圧）に設定することができる。また、本実施形態の電源装置１の制御方法によれば、中間電圧ＶＭ１を第１基準電圧になるように制御するから、例えば、電圧Ｖ２の値を所定の値に固定すると、中間電圧ＶＭ１を前記第１基準電圧と一致させるようにしつつ、電圧Ｖ１の値を設定することができる。さらに、本実施形態の電源装置１の制御方法によれば、中間電圧ＶＭ１を任意の電圧（第１基準電圧）と一致させるようにしつつ、電圧Ｖ１，Ｖ２を可変して設定することもできる。
Further, according to the control method of the
本実施形態の電源装置１及びその制御部６０によれば、誤差増幅器ＥＲＡ２（第２差電圧出力回路）の誤差出力電圧ＶＲ２（出力信号）に基づいて、電圧Ｖ１（第１電圧）と電圧Ｖ２（第２電圧）との中間値を、第１の所定電圧（ここでは基準電圧ｅ２）に応じて制御するから、第１の所定電圧を適宜に選択し、所定の電圧差（ここでは１．２Ｖ、ＡＳＩＣ９０の動作電源電圧）を保ちながら、電圧Ｖ１及び電圧Ｖ２を出力することができる。
According to the
さらに、本実施形態の電源装置１の制御方法によれば、電圧Ｖ１（第１電圧）から基準電圧ｅ２（第１の所定電圧）だけ降圧された電圧ＶＣ（第２基準電圧）に対する電圧ＶＢ１（第２検出電圧）の差電圧を誤差増幅した誤差増幅電圧ＶＲ２（出力信号）に基づいて、電圧Ｖ１と電圧Ｖ２との中間値を、第１の所定電圧（ここでは基準電圧ｅ２）に応じて制御するから、第１の所定電圧を適宜に選択し、所定の電圧差（ここでは１．２Ｖ、ＡＳＩＣ９０の動作電源電圧）を保ちながら、電圧Ｖ１及び電圧Ｖ２を出力することができる。
Further, according to the control method of the
本実施形態の電源装置１及びその制御部６０によれば、第１レギュレータ６１（第１レギュレータ部）が、誤差増幅器ＥＲＡ１（第１差電圧検出回路）の誤差出力電圧ＶＲ１（出力信号）に基づいて電圧Ｖ１（第１電圧）を出力すると共に、第２レギュレータ６２（第２レギュレータ部）が、誤差増幅器ＥＲＡ２（第２差電圧検出回路）の誤差出力電圧ＶＲ２（出力信号）に基づいて第２電圧を出力するから、前記第１基準電圧（基準電圧ｅ３）及び前記第１の所定電圧の値（基準電圧ｅ２）を適宜に選択して誤差出力電圧ＶＲ１，ＶＲ２を変化させ、この誤差出力電圧ＶＲ１，ＶＲ２に基づいて所定の電圧差（１．２Ｖ等）を保ちながら、電圧Ｖ１及び電圧Ｖ２をそれぞれ出力することができる。
According to the
本実施形態の電源装置１の制御部６０では、電源Ｓ２Ａ（第１電圧発生器）は、正極が電圧Ｖ１（第１電圧）に接続されて基準電圧ｅ２（第１の所定電圧）を出力するから、誤差増幅器ＥＲＡ２（第２差電圧検出回路）が、電圧ＶＢ１と、電圧Ｖ２（第２電圧）から基準電圧ｅ２（第１の所定電圧）だけ降下させた電圧ＶＣとを比較して誤差出力電圧ＶＲ２（誤差出力電圧）を出力し、該電圧ＶＲ２に基づいて、電圧Ｖ２（第２電圧）の値を、電圧Ｖ１（第１電圧）の値から基準電圧ｅ２（第１の所定電圧）だけ降下させた値に設定することができる。
In the
本実施形態の電源装置１の制御部６０は、負極（一極）が電圧Ｖ２（第２電圧）に接続されて基準電圧ｅ５（第２の所定電圧）を出力する電源Ｓ５（第２電圧発生器）を備え、誤差増幅器ＥＲＡ５（第３差電圧検出回路）は、電源Ｓ５の正極（他極）から出力される電圧ＶＢ７（第３基準電圧）と電圧ＶＢ６とを比較し、両電圧ＶＢ７，ＶＢ６の差電圧を誤差増幅する。本実施形態の電源装置１の制御部６０によれば、両電圧ＶＢ７，ＶＢ６の差電圧を誤差増幅した誤差出力電圧ＶＲ５（誤差出力信号）に基づいて、バックゲート電圧ＶＢＧＮ（第３電圧）の値を、電圧Ｖ２（第２電圧）の値から基準電圧ｅ５（第２の所定電圧）だけ降下させたものに設定することができ、電圧Ｖ２と電圧ＶＢＧＮとの電圧差を所定の値（ここでは、絶対値で０．１Ｖ）に保つことができる。
The
本実施形態の電源装置１の制御部６０においては、バックゲート電圧ＶＢＧＰ（第３電圧）の出力を制御する第３レギュレータ６３（第３レギュレータ部）が、誤差増幅器ＥＲＡ４（第４差電圧検出回路）を備え、誤差増幅器ＥＲＡ４は、反転入力端子に前記電圧ＶＢＧＰに応じて検出される電圧ＶＢ４（検出電圧）が入力され、第１非反転入力端子に電圧ＶＢＧＰの目標電圧（１．９５Ｖ）に応じた基準電圧ｅ４（第４基準電圧）、第２非反転入力端子に電圧Ｖ１（第１電圧）に応じて設定される設定電圧（ＶＢ３）がそれぞれ入力される。本実施形態の電源装置１の制御部６０によれば、基準電圧ｅ４を、電圧ＶＢ３よりも高い電圧値に設定することにより、誤差増幅器ＥＲＡ４が、電圧ＶＢＧＰに応じて検出される電圧（ＶＢ４）と比較する電圧を、原則として基準電圧ｅ４としながら、電圧Ｖ１が上昇して電圧ＶＢ３が基準電圧ｅ４を上回る場合には、バックゲート電圧ＶＢＧＰに応じて検出される電圧を、電圧ＶＢ３に応じて制御することができ、バックゲート電圧ＶＢＧＰに応じて検出される電圧と、基準電圧ｅ４又は電圧Ｖ１との差電圧を誤差増幅した誤差出力電圧ＶＲ４（誤差出力信号）に基づいて、バックゲート電圧ＶＢＧＰを、電圧Ｖ１に対して所定の関係を維持するように保つことができる。
In the
本実施形態の電源装置１の制御部６０によれば、バックゲート電圧ＶＢＧＰを分圧して電圧ＶＢ４（検出電圧）を出力する抵抗Ｒ７及び抵抗Ｒ８（第３検出回路）と、電圧Ｖ１（第１電圧）を分圧して電圧ＶＢ３（設定電圧）を出力する抵抗Ｒ１３及び抵抗Ｒ１４（第４検出回路）とを備えるから、抵抗Ｒ７，Ｒ８の分圧比（検出比）及び抵抗Ｒ１３，Ｒ１４の分圧比（検出比）をそれぞれ適宜に変更し、電圧ＶＢ４と電圧ＶＢ３との大小関係を適宜に設定することができる。
According to the
本実施形態の電源装置１の制御部６０によれば、第３検出回路（抵抗Ｒ７，Ｒ８）及び第４検出回路（抵抗Ｒ１３，Ｒ１４）が、同じ分圧比を有するから、電圧Ｖ１が上昇し、電圧ＶＢ３が基準電圧ｅ４を上回る場合には、誤差増幅器ＥＲＡ４が、電圧ＶＢ４と電圧ＶＢ３とを比較して、バックゲート電圧ＶＢＧＰの電位と電圧Ｖ１の電位とを等しくすることができ、バックゲート電圧ＶＢＧＰが電圧Ｖ１よりも低くなることを防ぐことができる。
According to the
＜実施形態２＞
本発明の実施形態２を、図５ないし図７を参照しつつ説明する。図５ないし図７は、実施形態２の電源装置１Ａの回路構成図である。ここでは、実施形態１と同一の構成は同一の符号を付しその説明を省略する。なお、図中の符号６１Ａは第１レギュレータ、６２Ａは第２レギュレータ、６３Ａは第３レギュレータ（本発明の第３レギュレータ部）である。
<
A second embodiment of the present invention will be described with reference to FIGS. 5 to 7 are circuit configuration diagrams of the
第１スイッチング装置１０は、センス抵抗ＲＳを有する。また、制御部６０Ａは、増幅器ＡＭＰ２と、比較器ＣＯＭＰ５とを備えている。なお、制御部６０Ａは、実施形態１の制御部６０と同様に形成され、本発明の制御回路を構成する。
The
チョークコイルＬ１は、センス抵抗ＲＳと直列に接続されている。このセンス抵抗ＲＳは、出力端子（ＯＵＴ１）に接続されている。また、コンデンサＣ１が、チョークコイルＬ１とセンス抵抗ＲＳとの接続点と、グランドとの間に接続されている。 The choke coil L1 is connected in series with the sense resistor RS. The sense resistor RS is connected to the output terminal (OUT1). A capacitor C1 is connected between a connection point between the choke coil L1 and the sense resistor RS and the ground.
センス抵抗ＲＳの両端は、制御部６０Ａの入力端子（ＦＢ１）及び入力端子（ＣＳ１）にそれぞれ接続されている。入力端子（ＦＢ１）は、増幅器ＡＭＰ２の非反転入力端子に接続されている。一方、入力端子（ＣＳ１）は、増幅器ＡＭＰ２の反転入力端子に接続されている。
Both ends of the sense resistor RS are connected to the input terminal (FB1) and the input terminal (CS1) of the
増幅器ＡＭＰ２の出力端子（Ｎ１）は、図示するように、比較器ＣＯＭＰ５の非反転入力端子に接続されている。この比較器ＣＯＭＰ５は、図示するように、反転入力端子に基準電圧ｅ６が印加されている。比較器ＣＯＭＰ５の出力端子（Ｎ２）は、図示するように、第４ＤＣ−ＤＣコンバータ５ＡのスイッチＳＷ１及び第５ＤＣ−ＤＣコンバータ６ＡのスイッチＳＷ２に接続されている。本実施形態では、スイッチＳＷ１及びスイッチＳＷ２が、論理回路（マルチプレクサ）によって構成されている。比較器ＣＯＭＰ５は、電流Ｉ５によって発生する電圧ＶＲＳの電圧値を増幅した電圧（増幅電圧ＶＰ）と、基準電圧ｅ６とを比較する。増幅器ＡＭＰ２は、前記電圧ＶＲＳを増幅しているため、比較器ＣＯＭＰ５は、センス抵抗ＲＳを流れる電流Ｉ５の値が所定値よりも大きい（増幅電圧ＶＰ）が基準電圧ｅ６よりも大きい）ときに、ハイレベル信号を出力する。
As shown in the figure, the output terminal (N1) of the amplifier AMP2 is connected to the non-inverting input terminal of the comparator COMP5. In the comparator COMP5, a reference voltage e6 is applied to the inverting input terminal as shown in the figure. As shown, the output terminal (N2) of the comparator COMP5 is connected to the switch SW1 of the fourth DC-
本実施形態の第１ＤＣ−ＤＣコンバータ２Ａは、電圧Ｖ１をＡＳＩＣ９０に供給するときに、次のように動作する。第１ＤＣ−ＤＣコンバータ２Ａが、電圧Ｖ１をＡＳＩＣ９０に供給するときは、図示するように、電流Ｉ５が、センス抵抗ＲＳを流れる。この電流Ｉ５は、センス抵抗ＲＳの両端間に、電圧ＶＲＳを発生させる。そして、この電圧ＶＲＳは、図示するように、増幅器ＡＭＰ２の反転入力端子及び非反転側入力端子に印加される。この増幅器ＡＭＰ２は、バッファとしての機能を有する。
The first DC-
電流Ｉ５は、図５から理解できるように、電圧Ｖ１に対応してセンス抵抗ＲＳを流れるものであるから、本発明の出力電流に相当する。また、センス抵抗ＲＳは、電流Ｉ５を通電させて電圧ＶＲＳに変換する。本実施形態の増幅器ＡＭＰ２は、電圧ＶＲＳが、該増幅器ＡＭＰ２の反転入力端子及び非反転側入力端子に印加され、本発明の検出部（電圧変更部）に相当する。 As can be understood from FIG. 5, the current I5 flows through the sense resistor RS corresponding to the voltage V1, and thus corresponds to the output current of the present invention. In addition, the sense resistor RS converts the current I5 into a voltage VRS by energizing the current I5. In the amplifier AMP2 of the present embodiment, the voltage VRS is applied to the inverting input terminal and the non-inverting side input terminal of the amplifier AMP2, and corresponds to the detection unit (voltage changing unit) of the present invention.
増幅器ＡＭＰ２は、増幅電圧ＶＰを出力する。この増幅電圧ＶＰは、センス抵抗ＲＳの一端の電圧と該抵抗ＲＳの他端の電圧との差電圧（ＶＲＳ）に比例した値を有し、本発明の検出値に相当する。増幅電圧ＶＰは、比較器ＣＯＭＰ５の非反転入力端子に入力される。比較器ＣＯＭＰ５は、増幅電圧ＶＰを、基準電圧ｅ６（基準電圧値）と比較する。この比較器ＣＯＭＰ５は、増幅電圧ＶＰが基準電圧ｅ６よりも高いときに、ハイレベル信号を出力する。比較器ＣＯＭＰ５がハイレベル信号を出力するときは、電圧Ｖ１が、ＡＳＩＣ９０に供給されており、電流Ｉ５が流れ、前記増幅電圧ＶＰの値が基準電圧ｅ６の値を上回っている状態である。 The amplifier AMP2 outputs the amplified voltage VP. This amplified voltage VP has a value proportional to the difference voltage (VRS) between the voltage at one end of the sense resistor RS and the voltage at the other end of the resistor RS, and corresponds to the detected value of the present invention. The amplified voltage VP is input to the non-inverting input terminal of the comparator COMP5. The comparator COMP5 compares the amplified voltage VP with the reference voltage e6 (reference voltage value). The comparator COMP5 outputs a high level signal when the amplified voltage VP is higher than the reference voltage e6. When the comparator COMP5 outputs a high level signal, the voltage V1 is supplied to the ASIC 90, the current I5 flows, and the value of the amplified voltage VP exceeds the value of the reference voltage e6.
一方、比較器ＣＯＭＰ５は、誤差出力信号ＶＰが基準電圧ｅ６よりも低いときに、ローレベル信号を出力する。比較器ＣＯＭＰ５がローレベル信号を出力するときは、電流Ｉ５の値が、基準電圧ｅ６に対応して定められる所定値よりも小さい状態である。なお、比較器ＣＯＭＰ５は、増幅電圧ＶＰを基準電圧ｅ６と比較し、ハイレベル信号またはローレベル信号を出力するから、本発明の比較部（電圧変更部）に相当する。 On the other hand, the comparator COMP5 outputs a low level signal when the error output signal VP is lower than the reference voltage e6. When the comparator COMP5 outputs a low level signal, the value of the current I5 is in a state smaller than a predetermined value determined corresponding to the reference voltage e6. Since the comparator COMP5 compares the amplified voltage VP with the reference voltage e6 and outputs a high level signal or a low level signal, it corresponds to a comparison unit (voltage change unit) of the present invention.
第４ＤＣ−ＤＣコンバータ５Ａは、第１ＤＣ−ＤＣコンバ−タ２Ａの比較器ＣＯＭＰ５がローレベル信号を出力すると、次のように動作する。スイッチＳＷ１は、前記比較器ＣＯＭＰ５が出力したローレベル信号を受信すると、端子Ｔ１に接続される。これにより、基準電圧ｅ４が、スイッチＳＷ１を介し、誤差増幅器ＥＲＡ４の第１非反転入力端子に印加される。
The fourth DC-
誤差増幅器ＥＲＡ４は、電圧ＶＢ４と基準電圧ｅ４とを比較し、誤差出力電圧ＶＲ４ＡをＰＷＭ比較器ＰＷＭ２に出力する。この誤差出力電圧ＶＲ４Ａは、基準電圧ｅ４と電圧ＶＢ４との電圧差を増幅したものである。 The error amplifier ERA4 compares the voltage VB4 with the reference voltage e4 and outputs an error output voltage VR4A to the PWM comparator PWM2. This error output voltage VR4A is obtained by amplifying the voltage difference between the reference voltage e4 and the voltage VB4.
ＰＷＭ比較器ＰＷＭ２には、図示するように、誤差出力電圧ＶＲ４Ａがプラス側入力端子（＋）に、三角波信号ＶＳ２がマイナス側入力端子（−）に、それぞれ入力される。ＰＷＭ比較器ＰＷＭ２は、上述したように動作し、バックゲート電圧ＶＢＧＰが、電圧Ｖ１の値（１．８５Ｖ）よりも高い値（１．９５Ｖ）を有するように制御されて、出力端子（ＯＵＴ４）を介して前記ＰＭＯＳトランジスタのバックゲートに供給される。ここでは、基準電圧ｅ４は、電圧ＶＢＧＰの電圧値が電圧Ｖ１（第１電圧）の電圧値よりも高くなるように設定されているから、本発明の第２選択電圧に相当する。また、電源Ｓ４は、電圧ＶＢＧＰの電圧値を、電圧Ｖ１の電圧値よりも高く設定するために用いられるから、本発明の第２電源に相当する。 As shown in the figure, the error output voltage VR4A is inputted to the plus side input terminal (+) and the triangular wave signal VS2 is inputted to the minus side input terminal (−) to the PWM comparator PWM2. The PWM comparator PWM2 operates as described above, and is controlled so that the back gate voltage VBGP has a value (1.95V) higher than the value of the voltage V1 (1.85V), and the output terminal (OUT4). To the back gate of the PMOS transistor. Here, the reference voltage e4 is set so that the voltage value of the voltage VBGP is higher than the voltage value of the voltage V1 (first voltage), and therefore corresponds to the second selection voltage of the present invention. The power source S4 is used to set the voltage value of the voltage VBGP higher than the voltage value of the voltage V1, and thus corresponds to the second power source of the present invention.
一方、第４ＤＣ−ＤＣコンバータ５Ａは、第１ＤＣ−ＤＣコンバータ２Ａの比較器ＣＯＭＰ５がハイレベル信号を出力すると、次のように動作する。スイッチＳＷ１は、前記ハイレベル信号を受信すると、端子Ｔ１に接続されない。誤差増幅器ＥＲＡ４は、電圧ＶＢ３と電圧ＶＢ４とを比較し、誤差出力電圧ＶＲ４ＢをＰＷＭ比較器ＰＷＭ２に出力する。この誤差出力電圧ＶＲ４Ｂは、電圧ＶＢ３と電圧ＶＢ４との電圧差を増幅したものである。なお、スイッチＳＷ１は、前記ローレベル信号または前記ハイレベル信号を受信すると、端子Ｔ１に接続又は接続されず、前記電源Ｓ４に接続又は接続されないから、本発明の第１切替部（電圧変更部、選択部）に相当する。
On the other hand, the fourth DC-
ＰＷＭ比較器ＰＷＭ２には、誤差出力電圧ＶＲ４Ｂがプラス側入力端子（＋）に、三角波信号ＶＳ２がマイナス側入力端子（−）に、それぞれ入力される。ＰＷＭ比較器ＰＷＭ２は、上述したように動作し、バックゲート電圧ＶＢＧＰが、電圧Ｖ１とほぼ同じ値を有するように制御されて、出力端子（ＯＵＴ４）を介して前記ＰＭＯＳトランジスタのバックゲートに供給される。なお、ここでは、抵抗Ｒ７と抵抗Ｒ８との分圧比及び抵抗Ｒ１３と抵抗Ｒ１４との分圧比を同じにしている。 The error output voltage VR4B is input to the plus side input terminal (+) and the triangular wave signal VS2 is input to the minus side input terminal (−) of the PWM comparator PWM2. The PWM comparator PWM2 operates as described above, and is controlled so that the back gate voltage VBGP has almost the same value as the voltage V1, and is supplied to the back gate of the PMOS transistor via the output terminal (OUT4). The Here, the voltage dividing ratio between the resistors R7 and R8 and the voltage dividing ratio between the resistors R13 and R14 are the same.
また、第５ＤＣ−ＤＣコンバータ６Ａは、第１ＤＣ−ＤＣコンバータ２Ａの比較器ＣＯＭＰ５がローレベル信号を出力すると、次のように動作する。第５ＤＣ−ＤＣコンバータ６Ａは、実施形態１の第５ＤＣ―ＤＣコンバータ６と同様に、トランジスタＦＥＴ９，ＦＥＴ１０を交互にオン・オフ制御することにより、バックゲート電圧ＶＢＧＮの値を制御する。本実施形態では、負の電圧値を有するバックゲート電圧ＶＢＧＮが、出力端子（ＯＵＴ５）を介し、ＡＳＩＣ９０のＮＭＯＳトランジスタのバックゲートに供給される。
The fifth DC-
スイッチＳＷ２は、前記比較器ＣＯＭＰ５が出力したローレベル信号を受信すると、端子Ｔ２に接続される。これにより、基準電圧ｅ５が、スイッチＳＷ２を介し、誤差増幅器ＥＲＡ５の第１非反転入力端子に印加される。 When the switch SW2 receives the low level signal output from the comparator COMP5, the switch SW2 is connected to the terminal T2. As a result, the reference voltage e5 is applied to the first non-inverting input terminal of the error amplifier ERA5 via the switch SW2.
誤差増幅器ＥＲＡ５は、前記電圧ＶＢ６と電圧ＶＢ７とを比較し、誤差出力電圧ＶＲ５ＡをＰＷＭ比較器ＰＷＭ３に出力する。この誤差出力電圧ＶＲ５Ａは、基準電圧ｅ５と電圧ＶＢ６との電圧差を増幅したものである。誤差増幅器ＥＲＡ５は、本発明の第５誤差増幅器に相当する。また、電圧ＶＢ６は、本発明の反転電圧に相当する。 The error amplifier ERA5 compares the voltage VB6 with the voltage VB7 and outputs an error output voltage VR5A to the PWM comparator PWM3. This error output voltage VR5A is obtained by amplifying the voltage difference between the reference voltage e5 and the voltage VB6. The error amplifier ERA5 corresponds to the fifth error amplifier of the present invention. The voltage VB6 corresponds to the inversion voltage of the present invention.
ＰＷＭ比較器ＰＷＭ３には、誤差出力電圧ＶＲ５Ａがプラス側入力端子（＋）に、三角波信号ＶＳ３がマイナス側入力端子（−）に、それぞれ入力される。ＰＷＭ比較器ＰＷＭ３は、上述したように動作し、バックゲート電圧ＶＢＧＮが、電圧Ｖ２の値（０．６５Ｖ）よりも低い値（０．５５Ｖ）を有するように制御されて、出力端子（ＯＵＴ５）を介して前記ＮＭＯＳトランジスタのバックゲートに供給される。ここでは、基準電圧ｅ５は、電圧ＶＢ７の値（０．７５Ｖ）が電圧Ｖ２の値（０．６５Ｖ）よりも高くなるように設定されており、バックゲート電圧ＶＢＧＮが、増幅器ＡＭＰ１を含んだ反転増幅器により電圧Ｖ２に対して反転され、電圧Ｖ２の値よりも低い値になるように設定されるから、本発明の第４選択電圧に相当する。また、電源Ｓ５は、本発明の第４電源に相当する。電圧ＶＢ７は、本発明の第２加算電圧に相当する。増幅器ＡＭＰ１は、本発明の反転増幅器に相当する。 In the PWM comparator PWM3, the error output voltage VR5A is input to the plus side input terminal (+), and the triangular wave signal VS3 is input to the minus side input terminal (−). The PWM comparator PWM3 operates as described above, and is controlled so that the back gate voltage VBGN has a value (0.55V) lower than the value of the voltage V2 (0.65V), and the output terminal (OUT5). To the back gate of the NMOS transistor. Here, the reference voltage e5 is set so that the value of the voltage VB7 (0.75V) is higher than the value of the voltage V2 (0.65V), and the back gate voltage VBGN is inverted including the amplifier AMP1. Since it is inverted with respect to the voltage V2 by the amplifier and set to a value lower than the value of the voltage V2, it corresponds to the fourth selection voltage of the present invention. The power source S5 corresponds to the fourth power source of the present invention. The voltage VB7 corresponds to the second addition voltage of the present invention. The amplifier AMP1 corresponds to the inverting amplifier of the present invention.
一方、第５ＤＣ−ＤＣコンバータ６Ａは、第１ＤＣ−ＤＣコンバータ２Ａの比較器ＣＯＭＰ５がハイレベル信号を出力すると、次のように動作する。スイッチＳＷ２は、前記ハイレベル信号を受信すると、端子Ｔ２に接続されない。誤差増幅器ＥＲＡ５は、電圧ＶＢ６と電圧Ｖ２とを比較し、誤差出力電圧ＶＲ５ＢをＰＷＭ比較器ＰＷＭ３に出力する。この誤差出力電圧ＶＲ５Ｂは、電圧Ｖ２と電圧ＶＢ６との電圧差を増幅したものである。なお、スイッチＳＷ２は、前記ローレベル信号または前記ハイレベル信号を受信すると、端子Ｔ２に接続又は接続されず、前記電源Ｓ５に接続又は接続されないから、本発明の第２切替部（電圧変更部、選択部）に相当する。
On the other hand, the fifth DC-
ＰＷＭ比較器ＰＷＭ３には、誤差出力電圧ＶＲ５Ｂがプラス側入力端子（＋）に、三角波信号ＶＳ３がマイナス側入力端子（−）に、それぞれ入力される。ＰＷＭ比較器ＰＷＭ３は、上述したように動作し、バックゲート電圧ＶＢＧＮが、電圧Ｖ２とほぼ同じ値を有するように制御されて、出力端子（ＯＵＴ５）を介して前記ＮＭＯＳトランジスタのバックゲートに供給される。 In the PWM comparator PWM3, the error output voltage VR5B is input to the positive input terminal (+), and the triangular wave signal VS3 is input to the negative input terminal (−). The PWM comparator PWM3 operates as described above, is controlled so that the back gate voltage VBGN has substantially the same value as the voltage V2, and is supplied to the back gate of the NMOS transistor via the output terminal (OUT5). The
＜実施形態２の効果＞
上述した実施形態２の電源装置１Ａ及び制御部６０Ａは、センス抵抗ＲＳ及び増幅器ＡＭＰ２によって、電圧Ｖ１（第１電圧）に対応した電流Ｉ５（出力電流）を検出し、電流Ｉ５に基づいて、比較器ＣＯＭＰ５及びスイッチＳＷ１，ＳＷ２を用い、バックゲート電圧ＶＢＧＰ，ＶＢＧＮ（第３電圧）の値を変化させる。本実施形態では、センス抵抗ＲＳ及び増幅器ＡＭＰ２が、ＡＳＩＣ９０に供給する電流Ｉ５を検出し、比較器ＣＯＭＰ５及びスイッチＳＷ１を用い、ＡＳＩＣ９０が待機状態であるときに、バックゲート電圧ＶＢＧＰの値を電圧Ｖ１の値よりも高い値に制御し、スレッシュホールド電圧を高くすることができ、ＰＭＯＳトランジスタにリーク電流が流れることを防止し、リーク電流によって電力が消費されることを抑え、省電力化を図ることができる。
また、本実施形態の電源装置１Ａ及び制御部６０Ａによれば、比較器ＣＯＭＰ５及びスイッチＳＷ１を用い、ＡＳＩＣ９０が動作状態であるときに、バックゲート電圧ＶＢＧＰの値を電圧Ｖ１の値とほぼ同じ値に制御し、バックゲート電圧ＶＢＧＰの値を電圧Ｖ１の値よりも高い値に制御した場合に比べて、ＰＭＯＳトランジスタのオン抵抗を小さくすることができ、ＰＭＯＳトランジスタの動作速度を早め、ＰＭＯＳトランジスタの遅延時間を短縮することができる。
<Effect of
The
Further, according to the
本実施形態の電源装置１Ａ及び制御部６０Ａでは、比較器ＣＯＭＰ５が、センス抵抗ＲＳの両端の電圧差（ＶＲＳ）を増幅した電圧（増幅電圧ＶＰ）と、基準電圧ｅ６（基準電圧値）との大小関係を比較した結果に基づいて、バックゲート電圧ＶＢＧＰ，ＶＢＧＮ（第３電圧）の設定に用いる基準電圧を、あらかじめ設定された基準電圧ｅ４，ｅ５（設定電圧）により選択する。本実施形態では、比較器ＣＯＭＰ５の比較結果ごとに、スイッチＳＷ１，ＳＷ２（選択部）が、バックゲート電圧ＶＢＧＰ，ＶＢＧＮの設定に用いる基準電圧を、基準電圧ｅ４，ｅ５により選択し、選択した基準電圧を、ＡＳＩＣ９０を構成するＭＯＳトランジスタのスレッシュホールド電圧を変更するために、最適なものとすることができる。
また、本実施形態の電源装置１Ａ及び制御部６０Ａによれば、比較器ＣＯＭＰ５の比較結果ごとに、スイッチＳＷ１，ＳＷ２が、バックゲート電圧ＶＢＧＰ，ＶＢＧＮの設定に用いる基準電圧を、基準電圧ｅ４，ｅ５により選択し、選択した基準電圧を、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのオン抵抗を小さくし、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの動作速度を早めるために、最適なものとすることができる。
In the
Further, according to the
本実施形態の電源装置１Ａ及び制御部６０Ａによれば、電圧ＶＲＳに変換された電流Ｉ５の値が入力される増幅器ＡＭＰ２を備えている。本実施形態では、増幅器ＡＭＰ２（バッファ）によって、入力インピ−ダンスを高くしているので、電流Ｉ５が増幅器ＡＭＰ２に流れ込むことを防ぐことができる。
According to the
本実施形態の電源装置１Ａ及び制御部６０Ａは、比較器ＣＯＭＰ５（比較部）の比較結果に基づいて、センス抵抗ＲＳの両端の電圧差（ＶＲＳ）を増幅した電圧（増幅電圧ＶＰ）が、基準電圧ｅ６の値（基準電圧値）よりも高いと判断したときに、スイッチＳＷ１は、端子Ｔ１に接続されない。本実施形態では、電流Ｉ５が抵抗ＲＳを流れ、増幅電圧ＶＰ（検出値）が基準電圧ｅ６の値よりも高くなり、ＡＳＩＣ９０が動作状態であるときに、バックゲート電圧ＶＢＧＰの値を、電圧Ｖ１（第１電圧）の値とほぼ同じ値になるように設定し、バックゲート電圧ＶＢＧＰの値を電圧Ｖ１の値よりも高い値に設定する場合に比べて、ＰＭＯＳトランジスタのオン抵抗を小さくし、ＰＭＯＳトランジスタの動作速度を早め、ＰＭＯＳトランジスタの遅延時間を短縮するように設定することができる。
また、本実施形態の電源装置１Ａ及び制御部６０Ａによれば、比較器ＣＯＭＰ５の比較結果に基づいて、前記増幅電圧ＶＰが基準電圧ｅ６の値よりも低いと判断したときに、スイッチＳＷ１（第１切替部）は、端子Ｔ１に接続されて、基準電圧ｅ４（第２選択電圧）を選択する。本実施形態では、電流Ｉ５が抵抗ＲＳを流れず、前記増幅電圧ＶＰが基準電圧ｅ６の値よりも低くなり、ＡＳＩＣ９０が待機状態であるときに、バックゲート電圧ＶＢＧＰの値を、電圧Ｖ１の値よりも高い値になるように設定し、バックゲート電圧ＶＢＧＰの値を電圧Ｖ１の値とほぼ同じ値に設定する場合に比べて、スレッシュホールド電圧を高くして、ＰＭＯＳトランジスタにリーク電流が流れることを防止し、リーク電流によって電力が消費されることを抑え、省電力化を図ることができる。
Based on the comparison result of the comparator COMP5 (comparison unit), the
Further, according to the
本実施形態の電源装置１Ａ及び制御部６０Ａによれば、基準電圧ｅ４（第２選択電圧）によって、バックゲート電圧ＶＢＧＰを、電圧値が電圧Ｖ１（第１電圧）よりも高い値になるように設定すると、電圧値が電圧Ｖ１とほぼ同じ値になるように設定する場合に比べて、ＡＳＩＣ９０が待機状態であるときに、スレッシュホールド電圧を高く設定して、ＰＭＯＳトランジスタにリーク電流が流れることを防止し、リーク電流によって電力が消費されることを抑えるように設定し、省電力化を図ることができる。
According to the
本実施形態の電源装置１Ａ及び制御部６０Ａによれば、比較器ＣＯＭＰ５（比較部）の比較結果に基づいて、センス抵抗ＲＳの両端の電圧差（ＶＲＳ）を増幅した電圧（増幅電圧ＶＰ）が、基準電圧ｅ６の値（基準電圧値）よりも高いと判断したときに、スイッチＳＷ２は、端子Ｔ２に接続されない。本実施形態では、電流Ｉ５が抵抗ＲＳを流れ、前記増幅電圧ＶＰが基準電圧ｅ６の値よりも大きくなると、バックゲート電圧ＶＢＧＮの値を、電圧Ｖ２（第２電圧）の値とほぼ同じ値になるように設定し、バックゲート電圧ＶＢＧＮの値を電圧Ｖ２の値よりも高い値に設定する場合に比べて、ＡＳＩＣ９０が動作状態であるときに、ＮＭＯＳトランジスタのオン抵抗を小さくし、ＮＭＯＳトランジスタの動作速度を早め、ＮＭＯＳトランジスタの遅延時間を短縮するように設定することができる。
また、本実施形態の電源装置１Ａ及び制御部６０Ａによれば、比較器ＣＯＭＰ５の比較結果に基づいて、前記増幅電圧ＶＰが基準電圧ｅ６の値よりも低いと判断したときに、スイッチＳＷ２（第２切替部）は、端子Ｔ２に接続されて、基準電圧ｅ５（第４選択電圧）を選択する。本実施形態では、電流Ｉ５が抵抗ＲＳを流れず、前記増幅電圧ＶＰが基準電圧ｅ６の値よりも低くなると、バックゲート電圧ＶＢＧＮの値を、スイッチＳＷ２に接続しないときと比較して低くように設定し、バックゲート電圧ＶＢＧＮの値を電圧Ｖ２（第２電圧）の値とほぼ同じ値に設定する場合に比べて、ＡＳＩＣ９０が動作状態であるときに、スレッシュホールド電圧を高くして、ＮＭＯＳトランジスタにリーク電流が流れることを防止し、リーク電流によって電力が消費されることを抑え、省電力化を図ることができる。
According to the
Further, according to the
本実施形態の電源装置１Ａ及び制御部６０Ａによれば、基準電圧ｅ５（第４選択電圧）によって、バックゲート電圧ＶＢＧＮを、電圧値が電圧Ｖ２（第２電圧）よりも低い値になるように設定すると、電圧値が電圧Ｖ２とほぼ同じ値になるように設定する場合に比べて、ＡＳＩＣ９０が待機状態であるときに、スレッシュホールド電圧を高く設定して、ＮＭＯＳトランジスタにリーク電流が流れることを防止し、リーク電流によって電力が消費されることを抑えるように設定し、省電力化を図ることができる。
According to the
＜実施形態３＞
本発明の実施形態３を、図８及び図９を参照しつつ説明する。図８及び図９は、実施形態３の電源装置１Ｂの回路構成図である。ここでは、実施形態１及び実施形態２と同一の構成は同一の符号を付しその説明を省略する。なお、図中の符号５Ｂは第４ＤＣ−ＤＣコンバータ、６Ｂは第５ＤＣ−ＤＣコンバータ、６０Ｂは制御部（本発明の制御回路）、６３Ｂは第３レギュレータ（本発明の第３レギュレータ部）である。第４ＤＣ−ＤＣコンバータ５Ｂにおいては、図８に図示するように、基準電圧ｅ４又は基準電圧ｅ８が、スイッチＳＷ１を介し、誤差増幅器ＥＲＡ４の第１非反転入力端子に印加される。この基準電圧ｅ８の値は、前記電圧Ｖ１の値以上の値に設定され、前記基準電圧ｅ４の値は、基準電圧ｅ８の値よりも高い値に設定されている。
<
A third embodiment of the present invention will be described with reference to FIGS. 8 and 9 are circuit configuration diagrams of the
図９に図示するように、第５ＤＣ−ＤＣコンバータ６Ｂにおいては、基準電圧ｅ５または基準電圧ｅ９が、スイッチＳＷ２を介し、誤差増幅器ＥＲＡ５の第１非反転入力端子に印加される。基準電圧ｅ９の値は、基準電圧ｅ５の値以下の値に設定されている。
As shown in FIG. 9, in the fifth DC-
第４ＤＣ−ＤＣコンバータ５Ｂは、第１ＤＣ−ＤＣコンバ−タ２Ａの比較器ＣＯＭＰ５がハイレベル信号を出力すると、次のように動作する。スイッチＳＷ１は、前記ハイレベル信号を受信すると、端子Ｔ４に接続される。これにより、基準電圧ｅ８が、スイッチＳＷ１を介し、誤差増幅器ＥＲＡ４の第１非反転入力端子に印加される。
The fourth DC-
誤差増幅器ＥＲＡ４は、電圧ＶＢ４と基準電圧ｅ８とを比較し、誤差出力信号ＶＲ４ＣをＰＷＭ比較器ＰＷＭ２に出力する。この誤差出力信号ＶＲ４Ｃは、基準電圧ｅ８と電圧ＶＢ４との電圧差を増幅したものである。 The error amplifier ERA4 compares the voltage VB4 with the reference voltage e8 and outputs an error output signal VR4C to the PWM comparator PWM2. The error output signal VR4C is obtained by amplifying the voltage difference between the reference voltage e8 and the voltage VB4.
本実施形態では、ＰＷＭ比較器ＰＷＭ２が、実施形態１及び実施形態２と同様に動作し、バックゲート電圧ＶＢＧＰが、電圧Ｖ１の値以上の所定の値を有するように制御されて、出力端子（ＯＵＴ４）を介して前記ＰＭＯＳトランジスタのバックゲートに供給される。基準電圧ｅ８は、バックゲート電圧ＶＢＧＰの電圧値が電圧Ｖ１（第１電圧）の電圧値以上の所定値になるように設定されているから、本発明の第１選択電圧に相当する。なお、電源Ｓ８は、本発明の第１電源に相当する。 In the present embodiment, the PWM comparator PWM2 operates in the same manner as in the first and second embodiments, and the back gate voltage VBGP is controlled to have a predetermined value equal to or higher than the value of the voltage V1, and the output terminal ( It is supplied to the back gate of the PMOS transistor via OUT4). Since the reference voltage e8 is set so that the voltage value of the back gate voltage VBGP is equal to or higher than the voltage value of the voltage V1 (first voltage), it corresponds to the first selection voltage of the present invention. The power source S8 corresponds to the first power source of the present invention.
一方、スイッチＳＷ１は、前記ローレベル信号を受信すると、端子Ｔ１に接続される。これにより、基準電圧ｅ４が、スイッチＳＷ１を介し、誤差増幅器ＥＲＡ４の第１非反転入力端子に印加される。本実施形態では、ＰＷＭ比較器ＰＷＭ２が、実施形態１，２と同様に動作し、バックゲート電圧ＶＢＧＰが、基準電圧ｅ８によって設定される電圧値よりも高い値を有するように制御されて、出力端子（ＯＵＴ４）を介して前記ＰＭＯＳトランジスタのバックゲートに供給される。 On the other hand, when the switch SW1 receives the low level signal, the switch SW1 is connected to the terminal T1. As a result, the reference voltage e4 is applied to the first non-inverting input terminal of the error amplifier ERA4 via the switch SW1. In the present embodiment, the PWM comparator PWM2 operates in the same manner as in the first and second embodiments, and the back gate voltage VBGP is controlled to have a value higher than the voltage value set by the reference voltage e8, and output The voltage is supplied to the back gate of the PMOS transistor via a terminal (OUT4).
また、第５ＤＣ−ＤＣコンバータ６Ｂは、第１ＤＣ−ＤＣコンバータ２Ａの比較器ＣＯＭＰ５がハイレベル信号を出力すると、次のように動作する。スイッチＳＷ２は、前記ハイレベル信号を受信すると、端子Ｔ５に接続される。これにより、基準電圧ｅ９が、スイッチＳＷ２を介し、誤差増幅器ＥＲＡ５の第１非反転入力端子に印加される。
The fifth DC-
誤差増幅器ＥＲＡ５は、電圧ＶＢ６と基準電圧ｅ９に電圧Ｖ２を加算した電圧ＶＢ７とを比較し、誤差出力信号ＶＲ５ＣをＰＷＭ比較器ＰＷＭ３に出力する。この誤差出力信号ＶＲ５Ｃは、基準電圧ｅ９と電圧ＶＢ７との電圧差を増幅したものである。なお、電圧ＶＢ７は、本発明の第１加算電圧に相当する。 The error amplifier ERA5 compares the voltage VB6 with the voltage VB7 obtained by adding the voltage V2 to the reference voltage e9, and outputs an error output signal VR5C to the PWM comparator PWM3. The error output signal VR5C is obtained by amplifying the voltage difference between the reference voltage e9 and the voltage VB7. The voltage VB7 corresponds to the first addition voltage of the present invention.
本実施形態では、ＰＷＭ比較器ＰＷＭ３が、実施形態１，２と同様に動作し、負の電圧値を有するバックゲート電圧ＶＢＧＮが、電圧Ｖ２の値以下の所定の値を有するように制御されて、出力端子（ＯＵＴ５）を介して前記ＮＭＯＳトランジスタのバックゲートに供給される。ここでは、基準電圧ｅ９は、バックゲート電圧ＶＢＧＮの電圧値が、電圧Ｖ２（第２電圧）の電圧値以下の所定値になるように設定されているから、本発明の第３選択電圧に相当する。なお、電源Ｓ９は、本発明の第３電源に相当する。 In the present embodiment, the PWM comparator PWM3 operates in the same manner as in the first and second embodiments, and the back gate voltage VBGN having a negative voltage value is controlled to have a predetermined value equal to or lower than the voltage V2. , And supplied to the back gate of the NMOS transistor via the output terminal (OUT5). Here, the reference voltage e9 is set so that the voltage value of the back gate voltage VBGN is a predetermined value equal to or lower than the voltage value of the voltage V2 (second voltage), and therefore corresponds to the third selection voltage of the present invention. To do. The power source S9 corresponds to the third power source of the present invention.
一方、スイッチＳＷ２は、前記ローレベル信号を受信すると、端子Ｔ２に接続される。これにより、基準電圧ｅ５が、スイッチＳＷ２を介し、誤差増幅器ＥＲＡ５の第１非反転入力端子に印加される。本実施形態では、ＰＷＭ比較器ＰＷＭ３が、実施形態１，２と同様に動作し、負の電圧値を有するバックゲート電圧ＶＢＧＮが、基準電圧ｅ９によって設定される電圧値よりも低い値を有するように制御されて、出力端子（ＯＵＴ５）を介して前記ＮＭＯＳトランジスタのバックゲートに供給される。 On the other hand, when the switch SW2 receives the low level signal, the switch SW2 is connected to the terminal T2. As a result, the reference voltage e5 is applied to the first non-inverting input terminal of the error amplifier ERA5 via the switch SW2. In the present embodiment, the PWM comparator PWM3 operates in the same manner as in the first and second embodiments so that the back gate voltage VBGN having a negative voltage value has a value lower than the voltage value set by the reference voltage e9. And is supplied to the back gate of the NMOS transistor via the output terminal (OUT5).
＜実施形態３の効果＞
本実施形態の電源装置１Ｂ及び制御部６０Ｂは、比較器ＣＯＭＰ５（比較部）の比較結果に基づいて、センス抵抗ＲＳの両端の電圧差（ＶＲＳ）を増幅した電圧（増幅電圧ＶＰ）が、基準電圧ｅ６の値（基準電圧値）よりも高いと判断したときに、スイッチＳＷ１（第１切替部）は、端子Ｔ４に接続されて、基準電圧ｅ８（第１選択電圧）を選択する。本実施形態では、電流Ｉ５が抵抗ＲＳを流れ、増幅電圧ＶＰ（検出値）が基準電圧ｅ６の値よりも高くなり、ＡＳＩＣ９０が動作状態であるときに、バックゲート電圧ＶＢＧＰの値を、電圧Ｖ１（第１電圧）の値以上の所定値になるように設定し、ＰＭＯＳトランジスタのオン抵抗を小さくし、ＰＭＯＳトランジスタの動作速度を早め、ＰＭＯＳトランジスタの遅延時間を短縮するように設定することができる。
また、本実施形態の電源装置１Ｂ及び制御部６０Ｂによれば、比較器ＣＯＭＰ５の比較結果に基づいて、前記増幅電圧ＶＰが基準電圧ｅ６の値よりも低いと判断したときに、スイッチＳＷ１（第１切替部）は、端子Ｔ１に接続されて、基準電圧ｅ４（第２選択電圧）を選択する。本実施形態では、電流Ｉ５の値が所定値よりも小さく、前記増幅電圧ＶＰが基準電圧ｅ６の値よりも低くなり、ＡＳＩＣ９０が待機状態であるときに、バックゲート電圧ＶＢＧＰの値を、基準電圧ｅ８によって設定される電圧値よりも高い値になるように設定し、バックゲート電圧ＶＢＧＰの値を電圧Ｖ１の値とほぼ同じ値に設定する場合に比べて、スレッシュホールド電圧を高くして、ＰＭＯＳトランジスタにリーク電流が流れることを防止し、リーク電流によって電力が消費されることを抑え、省電力化を図ることができる。
<Effect of
Based on the comparison result of the comparator COMP5 (comparison unit), the
Further, according to the
本実施形態の電源装置１Ｂ及び制御部６０Ｂによれば、基準電圧ｅ８（第１選択電圧）によって、バックゲート電圧ＶＢＧＰを、電圧値が電圧Ｖ１（第１電圧）の値以上の所定値になるように設定すると、ＡＳＩＣ９０が動作状態であるときに、ＰＭＯＳトランジスタのオン抵抗を小さくし、ＰＭＯＳトランジスタの動作速度を早め、ＰＭＯＳトランジスタの遅延時間を短縮することができるように設定することができる。
また、本実施形態の電源装置１Ｂ及び制御部６０Ｂによれば、基準電圧ｅ４（第２選択電圧）によって、バックゲート電圧ＶＢＧＰを、電圧値が基準電圧ｅ８によって設定される電圧値よりも高い値になるように設定すると、電圧値が電圧Ｖ１の値とほぼ同じ値になるように設定する場合に比べて、ＡＳＩＣ９０が待機状態であるときに、スレッシュホールド電圧を高く設定して、ＰＭＯＳトランジスタにリーク電流が流れることを防止し、リーク電流によって電力が消費されることを抑えるように設定し、省電力化を図ることができる。
According to the
Further, according to the
本実施形態の電源装置１Ｂ及び制御部６０Ｂによれば、比較器ＣＯＭＰ５（比較部）の比較結果に基づいて、センス抵抗ＲＳの両端の電圧差（ＶＲＳ）を増幅した電圧（増幅電圧ＶＰ）が、基準電圧ｅ６の値（基準電圧値）よりも高いと判断したときに、スイッチＳＷ２（第２切替部）は、端子Ｔ５に接続されて、基準電圧ｅ９（第３選択電圧）を選択する。本実施形態では、電流Ｉ５が抵抗ＲＳを流れ、前記増幅電圧ＶＰが基準電圧ｅ６の値よりも大きくなると、バックゲート電圧ＶＢＧＮの値を、電圧Ｖ２（第２電圧）の値以下の所定値になるように設定し、バックゲート電圧ＶＢＧＮの値を電圧Ｖ２の値よりも高い値に設定する場合に比べて、ＡＳＩＣ９０が動作状態であるときに、ＮＭＯＳトランジスタのオン抵抗を小さくし、ＮＭＯＳトランジスタの動作速度を早め、ＮＭＯＳトランジスタの遅延時間を短縮するように設定することができる。
また、本実施形態の電源装置１Ｂ及び制御部６０Ｂによれば、比較器ＣＯＭＰ５の比較結果に基づいて、前記増幅電圧ＶＰが基準電圧ｅ６の値よりも低いと判断したときに、スイッチＳＷ２（第２切替部）は、端子Ｔ２に接続されて、基準電圧ｅ５（第４選択電圧）を選択する。本実施形態では、電流Ｉ５の値が所定値よりも小さく、前記増幅電圧ＶＰが基準電圧ｅ６の値よりも低くなると、バックゲート電圧ＶＢＧＮの値を、スイッチＳＷ２を端子Ｔ５に接続するときと比較して低くなるように設定し、ＡＳＩＣ９０が動作状態であるときに、スレッシュホールド電圧を高くして、ＮＭＯＳトランジスタにリーク電流が流れることを防止し、リーク電流によって電力が消費されることを抑え、省電力化を図ることができる。
According to the
Further, according to the
本実施形態の電源装置１Ｂ及び制御部６０Ｂによれば、基準電圧ｅ９（第３選択電圧）によって、バックゲート電圧ＶＢＧＮを、電圧値が電圧Ｖ２（第２電圧）の値以下の所定値になるように設定すると、電圧値が前記電圧Ｖ２の値よりも高い値になるように設定する場合に比べて、ＡＳＩＣ９０が動作状態であるときに、ＮＭＯＳトランジスタのオン抵抗を小さくし、ＮＭＯＳトランジスタの動作速度を早め、ＮＭＯＳトランジスタの遅延時間を短縮することができるように設定することができる。
また、本実施形態の電源装置１Ｂ及び制御部６０Ｂによれば、基準電圧ｅ５（第４選択電圧）によって、バックゲート電圧ＶＢＧＮを、電圧値が、基準電圧ｅ９によって設定される電圧値よりも低い値になるように設定すると、ＡＳＩＣ９０が待機状態であるときに、スレッシュホールド電圧を高く設定して、ＮＭＯＳトランジスタにリーク電流が流れることを防止し、リーク電流によって電力が消費されることを抑えるように設定し、省電力化を図ることができる。
According to the
Further, according to the
＜実施形態４＞
本発明の実施形態４を、図１０ないし図１２を参照しつつ説明する。図１０ないし図１２は、実施形態４の電源装置１Ｃの回路構成図である。ここでは、実施形態１ないし実施形態３と同一の構成は同一に符号を付しその説明を省略する。図中の符号２Ｃは第１ＤＣ−ＤＣコンバータ、６０Ｃは制御部（本発明の制御回路）、６１Ｃは第１レギュレータ（本発明の第１レギュレータ部）である。制御部６０Ｃは、図示するように、誤差増幅器ＥＲＡ１１を備えている。
<Embodiment 4>
A fourth embodiment of the present invention will be described with reference to FIGS. 10 to 12 are circuit configuration diagrams of the power supply device 1C according to the fourth embodiment. Here, the same components as those in the first to third embodiments are denoted by the same reference numerals, and description thereof is omitted. In the figure,
増幅器ＡＭＰ２の出力端子（Ｎ１）は、図示するように、比較器ＣＯＭＰ５の第２非反転入力端子に接続されている。この比較器ＣＯＭＰ５は、図示するように、第１非反転入力端子が、ソフトスタート用コンデンサＣＳに接続されている。 The output terminal (N1) of the amplifier AMP2 is connected to the second non-inverting input terminal of the comparator COMP5 as illustrated. The comparator COMP5 has a first non-inverting input terminal connected to a soft start capacitor CS as shown in the figure.
第１ＤＣ−ＤＣコンバータ６１Ｃを起動させると、ソフトスタート用コンデンサーＣＳは、図示しない定電流回路により充電され、ソフトスタート用コンデンサＣＳの電圧はグランド電圧から徐々に上昇する。比較器ＣＯＭＰ５は、第１非反転入力端子に入力された電圧及び第２非反転入力端子に入力された電圧の内の電圧値が低い電圧と、基準電圧ｅ６とを比較する。比較器ＣＯＭＰ５は、前記非反転入力端子に入力された電圧が、基準電圧ｅ６よりも高いときに、ハイレベル信号を出力する。第１ＤＣ−ＤＣコンバータ２Ｃを起動させたときは、比較器ＣＯＭＰ５が、ソフトスタート用コンデンサＣＳの電圧と、基準電圧ｅ６とを比較し、ローレベル信号を出力する。その後、ソフトスタート用コンデンサーＣＳの充電が完了した後は、比較器ＣＯＭＰ５は、前記増幅電圧ＶＰと基準電圧ｅ６とを比較する。増幅器ＡＭＰ２は、前記電圧ＶＲＳを増幅しているため、比較器ＣＯＭＰ５は、センス抵抗ＲＳを流れる電流Ｉ５が所定値よりも大きい（増幅電圧ＶＰが基準電圧ｅ６よりも大きい）ときに、ハイレベル信号を出力する。
When the first DC-
誤差増幅器ＥＲＡ１１は、第２非反転入力端子に前記ソフトスタート用コンデンサＣＳが接続されていると共に、第１非反転入力端子に前記基準電圧ｅ３が印加されている。誤差増幅器ＥＲＡ１１の出力端子は、比較器ＣＯＭＰ１の反転入力端子に接続されている。 In the error amplifier ERA11, the soft start capacitor CS is connected to a second non-inverting input terminal, and the reference voltage e3 is applied to a first non-inverting input terminal. The output terminal of the error amplifier ERA11 is connected to the inverting input terminal of the comparator COMP1.
第４ＤＣ−ＤＣコンバータ５Ｂは、第１ＤＣ−ＤＣコンバ−タ２Ｃの比較器ＣＯＭＰ５がハイレベル信号を出力すると、実施形態３と同様に動作する。ここでは、第４ＤＣ−ＤＣコンバータ５Ｂが、バックゲート電圧ＶＢＧＰを、基準電圧ｅ８によって設定される電圧値を有するように制御し、出力端子（ＯＵＴ４）を介して前記ＰＭＯＳトランジスタのバックゲートに供給する。
The fourth DC-
第４ＤＣ−ＤＣコンバータ５Ｂは、第１ＤＣ−ＤＣコンバ−タ２Ｃの比較器ＣＯＭＰ５がローレベル信号を出力するときも、実施形態３と同様に動作する。ここでは、第４ＤＣ−ＤＣコンバータ５Ｂが、バックゲート電圧ＶＢＧＰを、電圧値が基準電圧ｅ８よりも大きい値を有する基準電圧ｅ４によって設定される電圧値を有するように制御し、出力端子（ＯＵＴ４）を介して前記ＰＭＯＳトランジスタのバックゲートに供給する。
The fourth DC-
また、第５ＤＣ−ＤＣコンバータ６Ｂは、第１ＤＣ−ＤＣコンバータ２Ｃの比較器ＣＯＭＰ５がハイレベル信号を出力すると、実施形態３と同様に動作する。ここでは、第５ＤＣ−ＤＣコンバータ６Ｂが、バックゲート電圧ＶＢＧＮを、基準電圧ｅ９によって設定される電圧値を有するように制御し、出力端子（ＯＵＴ５）を介して前記ＮＭＯＳトランジスタのバックゲートに供給する。
The fifth DC-
第５ＤＣ−ＤＣコンバータ６Ｂは、第１ＤＣ−ＤＣコンバ−タ２Ｃの比較器ＣＯＭＰ５がローレベル信号を出力するときも、実施形態３と同様に動作する。ここでは、第５ＤＣ−ＤＣコンバータ６Ｂが、電圧ＶＢＧＮを、電圧値が基準電圧ｅ９よりも大きい値を有する基準電圧ｅ５によって設定される電圧値を有するように制御し、出力端子（ＯＵＴ５）を介して前記ＮＭＯＳトランジスタのバックゲートに供給する。
The fifth DC-
本発明は、上述した実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において構成の一部を適宜変更して実施することができる。実施形態１の電源装置１及び制御部６０においては、図２ないし図４に図示するように、電圧ＶＣを、電圧Ｖ１の値から基準電圧ｅ２（第１の所定電圧）の値だけ降下した値を有するものにすることに限られない。例えば、電源装置１においては、電源Ｓ２Ａの負極を第２電圧に接続すると共に電源Ｓ２Ａの正極を誤差増幅器ＥＲＡ２の反転入力端子に接続し、電圧ＶＣを、電圧Ｖ２の値から基準電圧ｅ２の値だけ上昇させるようにし、第２レギュレータ６２が、高圧側の電源電圧をＡＳＩＣ９０に供給すると共に、第１レギュレータ６１が、低圧側の電源電圧をＡＳＩＣ９０に供給するようにしてもよい。
The present invention is not limited to the embodiment described above, and can be implemented by appropriately changing a part of the configuration without departing from the spirit of the invention. In the
実施形態２ないし実施形態４の電源装置１Ａ〜１Ｃにおいては、例えば、図５等に図示する第２レギュレータ６２Ａが、高圧側の電源電圧をＡＳＩＣ９０に供給する場合には、センス抵抗が、チョークコイルＬ２と出力端子（ＯＵＴ２）との間に接続され、電圧Ｖ２（第２電圧）に対応してセンス抵抗に流れる電流を検出することができるようにしてもよい。そして、この電源装置１Ａ〜１Ｃが、前記検出した電流に基づいて、前記比較器ＣＯＭＰ５及び前記スイッチＳＷ１，ＳＷ２を用い、バックゲート電圧ＶＢＧＰ，ＶＢＧＮ（第３電圧）の値を変化させるものであってもよい。
In the
実施形態３，４の電源装置１Ｂ，１Ｃ及び制御回路６０Ｂ，６０Ｃにおいては、基準電圧ｅ８の値を、前記電圧Ｖ１と同じ値（１．８５Ｖ）に設定することに限らず、前記電圧Ｖ１の値よりも高く基準電圧ｅ４の値（１．９５Ｖ）よりも低い値（例えば１．９Ｖ）に設定してもよい。なお、上述した実施形態の電源装置１〜１Ｃの制御部６０〜６０Ｃを、単一の半導体チップ又は複数の半導体チップにより構成してもよい。また、電源装置１〜１Ｃを、単一の半導体チップ又は複数の半導体チップにより構成してもよい。さらに、電子機器を、制御部及びＤＣ−ＤＣコンバータを備える電源装置を用いるものとしてもよい。
In the
本発明の技術思想により背景技術における課題を解決するための手段を、以下に列記する。
（付記１） 第１電圧と前記第１電圧よりも低電圧である第２電圧とを出力する電源装置の制御回路であって、
前記第１電圧と前記第２電圧との中間値を検出する第１検出回路と、
第１基準電圧と前記第１検出回路から出力される第１検出電圧との差電圧を検出する第１差電圧検出回路と、を備え、
前記第１差電圧検出回路の出力信号に基づいて前記第１検出電圧が前記第１基準電圧になるようにして前記第１電圧又は前記第２電圧を制御することを特徴とする電源装置の制御回路。
（付記２） 前記第１検出回路とは別個に設けて前記第１電圧と前記第２電圧との電位差を検出する第２検出回路と、前記第１電圧から第１の所定電圧降圧もしくは前記第２電圧から前記第１の所定電圧昇圧された第２基準電圧と前記第２検出回路から出力される第２検出電圧との差電圧を検出する第２差電圧検出回路と、を備え、前記第２差電圧検出回路の出力信号に基づいて、前記第１電圧と前記第２電圧との電位差を、前記第１の所定電圧に応じて制御することを特徴とする付記１に記載の電源装置の制御回路。
（付記３） 前記第１差電圧検出回路の出力信号に応じて制御される第１レギュレータ部と、前記第２差電圧検出回路の出力信号に応じて制御される第２レギュレータ部と、を備え、前記第２基準電圧が前記第１電圧から前記第１の所定電圧降圧されたものである場合には、前記第１レギュレータ部によって前記第１電圧が制御されると共に前記第２レギュレータ部によって前記第２電圧が制御され、前記第２基準電圧が前記第２電圧から前記第１の所定電圧昇圧されたものである場合には、前記第１レギュレータ部によって前記第２電圧が制御されると共に前記第２レギュレータ部によって前記第１電圧が制御されることを特徴とする付記２に記載の電源装置の制御回路。
（付記４） 正極が前記第１電圧に接続もしくは負極が前記第２電圧に接続されて前記第１の所定電圧を出力する第１電圧発生器を備えることを特徴とする付記２に記載の電源装置の制御回路。
（付記５） 前記第１及び前記第２電圧とは異なる第３電圧の出力を制御する第３レギュレータ部を備え、前記第３レギュレータ部は、一極が前記第１電圧もしくは前記第２電圧に接続されて第２の所定電圧を出力する第２電圧発生器と、前記第２電圧発生器の他極から出力される第３基準電圧と前記第３電圧との差電圧を検出する第３差電圧検出回路と、を備えることを特徴とする付記１に記載の電源装置の制御回路。
（付記６） 前記第１及び前記第２電圧とは異なる第３電圧の出力を制御する第３レギュレータ部を備え、前記第３レギュレータ部は、前記第３電圧に応じて検出される第３検出電圧が入力される反転入力端子と、前記第３電圧の目標電圧に応じた第４基準電圧が入力される第１非反転入力端子と、前記第１もしくは前記第２電圧に応じて設定される設定電圧が入力される第２非反転入力端子とを有する第４差電圧検出回路を備えることを特徴とする付記１に記載の電源装置の制御回路。
（付記７） 前記第３電圧を検出して前記第３検出電圧を出力する第３検出回路と、前記第１もしくは前記第２電圧を検出して前記設定電圧を出力する第４検出回路と、を備えることを特徴とする付記６に記載の電源装置の制御回路。
（付記８） 前記第３及び前記第４検出回路は、同じ検出比を有することを特徴とする付記７に記載の電源装置の制御回路。
（付記９） 前記第１及び前記第２電圧とは異なる第３電圧の出力を制御する第３レギュレータ部と、前記第１もしくは前記第２電圧の内の少なくとも一つの電圧に対応した出力電流を検出し、該検出された前記出力電流に基づいて、前記第３電圧を設定する電圧変更部を備えることを特徴とする付記１に記載の電源装置の制御回路。
（付記１０） 前記電圧変更部は、前記出力電流を検出する検出部と、前記検出部の検出値と基準電圧値との比較結果を出力する比較部と、前記比較結果に基づいて、前記第３電圧の設定に用いる設定電圧を、あらかじめ設定された複数の設定電圧の内から選択する選択部と、を備えることを特徴とする付記９に記載の電源装置の制御回路。
（付記１１） 前記検出部は、電圧に変換された前記出力電流の値が入力されて前記検出値を出力するバッファを備えることを特徴とする付記１０に記載の電源装置の制御回路。
（付記１２） 前記あらかじめ設定された複数の設定電圧は、前記第１電圧の電圧値以上の所定電圧値に設定する第１選択電圧及び前記第１選択電圧の電圧値よりも大きい値に設定する第２選択電圧であり、前記第１選択電圧を供給する第１電源と、前記第２選択電圧を供給する第２電源と、を備え、前記選択部は、前記第１電源又は前記第２電源のいずれか一方に接続される第１切替部を有し、前記選択部は、前記比較部の前記比較結果に基づいて前記検出値が前記基準電圧値よりも大きいと判断したときに、前記第１切替部を前記第１電源に接続して前記第１選択電圧を選択し、前記比較部の前記比較結果に基づいて前記検出値が前記基準電圧値よりも小さいと判断したときに、前記第１切替部を前記第２電源に接続して前記第２選択電圧を選択することを特徴とする付記１０に記載の電源装置の制御回路。
（付記１３） 前記第１電圧はＰ型半導体素子の電源端子に出力する電源電圧であり、前記第１選択電圧又は前記第２選択電圧によって設定された電圧値を有する前記第３電圧は、前記Ｐ型半導体素子のバックゲートに出力するバックゲート電圧であることを特徴とする付記１２に記載の電源装置の制御回路。
（付記１４） 前記あらかじめ設定された複数の設定電圧は、前記第２電圧の電圧値以下の所定電圧値に設定する第３選択電圧及び前記所定電圧値よりも低い値に設定する第４選択電圧であり、前記第３選択電圧を供給する第３電源と、前記第４選択電圧を供給する第４電源と、前記第３電圧を前記第２電圧に対して反転増幅する反転増幅器と、前記反転増幅器によって反転された反転電圧に対する前記第２電圧に前記第３選択電圧を加算した第１加算電圧もしくは前記第２電圧に前記第４選択電圧を加算した第２加算電圧の差電圧を誤差増幅する第５誤差増幅器と、を備え、前記選択部は、前記第３電源又は前記第４電源のいずれか一方に接続される第２切替部を有し、前記比較部の前記比較結果に基づいて前記検出値が前記基準電圧値よりも大きいと判断し、前記選択部が、前記第２切替部を前記第３電源に接続して前記第３選択電圧を選択したときに、前記第５誤差増幅器は、前記反転電圧に対する前記第１加算電圧の差電圧を誤差増幅し、前記比較部の前記比較結果に基づいて前記検出値が前記基準電圧値よりも小さいと判断し、前記選択部が、前記第２切替部を前記第４電源に接続して前記第４選択電圧を選択したときに、前記第５誤差増幅器は、前記反転電圧に対する前記第２加算電圧の差電圧を誤差増幅することを特徴とする付記１０に記載の電源装置の制御回路。
（付記１５） 前記第２電圧はＮ型半導体素子の電源端子に出力する電源電圧であり、前記第３選択電圧又は前記第４選択電圧によって設定された電圧値を有する前記第３電圧は、前記Ｎ型半導体素子のバックゲートに出力するバックゲート電圧であることを特徴とする付記１４に記載の電源装置の制御回路。
（付記１６） 第１電圧と前記第１電圧よりも低電圧である第２電圧とを出力する電源装置であって、
前記第１電圧と前記第２電圧との中間値を検出する第１検出回路と、
第１基準電圧と前記第１検出回路から出力される第１検出電圧との差電圧を検出する第１差電圧検出回路と、を備え、
前記第１差電圧検出回路の出力信号に基づいて前記第１検出電圧が前記第１基準電圧になるようにして前記第１電圧又は前記第２電圧を制御することを特徴とする電源装置。
（付記１７） 前記第１検出回路とは別個に設けて前記第１電圧と前記第２電圧との電位差を検出する第２検出回路と、前記第１電圧から第１の所定電圧降圧もしくは前記第２電圧から前記第１の所定電圧昇圧された第２基準電圧と前記第２検出回路から出力される第２検出電圧との差電圧を検出する第２差電圧検出回路と、を備え、前記第２差電圧検出回路の出力信号に基づいて、前記第１電圧と前記第２電圧との電位差を、前記第１の所定電圧に応じて制御することを特徴とする付記１６に記載の電源装置。
（付記１８） 前記第１差電圧検出回路の出力信号に応じて制御される第１レギュレータ部と、前記第２差電圧検出回路の出力信号に応じて制御される第２レギュレータ部と、を備え、前記第２基準電圧が前記第１電圧から前記第１の所定電圧降圧されたものである場合には、前記第１レギュレータによって前記第１電圧が制御されると共に前記第２レギュレータによって前記第２電圧が制御され、前記第２基準電圧が前記第２電圧から前記第１の所定電圧昇圧されたものである場合には、前記第１レギュレータによって前記第２電圧が制御されると共に前記第２レギュレータによって前記第１電圧が制御されることを特徴とする付記１７に記載の電源装置。
（付記１９） 第１電圧と前記第１電圧よりも低電圧である第２電圧とを出力する電源装置の制御方法であって、
前記第１電圧と前記第２電圧との中間値を検出して第１検出電圧を出力し、
第１基準電圧と前記第１検出電圧との差電圧を検出して第１出力信号を出力し、
前記第１出力信号に基づいて前記第１検出電圧が前記第１基準電圧になるようにして前記第１電圧又は前記第２電圧を制御することを特徴とする電源装置の制御方法。
（付記２０） 前記第１検出電圧とは別個に前記第１電圧と前記第２電圧との差電圧を検出して第２検出電圧を出力し、前記第１電圧から第１の所定電圧降圧もしくは前記第２電圧から前記第１の所定電圧昇圧された第２基準電圧と前記第２検出電圧との差電圧を検出して第２出力信号を出力し、前記第２出力信号に基づいて、前記第１電圧と前記第２電圧との電位差を、前記第１の所定電圧に応じて制御することを特徴とする付記１９に記載の電源装置の制御方法。
Means for solving the problems in the background art based on the technical idea of the present invention are listed below.
(Supplementary Note 1) A control circuit for a power supply device that outputs a first voltage and a second voltage that is lower than the first voltage,
A first detection circuit for detecting an intermediate value between the first voltage and the second voltage;
A first difference voltage detection circuit that detects a difference voltage between a first reference voltage and a first detection voltage output from the first detection circuit;
Control of the power supply device, wherein the first voltage or the second voltage is controlled based on an output signal of the first differential voltage detection circuit so that the first detection voltage becomes the first reference voltage. circuit.
(Supplementary Note 2) A second detection circuit that is provided separately from the first detection circuit and detects a potential difference between the first voltage and the second voltage, and a first predetermined voltage step-down from the first voltage or the first voltage A second differential voltage detection circuit that detects a differential voltage between a second reference voltage obtained by boosting the first predetermined voltage from two voltages and a second detection voltage output from the second detection circuit, and The power supply device according to
(Additional remark 3) The 1st regulator part controlled according to the output signal of the said 1st difference voltage detection circuit, The 2nd regulator part controlled according to the output signal of the said 2nd difference voltage detection circuit is provided. When the second reference voltage is the first predetermined voltage stepped down from the first voltage, the first voltage is controlled by the first regulator unit and the second regulator unit controls the first voltage. When the second voltage is controlled and the second reference voltage is obtained by boosting the first predetermined voltage from the second voltage, the first regulator unit controls the second voltage and the The control circuit for a power supply apparatus according to
(Supplementary note 4) The power supply according to
(Additional remark 5) It has the 3rd regulator part which controls the output of the 3rd voltage different from the 1st and the 2nd voltage, and the 3rd regulator part has one pole in the 1st voltage or the 2nd voltage. A second voltage generator connected to output a second predetermined voltage, and a third difference detecting a difference voltage between the third reference voltage output from the other pole of the second voltage generator and the third voltage. A control circuit for a power supply device according to
(Additional remark 6) It has the 3rd regulator part which controls the output of the 3rd voltage different from the 1st and 2nd voltage, The 3rd regulator part is the 3rd detection detected according to the 3rd voltage An inverting input terminal to which a voltage is input, a first non-inverting input terminal to which a fourth reference voltage corresponding to a target voltage of the third voltage is input, and the first or second voltage are set. The control circuit for a power supply device according to
(Supplementary Note 7) A third detection circuit that detects the third voltage and outputs the third detection voltage; a fourth detection circuit that detects the first or second voltage and outputs the set voltage; The control circuit for a power supply device according to appendix 6, characterized by comprising:
(Supplementary note 8) The control circuit for a power supply device according to
(Supplementary Note 9) A third regulator unit that controls output of a third voltage different from the first and second voltages, and an output current corresponding to at least one of the first and second voltages. The control circuit for a power supply apparatus according to
(Supplementary Note 10) The voltage changing unit includes a detection unit that detects the output current, a comparison unit that outputs a comparison result between a detection value of the detection unit and a reference voltage value, and the comparison result. The control circuit for a power supply apparatus according to appendix 9, further comprising: a selection unit that selects a setting voltage used for setting the three voltages from a plurality of preset setting voltages.
(Supplementary note 11) The control circuit for a power supply device according to
(Supplementary Note 12) The plurality of preset setting voltages are set to a first selection voltage set to a predetermined voltage value equal to or higher than the voltage value of the first voltage, and to a value larger than the voltage value of the first selection voltage. A first power source that supplies the first selection voltage and a second power source that supplies the second selection voltage, and the selection unit includes the first power source or the second power source. A first switching unit connected to any one of the first switching unit and the selection unit when the detection value is determined to be greater than the reference voltage value based on the comparison result of the comparison unit. A first switching unit connected to the first power source to select the first selection voltage, and when the detection value is determined to be smaller than the reference voltage value based on the comparison result of the comparison unit, A first switching unit connected to the second power source to connect the second selection voltage; 11. The control circuit for a power supply device according to
(Supplementary Note 13) The first voltage is a power supply voltage output to a power supply terminal of a P-type semiconductor element, and the third voltage having a voltage value set by the first selection voltage or the second selection voltage is 13. The control circuit for a power supply device according to
(Supplementary Note 14) The plurality of preset setting voltages include a third selection voltage set to a predetermined voltage value equal to or lower than a voltage value of the second voltage, and a fourth selection voltage set to a value lower than the predetermined voltage value. A third power source for supplying the third selection voltage; a fourth power source for supplying the fourth selection voltage; an inverting amplifier for inverting and amplifying the third voltage with respect to the second voltage; Error amplification is performed on a first addition voltage obtained by adding the third selection voltage to the second voltage with respect to the inverted voltage inverted by the amplifier, or a difference voltage between the second addition voltage obtained by adding the fourth selection voltage to the second voltage. A fifth error amplifier, and the selection unit includes a second switching unit connected to either the third power source or the fourth power source, and based on the comparison result of the comparison unit Detection value is higher than the reference voltage value When the selection unit selects the third selection voltage by connecting the second switching unit to the third power source, the fifth error amplifier is configured to select the first voltage with respect to the inverted voltage. The difference voltage of the addition voltage is error-amplified, and based on the comparison result of the comparison unit, the detection value is determined to be smaller than the reference voltage value, and the selection unit sets the second switching unit to the fourth power source. 11. The power supply device according to
(Supplementary Note 15) The second voltage is a power supply voltage output to a power supply terminal of an N-type semiconductor element, and the third voltage having a voltage value set by the third selection voltage or the fourth selection voltage is 15. The control circuit for a power supply device according to appendix 14, wherein the control circuit is a back gate voltage output to a back gate of an N-type semiconductor element.
(Supplementary Note 16) A power supply device that outputs a first voltage and a second voltage that is lower than the first voltage,
A first detection circuit for detecting an intermediate value between the first voltage and the second voltage;
A first difference voltage detection circuit that detects a difference voltage between a first reference voltage and a first detection voltage output from the first detection circuit;
A power supply apparatus that controls the first voltage or the second voltage so that the first detection voltage becomes the first reference voltage based on an output signal of the first differential voltage detection circuit.
(Supplementary Note 17) A second detection circuit that is provided separately from the first detection circuit and detects a potential difference between the first voltage and the second voltage, and a first predetermined voltage step-down from the first voltage or the first voltage A second differential voltage detection circuit that detects a differential voltage between a second reference voltage obtained by boosting the first predetermined voltage from two voltages and a second detection voltage output from the second detection circuit, and 18. The power supply device according to appendix 16, wherein a potential difference between the first voltage and the second voltage is controlled according to the first predetermined voltage based on an output signal of a two-difference voltage detection circuit.
(Additional remark 18) The 1st regulator part controlled according to the output signal of the said 1st difference voltage detection circuit, The 2nd regulator part controlled according to the output signal of the said 2nd difference voltage detection circuit is provided. When the second reference voltage is a voltage obtained by stepping down the first predetermined voltage from the first voltage, the first voltage is controlled by the first regulator and the second voltage is controlled by the second regulator. When the voltage is controlled and the second reference voltage is obtained by boosting the first predetermined voltage from the second voltage, the second voltage is controlled by the first regulator and the second regulator 18. The power supply device according to appendix 17, wherein the first voltage is controlled by:
(Supplementary note 19) A control method for a power supply device that outputs a first voltage and a second voltage that is lower than the first voltage,
Detecting an intermediate value between the first voltage and the second voltage and outputting a first detection voltage;
Detecting a differential voltage between a first reference voltage and the first detection voltage and outputting a first output signal;
A control method for a power supply apparatus, wherein the first voltage or the second voltage is controlled based on the first output signal so that the first detection voltage becomes the first reference voltage.
(Supplementary Note 20) A differential voltage between the first voltage and the second voltage is detected separately from the first detection voltage, and a second detection voltage is output, and a first predetermined voltage step-down from the first voltage or A second output signal is output by detecting a difference voltage between the second reference voltage obtained by boosting the first predetermined voltage from the second voltage and the second detection voltage, and based on the second output signal, 20. The method for controlling a power supply device according to appendix 19, wherein a potential difference between the first voltage and the second voltage is controlled according to the first predetermined voltage.
１ 電源装置
６０ 制御部（制御回路）
６１ 第１レギュレータ（第１レギュレータ部）
６２ 第２レギュレータ（第２レギュレータ部）
６３ 第３レギュレータ（第３レギュレータ部）
ＡＭＰ１ 増幅器（反転増幅器）
ＡＭＰ２ 増幅器（検出部、電圧変更部）
ＣＯＭＰ５ 比較器（比較部、電圧変更部）
ＥＲＡ１ 誤差増幅器（第１差電圧検出回路）
ＥＲＡ２ 誤差増幅器（第２差電圧検出回路）
ＥＲＡ５ 誤差増幅器（第３差電圧検出回路、第５誤差増幅器）
ｅ２ 基準電圧（第１の所定電圧）
ｅ３ 基準電圧（第１基準電圧）
ｅ４ 基準電圧（第４基準電圧、第２選択電圧）
ｅ５ 基準電圧（第２の所定電圧、第４選択電圧）
ｅ８ 基準電圧（第１選択電圧）
ｅ９ 基準電圧（第３選択電圧）
Ｉ５ 電流（出力電流）
Ｒ１，Ｒ２ 抵抗（第１検出回路）
Ｒ３，Ｒ４ 抵抗（第２検出回路）
Ｒ７，Ｒ８ 抵抗（第３検出回路）
Ｒ１３，Ｒ１４ 抵抗（第４検出回路）
Ｓ２Ａ 電源（第１電圧発生器）
Ｓ４ 電源（第２電源）
Ｓ５ 電源（第２電圧発生器、第４電源）
Ｓ８ 電源（第１電源）
Ｓ９ 電源（第３電源）
ＳＷ１ スイッチ（第１切替部）
ＳＷ２ スイッチ（第２切替部）
Ｖ１ 高圧側の電源電圧（第１電圧）
Ｖ２ 低圧側の電源電圧（第２電圧）
ＶＢ３ 電圧（設定電圧）
ＶＢ４ 電圧（第３検出電圧）
ＶＢ６ 反転電圧
ＶＢ７ 電圧（第３基準電圧）
ＶＢＧＰ，ＶＢＧＮ バックゲート電圧（第３電圧）
ＶＣ 電圧（第２基準電圧）
ＶＭ１ 中間電圧（第１検出電圧）
ＶＰ 誤差増幅電圧（検出値）
1
61 1st regulator (1st regulator part)
62 2nd regulator (2nd regulator part)
63 3rd regulator (3rd regulator part)
AMP1 amplifier (inverting amplifier)
AMP2 amplifier (detection unit, voltage change unit)
COMP5 comparator (comparison unit, voltage change unit)
ERA1 error amplifier (first differential voltage detection circuit)
ERA2 error amplifier (second differential voltage detection circuit)
ERA5 error amplifier (third differential voltage detection circuit, fifth error amplifier)
e2 Reference voltage (first predetermined voltage)
e3 Reference voltage (first reference voltage)
e4 reference voltage (fourth reference voltage, second selection voltage)
e5 Reference voltage (second predetermined voltage, fourth selection voltage)
e8 Reference voltage (first selection voltage)
e9 Reference voltage (third selection voltage)
I5 current (output current)
R1, R2 resistors (first detection circuit)
R3, R4 resistance (second detection circuit)
R7, R8 resistance (third detection circuit)
R13, R14 resistors (fourth detection circuit)
S2A power supply (first voltage generator)
S4 power supply (second power supply)
S5 power supply (second voltage generator, fourth power supply)
S8 power supply (first power supply)
S9 Power supply (third power supply)
SW1 switch (first switching part)
SW2 switch (second switching part)
V1 High-voltage power supply voltage (first voltage)
V2 Low-voltage power supply voltage (second voltage)
VB3 voltage (set voltage)
VB4 voltage (third detection voltage)
VB6 Inversion voltage VB7 voltage (third reference voltage)
VBGP, VBGN Back gate voltage (third voltage)
VC voltage (second reference voltage)
VM1 intermediate voltage (first detection voltage)
VP Error amplification voltage (detected value)
Claims (10)
前記第１電圧と前記第２電圧との中間値を検出する第１検出回路と、
第１基準電圧と前記第１検出回路から出力される第１検出電圧との差電圧を検出する第１差電圧検出回路と、を備え、
前記第１差電圧検出回路の出力信号に基づいて前記第１検出電圧が前記第１基準電圧になるようにして前記第１電圧又は前記第２電圧を制御することを特徴とする電源装置の制御回路。 A control circuit for a power supply device that outputs a first voltage and a second voltage that is lower than the first voltage,
A first detection circuit for detecting an intermediate value between the first voltage and the second voltage;
A first difference voltage detection circuit that detects a difference voltage between a first reference voltage and a first detection voltage output from the first detection circuit;
Control of the power supply device, wherein the first voltage or the second voltage is controlled based on an output signal of the first differential voltage detection circuit so that the first detection voltage becomes the first reference voltage. circuit.
前記第１電圧と前記第２電圧との中間値を検出する第１検出回路と、
第１基準電圧と前記第１検出回路から出力される第１検出電圧との差電圧を検出する第１差電圧検出回路と、を備え、
前記第１差電圧検出回路の出力信号に基づいて前記第１検出電圧が前記第１基準電圧になるようにして前記第１電圧又は前記第２電圧を制御することを特徴とする電源装置。 A power supply device that outputs a first voltage and a second voltage that is lower than the first voltage,
A first detection circuit for detecting an intermediate value between the first voltage and the second voltage;
A first difference voltage detection circuit that detects a difference voltage between a first reference voltage and a first detection voltage output from the first detection circuit;
A power supply apparatus that controls the first voltage or the second voltage so that the first detection voltage becomes the first reference voltage based on an output signal of the first differential voltage detection circuit.
前記第１電圧と前記第２電圧との中間値を検出して第１検出電圧を出力し、
第１基準電圧と前記第１検出電圧との差電圧を検出して第１出力信号を出力し、
前記第１出力信号に基づいて前記第１検出電圧が前記第１基準電圧になるようにして前記第１電圧又は前記第２電圧を制御することを特徴とする電源装置の制御方法。 A control method of a power supply device that outputs a first voltage and a second voltage that is lower than the first voltage,
Detecting an intermediate value between the first voltage and the second voltage and outputting a first detection voltage;
Detecting a differential voltage between a first reference voltage and the first detection voltage and outputting a first output signal;
A control method for a power supply apparatus, wherein the first voltage or the second voltage is controlled based on the first output signal so that the first detection voltage becomes the first reference voltage.
Priority Applications (1)
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|---|---|---|---|
| JP2006099853A JP2007274859A (en) | 2006-03-31 | 2006-03-31 | Power supply device control circuit, power supply device and control method therefor |
Applications Claiming Priority (1)
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Publications (1)
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Family Applications (1)
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| JP2006099853A Withdrawn JP2007274859A (en) | 2006-03-31 | 2006-03-31 | Power supply device control circuit, power supply device and control method therefor |
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2006
- 2006-03-31 JP JP2006099853A patent/JP2007274859A/en not_active Withdrawn
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