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JP2007266435A - 半導体装置および半導体パッケージ - Google Patents

半導体装置および半導体パッケージ Download PDF

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JP2007266435A JP2006091405A JP2006091405A JP2007266435A JP 2007266435 A JP2007266435 A JP 2007266435A JP 2006091405 A JP2006091405 A JP 2006091405A JP 2006091405 A JP2006091405 A JP 2006091405A JP 2007266435 A JP2007266435 A JP 2007266435A
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Sumitomo Electric Industries Ltd
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Abstract

【課題】製造コストの低減が可能な半導体装置および半導体パッケージを提供する。
【解決手段】半導体装置２は、基板と、基板上に形成され、互いに電気的に絶縁された横型パワーデバイスとして作用する複数の素子部分とを備える。
【選択図】図１

Description

この発明は、半導体装置および半導体パッケージに関し、より特定的には、電力配電関連用、自動車用などの高電圧、大電流が適用されるパワーデバイスと称される半導体装置および半導体パッケージに関する。
従来、半導体デバイスの用途の１つとして、高耐圧、高電力用途のパワーデバイスが知られている。このようなパワーデバイスとして、現在は主にシリコン（Ｓｉ）を用いたデバイスが用いられているが、さらにパワーデバイスの高性能化を図るために、いわゆるワイドバンドギャップ半導体（たとえば炭化珪素（ＳｉＣ））を用いたデバイスが提案されている（たとえば、非特許文献１参照）。
河合 寿、「ＳｉＣデバイスへの期待 自動車エレクトロニクスの立場から」、ＦＥＤレビュー、財団法人 新機能素子研究開発協会、Ｖｏｌ.２ Ｎｏ．１ ２００２
従来のＳｉを用いたパワーデバイスでは、横型構造とすると高出力を得ることができなかった。そのため、Ｓｉを用いたパワーデバイスは縦型構造のものが主流となっている。
しかし、縦型構造に比べて、横型構造では電流の流路に基板の抵抗成分があまり影響を及ぼさないため、低損失なデバイスを実現するという観点からすると横型構造を採用するメリットがある。また、縦型構造では、基板の下面に電極が配置される。そのため、基板の一方の表面にすべての電極が配置される横型構造のデバイスより縦型構造のデバイスの方が実装構造が複雑になる。このような複雑な実装構造は製造コストの増大につながるため、この点からも横型構造の採用にはメリットがある。
ここで、上述したワイドバンドギャップ半導体を基板として用いた場合には、横型構造を採用してもパワーデバイスとして十分な出力を得られると期待されている。しかし、このようにワイドバンドギャップ半導体を基板として用いたパワーデバイスの構造として横型構造を採用した場合には、以下のような問題があった。
すなわち、チップを外部回路と接続するために、ワイヤーボンド技術が広く利用されているが、当該ワイヤーボンド技術では、ワイヤとチップ表面の電極とが基本的に点で接続される。そして、そのようなワイヤと接続される電極（接続領域）に、電流を集めるための配線が必要になる。上述したパワーデバイスでは比較的大電流を制御する必要があるため、当該配線ではいわゆるエレクトロマイグレーションが問題になる。エレクトロマイグレーションの発生を防止するためには、配線に流れる電流密度を所定の値以下に保つために配線の断面積をある程度大きくする必要がある。ここで、配線の厚みは厚くして断面積を確保することには限界があるため、配線の幅を広くすることが多い。しかし、このように配線の幅を広くすると、結果的にチップサイズが大きくなるという問題がある。そして、基板の一方の表面にソースとドレインとを形成する横型構造では、上記のような配線幅の増大の影響（チップサイズが大きくなるという影響）はより顕著になる。
また、上述のようにチップサイズが大きくなるほど、基板の欠陥や、プロセスに起因する欠陥の発生によって、チップの歩留りは指数関数的に悪化する。そして、上述したＳｉＣなどのようなワイドバンドギャップ半導体については、基板製造技術やプロセス技術が未成熟であるため、従来のＳｉに比べて基板やプロセスに起因する欠陥の発生率は高くなっている。このような歩留りの低下はチップの製造コストの上昇につながる。
また、従来のＳｉを用いたパワーデバイスでは、上述のように横型構造を採用することが難しかったため、縦型構造が主流となっている。そして、当該縦型構造に適した実装構造は様々なものが提案されている。一方、横型構造に適した実装構造については、その特徴を生かした実装構造は提案されていなかった。
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、製造コストの低減が可能な半導体装置および半導体パッケージを提供することである。
この発明に従った半導体装置は、半導体基板と、半導体基板上に形成され、互いに電気的に絶縁された横型パワーデバイスとして作用する複数の素子部分とを備える。
このようにすれば、大電流を複数の素子部分で分担して制御することができる。そのため、半導体基板上に１つの素子部分を形成し、その素子部分によって大電流を制御する場合のように、１つの配線や電極に大電流を流す必要が無いため、大電流によるエレクトロマイグレーションの発生を防止するために配線や電極の面積を大きくする必要が無い。したがって、トータルで見たときに配線や電極の面積を小さくできるので、半導体装置の小型化を図ることができる。この結果、半導体装置の占有面積の増大に伴う歩留りの低下を抑制できる。
上記半導体装置において、素子部分には、半導体装置の外部と素子部分とを接続するための電極部が形成されていてもよい。
この場合、個々の素子部分に形成された電極部から直接外部と電流の入出力ができる。したがって、複数の素子部分が形成された半導体基板に１組の電極部を形成したときのように、エレクトロマイグレーションの発生を抑制しつつ当該１組の電極部へ大電流を流すために、電極部の面積を大きくするといった対応を行なう必要が無い。このため、確実に半導体装置の小型化を図ることができる。
上記半導体装置では、半導体基板はワイドバンドギャップ半導体により構成されていてもよい。
この場合、ワイドバンドギャップ半導体により構成された基板を用いれば、パワーデバイスの構造として横型構造を採用することにより、高出力かつ低損失なデバイスを実現できる。そして、このような横型のパワーデバイスでは半導体基板の一方の表面に電極が集中して配置されるため、上述のようにエレクトロマイグレーションの発生を抑制するために電極や配線の面積を大きくすることによって、装置の大型化が問題となっていた。そのため、本発明を適用することによって、半導体装置の小型化という効果が特に有効である。
この発明に従った半導体パッケージは、上記半導体装置と、半導体装置を搭載する放熱体と、外部端子と、複数の配線と、ベース部材とを備える。外部端子は、半導体装置の複数の素子部分と電気的に接続される。複数の配線は、外部端子と複数の素子部分とをそれぞれ電気的に接続する。ベース部材は、複数の配線の相対的な位置を固定する。
このようにすれば、本発明に従った半導体装置における個々の素子部分から複数の配線を介して確実に外部との電流の入出力を行なうことができる。また、半導体装置の素子部分は横型パワーデバイスとして作用するため、半導体基板の一方表面のみに電極が配置されている。したがって、当該電極が配置されていない側の半導体基板の表面を放熱体に接触させることにより、効果的に半導体装置の冷却を行なうことができる。また、素子部分と外部端子とを複数の配線によって外部端子毎に個別に接続するので、半導体基板上において各素子部分の出力を１つの電極部からまとめて行なわない本発明による半導体装置と外部との接続を確実に行なうことができる。
上記半導体パッケージにおいて、ベース部材は、複数の配線が保持される可撓性のテープ状部材であってもよい。
この場合、テープ状部材に予め複数の配線が保持されているので、半導体基板上の素子部分と外部端子とを当該テープ状部材に保持された複数の配線によって接続する作業を容易に行なうことができる。
このように、本発明によれば、半導体装置の小型化を可能にすることによって、製造コストを低減することができる。
以下図面に基づいて、本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
図１は、本発明に従った半導体装置を用いた半導体パッケージの平面模式図である。図２は、図１の線分ＩＩ−ＩＩにおける断面模式図である。図３は、図１に示した半導体パッケージに用いられる半導体装置の平面模式図である。図４は、図３の線分ＩＶ−ＩＶにおける半導体装置の基本セル構造の断面模式図である。図５は、図３の線分Ｖ−Ｖにおける半導体装置の部分断面模式図である。図１〜図５を参照して、本発明に従った半導体装置および半導体パッケージを説明する。
図１〜図３を参照して、本発明に従った半導体パッケージ１は、本発明に従った４つの半導体装置２と、半導体装置２を搭載する放熱体としてのヒートシンク８と、外部端子５ａ〜５ｃと、複数の配線４とベース部材６とを含み、個々の半導体装置２からの信号の入出力や電源の供給に用いる接続配線部材３とを備える。ヒートシンク８の表面上には、その中央に複数の（図１では４つの）、横型パワーデバイスとして作用する素子部分を備える半導体装置２が所定の距離を隔てて並ぶように配置されている。なお、ヒートシンク８の表面に搭載される半導体装置２の数は、４つに限られることなく、１つでも、あるいは２つ、もしくは５つ以上の任意の数であってもよい。半導体装置２は、図３に示すように複数の（図３では４つの）素子部分１１を備えている。半導体装置２では、後述するように複数の素子部分１１が互いに絶縁層を介して配置されている。
この半導体装置２を挟むように、ヒートシンク８の表面にはシート状の絶縁体７ａ、７ｂが形成されている。絶縁体７ａ、７ｂは、半導体装置２の並ぶ方向に沿った方向に延在するように形成されている。この絶縁体７ａ、７ｂ上に外部端子５ａ〜５ｃが配置されている。具体的には、絶縁体７ａ上に２つの外部端子５ａ、５ｂが配置され、絶縁体７ｂ上に外部端子５ｃが配置されている。なお、外部端子５ａ〜５ｃは絶縁体７ａ、７ｂの延在方向に沿った方向に延びるように形成されている。外部端子５ａ〜５ｃは、半導体装置２の複数の素子部分１１と接続配線部材３を介して電気的に接続される。つまり、接続配線部材３の複数の配線４は、外部端子５ａ〜５ｃと複数の素子部分１１の電極部１２（図３参照）とをそれぞれ電気的に接続する。
ここで、接続配線部材３は、シート状の可撓性部材からなるベース部材６と、このベース部材６上に形成されている複数の配線４とからなる。ベース部材６は、複数の配線４の相対的な位置を固定する。つまり、帯状のベース部材６の表面に複数の配線４が固定されている。接続配線部材３として、たとえばＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）を用いてもよい。
このようにすれば、本発明に従った半導体装置２における個々の素子部分１１から複数の配線４を介して確実に外部との電流や信号の入出力を行なうことができる。また、半導体装置２の素子部分１１は横型パワーデバイスとして作用するため、半導体装置２を構成する半導体基板の一方表面のみに電極部１２が配置されている。したがって、当該電極部１２が配置されていない側の半導体基板の表面（半導体装置２の裏面）を放熱体としてのヒートシンク８に接触させることにより、効果的に半導体装置２の冷却を行なうことができる。また、素子部分１１と外部端子５ａ〜５ｃとを複数の配線４によって外部端子５ａ、５ｃ毎に個別に接続できるので、半導体装置２上において各素子部分１１の出力を１つの電極部からまとめて行なわない本発明による半導体装置２と、半導体パッケージ１の外部との電気的接続を確実に行なうことができる。
上記半導体パッケージ１において、ベース部材６は、上述のように複数の配線４が保持される可撓性のテープ状部材であってもよい。ベース部材６を構成する材料としては、可撓性があり、かつ配線４を保持できる材料であれば、任意の材料を用いることができる。
この場合、可撓性のあるテープ状部材であるベース部材６に予め複数の配線４が相対的な位置を決められた状態で保持されるので、あらかじめ半導体装置２の素子部分１１での電極部１２の配置に対応するように、複数の配線４の位置をベース部材６上で決定しておくことができる。そのため、半導体装置２の素子部分１１と外部端子５ａ〜５ｃとを当該複数の配線４によって接続する作業を容易に行なうことができる。なお、図１では個々の半導体装置２に対応するように接続配線部材３が配置されているが、半導体装置２の位置決めが予め正確にされていれば、複数（たとえば２つ、あるいは３つ）の半導体装置２に対して１つの接続配線部材３を用いてもよい。このようにすれば、半導体パッケージ１の製造工程数をより少なくすることができる。
次に、図３〜図５を参照して、本発明による半導体装置２の構成を説明する。図４に示すように、ワイドバンドギャップ半導体を用いた半導体装置２の基本セルでは、ＳｉＣからなる基板１３の表面上に、厚さＴ１のｐ−層１４が形成されている。ｐ−層１４は、導電型がｐ型のＳｉＣからなり、エピタキシャル成長により形成される。このｐ−層１４上にｎ層１５が形成されている。ｎ層１５は導電型がｎ型のＳｉＣからり、エピタキシャル成長により形成されている。ｎ層１５上にはｐ層１６が形成されている。ｐ層１６は、導電型がｐ型のＳｉＣからなり、エピタキシャル成長により形成される。
図４に示す基本セル構造では、当該基本セル構造の両端部に凹部４０が形成されている。凹部４０はｐ層１６の上部表面からｎ層１５にまで到達するように形成されている。そして、当該凹部４０に挟まれた領域において、凹部４０に隣接する部分には、互いに間隔を隔てて導電型がｎ型の導電性不純物が拡散された領域であるｎ＋層１９、２１が形成されている。ｎ＋層１９、２１は、ｐ層１６の上部表面からｎ層１５にまで到達するように形成されている。ｎ＋層１９、２１の間には、導電型がｐ型の導電性不純物が拡散された領域であるｐ＋層２０がｐ層１６の上部表面からｎ層１５にまで到達するように形成されている。また、一方の凹部４０（図４では右側の凹部４０）の底部には、ｎ層１５から（つまり凹部４０の底部から）ｐ−層１４にまで到達するように、導電型がｐ型の導電性不純物が拡散された領域であるｐ＋層１８が形成されている。
上述した凹部４０の内周からｐ層１６の上部表面を覆うように、絶縁膜としての酸化膜１７が形成されている。酸化膜１７において、ｐ＋層１８、２０およびｎ＋層１９、２１の上に位置する部分にはそれぞれ開口部２２が形成されている。当該開口部２２を充填するように、導電体膜であるニッケル層２５（Ｎｉ層２５）が形成されている。ｐ＋層１８およびｎ＋層１９上には、Ｎｉ層２５を介してソース電極２６が形成されている。ソース電極２６は、ｐ＋層１８およびｎ＋層１９とＮｉ層２５を介して電気的に接続される。ｐ＋層２０上には、Ｎｉ層２５を介してゲート電極２７が形成されている。ゲート電極２７は、ｐ＋層２０ととＮｉ層２５を介して電気的に接続される。ｎ＋層２１上には、Ｎｉ層２５を介してドレイン電極２８が形成されている。ドレイン電極２８は、ｎ＋層２１とＮｉ層２５を介して電気的に接続される。このようにして、横型のパワーデバイスとして作用するＲｅｓｕｒｆ（ＲＥｄｕｃｅｄ ＳＵＲｆａｃｅ Ｆｉｅｌｄ） ＳｉＣ−ＪＦＥＴの基本セルが構成される。
ｎ＋層１９とｐ＋層２０との間の水平方向（基板１３の表面に沿った方向）での距離Ｌ３は３μｍ以上８μｍ以下、たとえば５μｍとすることができる。また、ｐ＋層２０の幅Ｌ２は３μｍ以上８μｍ以下、たとえば５μｍとすることができる。また、ｐ＋層２０とｎ＋層２１との間の水平方向での距離Ｌ１は５μｍ以上１５μｍ以下、たとえば９μｍとすることができる。また、ｐ−層１４の厚みＴ１は７μｍ以上１４μｍ以下、たとえば１０μｍとすることができる。また、ｎ層１５の厚みＴ２は０．２μｍ以上０．６μｍ以下、たとえば０．４μｍとすることができる。また、ｐ層１６の厚みＴ３は、０．１μｍ以上０．４μｍ以下、たとえば０．２μｍとすることができる。また、ｐ＋層２０の底面とｐ−層１４の上部表面との間の距離Ｔ４（つまりｐ＋層２０下でのｎ層１５の厚みＴ４）は０．１μｍ以上０．３μｍ以下、たとえば０．２μｍとすることができる。また、図３に示した半導体装置２は、図示したように矩形状の平面形状を有している。その平面形状は図３のような長方形状であっても、あるいは正方形状であってもよい。半導体装置２の平面形状が正方形状である場合、そのサイズはたとえば２ｍｍ×２ｍｍというサイズでもよい。また、この場合、素子部分１１の平面形状のサイズはたとえば２ｍｍ×０．５ｍｍとしてもよい。
また、基板１３としては、導電型がｎ型の基板を用いることができる。この場合、基板１３でのｎ型の導電性不純物の濃度は５Ｅ１８／ｃｍ３以上５Ｅ１９／ｃｍ３以下、たとえば１Ｅ１９／ｃｍ３とすることができる。また、ｐ−層１４のｐ型導電性不純物の濃度は５Ｅ１５／ｃｍ３以上５Ｅ１６／ｃｍ３以下、たとえば１Ｅ１６／ｃｍ３とすることができる。また、ｎ層１５のｎ型導電性不純物の濃度は５Ｅ１６／ｃｍ３以上５Ｅ１７／ｃｍ３以下、たとえば１Ｅ１７／ｃｍ３とすることができる。また、ｎ＋層１９、２１のｎ型導電性不純物の濃度は５Ｅ１８／ｃｍ３以上５Ｅ１９／ｃｍ３以下、たとえば１Ｅ１９／ｃｍ３とすることができる。また、ｐ＋層１８、２０のｐ型導電性不純物の濃度は５Ｅ１８／ｃｍ３以上５Ｅ１９／ｃｍ３以下、たとえば１Ｅ１９／ｃｍ３とすることができる。また、ｐ層１６のｐ型導電性不純物の濃度は５Ｅ１６／ｃｍ３以上５Ｅ１７／ｃｍ３以下、たとえば２Ｅ１７／ｃｍ３とすることができる。
次に、図５を参照して、図３における２つの素子部分１１にまたがった線分Ｖ−Ｖにおける半導体装置２の断面構造を説明する。図５は、基本セルが集合したブロックとなっている素子部分１１の間の分離構造をも示している。
図５では、凹部４１により分離された、隣接する２つの素子部分１１が示されている。図５に示すように、半導体装置２では、上述のようにＳｉＣからなる基板１３の表面上にｐ−層１４が形成されている。このｐ−層１４上にｎ層１５が形成されている。ｎ層１５上にはｐ層１６が形成されている。ｐ層１６の上部表面からｎ層１５にまで到達する凹部４１が、間隔を隔てて配置されている。この凹部４１により挟まれた領域が素子部分１１となる。つまり、隣接する素子部分１１は凹部４１により区画されている。
隣接する素子部分１１は互いに同様の構造を備えているので、以下では一方の素子部分１１についてその構造を説明する。凹部４１に挟まれた部分には、一方の凹部４１側からｐ＋層１８、ｎ＋層１９、ｐ＋層２０、ｎ＋層２１、ｐ＋層３１が互いに間隔を隔てて形成されている。また、ｐ＋層１８に隣接する凹部４１の底部には、ｎ層１５からｐ−層１４に到達するｐ＋層１８が形成されている。また、ｐ＋層３１に隣接する凹部４１の底部には、ｎ層１５からｐ−層１４に到達するｐ＋層３２が形成されている。
凹部４１の内周面からｐ層１６の上部表面を覆うように酸化膜１７が形成されている。酸化膜１７において、ｐ＋層１８、ｎ＋層１９、ｐ＋層２０、ｎ＋層２１、ｐ＋層３１上に位置する領域には開口部２２が形成されている。開口部２２はＮｉ層２５により充填されている。ｐ＋層１８およびｎ＋層１９上には、Ｎｉ層２５を介してｐ＋層１８およびｎ＋層１９と電気的に接続されたソース電極２６が形成されている。図５からわかるように、ソース電極２６はｎ＋層１９上の領域（ｐ層１６の上部表面上の領域）から、凹部４１の底部にまで延在するように形成されている。ｐ＋層２０上には、Ｎｉ層２５を介してｐ＋層２０と電気的に接続されたゲート電極２７が形成されている。ｎ＋層２１およびｐ＋層３１上には、Ｎｉ層２５を介してｎ＋層２１およびｐ＋層３１と電気的に接続されたドレイン電極２８が形成されている。
上述した半導体装置２の特徴的な構成を要約すれば、半導体装置２は、半導体基板としての基板１３と、基板１３上に形成され、互いに電気的に絶縁された横型パワーデバイスとして作用する複数の素子部分１１とを備える。このようにすれば、大電流を複数の素子部分１１で分担して制御することができる。そのため、基板１３上に１つの素子部分を形成し、その素子部分によって大電流を制御する場合のように、当該１つの素子部分における１つの配線部分や電極部に大電流を流す必要が無い。そのため、当該配線部分での大電流によるエレクトロマイグレーションの発生を防止するために、配線部分や電極部の面積を大きくする必要が無い。したがって、トータルで見たときに配線や電極の面積を小さくできる。このため、半導体装置２の小型化を図ることができる。この結果、半導体装置２の占有面積の増大に伴う歩留りの低下を抑制できる。
上記半導体装置２において、素子部分１１には、半導体装置２の外部と素子部分１１とを接続するための電極部１２が形成されていてもよい。この場合、個々の素子部分１１に形成された電極部１２から、接続配線部材３を介して直接外部と電流の入出力ができる。したがって、複数の素子部分１１が形成された基板１３に１組の電極部を形成したときのように、エレクトロマイグレーションの発生を抑制しつつ当該１組の電極部へ大電流を流すために、電極部の面積を大きくするといった対応を行なう必要が無い。このため、確実に半導体装置２の小型化を図ることができる。
上記半導体装置２では、基板１３はＳｉＣなどのワイドバンドギャップ半導体により構成されていてもよい。この場合、ワイドバンドギャップ半導体により構成された基板１３を用いれば、パワーデバイスの構造として横型構造を採用することにより、高出力かつ低損失なデバイスを実現できる。
次に、図３〜図５に示した半導体装置２の製造方法を説明する。図６〜図１１は、図３〜図５に示した半導体装置２の製造方法を説明するための模式図である。なお、図６〜図１１では、半導体装置２を構成する素子部分１１の基本セルの断面を示している。
まず、図６に示すように、ＳｉＣからなる基板１３を準備する工程を実施する。基板１３上に、ｐ−層１４、ｎ層１５、ｐ層１６を順番にエピタキシャル成長法を用いて形成する。
次に、ｐ層１６上にフォトリソグラフィ法を用いてレジストパターンを形成する。当該レジストパターンでは、凹部４０（図４参照）となるべき部分に開口部が形成されている。このレジストパターンをマスクとして用いて、反応性イオンエッチング（ＲＩＥ）によりｐ層１６およびｎ層１５の一部を除去する。ＲＩＥでは、エッチングガスとしてたとえばＳＦ６系ガスを用いることができる。この結果、凹部４０（図７参照）が形成される。その後、レジストパターンを除去する。この結果、図７に示すような構造を得る。なお、この溝となる凹部４０を形成するときに、隣接する素子部分１１を互いに分離する素子分離溝（図５の凹部４１）も同時に形成する。
次に、エピタキシャル成長法により形成されたｐ−層１４、ｎ層１５、ｐ層１６が形成された基板１３を所定の温度に加熱した状態で、導電型がｎ型およびｐ型の導電性不純物をｐ−層１４、ｎ層１５、ｐ層１６の所定の領域に注入することにより、図８に示すようにｐ＋層１８、２０およびｎ＋層１９、２１を形成する。基板１３の加熱温度は、たとえば５００℃とすることができる。
次に、図９に示すように、上述した導電性不純物の注入工程によりｐ−層１４、ｎ層１５、ｐ層１６などのエピタキシャル成長層において発生した結晶の損傷部分を回復するため、基板１３をアニールする工程を実施する。このアニール工程では、たとえば基板１３の加熱温度を１８００℃、加熱時間を３０分とすることができる。
次に、図１０に示すように、エピタキシャル成長層の表面を覆うように酸化膜１７を形成する工程を実施する。酸化膜１７は、任意の方法で形成できるが、たとえば熱酸化によって形成してもよい。熱酸化の条件としては、たとえば基板１３の加熱温度を１２００℃とし、雰囲気ガスとして乾燥酸素を用いてもよい。酸化膜１７の厚みは、たとえば０．１μｍとすることができる。
次に、酸化膜１７上にフォトリソグラフィ法によりレジストパターンを形成する。このレジストパターン（パターンを有するレジスト膜）をマスクとして酸化膜１７を部分的に除去することにより、酸化膜１７に開口部２２（図１１参照）を形成する。その後、レジストパターンを除去する。そして、この開口部２２を導電体膜としてのＮｉ層２５により充填する。Ｎｉ層２５は任意の方法により形成することができるが、たとえば蒸着法により形成することが好ましい。また、たとえば開口部２２の内部のみにＮｉ層２５を形成する方法としては、たとえば以下のような方法を用いてもよい。すなわち、上述したレジストパターンを酸化膜１７上から除去する前に、全面にＮｉ層を蒸着する。その後レジストパターン上に形成されたＮｉ層（つまり、開口部２２の内部以外の位置に形成されたＮｉ層）を、レジストパターンを除去することにより当該レジストパターンとともに除去する、あるいは、レジストパターンを除去した後、開口部２２の内部から酸化膜１７の上部表面上までを覆うようにＮｉ層を蒸着した後、開口部２２上を覆うようなレジストパターンを形成し、そのレジストパターンをマスクとして用いて酸化膜１７上のＮｉ層を除去する、といった方法を用いてもよい。
次に、図１１に示すように、Ｎｉ層２５上にアルミニウム（Ａｌ）からなるソース電極２６、ゲート電極２７、およびドレイン電極２８を形成する。これらの電極の形成方法としては、たとえば以下のような方法を用いてもよい。まず、Ｎｉ層２５および酸化膜１７上を覆うようにＡｌを蒸着することによりＡｌ層を形成する。その後、当該Ａｌ層上にフォトリソグラフィ法によりレジストパターンを形成する。このレジストパターンをマスクとして、エッチングによりＡｌ層を部分的に除去する。そして、レジストパターンを除去する。このようにして、図１１に示すように半導体装置２を形成する。
上述のようにして形成された半導体装置２を用いて、図１および図２に示した半導体パッケージを形成することができる。具体的には、まず図１および図２に示したヒートシンク８を準備する。当該ヒートシンク８の表面には、あらかじめ絶縁体７ａ、７ｂおよび外部端子５ａ〜５ｃを形成しておく。そして、外部端子５ａ、５ｂと外部端子５ｃとの間のヒートシンク８の表面に、複数の半導体装置２を固定する。ヒートシンク８の表面に対して半導体装置２を固定する方法としては、ヒートシンク８に半導体装置２の熱を伝えることができれば任意の固定方法を採用できる。たとえば、耐熱性の樹脂や任意の材料などにより構成された接着層を半導体装置２とヒートシンク８の表面との間に介在させることにより、半導体装置２をヒートシンク８の表面に固定してもよい。このようにヒートシンク８に直接半導体装置２を固定するので、従来の方法より半導体装置２からの熱を効率的にヒートシンク８へ伝えることができる。つまり、放熱性に優れた半導体パッケージ１を実現できる。
また、半導体装置２の複数の素子部分１１における電極部１２（図３参照）上には、予めはんだバンプ９（図２参照）を形成しておく。はんだバンプ９を構成する材料としては、導電性の材料であれば任意の材料を用いてもよいが、鉛（Ｐｂ）フリーはんだを用いることが好ましい。そして、外部端子５ａ、５ｂ上から半導体装置２上を介して外部端子５ｃ上にまで延在するように、接続配線部材３を配置する。この状態で、たとえば接続配線部材３の配線４とはんだバンプ９との接触部、および当該配線４と外部端子５ａ〜５ｃとの接続部を局所的に加熱することにより、当該配線４とはんだバンプ９、および配線４と外部端子５ａ〜５ｃをそれぞれ電気的に接続する。このようにして、図１および図２に示した半導体パッケージ１を得ることができる。このように、複数の配線４が形成された接続配線部材３を用いることで、従来のようにワイヤーボンディング法を用いて半導体装置２と外部端子５ａ〜５ｃとを接続する場合よりタクトタイムを短縮できる。つまり、半導体パッケージの製造効率を向上させることができる。
図１２は、図１および図２に示した半導体パッケージの変形例を示す断面模式図である。図１２を参照して、本発明による半導体パッケージの変形例を説明する。
図１２に示した半導体パッケージ１は、基本的には図１および図２に示した半導体パッケージ１と同様の構成を備えるが、ヒートシンク８の形状および可撓性を有する接続配線部材３（図２参照）に変えて配線が形成された基板４２を用いている点が異なる。具体的には、ヒートシンク８の表面には半導体装置２を内部に配置するための凹部４３が形成されている。この凹部４３の底部に半導体装置２は固定されている。そして、この凹部４３を塞ぐように、基板４２がヒートシンク８に固定されている。この基板４２には、図示しない配線と、当該配線と接続された外部端子とが形成されている。そして、基板４２の表面に形成された配線は、半導体装置２の表面に形成された電極部１２（図３参照）とはんだバンプ９を介して電気的に接続されている。なお、基板４２としては、ＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）や表面に配線が形成されたセラミックス製（たとえば窒化アルミ（ＡｌＮ）や窒化珪素（ＳｉＮ）など）の基板などを用いることができる。このような構成としても、図１および図２に示した半導体パッケージ１と同様の効果を得ることができる。
図１２に示した半導体パッケージは、たとえば以下のような工程により製造できる。まず、配線が形成された基板４２を準備する。この基板４２の配線と、半導体装置２の電極部とをはんだバンプ９を介して接続することにより、基板４２に半導体装置２を固定する。その後、ヒートシンク８を半導体装置２の裏面（半導体装置２において基板４２と対向する表面と反対側の面）に接続する。なお、このとき基板４２とヒートシンク８とも接続してもよい。半導体装置２とヒートシンク８との接続方法は、基本的に図１および図２に示した半導体パッケージ１における当該接続方法と同様の方法を用いることができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明に従った半導体装置および半導体パッケージは、横型のパワーデバイスを構成する半導体装置および半導体パッケージに特に好適に適用される。
本発明に従った半導体装置を用いた半導体パッケージの平面模式図である。 図１の線分ＩＩ−ＩＩにおける断面模式図である。 図１に示した半導体パッケージに用いられる半導体装置の平面模式図である。 図３の線分ＩＶ−ＩＶにおける半導体装置の基本セル構造の断面模式図である。 図３の線分Ｖ−Ｖにおける半導体装置の部分断面模式図である。 図３〜図５に示した半導体装置の製造方法を説明するための模式図である。 図３〜図５に示した半導体装置の製造方法を説明するための模式図である。 図３〜図５に示した半導体装置の製造方法を説明するための模式図である。 図３〜図５に示した半導体装置の製造方法を説明するための模式図である。 図３〜図５に示した半導体装置の製造方法を説明するための模式図である。 図３〜図５に示した半導体装置の製造方法を説明するための模式図である。 図１および図２に示した半導体パッケージの変形例を示す断面模式図である。
符号の説明
１ 半導体パッケージ、２ 半導体装置、３ 接続配線部材、４ 配線、５ａ〜５ｃ 外部端子、６ ベース部材、７ａ，7ｂ 絶縁体、８ ヒートシンク、９ はんだバンプ、１１ 素子部分、１２ 電極部、１３ 基板、１４ ｐ−層、１５ ｎ層、１６ ｐ層、１７ 酸化膜、１８，２０，３１，３２ ｐ＋層、１９，２１ ｎ＋層、２２ 開口部、２５ ニッケル（Ｎｉ）層、２６ ソース電極、２７ ゲート電極、２８ ドレイン電極、４０，４１ 凹部、４２ 配線が形成された基板、４３ 凹部。

Claims (5)

  1. 半導体基板と、
    前記半導体基板上に形成され、互いに電気的に絶縁された横型パワーデバイスとして作用する複数の素子部分とを備える、半導体装置。
  2. 前記素子部分には、前記半導体装置の外部と前記素子部分とを接続するための電極部が形成されている、請求項１に記載の半導体装置。
  3. 前記半導体基板はワイドバンドギャップ半導体により構成されている、請求項１または２に記載の半導体装置。
  4. 請求項１〜３のいずれか１項に記載の半導体装置と、
    前記半導体装置を搭載する放熱体と、
    前記半導体装置の前記複数の素子部分と電気的に接続される外部端子と、
    前記外部端子と前記複数の素子部分とをそれぞれ電気的に接続する複数の配線と、
    前記複数の配線の相対的な位置を固定するためのベース部材とを備える、半導体パッケージ。
  5. 前記ベース部材は、前記複数の配線が保持される可撓性のテープ状部材である、請求項４に記載の半導体パッケージ。
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