JP2007257698A

JP2007257698A - 半導体集積回路

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Publication number: JP2007257698A
Application number: JP2006077612A
Authority: JP
Inventors: Masaharu Kono; 正治河野
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2006-03-20
Filing date: 2006-03-20
Publication date: 2007-10-04
Anticipated expiration: 2026-03-20
Also published as: JP4848196B2

Abstract

【課題】メモリテストに係るテスト時間の短縮化及びコストの削減を実現する半導体集積装置を提供することを目的とする。
【解決手段】チップ上の複数のＲＡＭをテストし、不良のメモリセルをスペアのメモリセルで置き換える半導体集積装置１であって、前記テストを制御するテスト制御手段１１と、前記不良のメモリセルの情報を保持する情報保持手段１３と、前記情報保持手段１３により保持された不良のメモリセルの情報に基づいて不良のメモリセルをスペアのメモリセルと置き換えるメモリセル置換手段１４と、を有し、前記テスト制御手段１１は、前記複数のＲＡＭの各々に対するテストを並行しておこなうよう制御することを特徴とする半導体集積装置１。
【選択図】図３

Description

本発明は半導体集積回路に関する。

今日のディープサブミクロン技術により、膨大な量のメモリを単一チップ上に実装することが可能となっている。このように、チップ上のメモリ容量が増加することにより、全てのメモリセルを全くの欠陥なしに製造することが困難となり、結果としてチップの歩留まりが低下する問題の要因の一つとなっている。この問題を解決する一方法として、冗長メモリによるメモリ・リペアの技術がある。これは、設計・製造時に予めチップ上に冗長メモリ(スペアのメモリ領域)を設けておき、製造後のメモリテストによりメモリセルの欠陥が発生した場合には、この不良メモリセルを避け冗長メモリセルを使用することによりチップとしての不良を回避する方法である。

製造後のメモリテストには、チップ外部から専用のメモリテスタを使用してテストする場合と、ＭＢＩＳＴ(ＭｅｍｏｒｙＢｕｉｌｔＩｎＳｅｌｆＴｅｓｔ)を利用する場合がある。これらのメモリテストによりチップ上の不良メモリセルに関する情報がチップから抽出される。この不良メモリに関する情報を、チップ上に設けたヒューズに記憶させることにより、実際にこのチップを使用する際には不良メモリセルを避けて使用することができる。

ここで、メモリテストの一般的な流れについて図１を用いて説明する。図１は、一般的なメモリテストに係るテストフローを示す図である。ここでは、製造後のチップを良品チップと不良チップに識別していく流れについて簡単な説明をおこなう。

まず、製造後のチップと、予め用意してあるテストパターン（厳密には、テストデータ及び該テストデータを書き込むメモリ上のアドレスを指定するアドレスデータ）を準備し（Ｓ１０１）、ＷＴ（ＷａｆｅｒＴｅｓｔ）を実施し（Ｓ１０２）、不良のあるチップの選別及びその不良アドレスの抽出を行う（Ｓ１０３）。

次に、ステップＳ１０３により得られた不良アドレスをトリミング装置のフォーマットに変換し（Ｓ１０４）、トリミングデータを作成する（Ｓ１０５）。トリミング装置は、ステップＳ１０５で作成されたトリミングデータで示される不良アドレスを不良チップのヒューズに記憶させる（Ｓ１０６）。

こうして得られた改良後のチップと、テストパターンを再度準備し（Ｓ１０７）、ＷＴ又はＦＴ（ＦｉｎａｌＴｅｓｔ）にかけ（Ｓ１０８）、正しくリペアしているかどうかを確認して（Ｓ１０９）、正しくリペアされている場合（Ｓ１０９、ＹＥＳ）、良品チップとして選別する。正しくリペアされていない場合（Ｓ１０９、ＮＯ）、不良チップとして選別する。

また、一般的なＭＢＩＳＴ回路の基本構造について図２を用いて説明する。図２は、一般的な用いられるＭＢＩＳＴ回路の基本構造を示す図である。

まず、ＭＢＩＳＴ実行時には、コントローラ９１からのテスト入力は、マルチプレクサ９４を介してＲＡＭ９２上の一つのメモリセルをアクセスする。また、コンパレーター９３にテスト入力と同じデータ（図２上では、便宜上これを期待値と記載）を出力する。ＲＡＭ９２上の前記一つのメモリセルは、入力されたテスト入力をデータ出力として出力する。コンパレーター９３は、このデータ出力とコントローラ９１から入力した期待値と比較し、その比較結果、すなわち前記一つのメモリセルが不良メモリセルか否か、をテスト出力としてチップ外部へ出力する。以上の動作をＲＡＭ９２上の全てのメモリセルに対して繰り返すことにより不良メモリセルに関する情報を抽出する。

特許文献１には、このようなＭＢＩＳＴ回路を用いてメモリ・リペア・システムを実現する方法及びシステムに関する技術が開示されている。ここでは、チップ上の全てのメモリあるいはメモリのグループは、ＭＢＩＳＴによるテストに対して全メモリの全ワードあるいはグループ内での全ワードを単一のアドレス空間として扱い、このアドレス空間内のどのメモリワードをもリペアすることを特徴としている。
特開２００４−３９２１４

しかしながら、特許文献１に開示された発明では、チップ上の全メモリのアドレス又はグループ内メモリのアドレスを順次テストすることになる。例えば、６４ワードのメモリが１０個存在した場合、６４×１０＝６４０ワードに対して順次テストすることになる。このため、チップ上のワード数が大きい今日のＳｏｃ（ＳｙｓｔｅｍＯｎａＣｈｉｐ）やＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）では、テスト時間が膨大となりコストの面から現実的でないという問題がある。
本発明は、上記の点に鑑みて、この問題を解消するために発明されたものであり、メモリテストに係るテスト時間の短縮化及びコストの削減を実現する半導体集積装置を提供することを目的とする。

上記の目的を達成するために、本発明の半導体集積装置は、チップ上の複数のＲＡＭをテストし、不良のメモリセルをスペアのメモリセルで置き換える半導体集積装置であって、前記テストを制御するテスト制御手段と、前記不良のメモリセルの情報を保持する情報保持手段と、前記情報保持手段により保持された不良のメモリセルの情報に基づいて不良のメモリセルをスペアのメモリセルと置き換えるメモリセル置換手段と、を有し、前記テスト制御手段は、前記複数のＲＡＭの各々に対するテストを並行しておこなうよう制御するように構成することができる。

これにより、メモリテストに係るテスト時間の短縮化及びコストの削減を実現する半導体集積装置を提供することができる。

上記の目的を達成するために、本発明の半導体集積装置は、チップ上の複数のＲＡＭをテストし、不良のメモリセルをスペアのメモリセルで置き換える半導体集積装置であって、前記テストを制御するテスト制御手段と、前記チップ上の複数のＲＡＭをＮ個（Ｎ：２以上の自然数）のグループに分けた各グループ毎に、前記不良のメモリセルの情報を保持する情報保持手段と、前記情報保持手段により保持された不良のメモリセルの情報に基づいて不良のメモリセルをスペアのメモリセルと置き換えるメモリセル置換手段と、を有し、前記テスト制御手段は、前記複数のＲＡＭの各々に対するテストを並行しておこなうように制御するように構成することができる。

これにより、メモリテストに係るテスト時間の短縮化及びコストの削減を実現する半導体集積装置を提供することができる。また、ＲＡＭの数が多数の場合に、共有している情報保持手段、例えばレジスタ、及びメモリセル置換手段、例えばヒューズＢＯＸ、への各ＲＡＭからの配線が集中するのを避けることができる。

上記の目的を達成するために、本発明の半導体集積装置は、チップ上の複数のＲＡＭをテストし、不良のメモリセルをスペアのメモリセルで置き換える半導体集積装置であって、前記チップ上の複数のＲＡＭをＮ個（Ｎ：２以上の自然数）のグループに分けた各グループ毎に、前記テストを制御するテスト制御手段と、前記不良のメモリセルの情報を保持する情報保持手段と、前記情報保持手段により保持された不良のメモリセルの情報に基づいて不良のメモリセルをスペアのメモリセルと置き換えるメモリセル置換手段と、を有し、前記Ｎ個のグループの各々の前記テスト制御手段は、グループ内のＲＡＭの各々に対するテストを並行しておこなうように制御するように構成することができる。

これにより、チップ上の全てのＲＡＭを同時にテストすることによる不良発生及び誤動作を防止すると共に、メモリテストに係るテスト時間の短縮化及びコストの削減を実現する半導体集積装置を提供することができる。

上記の目的を達成するために、本発明の前記チップ上の複数のＲＡＭは、ＲＡＭの平均不良率が同じ又は同等である前記Ｎ個のグループに分けられるように構成することができる。

これにより、チップとしてのリペア率を最適化することが可能になる。

上記の目的を達成するために、本発明の前記チップ上の複数のＲＡＭは、ＲＡＭのアドレス幅がグループ内で同じ又は同等であるように前記Ｎ個のグループに分けられるように構成することができる。

これにより、複数のＲＡＭをＮ個のグループに分けることに伴うテスト時間の増加を最小にすることができる。

本発明によれば、メモリテストに係るテスト時間の短縮化及びコストの削減を実現する半導体集積装置を提供することができる。

以下、本発明を実施するための最良の形態を図面に基づき説明する。なお、本発明を実施するための最良の形態では、半導体集積装置の一例として半導体回路１を説明するが、他の半導体集積装置であってもよい。
（半導体集積装置の概要）
まず、本発明の半導体集積装置の一例である半導体回路１の概要について図３を用いて説明する。図３は、本発明の半導体回路１の概要を説明するための図である。ここでは、半導体回路１は、外部からテスト命令信号を受け取り、複数のＲＡＭ２０ａ〜２０ｅのテストを並行して行い、不良のメモリセルをスペアのメモリセルで置き換える動作をおこなう。外部とは、例えば、ＣＰＵやテスターなどである。なお、ＣＰＵからテスト命令信号を受け取るのは、半導体回路１がＣＰＵを有するシステム上に組み込まれている場合である。また、テスターからテスト命令信号を受け取るのは、半導体回路１自体が製品として出荷されていて、テスターによるテストを実施される場合である。

図３において、半導体回路１は、テスト制御手段１１，比較判定手段１２，情報保持手段１３，メモリセル置換手段１４，ＲＡＭ２０を有する。また、ＲＡＭ２０は、複数個のＲＡＭ２０ａ〜２０ｅから成っている。なお、ここではＲＡＭの個数として５個を設定しているが、複数個であれば他の個数であってよい。

テスト制御手段１１は、外部からテスト命令信号を受け取り、ＲＡＭ２０ａ〜２０ｅに対して行うテストを制御する。本発明では、テスト制御手段１１は、ＲＡＭ２０ａ〜２０ｅの各々のテストを並行して行うことを特徴とする。例えば、実施例１以降において説明するコントローラ３１である。

比較判定手段１２は、ＲＡＭ２０ａ〜２０ｅ上のメモリセルが正常か否かを判定する。例えば、実施例１以降において説明するコンパレーター３４である。

情報保持手段１３は、比較判定手段１２により不良と判定されたＲＡＭ２０ａ〜２０ｅ上のメモリセル、すなわち不良メモリセルの情報を保持する。また、この不良メモリセルの情報をテスト結果出力として出力してもよい。例えば、実施例１以降において説明する不良アドレスレジスタ３５，不良ＲＡＭＩＤ格納レジスタ３６である。

メモリセル置き換え手段１４は、外部から入力したメモリセル置換情報入力に基づいてＲＡＭ２０ａ〜２０ｅ上の不良のメモリセルをスペアのメモリセルに置き換える。例えば、実施例１以降において説明するヒューズＢＯＸ３７である。なお、情報保持手段１３から不良のメモリセルの情報をうけとってもよい。

以上の構成により、半導体回路１では、テスト命令信号を受け取り、複数のＲＡＭ２０ａ〜２０ｅのテストを並行して行い、不良のメモリセルをスペアのメモリセルで置き換える動作をおこなう。

ここでは、本発明の半導体回路１の具体的な第１の実施例を図４及び図５を用いて説明する。図４は、本発明の実施例１に係る半導体回路１の構成例を示す図である。図５は、実施例１に係る半導体回路１内のＲＡＭ３３ａの詳細構成例を示す図である。ここでは、半導体回路１は、ＲＡＭ３３ａ〜３３ｃのテストを並行して行い、不良のメモリセルをスペアのメモリセルで置き換える動作をおこなう。なお、ＲＡＭの数についてはこの場合に限らないものとする。
（半導体回路の全体構成の例）
まず、半導体回路１の全体構成について説明をおこなう。ここでは、半導体回路１上の各ＲＡＭ３３ａ、３３ｂ、３３ｃのテストを並行でおこない、不良メモリセルに関する情報である不良メモリセルのアドレス情報及び属するＲＡＭ情報を、それぞれ不良アドレスレジスタ３５及び不良ＲＡＭＩＤ格納レジスタ３６に保持する。

図４において、半導体回路１は、コントローラ３１、マルチプレクサ３２ａ、３２ｂ、３２ｃ、ＲＡＭ３３ａ、３３ｂ、３３ｃ、コンパレーター３４，不良アドレスレジスタ３５，不良ＲＡＭＩＤ格納レジスタ３６，ヒューズＢＯＸ３７、マルチプレクサ３８ａ、３８ｂ、３８ｃを有する。なお、便宜上、マルチプレクサ３２ａ、３２ｂ、３２ｃ、ＲＡＭ３３ａ、３３ｂ、３３ｃ、コンパレーター３４，不良アドレスレジスタ３５、不良ＲＡＭＩＤ格納レジスタ３６，ヒューズＢＯＸ３７、マルチプレクサ３８ａ、３８ｂ、３８ｃをまとめてグループ回路Ａとする。

コントローラ３１は、外部からテスト命令信号を受け取り、マルチプレクサ３２ａ、３２ｂ、３２ｃを介してＲＡＭ３３ａ、３３ｂ、３３ｃにテストをおこなうアドレスを指定するテストアドレスを入力する。また、マルチプレクサ３８ａ、３８ｂ、３８ｃを介してテストアドレスで指定されたＲＡＭ３３ａ、３３ｂ、３３ｃ上のアドレスにテストパターンを入力する。外部とは、例えば、テスターである。

マルチプレクサ３２ａ、３２ｂ、３２ｃは、システムアドレスとコントローラ３１から受け取るテストアドレスのうちの一つのアドレス信号を、それぞれＲＡＭ３３ａ、３３ｂ、３３ｃに入力する、いわばセレクタである。なお、システムアドレスとは、通常のＲＡＭ３３ａ、３３ｂ、３３ｃへのデータの読み書きに使われる際のアドレスを指定する信号である。ここでは、テストを行う際の説明をおこなっているため、このシステムアドレスは特に使用しない。

ＲＡＭ３３ａ、３３ｂ、３３ｃは、テスト対象となるメモリである。例えば、ＳＲＡＭである。なお、それぞれＩＤが０、１，２で割り振られている。

コンパレーター３４は、ＲＡＭ３３ａ、３３ｂ、３３ｃから読み出されたテストパターンとコントローラ３１から入力したテストパターン（図４では、便宜上、期待値と記載）とを比較して、両者の一致または不一致を検出する比較器である。不一致を検出した場合、不良アドレスレジスタ３５にそのときのテストアドレスを、不良ＲＡＭＩＤ格納レジスタ３６にＩＤ番号を格納する。

不良アドレスレジスタ３５は、コンパレーター３４で不一致と検出されたテストアドレスを不良アドレスとして格納するための記憶装置である。また、不良アドレスをテスト結果出力として外部、ここでは、テスターに出力する。

不良ＲＡＭＩＤ格納レジスタ３６は、コンパレーター３４で不一致と検出されたＲＡＭのＩＤを不良ＲＡＭＩＤとして格納するための記憶装置である。また不良ＲＡＭＩＤをテスト結果出力として外部、ここでは、テスターに出力する。

ヒューズＢＯＸ３７は、不良アドレス及び不良ＩＤなど不良メモリセルの情報を記憶するための装置である。図示しないトリミング装置により不良メモリセルの情報を記憶される。ここで記憶された不良アドレス及び不良ＩＤの情報は、恒久的に保持される。ヒューズＢＯＸ３７は、参照アドレスと参照ＩＤの出力を持ち、各々の出力がグループ内のＲＡＭ３３ａ、３３ｂ、３３ｃに接続されている。

マルチプレクサ３８ａ、３８ｂ、３８ｃは、システムデータとコントローラ３１から受け取るテストパターンのうちの一つを、それぞれＲＡＭ３３ａ、３３ｂ、３３ｃに入力する、いわばセレクタである。なお、システムデータとは、通常のＲＡＭ３３ａ、３３ｂ、３３ｃへのデータの読み書きに使われるデータである。ここでは、テストを行う際の説明をおこなっているため、このシステムデータは特に使用しない。

以上の回路の構成により、半導体回路１では、半導体回路１上の各ＲＡＭ３３ａ、３３ｂ、３３ｃのテストを並行しておこない、不良メモリセルに関する情報を不良アドレスレジスタ３５及び不良ＲＡＭＩＤ格納レジスタ３６に保持する。

なお、不良アドレスレジスタ３５及び不良ＲＡＭＩＤ格納レジスタ３６に保持された不良メモリセルに関する情報は、ここでは、外部の図示しないテスターに出力される。ここで得られた不良アドレスは、トリミングデータに変換され、図示しないトリミング装置に入力される。図示しないトリミング装置はこのトリミングデータに基づいてトリミングを行い、ヒューズＢＯＸ３７内のヒューズに記憶させる。なお、図示しないテスターがトリミングデータを生成し、ヒューズＢＯＸ３７内のヒューズに記憶させてもよい。

こうして不良メモリセルの情報を記憶したヒューズＢＯＸ３７は、以降、ＲＡＭ３３ａ、３３ｂ、３３ｃ上の不良のメモリセルをスペアメモリセルで置き換える動作を行っていく。この動作の説明については、次の半導体回路内のＲＡＭの詳細構成の例の中でおこなう。
（半導体回路内のＲＡＭの詳細構成の例）
次に、半導体回路１内のＲＡＭ３３ａの詳細構成例について図５を用いて説明する。なお、ＲＡＭ３３ｂ、３３ｃについても同様である。ここでは、ＲＡＭ３３ａは、ヒューズＢＯＸ３７に記憶された不良メモリセルの情報に基づいて、不良のメモリセルをスペアメモリセルで置き換える。

なお、ＲＡＭ３３ａは、通常のデータ読み書き用のアドレス入力、すなわちシステムアドレスのほかに、設定ＩＤ入力、参照アドレス入力及び参照ＩＤ入力をもつことを特徴とする。設定ＩＤ入力は、設計・製造段階でグループ回路Ａ内でＲＡＭ３３ａに割り振られたＩＤである０（図４参照）という値に従い、電源またはＧＮＤに接続されている。また、参照アドレス入力及び参照ＩＤ入力は、ヒューズＢＯＸ３７の出力に接続されている。

図５において、ＲＡＭ３３ａは、アドレス選択回路４０，記憶領域４１，入出力回路４２を有する。また、アドレス選択回路４０は、ＩＤ比較器４０ａ、アドレス比較器４０ｂ、アドレス４０ｃ、通常デコーダ４０ｄ、スペアデコーダ４０ｅを有する。また、記憶領域４１は、メモリアレイ４１ａ、スペアメモリ４１ｂを有する。

アドレス選択回路４０は、アクセスする記憶領域４１内のアドレスを、システムアドレスとヒューズＢＯＸ３７に記憶された参照アドレス及び参照ＩＤに基づいて選択する回路である。アクセスする記憶領域４１内のアドレスは、ＩＤ比較器４０ａ、アドレス比較器４０ｂ、アドレス４０ｃ、通常デコーダ４０ｄ、スペアデコーダ４０ｅにより決定される。

ＩＤ比較器４０ａは、設定ＩＤとヒューズＢＯＸ３７より入力された参照ＩＤとを比較する比較器である。設定ＩＤは、ここでは０である。両者が一致する場合には、アドレス比較器４０ｂをイネーブルする。

アドレス比較器４０ｂは、ＩＤ比較器４０ａによりイネーブルされ、アドレスバッファ４０ｃに保持されたシステムアドレスとヒューズＢＯＸ３７より入力した参照アドレスとを比較する。両者が一致する場合、すなわち不良メモリアドレスであると判定される場合、スペアデコーダをイネーブルとし、通常デコーダ２４をディスイネーブルとする。両者が不一致の場合、すなわち正常メモリアドレスであると判定される場合、通常デコーダ２４をイネーブルとしスペアデコーダをイネーブルする。

アドレスバッファ４０ｃは、システムアドレスを一時的に保持する記憶装置である。保持されたシステムアドレスはアドレス比較器４０ｂへと送られる。

通常デコーダ４０ｄは、入力されたシステムアドレスをデコードし、アクセスするメモリアレイ４１ａのアドレス選択信号を生成する。

スペアデコーダ４０ｅは、入力されたシステムアドレスをデコードし、アクセスするスペアメモリ４１ｂのアドレス選択信号を生成する。

メモリアレイ４１ａは、ＲＡＭ１２ａ内の通常の記憶領域である。

スペアメモリ４１ｂは、ＲＡＭ１２ａ内のスペアの記憶領域である。

入出力回路４２は、アドレス選択回路４０により指定された記憶領域４１上のアドレスに対して外部からデータを入出力する読み書き回路である。

以上の回路の構成により、ＲＡＭ３３ａでは、システムアドレスで指定されたＲＡＭ３３ａ上のアドレスが不良セルか否かを、アドレス選択回路４０を用いて判定し、不良セルの場合にはスペアメモリ４１ｂにアクセスする。これにより、ＲＡＭ３３ａは、ヒューズＢＯＸ３７に記憶された不良メモリセルの情報に基づいて、不良のメモリセルをスペアメモリセルで置き換えるという動作をおこなう。

以上の回路の全体構成及びＲＡＭの詳細構成により、実施例１の半導体回路１は、ＲＡＭ３３ａ〜３３ｃのテストを並行して行い、不良のメモリセルをスペアのメモリセルで置き換える動作をおこなう。

本実施例１の半導体回路１の特徴は、コントローラ３１は、グループ回路Ａに対して一つ設定されていることである。また、ＲＡＭ３３ａ、３３ｂ、３３ｃは、テスト時、コントローラ３１により書き込み/読み出しを制御されることである。さらに、テスト時には、コントローラ３１は、３個のＲＡＭ３３ａ、３３ｂ、３３ｃの同一のアドレスを並行してアクセスすることができることである。そのため、以下に掲げる効果を奏する。その効果とは、テスト時間の短縮が可能となることである。

なお、３個のＲＡＭ３３ａ、３３ｂ、３３ｃのアドレス長が異なっていても問題ない。その理由は、各ＲＡＭのアドレス幅を超えるアドレスに対するテスト時は他のＲＡＭはウェイトしており、再びテストシーケンス中のテストアドレスが自己のアドレス幅に入ってきた時にアクセスが再開するためである。つまり、テスト時間は、全ＲＡＭ中の最大アドレス幅によって決まるということができる。

また、実施例１において、グループ回路Ａ内のＲＡＭ３３ａ、３３ｂ、３３ｃで不良が発生した場合、リペアできる不良の数はヒューズＢＯＸ３７に格納できる不良アドレスおよび不良ＩＤの数で自由に設定できる。例えば、不良アドレス用ヒューズが２アドレス分あり不良ＩＤ用ヒューズが２個分あるとき、このグループ回路Ａ内でリペア可能なケースは、(1)２個のＲＡＭにおいて各1アドレスずつ不良が発生した時、(2)１個のＲＡＭにおいて２アドレスで不良が発生した場合である。

ヒューズの数を増やせばその分グループ回路Ａ内でリペアできるアドレスの数及びＲＡＭの数を増やす事が可能である。但し、あまり増やしすぎるとヒューズＢＯＸ３７を共有している効果が小さくなるため、ヒューズＢＯＸ３７の面積増加とグループ内でどれだけリペアすれば目標とする歩留まりを得られるかを考慮して設計段階で決定される。

次に、本発明の半導体回路１の第２の実施例について図６を用いて説明する。図６は、本発明の実施例２に係る半導体回路１の構成例を示す図である。実施例１では、半導体回路１上のＲＡＭ３３ａ、３３ｂ、３３ｃを並行してテストし、不良のメモリセルをスペアのメモリセルで置き換える動作をおこなった。ここでは、半導体回路１上のＲＡＭ３３ａ〜３３ｅを二つのグループ回路Ａ，Ｂにグルーピングしている場合（図６参照）に、各ＲＡＭ３３ａ〜３３ｅを並行してテストし、不良のメモリセルをスペアのメモリセルで置き換える動作をおこなう。なお、本実施例では、半導体回路１上の複数のＲＡＭを二個のグループ回路に分けた場合について説明をおこなうが、Ｎ（Ｎ：自然数）個のグループ回路に分けてもよい。

図６において、半導体回路１は、コントローラ３１、グループ回路Ａ、グループ回路Ｂを有する。なお、グループ回路Ａ、Ｂはそれぞれ実施例１におけるグループ回路Ａと同様である。各回路を構成する要素及び動作については実施例１と同様であるので、ここでは説明を省略する。

本実施例２の半導体回路１は、チップ上のＲＡＭ３３ａ〜３３ｅを２つのグループ回路Ａ、Ｂにグルーピングしている。各グループ回路Ａ，Ｂ内において、それぞれ不良アドレスレジスタ３５、不良ＲＡＭＩＤ格納レジスタ３６及びヒューズＢＯＸ３７を共有していることを特徴としている。

このため、以下に掲げる効果を奏する。その効果とは、実施例１での効果に加えて、ＲＡＭの数が多数の場合に、共有している不良アドレスレジスタ３５、不良ＲＡＭＩＤ格納レジスタ３６、ヒューズＢＯＸ３７への各ＲＡＭからの配線が集中するのを避けることができることである。なお、実施例２において全てのＲＡＭ３３ａ〜３３ｅは同時にテストが実行されるため、そのテスト時間は実施例１と同様である。
（実施例２の変形例）
次に、実施例２の変形例として、チップ上のＲＡＭ３３ａ〜３３ｅのグルーピングの例について説明を行う。実施例２では、半導体回路１上のＲＡＭ３３ａ〜３３ｅを二つのグループ回路Ａ，Ｂにグルーピングしている場合（図６参照）の回路の構成及び動作について説明してきた。ここでは、そのグルーピングの例について説明をおこなう。

一般に、ＲＡＭには、容量や形状などの異なる様々な種類・機能のＲＡＭがある。チップ上に実装されるＲＡＭは、このような異なる種類のＲＡＭが混載されることが多い。これらＲＡＭはその種類毎、多くの場合は容量に依存してＲＡＭ単体での不良率に違いがあらわれる。

不良率の高いＲＡＭを同一グループ内に固めると、目標とする歩留まりを達成するためのヒューズの本数が多くなってしまい、結果ヒューズＢＯＸ３７の面積が大きくなってしまう。

これを避けるためには、各ＲＡＭにその不良率に応じてコスト値を設定しておく。
そして各グループ内でＲＡＭのコスト値を合計し平均値をとる。このグループ内コスト平均値がチップ上全ＲＡＭのコスト値の平均値に近くなるように各グループのグルーピングを行うことでチップとしてのリペア率を最適化することが可能となる。つまり不良率の高いＲＡＭと低いＲＡＭを同一グループにすることになる。

次に、本発明の半導体回路１の第３の実施例について図７を用いて説明する。図７は、本発明の実施例３に係る回路の構成例を示す図である。実施例２では、半導体回路１上のＲＡＭ３３ａ〜３３ｅを二つのグループ回路Ａ，Ｂにグルーピングしている場合（図６参照）に、各ＲＡＭ３３ａ〜３３ｅを並行してテストし、不良のメモリセルをスペアのメモリセルで置き換える動作をおこなった。ここでは、各グループ回路Ａ、Ｂ毎にコントローラ３１ａ、３１ｂを設定し、それぞれのグループ内で並行してテストし、不良のメモリセルをスペアのメモリセルで置き換える動作をおこなう。

図７において、半導体回路１は、コントローラ３１ａ、３１ｂ、グループ回路Ａ、Ｂを有する。なお、コントローラ３１ａ、３１ｂは、実施例２におけるコントローラ３１と同様である。また、グループ回路Ａ、Ｂは、それぞれ実施例２におけるそれと同様である。各回路を構成する要素及び動作については実施例１と同様であるので、ここでは説明を省略する。

本実施例３の半導体回路１は、チップ上のＲＡＭ３３ａ〜３３ｅを２つのグループ回路Ａ、Ｂにグルーピングしたグループ毎にコントローラ３１（グループ回路Ａはコントローラ３１ａ、グループ回路Ｂはコントローラ３１ｂ）、不良アドレスレジスタ３５、不良ＲＡＭＩＤ格納レジスタ３６及びヒューズＢＯＸ３７を共有していることを特徴としている。

このため、以下に掲げる効果を奏する。その効果とは、実施例１及び実施例２の効果に加えて、チップ上の全てのＲＡＭを同時にテストすることによる不良発生及び誤動作を防止することができることである。

すなわち、チップ上のＲＡＭ３３ａ〜３３ｅを同時にテストするということは、全てのＲＡＭに動作クロックが供給され動作することになるためＲＡＭの数・総容量が大きくなると消費電力が大幅に増加してしまう。そのため、テスト実行の際のチップ温度の上昇し、元々不良でない箇所がテストにより不良となったり、ＩＲ−Ｄｒｏｐ（電圧降下）により正しく回路が動作せず誤動作してしまったりする。これを防止することができることである。

なお、多くの場合、各グループ毎に異なるコントローラを利用すると、これらは順に実行されることになるため、実施例１及び実施例２に対してテスト時間は長くなる。

この長くなるテスト時間をなるべく抑えるためには、コントローラ３１ａ、３１ｂに対応させるＲＡＭはアドレス幅の同じまたは近いＲＡＭ同士を同一グループとすることで可能となる。

以上、各実施例に基づき本発明の説明を行ってきたが、上記実施例にあげたその他の要素との組み合わせなど、ここで示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することが可能であり、その応用形態に応じて適切に定めることができる。

一般的なメモリテストに係るテストフロー一般的に用いられるＭＢＩＳＴ回路の基本構造本発明の半導体回路１の概要を説明するための図本発明の実施例１に係る半導体回路１の全体構成例本発明の実施例１に係る半導体回路１内のＲＡＭの詳細構成例本発明の実施例２に係る半導体回路１の全体構成例本発明の実施例３に係る半導体回路１の全体構成例

符号の説明

１半導体回路
１１テスト制御手段
１２比較判定手段
１３情報保持手段
１４メモリセル置換手段
２０、２０ａ〜２０ｅ、３３ａ〜３３ｅＲＡＭ
３１、３１ａ、３１ｂコントローラ
３２ａ、３２ｂ、３２ｃマルチプレクサ
３４コンパレーター
３５不良アドレスレジスタ
３６不良ＲＡＭＩＤ格納レジスタ
３７ヒューズＢＯＸ
４０アドレス選択回路
４０ａＩＤ比較器
４０ｂアドレス比較器
４０ｃアドレスバッファ
４０ｄ通常デコーダ
４０ｅスペアデコーダ
４１記憶領域
４１ａメモリアレイ
４１ｂスペアメモリ
４２入出力回路

Claims

チップ上の複数のＲＡＭをテストし、不良のメモリセルをスペアのメモリセルで置き換える半導体集積装置であって、
前記テストを制御するテスト制御手段と、
前記不良のメモリセルの情報を保持する情報保持手段と、
前記情報保持手段により保持された不良のメモリセルの情報に基づいて不良のメモリセルをスペアのメモリセルと置き換えるメモリセル置換手段と、
を有し、
前記テスト制御手段は、前記複数のＲＡＭの各々に対するテストを並行しておこなうよう制御することを特徴とする半導体集積装置。
チップ上の複数のＲＡＭをテストし、不良のメモリセルをスペアのメモリセルで置き換える半導体集積装置であって、
前記テストを制御するテスト制御手段と、
前記チップ上の複数のＲＡＭをＮ個（Ｎ：２以上の自然数）のグループに分けた各グループ毎に、
前記不良のメモリセルの情報を保持する情報保持手段と、
前記情報保持手段により保持された不良のメモリセルの情報に基づいて不良のメモリセルをスペアのメモリセルと置き換えるメモリセル置換手段と、
を有し、
前記テスト制御手段は、前記複数のＲＡＭの各々に対するテストを並行しておこなうように制御することを特徴とする半導体集積装置。
チップ上の複数のＲＡＭをテストし、不良のメモリセルをスペアのメモリセルで置き換える半導体集積装置であって、
前記チップ上の複数のＲＡＭをＮ個（Ｎ：２以上の自然数）のグループに分けた各グループ毎に、
前記テストを制御するテスト制御手段と、
前記不良のメモリセルの情報を保持する情報保持手段と、
前記情報保持手段により保持された不良のメモリセルの情報に基づいて不良のメモリセルをスペアのメモリセルと置き換えるメモリセル置換手段と、
を有し、
前記Ｎ個のグループの各々の前記テスト制御手段は、グループ内のＲＡＭの各々に対するテストを並行しておこなうように制御することを特徴とする半導体集積装置。
前記チップ上の複数のＲＡＭは、ＲＡＭの平均不良率が同じ又は同等である前記Ｎ個のグループに分けられることを特徴とする請求項２又は３に記載の半導体集積装置。
前記チップ上の複数のＲＡＭは、ＲＡＭのアドレス幅がグループ内で同じ又は同等であるように前記Ｎ個のグループに分けられることを特徴とする請求項２ないし４のいずれか一項に記載の半導体集積回路。