JP2007165670A - 半導体回路装置およびその設計方法 - Google Patents

Abstract

【課題】トランジスタのウェル端からの距離を考慮に入れた半導体回路装置の設計方法を提供する。
【解決手段】Ｎウェル１１２およびＰウェル１１３を備えたセルにおいて、Ｎウェル１１２内のコンタクト用Ｎ型領域１０６の中心線１２１からＮウェル端１０１’までの距離ＳＰ０４をトランジスタがレジストからの影響を受けないだけの距離に設定する。ウェル境界１０１からコンタクト用Ｎ型領域１０６の中心線１２１までの距離はＳＰ０４と等しくなっている。Ｐウェル１１３上においてもＮウェル１１２上と同様の設計となっている。このことにより、セル内のトランジスタは一方向のレジストからの影響を考慮したモデリングが可能となる。また、上記条件を満たしたセルアレーを作成することにより、設計精度を向上できる。
【選択図】図４

Description

本発明は、多数のＭＩＳトランジスタが集積されてなる半導体回路装置およびその設計方法に関する。

近年、例えば、ＭＩＳ型半導体集積回路などのＬＳＩ分野では、半導体素子パターンの微細化、高集積化、及び半導体素子の動作の高速化が進むにつれ、集積回路に要求される設計仕様も多様で複雑になってきている。一般的に、マイクロプロセッサに代表されるＬＳＩ（Large Scale Integration）は、セルと呼ばれる基本機能単位回路を多数組み合わせることにより構成されている。セルには、ＭＩＳトランジスタ、容量、抵抗等の多数の素子が配置されている。そして、ＬＳＩの高性能化，高集積化に伴い、ＬＳＩの性能を決定するセルの回路設計が非常に重要になっている。また、セルの回路設計を高精度に行うためには、ＣＡＤ（Computer Aided Design）ツールの役割が非常に大きい。

設計精度に深く関わるＣＡＤツールの一つとして、回路シミュレータがある。回路シミュレータとは、設計されたセルおよびＬＳＩを対象として、トランジスタ、容量、抵抗等の各素子の接続情報や、トランジスタサイズ、容量値、抵抗値等の素子の特性情報を含むネットリストに基づいて、その設計に沿って製造されるであろうセルおよびＬＳＩの回路動作を想定した回路シミュレーションを行なうものである。ネットリストは、例えば、設計されたセルのマスクレイアウトから回路の抽出装置によって抽出することができる。また、トランジスタの特性情報については、トランジスタの複雑な電気的特性を回路シミュレータ上で高精度に再現するために、数多くの電気的特性式（以下、トランジスタモデルという）が開発されている。また、トランジスタモデルによって所望のトランジスタの特性を再現するためには、トランジスタモデルに含まれるモデルパラメータを、所望のトランジスタの特性に合わせて最適化する（以下、“モデルパラメータの抽出”と略記する） ことが必要である。

以下、従来の半導体回路装置におけるセルのレイアウト、ならびに従来のセルの設計の際に使用されるトランジスタモデルについて説明する。

図１０は、従来のトランジスタモデルについて説明するためのＭＩＳトランジスタの構造を模式的に示す図である。同図に示すように、トランジスタモデルは、素子分離領域Ｒｉｓで囲まれる活性領域Ｒｔと、活性領域Ｒｔを跨いで両側の素子分離領域Ｒｉｓに達するゲート電極１４１２と、活性領域Ｒｔのうちゲート電極１４１２の両側方に位置する領域に形成されたソース領域１４１４ａおよびドレイン領域１４１４ｂと、活性領域Ｒｔのうちゲート電極１４１２ の下方に位置する領域であるチャネル領域１４１３ とを含んでいる。図１０で斜線のハッチングによって示されるように、ＭＩＳトランジスタのチャネル領域１４１３は、トランジスタモデルにおいては活性領域Ｒｔとゲート電極１４１２とのオーバーラップ領域と定義される。また、トランジスタモデルでは、ＭＩＳトランジスタの電流能力は、チャネル領域１４１３の幅Ｗ（チャネル幅）と長さＬ（チャネル長） 、活性領域Ｒｔの電気抵抗、及び活性領域Ｒｔに付加される抵抗（図示せず）によって決定され、トランジスタ周辺のレイアウトに関する情報については考慮されない。

次に、セルのレイアウトについて、図１１に示すセルレイアウトを例にとって説明する。

図１１は、半導体基板の一部に設けられた従来のセル１１００のレイアウトの一例を模式的に示す平面図である。半導体基板には、Ｎウェル１１１２とＰウェル１１１３とが設けられており、ウェル境界１１０１において互いに隣接する。ウェル境界１１０１において互いに隣接するＮウェル１１１２とＰウェル１１１３とが設けられている。Ｎウェル１１１２ には、素子分離領域Ｒｉｓによって囲まれるＰＭＩＳ活性領域１１０４が設けられている。Ｐウェル１１１３には、素子分離領域Ｒｉｓによって囲まれるＮＭＩＳ活性領域１１０５が設けられている。図１１では、Ｎウェル１１１２及びＰウェル１１１３ に、それぞれ１つの活性領域が設けられている例が示されているが、実際の半導体回路装置においては、極めて多数の活性領域が設けられている。

ＰＭＩＳ活性領域１１０４の上には、Ｐ型ＭＩＳトランジスタのゲート１１０８ が配置されている。ＮＭＩＳ活性領域１１０５の上には、Ｎ型ＭＩＳトランジスタのゲート１１０９が配置されている。なお、図示されていないが、周知のＭＩＳトランジスタと同様に、各ゲートは、ゲート絶縁膜及びゲート電極によって構成された、いわゆる絶縁ゲート構造を有している。

各活性領域における各ゲートの側方に位置する領域がソース・ドレイン領域であり、各ソース・ドレイン領域間に電圧が印加され、ゲートにバイアスが印加されると、各活性領域における各ゲートの下方に位置する領域にチャネル領域が形成され、そのチャネル領域を電流が流れる。

図１１に示すセル１１００において、Ｎウェル１１１２のゲート幅方向の端（以下、「Ｎウェル端１１０１‘」と表記）とコンタクト用Ｎ型領域１１０６の中心線との間隔はＳＰ１４、コンタクト用Ｎ型領域１１０６中心線とＰＭＩＳ活性領域１１０４との間隔はＳＰ０３、ＰＭＩＳ活性領域１１０４の幅はＳＰ０２、ＰＭＩＳ活性領域１１０４とＮウェル１１１２とＰウェル１１１３との境界であるウェル境界１１０１との間隔はＳＰ０１とする。また、Ｐウェル１１１３のゲート幅方向の端（以下、「Ｐウェル端１１１１’」と表記）とコンタクト用Ｐ型領域１１０７の中心線との間隔はＳＮ１４、コンタクト用Ｐ型領域１１０７の中心線とＮＭＩＳ活性領域１１０５との間隔はＳＮ０３と、ＮＭＩＳ活性領域１１０５の幅はＳＮ０２、ＮＭＩＳ活性領域１１０５とウェル境界１１０１との間隔はＳＮ０１とする。そして、Ｐ型ＭＩＳトランジスタのセル領域１１０２は右斜線の幅広のハッチング（ＳＰ０１＋ＳＰ０２＋ＳＰ０３）で示し、Ｎ型ＭＩＳトランジスタのセル領域１１０３は左斜線の幅広のハッチング（ＳＮ０１＋ＳＮ０２＋ＳＮ０３）で示している。ＰＭＩＳ活性領域１１０４におけるゲート１１０８の側方領域およびコンタクト用Ｐ型領域１１０７にはＰ型不純物が含まれており、ＮＭＩＳ活性領域１１０５におけるゲート１１０９の側方領域およびコンタクト用Ｎ型領域１１０６にはＮ型不純物が含まれている。

図１（ａ）、（ｂ）は、ＭＩＳトランジスタ作成時に、レジストをマスクとしてイオン注入を行う工程を模式的に示す図である。この工程は、必要な注入を選択的に行うために、イオンが注入されない部分をレジスト膜で覆い、必要な場所のみに不純物イオンを注入をするものである。図１では、ＰＭＩＳ領域にのみイオン注入を行うため、ＮＭＩＳ領域上にレジストを形成してイオン注入を行う例を示す。通常は図１（ａ）に示すように、レジストに覆われていない部分に所定量の不純物イオンが注入されることが理想である。しかし、実際は、図１（ｂ）に示すように、レジストに注入された不純物イオンがレジストを構成する高分子により散乱を受け、その注入の方向が変わる現象（レジスト散乱）や、注入角度が０度でない場合、もしくは０度であっても、確率的に０度でない角度のイオンが存在し、そのようなイオンがレジストの側壁に当たり、ある一定の割合で反射する現象（レジスト反射）が起こるため実効的なドーズ量の増加を招き、しきい値電圧の増加による駆動力の低下が起こる。

図２は、図１１に示すようなＣＭＯＳトランジスタにおいてＳＰ０１＋ＳＰ０２の値を変更した場合のトランジスタ特性の変化を示す図である。縦軸に示すΔＶｔｈは、対象となるトランジスタのしきい値と単独で設けられたＮ型ＭＩＳトランジスタもしくはＰ型ＭＩＳトランジスタのしきい値との差である。ここでは、Ｐ型ＭＩＳトランジスタについてのシミュレーション結果を示す。また、Ｐ型ＭＩＳトランジスタはＮウェル端１１０１’側にレジストが形成されない（ウェル境界１１０１側のみにレジストが形成される）ものとする。Ｐ型ＭＩＳトランジスタのゲート幅は一定とする。

図２に示す結果から、ＣＭＯＳトランジスタにおいてトランジスタがウェル境界１１０１から近い位置に設置されると、しきい値電圧が増加することが分かる。単独で形成されるＰ型ＭＩＳトランジスタは、この図では、ＳＰ０１＋ＳＰ０２＝１μｍの点に相当すると考えてよい。

以上をまとめると、本願発明者らが行ったシミュレーション結果から、最近の微細化されたＭＩＳトランジスタを搭載した半導体回路装置では、その性能がＭＩＳトランジスタのゲート長とゲート幅だけではなく、ＭＩＳトランジスタがウェル境界からどの程度離れているかによって変わりうることが分かる。また非特許文献１「IEEE TRANSACTION ON ELECTRON DEVICES,VOL50,NO.9SEPTEMBER 2003 Lateral Ion Implant Straggle and Mask Proximity Effect」にも以上で説明したことが記載されている。

また、以下の特許文献２に示された方法を用いても半導体回路装置の設計を行うことができる。

なお、図１２は、従来の方法で設計されたセルをアレー状に配置することで形成された半導体回路装置を示す平面図である。この半導体回路装置においては、縦方向（ゲート幅方向）にＮウェル１２１２とＰウェル１２１３とが交互に配置されている。Ｐ型ＭＩＳトランジスタのセル領域１２０２及びＮ型ＭＩＳトランジスタのセル領域１２０３は、図１１におけるＰ型ＭＩＳトランジスタのセル領域１１０２及びＮ型ＭＩＳトランジスタのセル領域１１０３にそれぞれ相当する。また、Ｎウェル１２１２及びＰウェル１２１３は、図１１におけるＮウェル１１１２及びＰウェル１１１３に相当する。また、Ｎウェル１２１２とＰウェル１２１３との境界であるウェル境界１２０１は、図１１におけるウェル境界１１０１に相当する。また、Ｎウェル端１２０１’は、図１１におけるＮウェル端１１０１’に相当する。
IEEE TRANSACTION ON ELECTRON DEVICES,VOL50,NO.9SEPTEMBER 2003 Lateral Ion Implant Straggle and Mask Proximity Effect． SoC/SiPディベロッパーズ・コンファレンス2005/5/20 Accountin for Manufacturing Variation with Silecon Modeling」）

図１２に示すように、一般的に標準セルはアレー状に配置されるが、トランジスタがウェル境界１２０１又は、１２０１'からの距離によりトランジスタ特性が変化するために、内部のセルとアレーの最外周に配置されたセルとでトランジスタの特性は異なり、半導体回路装置の設計の精度を高く保持することが困難であった。

本発明の目的は、上記の不具合を解消すべく、ＭＩＳトランジスタのウェル端からの距離に影響を受けない半導体回路装置の設計方法を提供することにある。

本発明の第１の半導体回路装置は、セルアレー形成領域に、第１導電型のＭＩＳトランジスタと第２導電型のＭＩＳトランジスタとを有するセルがアレー状に複数個配置されてなる半導体回路装置において、前記セルアレー形成領域には、第１導電型の第１のウェルと第２導電型の第２ウェルがゲート幅方向に交互に複数個配置されており、前記第１のウェル及び第２のウェルのうち、前記セルアレー形成領域におけるゲート幅方向のもっとも外側に配置された外側ウェルの外側端部と外側ウェル内に形成された活性領域との距離が所定値以上に設定されている。

この構成において、例えば所望の設計ルールでレジストからの反射、散乱の影響を抑えるのに十分な距離を求めた上で、外側ウェルの外側端部と外側セル内に形成された活性領域との距離を算出された距離以上に設定すれば、活性領域に形成されるＭＩＳトランジスタがセルアレー形成領域のゲート幅方向の端部からレジストの影響を受けなくなる。そのため、トランジスタの特性の劣化を抑制することができる。また、半導体回路装置内に形成されるトランジスタの特性ばらつきを抑えることができる。

前記所定値は、例えば１μｍであってもよい。

本発明の第２の半導体回路装置は、基板内に形成されたＮウェルおよびＰウェルと、前記Ｎウェル内に形成された第１のＰＭＩＳ活性領域と、前記第１のＰＭＩＳ活性領域上に形成され、ゲート電極を有する第１のＰチャネル型トランジスタと、前記Ｐウェル内に形成された第１のＮＭＩＳ活性領域と、前記第１のＮＭＩＳ活性領域上に形成され、ゲート電極を有する第１のＮチャネル型トランジスタと、前記Ｎウェル内に形成されたコンタクト用Ｎ型領域と、前記Ｐウェル内に形成されたコンタクト用Ｐ型領域とを有するセルがアレー状に複数個配置されてなる半導体回路装置であって、前記Ｎウェルと前記Ｐウェルとの境界線から前記Ｎウェルのゲート幅方向の端部までの距離は、前記境界線から前記コンタクト用Ｎ型領域の中心線までの距離の１倍より大きく２倍以下であり、前記境界線から前記Ｐウェルのゲート幅方向の端部までの距離は、前記境界線から前記コンタクト用Ｐ型領域の中心線までの距離の１倍より大きく２倍以下である。

本発明の第１の半導体回路装置の設計方法は、上述した本発明の半導体回路装置の設計方法であって、前記セルを準備するステップ（ａ）と、前記セルを前記セルアレー形成領域にアレー状に配置して半導体回路装置の設計を行うステップ（ｂ）とを備えている。

この方法によれば、既存の設計ツールを用いて容易に半導体回路装置を設計することができる。

本発明の第２の半導体回路装置の設計方法は、基板内に形成されたＮウェルおよびＰウェルと、前記Ｎウェル内に形成されたＰＭＩＳ活性領域と、前記ＰＭＩＳ活性領域上に形成され、ゲート電極を有するＰ型ＭＩＳトランジスタと、前記Ｐウェル内に形成されたＮＭＩＳ活性領域と、前記ＮＭＩＳ活性領域上に形成され、ゲート電極を有するＮ型ＭＩＳトランジスタとを有するセルを準備するステップ（ａ）と、前記セルをアレー状に配置してセルアレーを作製するステップ（ｂ）と、前記ステップ（ｂ）で作製された前記セルアレーのうち、ゲート幅方向の端部に位置するセルにダミー領域を付加するステップ（ｃ）とを備えている。

本発明の半導体回路装置およびその設計方法によれば、主として１方向のウェル境界からのみの影響を受けるＭＩＳトランジスタ構造をとることにより、セルがアレーの内部、最外周部に配置されるに関係なくトランジスタ特性を正確に反映した半導体回路装置を提供することができる。

（第１の実施形態）
図３は、本発明の第１の実施形態に係る半導体回路装置のセルのレイアウトを模式的に示す平面図である。

同図に示すように、半導体基板には、ウェル境界１０１において互いに隣接するＮウェル１１２とＰウェル１１３とが設けられている。Ｎウェル１１２ には、素子分離領域Ｒｉｓによって囲まれるＰＭＩＳ活性領域１０４と、Ｎウェルコンタクト用に設けられたコンタクト用Ｎ型領域１０６とが設けられている。Ｐウェル１１３には、素子分離領域Ｒｉｓによって囲まれるＮＭＩＳ活性領域１０５と、Ｐウェルコンタクト用に設けられたコンタクト用Ｐ型領域１０７とが設けられている。また、ＰＭＩＳ活性領域１０４上には、Ｐチャネル型トランジスタのゲート１０８が配置されている。ＮＭＩＳ活性領域１０５上には、Ｎチャネル型トランジスタのゲート１０９が配置されている。なお、図示されていないが、周知のトランジスタと同様に、各ゲートは、ゲート絶縁膜及びゲート電極によって構成された、いわゆる絶縁ゲート構造を有している。また、ウェル境界１１２を除くＰウェル１１３の外周をウェル枠１５１とし、ウェル枠１５１のうち、ゲート幅方向のＮウェル１１２の端をＮウェル端１０１’とし、ゲート幅方向のＰウェル１１３の端をＰウェル端１１１’とする。そして、Ｐ型ＭＩＳトランジスタのセル領域１０２は右斜線の幅広のハッチング（ＳＰ０１＋ＳＰ０２＋ＳＰ０３）で示し、Ｎ型ＭＩＳトランジスタのセル領域１０３は左斜線の幅広のハッチング（ＳＮ０１＋ＳＮ０２＋ＳＮ０３）で示している。ＰＭＩＳ活性領域１０４におけるゲート１０８の両側方に位置するソース・ドレイン領域にはＰ型不純物が含まれており、コンタクト用Ｎ型領域１０６にはＮ型不純物が含まれている。また、ＮＭＩＳ活性領域１０５におけるゲート１０９の両側方に位置するソース・ドレイン領域にはＮ型不純物が含まれており、コンタクト用Ｐ型領域１０７にはＰ型不純物が含まれている。なお、本明細書内で、「ゲート幅方向」とは、各トランジスタのゲート電極が延びる方向を指し、「ゲート長方向」とは、ゲート幅方向と直行し、トランジスタのチャネル内でキャリアが走行する方向を指すものとする。

また、ウェル境界１０１からＰＭＩＳ活性領域１０４までの距離をＳＰ０１とし、ＰＭＩＳ活性領域１０４のゲート幅方向の長さ（ゲート幅）をＷｐもしくはＳＰ０２とし、ＰＭＩＳ活性領域１０４からコンタクト用Ｎ型領域１０６の中心線１２１までの間隔をＳＰ０３とし、コンタクト用Ｎ型領域１０６の中心線１２１からＮウェル端１０１’までをＳＰ０４とする。また、ウェル境界１０１からＮＭＩＳ活性領域１０５までの距離をＳＮ０１とし、ＮＭＩＳ活性領域１０５のゲート幅方向の長さをＷｎもしくはＳＮ０２とし、ＮＭＩＳ活性領域１０５からコンタクト用Ｐ型領域１０７の中心線１３１までの間隔をＳＮ０３とし、コンタクト用Ｐ型領域１０７の中心線１３１からＰウェル端１１１’までの間隔をＳＮ０４とする。

本実施形態のセル１００を図１１に示す従来のセルと比べると、本実施形態のセルではＮウェル１１２およびＰウェル１１３がいずれも従来のセルより大きくなっていることが分かる。具体的には、図３と図１１において、ＳＰ１４＜ＳＰ０４，ＳＮ１４＜ＳＮ０４となっている。図３において、図１１に示す従来のセルのＮウェル端１１０１’及びＰウェル端１１１１’の位置を参考として一点鎖線で示している。

また、図３において、コンタクト用Ｎ型領域１０６とコンタクト用Ｐ型領域１０７はそれぞれゲート長方向（図３のＸ方向）が長辺となるように配置されているが、コンタクト用Ｎ型領域１０６とコンタクト用Ｐ型領域１０７は、それぞれＮウェル１１２内、Ｐウェル１１３内ならどこに配置されてもよい。

なお、図３には、Ｎウェル１１２及びＰウェル１１３に、それぞれ１つの活性領域が設けられる例が示されているが、実際の半導体回路装置においては、極めて多数の活性領域が設けられている。

また、本実施形態のセル１００においては、ＳＰ０３＋ＳＰ０４の値が１μｍ以上となっていることが望ましい。図２を用いて説明したように、ウェル境界１０１からの距離が近すぎると、形成されるトランジスタの特性に影響を及ぼす。だだし、この図２は、あるプロセス世代（例えばゲート長が６５ｎｍまたは１００ｎｍ）におけるシミュレーション結果であり、レジストからの影響がある距離は、プロセス世代などによっても変わってくる。具体的にはレジストからの影響がある距離は、レジストの材質、高さ、イオン注入の角度、エネルギーにより決まり、値はＴＥＧ(Test Element Group)を用いた実験から求めてもよく、シミュレーションから求めてもよい。図２に示す結果では、レジストの影響を受けるウェル境界からの距離Ｘｃ１は１μｍ未満の範囲であり、レジストからの影響を受けないウェル境界からの距離Ｘｃ２は１μｍ以上である。

本実施形態のセル１００では、ＳＰ０３＋ＳＰ０４およびＳＮ０３＋ＳＮ０４を１μｍ以上としているので、図３に示すＰＭＩＳ活性領域１０４上のＰ型ＭＩＳトランジスタおよびＮＭＩＳ活性領域１０５上のＮ型ＭＩＳトランジスタは、一対のウェル境界１０１のうち片側のみに影響される状態にすることが可能となる。これにより、一方向のウェルからの依存性を考慮したモデリングが可能となる。

なお、図３でトランジスタの左右方向（Ｘ方向）にもレジストが形成される場合には、ウェル枠１５１の左右を拡げてＸ方向の長さを大きくしてもよい。これにより、左右方向に配置されるレジストからの影響も低減することができる。

以上の説明は、１つのＣＭＯＳトランジスタの場合であったが、次に、２つ以上のＣＭＯＳトランジスタを配置する場合を説明する。

図４は、本実施形態の半導体回路装置のセルにおいて、２つのＣＭＯＳトランジスタを含む場合のレイアウトを模式的に示す平面図である。同図に示すように、２つ以上ＣＭＯＳトランジスタを縦方向（ゲート幅方向）に配置する際には、ＰＭＩＳ活性領域１０４との間でコンタクト用Ｎ型領域１０６を挟むようにＰＭＩＳ活性領域２５０とその上に形成されたＰ型ＭＩＳトランジスタを配置する。また、ＮＭＩＳ活性領域１０５との間でコンタクト用Ｐ型領域１０７を挟むようにＮＭＩＳ活性領域２６０とその上に形成されたＮ型ＭＩＳトランジスタを配置する。

このセルでは、Ｎウェル端１０１’からウェル境界１０１までの距離がウェル境界１０１からコンタクト用Ｎ型領域１０６上に形成されたコンタクトまでの距離の２倍以下（１倍より大きい）となっている。また、ＳＰ０３＋ＳＰ０４は１μｍ以上となっていることが望ましい。

これと同様に、Ｐウェル端１１１’からウェル境界１０１までの距離がウェル境界１０１からコンタクト用Ｐ型領域１０７上に形成されたコンタクトまでの距離の２倍以下（１倍より大きい）となっており、またＳＮ０３＋ＳＮ０４は１μｍ以上となっていることが望ましい。図４に示す例では、ＳＰ０４＝ＳＰ０１＋ＳＰ０２＋ＳＰ０３、ＳＮ０４＝ＳＮ０１＋ＳＮ０２＋ＳＮ０３となっている。

これにより、ＰＭＩＳ活性領域１０４上のＰ型ＭＩＳトランジスタ（図４の（１））およびＮＭＩＳ活性領域１０５上のＮ型ＭＩＳトランジスタ（図４の（３））は、ウェル境界１０１の方からレジストの影響を受け、Ｎウェル端１０１’またはＰウェル端１１１’の方からレジストの影響を受けないことになる。また、ＰＭＩＳ活性領域２５０上のＰ型ＭＩＳトランジスタ（図４の（２））およびＮＭＩＳ活性領域２６０上のＮ型ＭＩＳトランジスタ（図４の（４））は、Ｎウェル端１０１’またはＰウェル端１１１’の方からレジストの影響を受け、ウェル境界１０１の方からレジストの影響を受けない。このため、本実施形態のセルを配置することによって、半導体回路装置内のトランジスタの特性を均一にすることができる。このように、２つ以上のＣＭＯＳトランジスタを配置した場合も、一方向のウェルからのみの特性変動を考慮したモデリングが可能となる。

（第２の実施形態）
図６は、本発明の第２の実施形態に係る半導体回路装置のセルアレーのレイアウトを模式的に示す平面図である。また、図５（ａ）〜（ｅ）は、半導体回路装置のセルをアレー状に配置する方法を説明するための図である。なお、図７は、本実施形態の半導体回路装置のセルアレーの図６とは別のレイアウトを模式的に示す平面図である。

まず、図５においてセル領域の定義とセルをアレー状にする方法について説明する。図５（ａ）は、図１１を模式的に示したものであり、図５（ｂ）は、図３を模式的に示したものであり、図５（ｃ）は、図４を模式的に示したものである。また、 図５（ｄ）は、図５（ａ）に示す従来のセルを縦方向に並べたものであり、図５（ｅ）は、図５（ｂ）に示す第１の実施形態のセルを縦方向に並べたものである。これらの図において、Ｐ型ＭＩＳトランジスタのセル領域２０２、１２０２は左斜線のハッチングで示し、Ｎ型ＭＩＳトランジスタのセル領域２０３、１２０３は右斜線のハッチングで示している。ここで、トランジスタのセル領域とは、セルのうち、当該トランジスタが形成された活性領域とその周囲の素子分離領域とを含む、ウェル境界からコンタクト用不純物領域（コンタクト用Ｎ型領域又はコンタクト用Ｐ型領域）の中心線までの間の領域のことを意味する。

まず、図５（ａ）の従来のセルについて説明する。従来のセルアレーでは、隣接するセル領域同士がその境界において重なる。また、一般的にセル領域の高さ（Ｙ方向の長さ）は全てのセルで同じであり、セル領域の幅（Ｘ方向の長さ）はセルにより異なる。ここで、Ｐ型ＭＩＳトランジスタのセル領域１２０２及びＮ型ＭＩＳトランジスタのセル領域１２０３は、図１１におけるＰ型ＭＩＳトランジスタのセル領域１１０２及びＮ型ＭＩＳトランジスタのセル領域１１０３にそれぞれ相当する。また、Ｎウェル１２１２及びＰウェル１２１３は、図１１におけるＮウェル１１１２及びＰウェル１１１３に相当する。また、ウェル境界１２０１とＮウェル端１２０１’とＰウェル端１２１１’は、それぞれ図１１のウェル境界１１０１とＮウェル端１１０１’とＰウェル端１１１１’に相当する。

一方、図５（ｂ）に示す第１の実施形態のセルではＰ型ＭＩＳトランジスタのセル領域２０２とＮウェル端２０１’との距離が従来のセルよりも広く、セル領域２０３とＮ型ＭＩＳトランジスタのＰウェル端２１１’との距離も従来のセルより広い。ここで、Ｐ型ＭＩＳトランジスタのセル領域２０２及びＮ型ＭＩＳトランジスタのセル領域２０３は、図３におけるＰ型ＭＩＳトランジスタのセル領域１０２及びＮ型ＭＩＳトランジスタのセル領域１０３にそれぞれ相当する。また、Ｎウェル２１２及びＰウェル２１３は、図３におけるＮウェル１１２及びＰウェル１１３に相当する。また、ウェル境界２０１とＮウェル端２０１’とＰウェル端２１１’は、それぞれ図３のウェル境界１０１とＮウェル端１０１’とＰウェル端１１１’に相当する。

また、図５（ｃ）に示す第１の実施形態のセルではＮウェル２１２に２つのＰ型ＭＩＳトランジスタのセル領域２０２がゲート幅方向に設けられ、Ｐウェル２１３に２つのＮ型ＭＩＳトランジスタのセル領域２０３がゲート幅方向に設けられている。ここで、Ｐ型ＭＩＳトランジスタのセル領域２０２及びＮ型ＭＩＳトランジスタのセル領域２０３は、図４におけるＰ型ＭＩＳトランジスタのセル領域１０２及びＮ型ＭＩＳトランジスタのセル領域１０３にそれぞれ相当する。また、Ｎウェル２１２及びＰウェル２１３は、図４におけるＮウェル１１２及びＰウェル１１３に相当する。また、ウェル境界２０１とＮウェル端２０１’とＰウェル端２１１’は、それぞれ図４のウェル境界１０１とＮウェル端１０１’とＰウェル端１１１’に相当する。また、２つのＰ型ＭＩＳトランジスタのセル領域２０２の境界線２２１と２つのＮ型ＭＩＳトランジスタのセル領域２０３の境界線２３１は、それぞれ図４のコンタクト用Ｎ型領域１０６の中心線１２１とコンタクト用Ｐ型領域１０７の中心線１３１に相当する。

通常、半導体回路設計時には、図４のように、ＰＭＩＳ活性領域１０４上のＰ型ＭＩＳトランジスタ（１）とＰＭＩＳ活性領域２５０上のＰ型ＭＩＳトランジスタ（２）とは、コンタクト用Ｎ型領域１０６の中心線１２１を境にＸ軸でフリップして配置される。また、ＮＭＩＳ活性領域１０５上のＮ型ＭＩＳトランジスタ（３）とＮＭＩＳ活性領域２６０上のＮ型ＭＩＳトランジスタ（４）とは、コンタクト用Ｐ型領域１０７の中心線１３１を境にＸ軸でフリップして配置される。

なお、Ｎウェル端１０１’からウェル境界１０１までの距離がウェル境界１０１からコンタクト用Ｎ型領域１０６上に形成されたコンタクトまでの距離の２倍より大きくなると、フリップしたＮウェルとＰウェルとが重なってしまう。よって、Ｎウェル端１０１’からウェル境界１０１までの距離もウェル境界１０１からコンタクト用Ｎ型領域１０６上に形成されたコンタクトまでの距離の最大２倍以下（１倍より大きい）にする。また、Ｐウェル端１１１’からウェル境界１０１までの距離がウェル境界１０１からコンタクト用Ｐ型領域１０７上に形成されたコンタクトまでの距離の２倍より大きくなると、フリップしたＮウェルとＰウェルとが重なってしまう。よって、Ｐウェル端１１１’からウェル境界１０１までの距離もウェル境界１０１からコンタクト用Ｎ型領域１０７上に形成されたコンタクトまでの距離の最大２倍以下（１倍より大きい）にする。

図５（ｄ）は、図５（ａ）に示す従来のセルを縦方向にＰＭＩＳ−ＮＭＩＳ−ＮＭＩＳ−ＰＭＩＳ−ＰＭＩＳ−ＮＭＩＳ−ＮＭＩＳ−ＰＭＩＳの順で並べたものである。この図５（ｄ）に示すセルアレーを更に横方向にも並べていくと図１２のようになる。

これに対し、図５（ｂ）に示す第１の実施形態のセルを縦方向にＰＭＩＳ−ＮＭＩＳ−ＮＭＩＳ−ＰＭＩＳ−ＰＭＩＳ−ＮＭＩＳ−ＮＭＩＳ−ＰＭＩＳの順に並べられたものである。この図５（ｅ）に示すセルアレーを更に横方向に並べれば、図６に示す本実施形態の半導体回路装置のセルアレーとなる。

ここで、図８は、図６に示す本実施形態のセルアレーにおけるマスクレイアウトを示す平面図であり、図１３は、図１２に示す従来のセルアレーにおけるマスクレイアウトを示す平面図である。図８及び図１３は、Ｎウェル形成用マスクのレイアウトを示したものであり、注入部５０１、１５０１は図６及び図１２におけるＮウェル２１２、１２１２にそれぞれ相当し、レジスト部５００、１５００は図６及び図１２におけるＰウェル２１３、１２１３にそれぞれ相当する。

本実施形態のマスクレイアウトでは、レジスト部５００の縦方向（ゲート幅方向）長さと注入部５０１の縦方向長さが端部においてもほぼ等しくなっている。これに対し、従来のマスクレイアウトでは、端に位置する注入部１５０１の縦方向長さはセルアレーの内部に位置する注入部１５０１の縦方向長さよりも短くなっている。また、図９に示すように、セルアレーにおいて、左右方向（ゲート長方向）の両端部のセル枠を上下方向（ゲート幅方向）の両端部のセル枠と同じだけ拡げたほうが望ましい。セル枠の左右方向の端部（ウェル端２２２）とＰＭＩＳ活性領域１０４との距離およびセル枠の左右方向の端部（ウェル端２２２）とＮＭＩＳ活性領域１０５との距離は、それぞれウェル境界１０１からＰＭＩＳ活性領域１０４までの距離、およびウェル境界１０１からＮＭＩＳ活性領域１０５までの距離より充分大きくする必要がある。また、望ましくは１μｍ以上にする必要がある。

図６に示す本実施形態のセルアレーでは、端部のトランジスタがＮウェル端２０１’に形成されるレジストからの影響を受けない。そのため、セルアレーの内部のトランジスタと周辺部のトランジスタとで特性のばらつきを抑え、特性を均一化することができる。また、図９のように、左右方向の両端部に位置するセル領域２０２，２０３からウェル端２２２までの距離を、ゲート幅方向における端部のセル領域２０２からＮウェル端２０１’までの距離と同様な距離で設計する。これにより、左右方向の両端部に位置するトランジスタがセルアレーの左右方向に配置されたレジストからの影響を抑制することができるので、トランジスタの特性をより精度良く均一化することができる。

また、半導体回路装置のもう一つの設計方法としては、従来の方法で図１２に示すようなセルアレーをレイアウトした後、図７に示すように、ダミーＮウェル領域３０１をアレーの周囲に生成する方法も考えられる。図７に示す構成では、ダミーＮウェル領域３０１を配置することにより、従来のセルアレーにおけるＮウェル端１２０１’からダミーＮウェル領域３０１の幅分だけＮウェル領域を拡げることができる。これにより、端部のセル領域２０２からダミーＮウェル端３０１’までの距離を、図６におけるセル領域２０２からＮウェル端２０１’までの距離と同じように設定することができる。また、横方向も広げることにより、左右方向の両端部に位置するトランジスタがセルアレーの左右方向に配置されたレジストからの影響を抑制することができる。このような配置により、全てのセルアレー上のトランジスタが第１の実施形態で説明した条件を満足するため、より高精度な設計精度を実現することができる。また、第１の実施形態で作成したトランジスタにてモデリングを行ってパラメータを抽出し、第２の実施形態にて作成したセルアレーに対して、そのパラメータを使用することにより、高精度な設計を実現することができる。なお、図７に示すセルアレーのマスクパターンは図６と同様に図８のようになる。

以上をまとめると、セルをアレー化する方法設計方法として、アレー作成後にダミーを設ける方法と、最初から単体でウェル枠を広げたものを使用して設計する方法とがある。前者は、セルの重なりが小さいためＤＲＣ（Design Rule check)等の処理時間が短く、後者は、一般的な設計ツールを用いて手軽に実施することができる。

本発明の設計方法は、ＬＳＩなどの集積化された半導体回路装置の設計に利用される。

（ａ）、（ｂ）は、トランジスタ作成時に、レジストをマスクとしてイオン注入を行う工程を模式的に示す図である。 図１１に示すようなＣＭＯＳにおいてＳＰ０１＋ＳＰ０２の値を変更した場合のトランジスタ特性の変化を示す図である。 第１の実施形態に係る半導体回路装置のセルのレイアウトを模式的に示す平面図である。 第１の実施形態に係る半導体回路装置のセルにおいて、２つのＣＭＯＳトランジスタを含む場合のレイアウトを模式的に示す平面図である。 （ａ）〜（ｅ）は、半導体回路装置のセルをアレー状に配置する方法を説明するための図である。 第２の実施形態に係る半導体回路装置のセルアレーのレイアウトを模式的に示す平面図である。 第２の実施形態に係る半導体回路装置のセルアレーのもう１つのレイアウトを模式的に示す平面図である。 図６に示す第２の実施形態に係るセルアレーにおけるマスクレイアウトを示す平面図である。 第２の実施形態に係る半導体回路装置のセルアレーのレイアウトの変形例を模式的に示す平面図である。 従来のトランジスタモデルについて説明するためのトランジスタの構造を模式的に示す図である。 半導体基板の一部に設けられた従来のセルのレイアウトの一例を模式的に示す平面図である。 従来の方法で設計されたセルをアレー状に配置することで形成された半導体回路装置を示す平面図である。 図１２に示す従来のセルアレーにおけるマスクレイアウトを示す平面図である。

符号の説明

１００ セル
１０１、２０１ ウェル境界
１０１’、２０１’ Ｎウェル端
１１１’、２１１’ Ｐウェル端
１１２、２１２ Ｎウェル
１１３、２１３ Ｐウェル
１０４、２５０ ＰＭＩＳ活性領域
１０５、２６０ ＮＭＩＳ活性領域
１０６ コンタクト用Ｎ型活性領域
１０７ コンタクト用Ｐ型活性領域
１０８、１０９ ゲート
１２１、１３１、２２１、２３１ 中心線
１３１’ Ｐウェル端
１５１ ウェル枠
１０２、１０３、２０２、２０３ セル領域
２２２ ウェル端
３０１ ダミーＮウェル領域
３０１’ ダミーＮウェル端
５００ レジスト部
５０１ 注入部

Claims (10)

1. セルアレー形成領域に、第１導電型のＭＩＳトランジスタと第２導電型のＭＩＳトランジスタとを有するセルがアレー状に複数個配置されてなる半導体回路装置において、
   前記セルアレー形成領域には、第１導電型の第１のウェルと第２導電型の第２のウェルがゲート幅方向に交互に複数個配置されており、
   前記第１のウェル及び第２のウェルのうち、前記セルアレー形成領域におけるゲート幅方向のもっとも外側に配置された外側ウェルの外側端部と外側ウェル内に形成された活性領域との距離が所定値以上に設定されていることを特徴とする半導体回路装置。
2. 請求項１に記載の半導体回路装置において、
   前記所定値は１μｍであることを特徴とする半導体回路装置。
3. 請求項１又は２に記載の半導体回路装置において、
   前記活性領域と前記外側ウェルの外側端部との間に形成された外側ウェルコンタクト用領域を有し、
   前記外側ウェルと隣接する他のウェルとの境界線から前記外側ウェルの外側端部までの距離は、前記境界線から前記外側ウェルコンタクト用領域の中心線までの距離の１倍より大きく２倍以下であることを特徴とする半導体回路装置。
4. 請求項１〜３のうちいずれか１つに記載の半導体回路装置において、
   前記セルアレー形成領域におけるゲート幅方向で前記外側ウェルよりも内側に配置された第１のウェル内には、ゲート幅方向に対向して設けられた第１の活性領域及び第２の活性領域と、前記第１の活性領域と前記第２の活性領域との間に形成された第１のウェルコンタクト用領域とを有し、
   前記第１のウェルと前記第２のウェルとの境界線から前記第１のウェルのゲート幅方向の端部までの距離は、前記境界線から前記第１のウェルコンタクト用領域の中心線までの距離の１倍より大きく２倍以下であることを特徴とする半導体回路装置。
5. 請求項３又は４に記載の半導体回路装置において、
   前記セルの外枠のゲート長方向の端部から前記活性領域までの距離は前記境界線から前記活性領域までの距離よりも大きいことを特徴とする半導体回路装置。
6. 請求項３又は４に記載の半導体回路装置において、
   前記セルの外枠のゲート長方向の端部から前記活性領域までの距離が１μｍ以上であることを特徴とする半導体回路装置。
7. 請求項１〜６のうちいずれか１つに記載の半導体回路装置において、
   前記第１導電型はＮ型であり、前記第２導電型はＰ型であることを特徴とする半導体回路装置。
8. 基板内に形成されたＮウェルおよびＰウェルと、前記Ｎウェル内に形成された第１のＰＭＩＳ活性領域と、前記第１のＰＭＩＳ活性領域上に形成され、ゲート電極を有する第１のＰチャネル型トランジスタと、前記Ｐウェル内に形成された第１のＮＭＩＳ活性領域と、前記第１のＮＭＩＳ活性領域上に形成され、ゲート電極を有する第１のＮチャネル型トランジスタと、前記Ｎウェル内に形成されたコンタクト用Ｎ型領域と、前記Ｐウェル内に形成されたコンタクト用Ｐ型領域とを有するセルがアレー状に複数個配置されてなる半導体回路装置であって、
   前記Ｎウェルと前記Ｐウェルとの境界線から前記Ｎウェルのゲート幅方向の端部までの距離は、前記境界線から前記コンタクト用Ｎ型領域の中心線までの距離の１倍より大きく２倍以下であり、
   前記境界線から前記Ｐウェルのゲート幅方向の端部までの距離は、前記境界線から前記コンタクト用Ｐ型領域の中心線までの距離の１倍より大きく２倍以下であることを特徴とする半導体回路装置。
9. 請求項１〜８のうちいずれか１つに記載の半導体回路装置の設計方法であって、
   前記セルを準備するステップ（ａ）と、
   前記セルを前記セルアレー形成領域にアレー状に配置して半導体回路装置の設計を行うステップ（ｂ）とを備えていることを特徴とする半導体回路装置の設計方法。
10. 基板内に形成されたＮウェルおよびＰウェルと、前記Ｎウェル内に形成されたＰＭＩＳ活性領域と、前記ＰＭＩＳ活性領域上に形成され、ゲート電極を有するＰ型ＭＩＳトランジスタと、前記Ｐウェル内に形成されたＮＭＩＳ活性領域と、前記ＮＭＩＳ活性領域上に形成され、ゲート電極を有するＮ型ＭＩＳトランジスタとを有するセルを準備するステップ（ａ）と、
    前記セルをアレー状に配置してセルアレーを作製するステップ（ｂ）と、
    前記ステップ（ｂ）で作製された前記セルアレーのうち、ゲート幅方向の端部に位置するセルにダミー領域を付加するステップ（ｃ）とを備えていることを特徴とする半導体回路装置の設計方法。

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