JP2007164969A - 選択された基準メモリセルを具備する抵抗型メモリ素子 - Google Patents

Abstract

【課題】選択された基準メモリセルを具備する抵抗型メモリ素子を提供する。
【解決手段】抵抗基盤ランダムアクセスメモリ（ＲｅＲＡＭ）は互いに並列に接続された少なくとも３つのＲｅＲＡＭ基準セルを有する電流基準回路を具備する。メモリセルデータ判読動作時に、選択されたメモリセルと前記ＲｅＲＡＭ基準セルを含む前記電流基準回路が同時に活性化され、ＲｅＲＡＭのセンス増幅器回路は、選択されたメモリセルからの電流と前記電流基準回路からの基準電流が提供されるように構成される。
【選択図】図６

Description

本発明は、一般的に集積回路に関し、特に抵抗型メモリ素子に関するものである。

磁気ランダムアクセスメモリ（ＭＲＡＭ）、相変化ランダムアクセスメモリ（ＰＲＡＭ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ）などのような抵抗基盤メモリ素子（ＲｅＲＡＭ）は、内部に含まれたセルの抵抗をプログラムすることによってデータを保存することができる。例えば、図１に示すように、ＭＲＡＭは比較的低い抵抗を有するようにデータセルをプログラムすることによって「０」の論理データ値を保存することができ、または比較的高い抵抗を有するようにデータセルをプログラムすることによって「１」の論理データ値を保存することができる。
また、図１に示すように、内部に保存された相異なる値により提供される抵抗値は相異なるメモリセルが同一の論理データ値にプログラムされたとしても前記相異なるメモリセルが相異なるレベルの抵抗を示すようにした範囲で分布させることができる。

データがデータセルから判読されるとき、前記プログラムされた値はプログラムされた抵抗を基準抵抗とを比較することによって決定することができる。前記プログラムされた抵抗と基準抵抗は実際ではそれぞれの電流（すなわち、セルに保存された論理データ値に対応する電流及び基準電流）によって提供することができる。よって、データセルが判読される際は、ＭＲＡＭ内の回路が内部に保存された論理データ値を出力するために前記電流に基づき判読されるデータセルによって提供される抵抗のレベルを決定することができる。ＭＲＡＭは、例えばドラム（Ｄｕｒｌａｍ）などの文献（「Ａ ｌｏｗ ｐｏｗｅｒ １Ｍｂｉｔ ＭＲＡＭ ｂａｓｅｄ ｏｎ １Ｔ１ＭＴＪ ｂｉｔ ｃｅｌｌ ｉｎｔｅｇｒａｔｅｄ ｗｉｔｈ Ｃｏｐｐｅｒ Ｉｎｔｅｒｃｏｎｎｅｃｔｓ」２００２ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ １５８−１６１（２００２））に記載されている。ＭＲＡＭは、また、例えばデブロス（Ｄｅｂｒｏｓｓｅ）などの文献（「Ａ Ｈｉｇｈ−Ｓｐｅｅｄ １２８−ｋｂ ＭＲＡＭ Ｃｏｒｅ ｆｏｒ Ｆｕｔｕｒｅ Ｕｎｉｖｅｒｓａｌ Ｍｅｍｏｒｙ Ａｐｐｌｉｃａｔｉｏｎｓ」 ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ ３９（４）：６７８−６８３（２００４））に記載されている。

ＭＲＡＭに保存された論理データ値を決定する従来の１つの方法は、例えば、チョー（Ｃｈｏ）の米国特許第６，９８２，９０８号に記述されている。チョーの特許において説明されたアプローチは「０」の論理データ値及び「１」の論理データ値を保存するようにプログラムされた基準セルを用いる。これらの基準セルは、例えば、図２に示すように、互いに並列に配置されていて、前記組み合わせによって提供される電流（すなわち、基準電流）が「１」の論理データ値に対応する電流と「０」の論理データ値に対応する電流との間の中間である値を有する。例えば、チョーの図２に示すように、ワードラインのそれぞれは一対の基準セルを含み、前記対の１つの基準セルは、「１」の論理データ値にプログラムされ、前記対の他の基準セルは「０」の論理データ値にプログラムされていて、２つの組み合わせが両方の中間点を基準として提供することができる。
このタイプにおけるアプローチの短所の１つは、データセル（及び基準セル）を判読することで発生する実際の電流が、図３に示すように、提供されたバイアス電圧に基づき変化することができるという点である。上述のチョーの特許は、例えば、チョーの図３に示すように、判読動作のために活性化される各ワードラインに対して２つの基準セルを含ませることによってバイアシングの影響を減少させるアプローチについて記述している。

図４は、基準電流を利用してＭＲＡＭセルに保存されたデータ値を決定するのに用いられる従来のセンス増幅器回路Ｓ／Ａである。特に、基準セルの並列配列は、図５に示すように、理想的には相異なる論理データ値と関係づけられた電流の間の中間に存在するべき基準電流Ｉｒｅｆを提供するために、前記セルの半分は「０」の論理データ値を保存し、残りの半分は「１」の論理データ値を保存するようにプログラムすることができる。

図４及び図５により、データセルがアクセスされる際は、電流Ｉｃｅｌｌがセンス増幅器の第１入力端に提供され、基準電流Ｉｒｅｆがセンス増幅器の第２入力端に提供される。センス増幅器は、それぞれの電流に応答して発生する電圧を比較し、基準電流と特別なメモリセルをアクセスすることによって実際に提供される電流間の比較に基づいて磁気出力で差を生じる。図５に示すように、データセルによって提供される電流（及び基準セルによって提供される電流）はそれぞれの範囲において分布することができる。
米国特許第６，９８２，９０８号明細書 米国特許第６，１１８，６９６号明細書 Ｄｕｒｌａｍ、「Ａ ｌｏｗ ｐｏｗｅｒ １Ｍｂｉｔ ＭＲＡＭ ｂａｓｅｄ ｏｎ １Ｔ１ＭＴＪ ｂｉｔ ｃｅｌｌ ｉｎｔｅｇｒａｔｅｄ ｗｉｔｈ Ｃｏｐｐｅｒ Ｉｎｔｅｒｃｏｎｎｅｃｔｓ」、２００２ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、（米国）、２００２年、ｐ．１５８−１６１ Ｄｅｂｒｏｓｓｅ、「Ａ Ｈｉｇｈ−Ｓｐｅｅｄ １２８−ｋｂ ＭＲＡＭ Ｃｏｒｅ ｆｏｒ Ｆｕｔｕｒｅ Ｕｎｉｖｅｒｓａｌ Ｍｅｍｏｒｙ Ａｐｐｌｉｃａｔｉｏｎｓ」、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、（米国）、２００４年、３９（４）巻、ｐ．６７８−６８３

本発明が解決しようとする技術的課題は、判読マージンを改善させるのに好適な抵抗型メモリ素子を提供することにある。

本発明による実施形態は、選択された基準メモリセルを含む抵抗型メモリ素子を提供することができる。これらの実施形態により、抵抗基盤ランダムアクセスメモリ（ＲｅＲＡＭ（Resistive based Random Access Memory））は互いに並列に接続された少なくとも３つのＲｅＲＡＭ基準セルを具備する電流基準回路を含み、前記電流基準回路はＲｅＲＡＭセンス増幅器回路のそれぞれに基準電流を提供するように構成される。

本発明によるいくつかの実施形態において、抵抗基盤ランダムアクセスメモリ（ＲｅＲＡＭ）は該ＲｅＲＡＭの第１ブロック内においける基準セルのビットラインに接続される第１入力端を具備するセンス増幅器回路を含み、前記センス増幅器回路の第１入力端及び前記基準セルのビットラインは前記ＲｅＲＡＭの第２ブロックに対する判読動作に応答して電気的に接続される。

本発明によるいくつかの実施形態において、抵抗基盤ランダムアクセスメモリ（ＲｅＲＡＭ）は該ＲｅＲＡＭ内の複数の相異なるブロックのデータセルからデータを受信し、前記相異なるブロックの基準セルから基準電圧を受信するように構成された複数のセンス増幅器回路を含む。複数の基準ブロック選択トランジスタは前記複数のセンス増幅器回路の入力端に接続され、残りのブロック以外の前記ＲｅＲＡＭのブロックに対する判読動作に応答して複数の相異なるブロックに含まれた基準セルに前記入力端を接続するように構成される。

本発明によるいくつかの実施形態において、抵抗基盤ランダムアクセスメモリ（ＲｅＲＡＭ）は基準セルを含む電流基準回路を具備し、前記電流基準回路は前記基準セルとの間で異なるように加重値が加わる抵抗値の分布によって提供される正の活性化時におけるそれぞれの基準電流を接続されたセンス増幅器回路に提供するように構成される。

本発明によるいくつかの実施形態において、抵抗基盤ランダムアクセスメモリ（ＲｅＲＡＭ）は実質的に同一のそれぞれの基準電流を提供するために同一のデータ値を保存するように構成された基準セルを有する電流基準回路を含む。

本発明によれば、実施形態は互いに並列に接続されて、基準電流をそれぞれのＲｅＲＡＭセンス増幅器回路に提供するように構成された少なくとも３つのＲｅＲＡＭ基準セルを提供することができる。例えば、本発明のいくつかの実施形態による回路は、比較的多い数の基準セルを提供することができ、半分は「０」の論理データ値にプログラムされ、半分は「１」の論理データ値にプログラムされることによって、前記並列組み合わせは「０」の論理データ値と関係づけられた基準電流の間の中間点を近似値とする基準電流を提供することができる。また、基準電流は、さらに多い基準セルがデータ値の間の真の中間点に、さらに正確な表現を提供することができることから工程中の変動が少なくなる。

本発明によるいくつかの実施形態において、判読動作がメモリの第１ブロックに対して実施される際に、メモリの第２ブロック内の基準セルはメモリの第１ブロックからデータを判読するのに用いられるセンス増幅器に基準電流を提供するために用いられる。本発明による他の実施形態において、センス増幅器回路の入力端のうちある入力端は、基準電流を提供するのに用いられる。特に、センス増幅器回路の入力端は、基準電流が提供されるセンス増幅器回路の入力端と共に接続するように構成された基準ブロック選択トランジスタに接続することができる。
また、他の入力端に接続されるセンス増幅器回路の入力端は、判読動作が実施されるメモリのブロックに応答することができる。よって、メモリの第１ブロックの判読で、センス増幅器回路の第１セットの入力端にデータが提供されることができ、センス増幅器回路の残りの入力端はメモリの第２ブロック内の基準セルに接続することができる。
本発明によるまた他の実施形態において、相異なるブロックからの基準セルは、一緒に接続されるブロックの外部にあるメモリブロックに対する判読動作に応答して一緒に接続することができる。すなわち、メモリの特別なブロックに対する判読によって判読が実施されるブロック以外のブロックからの基準セルが一緒に接続される。

本発明によるまた他の実施形態において、電流基準回路は活性時にそれぞれの基準電流をセンス増幅器に提供できるように構成された多数の基準セルを含むことができる。基準セルによって提供される電流の量は異なるように加重値を与えた抵抗値の分布を有することができる。すなわち、本発明によるいくつかの実施形態において、「１」の論理データ値を保存するのに用いられる基準セルの個数は「０」のデータ値を保存するのに用いられる基準セルの個数と異なることができる。よって、基準回路は、特別な工程パラメーターによって惹起されることがありうるデータセルによって提供された値の特別な分布を補償するように構成することができる。

本発明によるまた他の実施形態において、電流基準回路は、すべての基準セルが接続されたセンス増幅器回路に実質的に同一の基準電流を提供するために同一のデータ値を保存できるように構成することができる。

上述では、本発明の好ましい実施形態を参照しながら説明したが、当該技術分野の熟練した当業者は、添付の特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲で、本発明を多様に修正及び変更させることができる。

添付図面を参照して本発明をさらに詳しく説明する。しかしながら、本発明はここで説明される実施形態に限られたものとして解釈されてはいけない。むしろ、これらの実施形態は本明細書が徹底的で完全なものに提供することで本発明の範囲を当業者に完全に伝達することができる。ここで用いられるように、用語の“及び／または”は記述された該当項目から１つ以上の項目の如何なる組み合わせをも含むものである。
ここで用いられる専門用語は、特別な実施形態を説明するためのものであり、本発明を限定するためではない。ここで用いられるように、単数表現は文脈において明確に示さない限り複数形態も含むものとして解釈されなければならない。用語の“具備”は、ここで用いられる場合は引用された構成、定数、段階、動作、要素、及び／または構成要素が存在することを明示するものであるが、１つ以上の他の構成、定数、段階、動作、要素、構成要素及び／またはそのグループが存在すること、または追加されることを排除するものではないということは理解できるだろう。
一要素が他の要素に“連結”または“接続”しているという場合は、一要素が他の要素に直接連結、または接続とすることができ、また介入要素が存在することもできる。対照的に、一要素が他の要素に“直接連結”または“直接接続”しているという場合は、介入要素は存在しない。
用語の第１、第２などは、各種要素を述べるために用いられているが、これらの用語はこれらの用語により限定されないものと理解される。これらの用語は、ただ一要素を他の要素と区別するために用いられる。よって、本発明から逸脱しない範囲において、第１要素を第２要素とも言える。
他に定義されていなければ、ここに用いられるすべての用語（技術的で科学的な用語を含み）は、本発明が属する技術分野において熟練されている者であれば通常に理解できる意味を持つ。通常に用いられる事典で定義されている用語と同じ用語は該当技術の文脈でその意味と一致する意味を有するものと解釈されるべきであり、ここで明白に定義しない限り、理想的であったりあまり形式的な意味に解釈されないことが理解されるだろう。

実施形態は互いに並列に接続されて、基準電流をそれぞれのＲｅＲＡＭセンス増幅器回路に提供するように構成された少なくとも３つのＲｅＲＡＭ基準セルを提供することができる。例えば、本発明のいくつかの実施形態による回路は、比較的多い数の基準セルを提供することができ、半分は「０」の論理データ値にプログラムされ、半分は「１」の論理データ値にプログラムされることによって、前記並列組み合わせは「０」の論理データ値と関係づけられた基準電流の間の中間点を近似値とする基準電流を提供することができる。また、基準電流は、さらに多い基準セルがデータ値の間の真の中間点に、さらに正確な表現を提供することができることから工程中の変動が少なくなる。

本発明によるいくつかの実施形態において、判読動作がメモリの第１ブロックに対して実施される際に、メモリの第２ブロック内の基準セルはメモリの第１ブロックからデータを判読するのに用いられるセンス増幅器に基準電流を提供するために用いられる。本発明による他の実施形態において、センス増幅器回路の入力端のうちある入力端は、基準電流を提供するのに用いられる。特に、センス増幅器回路の入力端は、基準電流が提供されるセンス増幅器回路の入力端と一緒に接続するように構成された基準ブロック選択トランジスタに接続することができる。
また、他の入力端に接続されるセンス増幅器回路の入力端は、判読動作が実施されるメモリのブロックに応答することができる。よって、メモリの第１ブロックの判読で、センス増幅器回路の第１セットの入力端にデータが提供されることができ、センス増幅器回路の残りの入力端はメモリの第２ブロック内の基準セルに接続することができる。

本発明によるまた他の実施形態において、相異なるブロックからの基準セルは、一緒に接続されるブロックの外部にあるメモリブロックに対する判読動作に応答して一緒に接続することができる。すなわち、メモリの特別なブロックに対する判読によって判読が実施されるブロック以外のブロックからの基準セルが一緒に接続される。

本発明によるまた他の実施形態において、電流基準回路は活性時にそれぞれの基準電流をセンス増幅器に提供できるように構成された多数の基準セルを含むことができる。基準セルによって提供される電流の量は異なるように加重値を与えた抵抗値の分布を有することができる。すなわち、本発明によるいくつかの実施形態において、「１」の論理データ値を保存するのに用いられる基準セルの個数は「０」のデータ値を保存するのに用いられる基準セルの個数と異なることができる。よって、基準回路は、特別な工程パラメーターによって惹起されることがありうるデータセルによって提供された値の特別な分布を補償するように構成することができる。

本発明によるまた他の実施形態において、電流基準回路は、すべての基準セルが接続されたセンス増幅器回路に実質的に同一の基準電流を提供するために同一のデータ値を保存できるように構成することができる。

図６は、本発明のいくつかの実施形態によるデータセル及び電流基準セルに接続されたセンス増幅器回路を示す概略回路図である。図６において、メモリブロックＭＣＢは複数のデータセルＭＣを含み、複数のデータセルＭＣは複数のデータセルＭＣに対して実行される判読動作中の後続検索のためにデータが保存できるように構成されている。特に、データセルＭＣに保存されているデータは、データセルＭＣに接続されたワードラインＭＷＬ１〜ｍ及びビットラインＭＢＬ１〜ｎのバイアシングを介してアクセスすることができる。
データセルＭＣは磁気ランダムアクセスメモリ、相変化ランダムアクセスメモリなどに提供されるものと同様な抵抗特性に基づいて論理データ値が保存できるように構成されている。よって、「１」または「０」のような論理データ値は、判読動作時に適切なバイアシングがデータセルＭＣに接続されたワードラインとビットラインに印加される際に、データセルＭＣに／から流れる電流によって論理データ値が決定されるように相異なる抵抗としてデータセルＭＣに保存される。

ここでは、データセルＭＣに／からの単一ビットデータの保存及び検索について説明するが、前記データセルは実際にマルチ−ビット記憶セルを示すということが理解できるだろう。マルチ−ビット配列では、メモリセルごとにデータの少なくとも２つのビットが保存される。例えば、２−ビットメモリセル構成では、各メモリセルに保存された情報の状態は「００」、「０１」、「１０」または「１１」とすることができる。また、各メモリセルは４つの相異なる値の中で１つとして決定されるスレッショルド電圧を有するようにプログラムすることができる。よって、このようなマルチ−ビットメモリ素子は、その情報量のために１−ビットメモリ素子において必要なメモリセルの個数の半分に該当する個数のメモリセルを使って、１−ビットメモリ素子と同様な領域に２つのビットを保存することができる。そうすることで、所定の情報量を保存することにおいて１−ビットメモリ素子と比べてチップの大きさが対応して減少する。メモリセルごとに保存されるビットの数が増加することによって、マルチ−ビットメモリ素子の用量も１−ビットメモリ素子に比べて対応して増加する。マルチ−ビット記憶セルは、例えば、米国特許第６，１１８，６９６号により「不揮発性半導体メモリ素子のマルチ−ビットメモリセルアレイ及びその駆動方法」という発明の名称で開示されており、これは本明細書の参照文献となる。

また、図６に示すように、センス増幅器回路ＳＵ１〜ｎは、２つの入力端を含み、前記入力端の中で１つはメモリブロックＭＣＢ内のデータセルＭＣからのそれぞれのビットラインに接続される。例えば、センス増幅器回路ＳＵ１は、メモリブロックＭＣＢ内のデータセルＭＣの第１列に接続されているビットラインＭＬＢ１に接続された第１入力端ＩＡ１を含む。また、ＩＡ２であるセンス増幅器回路ＳＵ２の入力端は、メモリブロックＭＣＢ内のデータセルＭＣの第２列にあるビットラインＭＬＢ２に接続される。また、図６に示すように、センス増幅器回路ＳＵ１〜ｎのそれぞれに対する第２入力端はノードＮＤに接続される。任意の個数のセンス増幅器回路ＳＵが用いられることができ、センス増幅器回路のそれぞれはメモリブロックＭＣＢ内の列をアクセスするのに用いられるそれぞれのビットラインに接続される。

また、図６に示すように、基準電流回路ＲＣＢはノードＮＤに互いに並列接続された少なくとも３つの基準メモリセルＲＣ１〜ＲＣｎを含むように構成され、ここで基準セルＲＣ１〜ｎのそれぞれは基準ワードラインＲＷＬに接続される。また、基準セルＲＣ１〜ｎのそれぞれは、電流回路ＲＣＢの基準セルＲＣ１〜ｎを活性化するために基準ワードラインＲＷＬと共に用いられるそれぞれの基準ビットラインＲＢＬ１〜ｎに接続される。

動作時に、メモリブロックＭＣＢ内のデータセルＭＣの行は、ワードラインＭＷＬ１〜ｍとビットラインＭＬＢ１〜ｎの適した組み合わせをバイアシングすることでアクセスされることができる。例えば、メモリブロックＭＣＢ内のデータセルＭＣの第１行をアクセスするために、ワードラインＭＷＬ１が活性化されることができ、データセルＭＣの第１行に保存された論理データ値をアクセスするためにバイアス電圧がビットラインＭＢＬ１〜ｎのそれぞれに印加されることができる。よって、電流ＩＭ１〜ｎは、判読動作中にデータセルＭＣの適した行の活性化に応答して提供されることができる。判読に応答して提供された電流ＩＭ１〜ｎのそれぞれは判読動作中に入力端に接続されたそれぞれのデータセルＭＣによって提供される抵抗に比例することができる。

判読動作中に、基準電流回路ＲＣＢは入力端のそれぞれからセンス増幅器回路ＳＵ１〜ｎで実質的に等しい基準電流Ｉｒｅｆを提供するために基準ワードラインＲＷＬ及び基準ビットラインＲＢＬ１〜ｎをバイアシングすることで活性化させることができる。基準電流Ｉｒｅｆは互いに並列に接続された少なくとも３つの基準セルの間に分割され、図６に基準電流ＩＲ１〜ＩＲｎとして示されている。

ここに、センス増幅器回路ＳＵ１〜ＳＵｎのそれぞれは、それぞれのセンス増幅器回路ＳＵ１〜ｎによって供給される電流ＩＭ１〜ｎと基準電流に比例する、センス増幅器ＳＡ１〜ｎの入力端に提供された電圧レベルを比べる。特に、センス増幅器ＳＡ１〜ＳＡｎの各入力端は、一対の比較器ＣＭＰ１、ＣＭＰ２の出力に応答して動作する一対の制御トランジスタＴＣ１、ＴＣ２の動作を介してアクセスすることができるそれぞれの正電流源ＩＳ１、ＩＳ２に接続される。比較器ＣＭＰ１、ＣＭＰ２はそれぞれ制御トランジスタＴＣ１、ＴＣ２の動作を提供するためにそれぞれの電流Ｉｒｅｆ、ＩＭ１〜ｎによる電圧とバイアス電圧Ｖｂとを比べる。

比較器ＣＭＰ１、ＣＭＰ２は、入力端（基準セルに接続された入力またはデータセルに接続された入力）の電圧をバイアス電圧Ｖｂと比較し、入力電圧がバイアス電圧Ｖｂよりも小さいと、比較器の出力が増加して正電流源ＩＳ１またはＩＳ２によって供給される制御トランジスタＴＣ１またはＴＣ２のドレイン電流も増加し、これによって前記入力端で電圧レベルが上昇する。反面データセルＭＣからの入力端での電圧がバイアス電圧Ｖｂよりも大きいと、比較器ＣＭＰ１またはＣＭＰ２の出力が減少して制御トランジスタＴＣ１またはＴＣ２のドレイン電流も減少し、これによって、センス増幅器回路ＳＵ１〜ｎの入力端において電圧が減少される。センス増幅器回路ＳＵ１〜ＳＵｎに含まれた回路の動作をデータセルＭＣに接続された入力端を参照して上述したが、前記基準セルに接続された回路の動作は類似していることもある。

図６によって、基準電流回路ＲＣＢに含まれた基準セルＲＣ１〜ＲＣｎは、基準セルＲＣ１〜ＲＣｎの半分が「０」の論理データ値を有するようにプログラムされ、基準セルＲＣ１〜ＲＣｎの残り（すなわち、他の半分）は「１」の論理データ値を有するようにプログラムされるように構成することができる。よって、センス増幅器回路ＳＵ１〜ｎに／から提供される組み合わせされた基準電流Ｉｒｅｆは互いに並列接続された前記基準セルとの間で分割される。
増加した個数の基準セルＲＣ１〜ｎが基準電流回路ＲＣＢに提供されることができるので、電流Ｉｒｅｆの分布範囲はより狭くなり、これによってデータセルＭＣに保存されたデータのより正確な決定をさせることができ、センス増幅器回路ＳＵ１〜ｎの動作マージンの向上が可能となる。

図７は本発明のいくつかの実施形態によるアクセストランジスタを利用する基準セル／データセルに接続されたセンス増幅器回路を示す簡単化された等価回路図である。特に、データセルと基準セルは、図６に示すように、ワードライン及びビットラインＷＬ／ＢＬと基準ワードラインＷＬ（ｒｅｆ）及びそれぞれのビットライン

に接続された抵抗型素子によって示されている。動作時、ワードライン（データセルを活性化させるのに用いられるワードライン及び基準セルを活性化させるのに用いられるワードラインＷＬ（ｒｅｆ））はそれぞれのデータセル／基準セルに接続されたアクセストランジスタに接続される。よって、ここで説明した回路は、適したバイアシングがワードライン及びビットラインに印加される際に、図７に示すようにアクセストランジスタと共に動作することができる。

図８は、図６に示すように抵抗型素子がデータセル及び基準セルを示す“交差点”の構成を示す等価回路図である。動作時、ビットラインＢＬ０〜ＢＬ１５に提供されるバイアシングとともにデータセルに接続されたワードラインのバイアシングはデータセルに保存されたデータへのアクセスを提供する。同様に、基準セルはビットライン

と共に基準ワードラインＷＬ（ｒｅｆ）のバイアシングに応答して活性化することができる。例えば、本発明によるいくつかの実施形態において、選択されたワードラインＷＬ／ＷＬ（ｒｅｆ）には接地電圧を印加することができ、バイアス電圧（約０．４Ｖ）はビットラインに印加されるバイアス電圧と共に選択されないワードラインＷＬに印加される。

図９は、本発明のいくつかの実施形態によって相異なるメモリブロック内の基準セルに選択的に接続されたセンス増幅器回路の概路図である。図９によって、センス増幅器回路ＳＡはブロック０及びブロック１内のデータセル及び基準セルに接続される。動作時、センス増幅器回路ＳＡはブロック１内のデータセルに対する判読動作に応答してブロック０に含まれた基準セルに接続することができる。同様に、センス増幅器回路は、ブロック０内のデータセルに対する判読動作に応答してブロック１に含まれた基準セルに選択的に接続することができる。

図１０は、入力端に接続された制御トランジスタを含むセンス増幅器回路の簡単化された概路図である。特に、センス増幅器回路ＳＡの第１入力端はブロック１の判読を示す信号の制御の下で動作する制御トランジスタに接続される。センス増幅器回路ＳＡの残りの入力端はブロック０の判読を指示する信号に応答して動作する制御トランジスタと共に接続される。動作時、ブロック１に対して判読動作が実行される際に、センス増幅器回路の上部入力端はブロック０に含まれた基準セルと共に接続することができる。対照的に、ブロック０に対して判読動作が実行される際に、センス増幅器回路の下部入力端はブロック１に含まれた基準セルと共に接続される。よって、特別なブロックに対する判読動作において、センス増幅器回路の他の入力端は判読が実行されるメモリブロック以外のメモリブロック内の基準セルに接続することができる。

図１１は、本発明のいくつかの実施形態によるデータセル及び基準セルを含むメモリブロックの概路図である。図１１において、第１ハーフブロックＨＢＫ１及び第２ハーフブロックＨＢＫ２のそれぞれはデータセル及び基準セルを活性化するのに用いられるそれぞれの行及び列デコーダを含む。例えば、第１行デコーダ１３ａ及び第１列デコーダ１１ａは、ＨＢＫ１の第１ハーフブロックに含まれたメモリブロックＭＢＬＫ１〜ＭＢＬＫｉに含まれたデータセル及び基準セルを活性化するのに用いられる。
また、図１１に示すように、センス増幅器ブロックＳＡＢは、入力／出力端１〜ｎをそれぞれ提供するセンス増幅器回路ＳＵ１〜ｎを含む。センス増幅器回路ＳＵ１〜ｎはハーフブロックＨＢＫ１、ＨＢＫ２に含まれたデータセル及び基準セルに接続される。
また、図１１に示すように、データセル及び基準セルはデータセル／基準セルを活性化するのに用いられるそれぞれのアクセストランジスタに接続される。例えば、ハーフブロックＨＢＫ１の第１行に含まれたデータセルは、すべてのメモリブロックＭＢＬＫ１〜ＭＢＬＫｉのワードラインＭＷＬ１及びビットラインＢＬ１〜ｎによって活性化されることができる。また、メモリブロックＭＢＬＫ１〜ＭＢＬＫｉを含む基準セルＲＣ１〜ＲＣｎはそれぞれのアクセストランジスタによって制御される。

動作時、図９及び図１０を参照して説明したように、ハーフブロックＨＢＫ１／ＨＢＫ２のうち１つに対する判読動作により、センス増幅器回路ＳＵ１〜ＳＵｎにおける入力端のうちの１つが他のハーフブロックＨＢＫ１／ＨＢＫ２内の基準セルに接続される。例えば、ハーフブロックＨＢＫ１の判読によって、ＭＢＬＫ１〜ＭＢＬＫｉに含まれたデータセルは入力端をセンス増幅器回路ＳＵ１〜ＳＵｎに提供するためにワードライン及びビットラインを適切にバイアシングすることによって活性化される。
制御信号ΦＲ１は、第１ハーフブロックＨＢＫ１に対する判読を指定することによって、センス増幅器回路ＳＵ１〜ＳＵｎの残りの入力端がＨＢＫ２の第２ハーフブロック内の基準セルに接続できるようにしたことが理解できるだろう。特に、（ＨＢＫ２内におけるＭＢＬＫ１及びＭＢＬＫｉのための）ビットラインＢＳＬ１〜ｎと共に第２行デコーダ１３ｂによって提供される基準ワードラインは内部に含まれた基準セルを活性化するのに用いられる。よって、図１１は、図９及び図１０を参照して上述したように、そして、図１２の簡単化された等価回路に示すように、データセル及び基準セルの活性化にアクセストランジスタを利用しながら判読動作が実行されるメモリブロック以外のメモリブロックに含まれた基準セルの利用を例示することができる。

図１３は、図８の“交差点”の構成にデータセル及び基準セルを示す抵抗型ランダムアクセスメモリ素子の概路図である。例えば、図１３において、ハーフブロックＨＢＫ１’の第１行に含まれたデータセルはＭＢＬＫ１’及びＭＢＬＫｉ’のためのビットラインＢＬ１〜ｎに接続され、ブロックスイッチングトランジスタＴＢに、そして、例えば判読動作に応答して適切なバイアシングを提供するために行バイアスユニットＲＢＵ１に接続される。

動作時、センス増幅器ブロックＳＡＢに含まれたセンス増幅器回路は、図１４に簡単化された等価回路として例示された他のハーフブロックＨＢＫ１’／ＨＢＫ２’に含まれた基準セルに接続されながらハーフブロックＨＢＫ１’／ＨＢＫ２’のうち１つのデータセルからデータを受けており、図１４はメモリブロックＭＢＬＫ１’、ＭＢＬＫ２’それぞれのメモリブロック内のデータセル０〜１５からデータ０〜３１が提供されるセンス増幅器回路ＳＡ０〜１５を示し、ＭＢＬＫ１／２のそれぞれは１６個のデータセルを含む。よって、センス増幅器回路ＳＡ０〜ＳＡ１５はＨＢＫ１’に対する判読に応答してＨＢＫ２’に含まれた基準セル０〜１５に接続される。

図１５は、センス増幅器回路ＳＡ０〜７の入力端に接続されたメモリブロック０〜７及びメモリブロック８〜１５の概路図であり、ここで、センス増幅器回路は、判読動作が実行されるメモリブロック以外のメモリブロックに有する複数のメモリブロックに含まれた基準セルに選択的に接続される。例えば、ブロック８〜１５に含まれたデータセルに対する判読動作に応答して、センス増幅器回路ＳＡ０〜７のそれぞれに対する入力端の中の１つはブロック０〜７に含まれた基準セルに選択的に接続される反面に、センス増幅器回路ＳＡ０〜７の残りの入力端は図１６の簡単化された等価回路に例示されたメモリブロック８〜１５に含まれたデータセルに選択的に接続される。

図１７は、データセル／基準セルに保存された論理データ値と関係づけられる電流分布の範囲内での変動の概路図である。特に、図１７は、論理データ１に対応する状態を有する抵抗型メモリセルのプログラムと関係づけられた電流は、論理データ０にプログラムされたセルにより発生された電流の変動に比べて広く変化する抵抗であることを示している。よって、論理データ０にプログラムされたセルにより発生する電流は、「１」の論理データ値を保存するようにプログラムされたメモリセルにより発生する電流よりもさらに狭い範囲の電流を提供することができる。

図１８は、「１」の論理データ値を保存するデータセルにより発生する電流及び「０」の論理データ値を保存するメモリセルにより発生する電流に対する比較的に狭い分布範囲を示す概路図である。

図１９は、基準電流Ｉｒｅｆ’を基準電流回路ＲＣＢ’にそれぞれ提供する４つのセンス増幅器回路ＳＵ１〜４に接続された３つの基準セルＲＳ１〜ＲＳ３を含む基準電流回路ＲＣＢ’の概路図である。すべての基準セルＲＳ１〜３は同一状態でプログラムされていることが理解できる。例えば、基準セルＲＳ１〜ＲＳ３のそれぞれは、「１」の論理データ値または「０」の論理データ値にプログラムすることができる。よって、電流Ｉｒｅｆ’は基準セルＲＳ１〜ＲＳ３のそれぞれに提供される電流の約３／４と同一とすることができる。よって、基準電流は、前記基準セルの間において異なるように加重値が与えられた抵抗値の分布による量として提供されることができる。すなわち、上述のように、基準セルは、相異なる値の同一数（すなわち、論理データ値「０」及び論理データ値「１」にプログラムされたセルの同一数）とは反対に単一値としてプログラムすることができる。

また、図１９を参照して説明したように、データセルに保存された相異なるデータ値との間で決定するために、センス増幅器によって用いられる基準電流は論理データ値のうち１つに関係する非常に広い分布範囲が補償できるように、ただ論理データ値の中の１つによって設定されることができる。例えば、図１７に示すように、論理データ値「１」に対する比較的広い分布範囲は、基準電流が２つの論理データ値の間の中間点として発生する場合に問題を起こすことがありうる。すなわち、前記基準電流が論理データ値「１」と論理データ値「０」との間の中間点として発生される場合、基準電流は論理データ値「１」の分布の上部範囲と重畳することがあり、よって、データセルを判読する際にエラーが発生することがありうる。対照的に、図１８に示すように、基準電流は、より狭い分布範囲を有する論理データ値「１」に、さらに近づけるように発生することができる。

図２０は、本発明によるいくつかの実施形態において、センス増幅器回路ＳＵ１〜ＳＵ４に接続された基準セルを示す概路図である。特に、基準セルは、各並列レッグ（ｌｅｇ）が少なくとも２つの基準セルを直列に有する並列配列として配列することができる。また、並列レッグの各直列素子は、別の基準ワードラインＲＷＬ１、ＲＷＬ２によって活性化されることができる。図２０において、センス増幅器回路ＳＵ１〜４により提供される基準電流は、論理データ値「０」／「１」の分布が、例えば図１８に示すように特別に広い状況において、データセルから判読されたデータの特性を間違って示すことを減少させるために、基準電流回路ＲＣＢ”の各並列レッグに提供される電流の約２倍になるように発生されることができる。

「０」の論理データ値、または「１」の論理データ値を保存するセルにより提供される相異なる抵抗レベルのグラフである。 ２つの基準セルを有する従来ＭＲＡＭの回路図である。 基準セルと関係づけられる抵抗の変化が提供された電圧バイアシングの関数のグラフである。 データセル及び基準セルにより提供される電流を比較するのに用いられる従来のセンス増幅器回路の概略回路図である。 「１」及び「０」の論理データ値を保存するデータセルにより提供される電流及びデータセルにより提供される電流レベルとの間である概して中間の基準セルにより提供される基準電流を示すグラフである。 本発明のいくつかの実施形態によるデータセル及び電流基準セルに接続されたセンス増幅器回路を示す概略回路図である。 本発明のいくつかの実施形態によるアクセストランジスタを用いる基準セル／データセルに接続されたセンス増幅器回路を示す簡単化された等価回路図である。 本発明のいくつかの実施形態により抵抗型素子がデータセル及び基準セルを示す“交差点”の構成を示す等価回路図である。 本発明のいくつかの実施形態により相異なるメモリブロック内の基準セルに選択的に接続されたセンス増幅器回路の概路図である。 本発明のいくつかの実施形態により入力端に接続された制御トランジスタを有するセンス増幅器回路の概路図である。 本発明のいくつかの実施形態によりデータセル及び基準セルを有するメモリブロックの概路図である。 本発明のいくつかの実施形態により図１１に示されたデータセル及び基準セルを有するメモリブロックの簡単化された等価回路図である。 本発明のいくつかの実施形態によりデータセル及び基準セルを“交差点”の構成として示す抵抗型ランダムアクセスメモリ素子の概路図である。 本発明のいくつかの実施形態により図１３のセンス増幅器回路ＳＡ０〜１５を示す簡単化された等価回路である。 本発明のいくつかの実施形態によりセンス増幅器回路ＳＡ０〜７の入力端に接続されたメモリブロック０〜７及びメモリブロック８〜１５の概路図である。 図１５に示されたセンス増幅器回路ＳＡ０〜７の入力端に接続されたメモリブロック０〜７及びメモリブロック８〜１５の簡単化された等価回路図である。 データセル／基準セルに保存された論理データ値と関係づけられた電流の分布範囲内での変動の概路図である。 「１」の論理データ値を保存するデータセルにより発生される電流及び「０」の論理データ値を保存するメモリセルにより発生される電流の比較的狭い分布範囲を示す概路図である。 本発明のいくつかの実施形態により基準電流Ｉｒｅｆ’を基準電流回路ＲＣＢ’にそれぞれ提供する４つのセンス増幅器回路ＳＵ１〜４に接続された３つの基準セルＲＳ１〜ＲＳ３を有する基準電流回路ＲＣＢ’の概路図である。 本発明によるいくつかの実施形態においてセンス増幅器回路ＳＵ１〜ＳＵ４に接続された基準セルを示す概路図である。

符号の説明

ＣＭＰ１、ＣＭＰ２ 比較器
ＩＡ１ 第１入力端
ＩＭ１〜ｎ 電流
Ｉｒｅｆ，ＩＲ１〜ＩＲｎ 基準電流
ＩＳ１、ＩＳ２ 正電流源
ＭＢＬ１〜ｎ ビットライン
ＭＣ データセル
ＭＣＢ メモリブロック
ＭＷＬ１〜ｍ ワードライン
ＮＤ ノード
ＲＢＬ１〜ｎ 基準ビットライン
ＲＣ１〜ＲＣｎ 基準メモリセル
ＲＣＢ 基準電流回路
ＲＷＬ 基準ワードライン
ＳＡ１〜ＳＡｎ センス増幅器
ＳＵ１〜ｎ センス増幅器回路
ＴＣ１、ＴＣ２制御トランジスタ
Ｖｂ バイアス電圧

Claims (37)

1. 抵抗基盤ランダムアクセスメモリ（ＲｅＲＡＭ）において、
   互いに並列に接続された少なくとも３つのＲｅＲＡＭ基準セルを具備する電流基準回路を含み、前記電流基準回路は各ＲｅＲＡＭセンス増幅器回路に基準電流を提供するように構成されていることを特徴とする抵抗基盤ランダムアクセスメモリ。
2. 前記基準セルにそれぞれ接続された少なくとも３つのビットラインをさらに含み、
   前記少なくとも３つのビットラインは前記ＲｅＲＡＭの判読動作中に活性化されるように構成されていることを特徴とする請求項１記載の抵抗基盤ランダムアクセスメモリ。
3. 前記少なくとも３つの基準セルに接続されたワードラインをさらに含み、
   前記ワードラインは前記ＲｅＲＡＭの判読動作中に活性化されるように構成されていることを特徴とする請求項１記載の抵抗基盤ランダムアクセスメモリ。
4. 前記基準セルにそれぞれ接続され、前記ＲｅＲＡＭでの判読動作中に活性化されるように構成された少なくとも３つのビットラインと、
   前記基準セルにそれぞれ接続された少なくとも３つのアクセストランジスタと、
   前記アクセストランジスタのゲートに接続され、前記判読動作中に活性化されるように構成された基準ワードラインと、
   をさらに含むことを特徴とする請求項１記載の抵抗基盤ランダムアクセスメモリ。
5. 前記基準セルにそれぞれ接続され、前記ＲｅＲＡＭでの判読動作中に活性化されるように構成された少なくとも３つのビットラインと、
   前記基準セルに接続され、前記判読動作中に活性化されるように構成された基準ワードラインと、
   をさらに含むことを特徴とする請求項１記載の抵抗基盤ランダムアクセスメモリ。
6. 第１及び第２入力端を具備するセンス増幅器回路をさらに含み、
   前記第１入力端は前記ＲｅＲＡＭでデータセルのビットラインに接続され、前記第２入力端は前記電流基準回路に接続されていることを特徴とする請求項１記載の抵抗基盤ランダムアクセスメモリ。
7. 前記基準電流は前記第２入力端から前記少なくとも基準セルに流れることを特徴とする請求項６記載の抵抗基盤ランダムアクセスメモリ。
8. 前記データセルのビットライン及び前記第１入力端とともに直列に接続された第１制御トランジスタと、
   前記基準セル及び前記第２入力端とともに直列に接続された第２制御トランジスタと、
   前記第１及び第２制御トランジスタのゲートにそれぞれ接続された第１及び第２比較器回路と、をさらに具備し、
   前記第１及び第２比較器回路は前記第１または第２入力端の電圧をバイアス電圧レベルまで駆動するために前記第１及び第２制御トランジスタのゲートの電圧レベルを増加または減少させるように構成されていることを特徴とする請求項７記載の抵抗基盤ランダムアクセスメモリ。
9. 前記ＲｅＲＡＭは、ＰＲＡＭまたはＭＲＡＭを含むことを特徴とする請求項１記載の抵抗基盤ランダムアクセスメモリ。
10. 前記ＲｅＲＡＭ基準セルのそれぞれは、前記ＲｅＲＡＭに保存されたデータ値を示すそれぞれの抵抗値を提供するように構成されていることを特徴とする請求項１記載の抵抗基盤ランダムアクセスメモリ。
11. 前記ＲｅＲＡＭは、マルチ−ビットデータを保存するように構成されたＲｅＲＡＭデータセルをさらに具備することを特徴とする請求項１記載の抵抗基盤ランダムアクセスメモリ。
12. 第１及び第２入力端を具備するセンス増幅器回路をさらに含み、
    前記第１入力端は前記ＲｅＲＡＭでデータ／基準セルの第１ビットラインに接続され、前記第２入力端はデータ／基準セルの第２ビットラインに接続されていることを特徴とする請求項１記載の抵抗基盤ランダムアクセスメモリ。
13. 前記センス増幅器回路は第１センス増幅器回路を具備し、
    前記ＲｅＲＡＭは、
    第１及び第２入力端を含む第２センス増幅器回路と、
    前記第１センス増幅器回路の前記第１入力端と前記第２センス増幅器回路の前記第１入力端との間に接続された基準ブロック選択トランジスタと、をさらに具備し、
    前記基準ブロック選択トランジスタは前記基準セルを含むブロック以外の前記ＲｅＲＡＭのブロックに対する判読動作に応答して前記第１及び第２センス増幅器回路の第１入力端を前記基準セルに接続するように構成されていることを特徴とする請求項１２記載の抵抗基盤ランダムアクセスメモリ。
14. 複数の制御トランジスタに接続された第１入力端をそれぞれ有する複数のセンス増幅器回路をさらに具備し、
    前記制御トランジスタは、前記第１入力端を判読動作が実行されるブロック以外の前記ＲｅＲＡＭのブロック内の基準セルに接続するように構成されていることを特徴とする請求項１記載の抵抗基盤ランダムアクセスメモリ。
15. 複数の制御トランジスタに接続された第１入力端をそれぞれ有する複数のセンス増幅器回路をさらに具備し、
    前記制御トランジスタは、前記第１入力端を判読動作が実行されるブロック以外の前記ＲｅＲＡＭの相異なるブロック内の基準セルに接続するように構成されていることを特徴とする請求項１記載の抵抗基盤ランダムアクセスメモリ。
16. 抵抗基盤ランダムアクセスメモリ（ＲｅＲＡＭ）において、
    第２ブロックに対する判読動作に応答して、前記ＲｅＲＡＭにおける第１ブロック内の基準セルのビットラインに接続される第１入力端を含むセンス増幅器回路を具備することを特徴とする抵抗基盤ランダムアクセスメモリ。
17. 第１ブロックに対する判読動作に応答して第２ブロック内の基準セルに接続された前記センス増幅器回路の第２入力端をさらに具備することを特徴とする請求項１６記載の抵抗基盤ランダムアクセスメモリ。
18. 前記第１及び第２ブロックは、前記ＲｅＲＡＭにおけるそれぞれのビットライン及びそれぞれのワードラインにそれぞれ接続されたデータセルのアレイを具備することを特徴とする請求項１７記載の抵抗基盤ランダムアクセスメモリ。
19. 前記第１及び第２ブロックは、それぞれのビットライン及びそれぞれのアクセストランジスタにそれぞれ接続されたデータセルのアレイを具備し、
    前記アクセストランジスタはそれぞれのデータセルに接続されていることを特徴とする請求項１７記載の抵抗基盤ランダムアクセスメモリ。
20. 前記データセルのそれぞれは、それぞれのワードラインを利用したそれぞれのアクセストランジスタの活性化、及びそれぞれのアクセストランジスタに接続されたそれぞれのビットラインの活性化に応答するアクセスのために構成されていることを特徴とする請求項１９記載の抵抗基盤ランダムアクセスメモリ。
21. 前記データセルのそれぞれはそれぞれのアクセストランジスタに接続されたそれぞれのワードラインの活性化、及びそれぞれのアクセストランジスタに接続されたそれぞれのビットラインの活性化に応答するアクセスのために構成されていることを特徴とする請求項１８記載の抵抗基盤ランダムアクセスメモリ。
22. 前記センス増幅器回路は第１センス増幅器回路を具備し、
    前記ＲｅＲＡＭは、
    第１及び第２入力端を具備する第２センス増幅器回路と、
    前記第１センス増幅器回路の前記第１入力端と前記第２センス増幅器回路の前記第１入力端との間に接続された基準ブロック選択トランジスタと、を具備し、
    前記基準ブロック選択トランジスタは、前記基準セルを含むブロック以外の前記ＲｅＲＡＭのブロックに対する判読動作に応答して前記第１及び第２センス増幅器回路の第１入力端を前記基準セルに接続するように構成されていることを特徴とする請求項１７記載の抵抗基盤ランダムアクセスメモリ。
23. 抵抗基盤ランダムアクセスメモリ（ＲｅＲＡＭ）において、
    前記ＲｅＲＡＭ内の複数の相異なるブロックのデータセルからデータを受信し、前記相異なるブロックの基準セルから基準電圧を受信するように構成された複数のセンス増幅器回路と、
    前記複数のセンス増幅器回路の入力端に接続され、残りのブロック以外の前記ＲｅＲＡＭのブロックに対する判読動作に応答して複数の相異なるブロックに含まれた基準セルに前記入力端を接続するように構成された複数の基準ブロック選択トランジスタと、
    を具備することを特徴とする抵抗基盤ランダムアクセスメモリ。
24. 抵抗基盤ランダムアクセスメモリ（ＲｅＲＡＭ）において、
    基準セルとの間において異なるように加重値が与えられた抵抗値の分布により提供される正の活性化時におけるそれぞれの基準電流を接続されたセンス増幅器回路に提供するように構成された基準セルを含む電流基準回路を具備することを特徴とする抵抗基盤ランダムアクセスメモリ。
25. 前記抵抗値は、前記ＲｅＲＡＭ内のデータセルの間で、より狭い範囲の値を有する抵抗値の方へ加重値が与えられることを特徴とする請求項２４記載の抵抗基盤ランダムアクセスメモリ。
26. 前記ＲｅＲＡＭは、ＰＲＡＭまたはＯｘＲＡＭ、またはポリマーＲＡＭを具備することを特徴とする請求項２４記載の抵抗基盤ランダムアクセスメモリ。
27. 前記異なるように加重値が与えられた抵抗値の分布は、前記ＲｅＲＡＭにデータを保存するのに用いられる抵抗値の中から１つのみに基づくことを特徴とする請求項２４記載の抵抗基盤ランダムアクセスメモリ。
28. 前記抵抗値の中から１つのみが、より狭い範囲の値を有する抵抗値を含むことを特徴とする請求項２７記載の抵抗基盤ランダムアクセスメモリ。
29. 前記電流基準回路は、
    第１抵抗値を保存するように構成された第１個数の第１基準セルと、
    第２抵抗値を保存するように構成された第２個数の第２セルと、を具備し、
    前記第１及び第２個数は異なることを特徴とする請求項２４記載の抵抗基盤ランダムアクセスメモリ。
30. 前記第１抵抗値の範囲が前記第２抵抗値の範囲より狭ければ、前記第１基準セルの個数は前記第２基準セルの個数よりも多いことを特徴とする請求項２９記載の抵抗基盤ランダムアクセスメモリ。
31. 抵抗基盤ランダムアクセスメモリ（ＲｅＲＡＭ）において、
    実質的に等しいそれぞれの基準電流を提供するためにすべて同一データ値を保存するように構成された基準セルを含む電流基準回路を具備することを特徴とする抵抗基盤ランダムアクセスメモリ。
32. 前記同一データ値は、前記ＲｅＲＡＭでの値のより狭い範囲を有する抵抗値に対応することを特徴とする請求項３１記載の抵抗基盤ランダムアクセスメモリ。
33. 前記抵抗値は、比較的低い抵抗を含むことを特徴とする請求項３２記載の抵抗基盤ランダムアクセスメモリ。
34. 前記抵抗値は、比較的高い抵抗を含むことを特徴とする請求項３２記載の抵抗基盤ランダムアクセスメモリ。
35. 前記基準セルのそれぞれに接続されて、前記ＲｅＲＡＭでの判読動作に応答して基準電流を提供するために前記基準セルを活性化するように構成された単一基準ワードラインと、
    前記基準セルのそれぞれのために別のビットラインをさらに具備することを特徴とする請求項３１記載の抵抗基盤ランダムアクセスメモリ。
36. 前記電流基準回路は第１基準セルを含む第１電流基準回路を具備し、
    前記ＲｅＲＡＭは前記第１電流基準回路と並列に接続された第２電流基準回路をさらに具備し、
    前記第２電流基準回路はそれぞれの実質的に等しい基準電流を提供するためにすべて同一データ値を保存するように構成された第２基準セルを含み、
    前記第１及び第２電流基準回路に保存された前記同一データ値は実質的に等しいことを特徴とする請求項３１記載の抵抗基盤ランダムアクセスメモリ。
37. 前記第１及び第２電流基準回路にそれぞれ接続され、前記ＲｅＲＡＭでの判読動作に応答して基準電流を提供するために前記基準回路を活性化するように構成された第１及び第２基準ワードラインをさらに具備することを特徴とする請求項３６記載の抵抗基盤ランダムアクセスメモリ。

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