JP2007163877A - アレイ基板及び表示装置 - Google Patents

Abstract

【課題】小型なアレイ基板及び表示装置を提供することである。
【解決手段】アレイ基板２において、複数本の信号線Ｓ（ｍ）の集合である複数の信号線群ＳＳ（ｊ）と、それらの信号線Ｓ（ｍ）に画素毎にそれぞれ接続された複数の光電変換素子と、各信号線群ＳＳ（ｊ）にそれぞれ対応させて設けられた複数のＤＡ変換回路１３ｂと、各信号線群ＳＳ（ｊ）にそれぞれ対応させて設けられた複数のＡＤ変換回路１６ａと、各信号線群ＳＳ（ｊ）に対する各ＤＡ変換回路１３ｂの接続と、各信号線群ＳＳ（ｊ）に対する各ＡＤ変換回路１６ａの接続とのいずれかを選択する選択回路１３ｄとを備える。
【選択図】図４

Description

本発明は、光電変換素子を有するアレイ基板及びこのアレイ基板を備える表示装置に関する。

近年、液晶ディスプレイ等の表示装置は、薄型かつ軽量であり低消費電力であるという大きな利点を持ち、コンピュータや携帯電話等のディスプレイとして広く用いられている。さらに、これらの表示装置にタッチパネルやペン入力等の入力機能を付加することにより、表示装置の用途の拡大が進んでいる（例えば、特許文献１参照）。

このような表示装置は、光センサを内蔵する複数のセンサ内蔵画素及び複数本の信号線を有する表示部、外部回路から映像信号が入力される複数のＤＡ変換回路（デジタル／アナログ変換回路）を有する信号線駆動回路、及び光センサから出力信号が入力される複数のＡＤ変換回路（アナログ／デジタル変換回路）を有するセンサ出力回路等を備えている。

これらの表示部、信号線駆動回路及びセンサ出力回路は、同一のアレイ基板上に設けられている。表示部は、アレイ基板の中央付近に設けられており、信号線駆動回路及びセンサ出力回路は、表示部の周囲、すなわち額縁領域に設けられている。また、各ＤＡ変換回路及び各ＡＤ変換回路は、それぞれ信号線毎に対応させて設けられている。

この表示装置は、画像を表示する用途に加え、センサ内蔵画素内の光センサにより、光ペンからの直接光やバックライト光等の対象物による反射光を検出することによって、様々な用途の読み取り機能を実現している。
特開２００４−３１８８１９号公報

しかしながら、各ＤＡ変換回路及び各ＡＤ変換回路はそれぞれ信号線毎に対応させて設けられているため、それらの個数は多く、信号線駆動回路及びセンサ出力回路は大きくなってしまう。このような信号線駆動回路及びセンサ出力回路をアレイ基板上に設けるためには、アレイ基板上の額縁領域を大きくする必要が生じるため、アレイ基板は大型になってしまう。

本発明は、上記に鑑みてなされたものであり、その目的は、小型なアレイ基板及び表示装置を提供することである。

本発明の実施の形態に係る第１の特徴は、アレイ基板において、複数本の信号線の集合である複数の信号線群と、複数本の信号線に画素毎にそれぞれ接続された複数の光電変換素子と、複数の信号線群にそれぞれ対応させて設けられた複数のＤＡ変換回路と、複数の信号線群にそれぞれ対応させて設けられた複数のＡＤ変換回路と、複数の信号線群に対する複数のＤＡ変換回路の接続と、複数の信号線群に対する複数のＡＤ変換回路の接続とのいずれかを選択する選択回路とを備えることである。

本発明の実施の形態に係る第１の特徴では、選択回路を設けることによって、ＤＡ変換回路及びＡＤ変換回路を信号線毎に設ける必要がなくなり、それらの個数が減るので、アレイ基板を小型にすることが可能になる。

本発明の実施の形態に係る第２の特徴は、アレイ基板において、複数本の信号線の集合である複数の信号線群と、複数の信号線群にそれぞれ対応させて設けられた複数本のプリチャージ線と、複数の信号線群にそれぞれ対応させて設けられた複数本の出力線と、複数本のプリチャージ線及び複数本の出力線に画素毎にそれぞれ接続された複数の光電変換素子と、複数の信号線群にそれぞれ対応させて設けられた複数のＤＡ変換回路と、複数の信号線群にそれぞれ対応させて設けられた複数のＡＤ変換回路と、複数の信号線群に対する複数のＤＡ変換回路の接続と、複数の信号線群及び複数本のプリチャージ線に対する複数のプリチャージ回路の接続と、複数本の出力線に対する複数のＡＤ変換回路の接続とのいずれかを選択する選択回路とを備えることである。

本発明の実施の形態に係る第２の特徴では、選択回路を設けることによって、ＤＡ変換回路、ＡＤ変換回路及びプリチャージ回路を信号線毎に設ける必要がなくなり、それらの個数が減るので、アレイ基板を小型にすることが可能になる。

本発明の実施の形態に係る第３の特徴は、表示装置において、前述の第１の特徴又は前述の第２の特徴のアレイ基板を備えることである。

本発明の実施の形態に係る第３の特徴では、前述の第１の特徴又は前述の第２の特徴のアレイ基板を設けることによって、表示装置を小型にすることが可能になる。

本発明によれば、小型なアレイ基板及び表示装置を提供することができる。

（第１の実施の形態）
本発明の第１の実施の形態について図１乃至図５を参照して説明する。

図１に示すように、第１の実施の形態に係る表示装置１は、ガラス基板等の透光性基板により形成されたアレイ基板２及びそのアレイ基板２にフレキシブル基板３を介して接続された外部基板４等を備えている。外部基板４としては、例えばプリント基板等を用いる。

アレイ基板２には、画像を表示する表示部１１、走査線Ｇ（ｎ：正の整数）に走査信号ＧＡＴＥを出力する走査線駆動回路１２、信号線Ｓ（ｍ：正の整数）に映像信号を出力する信号線駆動回路１３、リセット制御線Ｃ（ｎ）にリセット制御信号ＣＲＴを出力するリセット制御線駆動回路１４、出力制御線Ｏ（ｎ）に出力制御信号ＯＰＴを出力する出力制御線駆動回路１５、外部基板４に対してセンサ出力データを出力するセンサ出力回路１６及び外部基板４に対するＩ／Ｆ（インタフェース）回路１７等が設けられている。

外部基板４には、アレイ基板２に対して制御信号を含む各種の信号を出力する制御回路１８、アレイ基板２に対してコモン電圧を供給するコモン回路１９及びアレイ基板２に対して各種の電圧を供給する電源回路２０等が設けられている。なお、フレキシブル基板３には、アレイ基板２と外部基板４とを電気的に接続する複数本の配線が設けられている。

表示部１１はアレイ基板２の略中央に位置付けられて設けられている。また、走査線駆動回路１２、信号線駆動回路１３、リセット制御線駆動回路１４、出力制御線駆動回路１５、センサ出力回路１６及びＩ／Ｆ（インタフェース）回路１７は、アレイ基板２上の表示部１１が設けられた表示領域以外の領域、すなわち額縁領域に位置付けられて設けられている。

詳しくは、走査線駆動回路１２及びリセット制御線駆動回路１４は表示部１１に対して右側に配置されており、信号線駆動回路１３は表示部１１に対して下側に配置されている。さらに、出力制御線駆動回路１５は表示部１１に対して左側に配置されており、センサ出力回路１６は表示部１１に対して上側に配置されている。なお、走査線駆動回路１２、信号線駆動回路１３、リセット制御線駆動回路１４、出力制御線駆動回路１５及びセンサ出力回路１６は、アレイ基板２上に一体形成されている。

表示部１１は、互いに交差させてそれぞれ設けられた複数本の走査線Ｇ（ｎ）及び複数本の信号線Ｓ（ｍ）と、走査線Ｇ（ｎ）に平行にそれぞれ設けられた複数本のリセット制御線Ｃ（ｎ）及び複数本の出力制御線Ｏ（ｎ）と、それらの走査線Ｇ（ｎ）、信号線Ｓ（ｍ）、リセット制御線Ｃ（ｎ）及び出力制御線Ｏ（ｎ）にそれぞれ接続された複数のセンサ内蔵画素１１ａ等を備えている。この表示部１１は、映像データに基づいて画像を表示する表示機能と、表示画面に接近してきた指やペン等の外部の物体の画像を撮影する読み取り機能（光入力機能）とを有している。

センサ内蔵画素１１ａは、図２に示すように、走査線Ｇ（ｎ）及び信号線Ｓ（ｍ）の各交差部に配置された３個の画素トランジスタ３１と、リセット制御線Ｃ（ｎ）及び出力制御線Ｏ（ｎ）に接続された１個の光センサ３２とを備えている。この光センサ３２は、光を電気エネルギーに変換する光電変換素子３２ａ、センサ容量及びアンプ回路（例えばソースフォロア回路）等により構成されている。なお、第１の実施の形態においては、ＲＧＢの３色のドットにより１画素が構成されているため、画素トランジスタ３１の数は３個になっている。

画素トランジスタ３１のゲートは走査線Ｇ（ｎ）に接続されており、そのソースは信号線Ｓ（ｍ）に接続されており、そのドレインは画素容量及び補助容量Ｃｓに接続されている。また、光センサ３２は、信号線Ｓ（ｍ）に２つの制御トランジスタ３３、３４を介して接続されている。制御トランジスタ３３のゲートはリセット制御線Ｃ（ｎ）に接続されており、そのソースはＧの信号線Ｓ（ｍ）に接続されており、そのドレインは光センサ３２に接続されている。また、制御トランジスタ３４のゲートは出力制御線Ｏ（ｎ）に接続されており、そのソースは光センサ３２に接続されており、そのドレインはＢの信号線Ｓ（ｍ）に接続されている。なお、光センサ３２のＧＮＤ（グランド）は、配線（図示せず）によりＲの信号線Ｓ（ｍ）又はＧＮＤ線（図示せず）に接続されている。

ここで、画素トランジスタ３１及び制御トランジスタ３３、３４としては、例えば薄膜トランジスタ（ＴＦＴ）等を用いる。また、光センサ３２が備える光電変換素子３２ａとしては、例えばフォトダイオード等を用いる。

走査線駆動回路１２は、各走査線Ｇ（ｎ）に対し１水平期間毎、すなわち１水平期間中の映像書き込み期間毎に走査信号ＧＡＴＥを順次出力し、各走査線Ｇ（ｎ）をそれぞれ駆動する回路である。ここで、走査信号ＧＡＴＥは画素トランジスタ３１を駆動（オン）するための信号である。

信号線駆動回路１３は、各信号線Ｓ（ｍ）に対し走査信号ＧＡＴＥに同期させて映像信号をそれぞれ出力し、各信号線Ｓ（ｍ）をそれぞれ駆動する回路である。ここで、映像信号は映像データに基づいて画素容量に電圧を与える信号である。

リセット制御線駆動回路１４は、シフトレジスタ及びバッファ回路を備えている。このリセット制御線駆動回路１４は、シフトレジスタを順に伝播するシフトパルスに基づいて、バッファ回路によりリセット制御信号ＣＲＴを各リセット制御線Ｃ（ｎ）に出力し、各リセット制御線Ｃ（ｎ）を順に駆動する。ここで、リセット制御信号ＣＲＴは制御トランジスタ３３を駆動（オン）するための信号である。

出力制御線駆動回路１５は、シフトレジスタ及びバッファ回路を備えている。この出力制御線駆動回路１５は、シフトレジスタを順に伝播するシフトパルスに基づいて、バッファ回路により出力制御信号ＯＰＴを各出力制御線Ｏ（ｎ）に出力し、各出力制御線Ｏ（ｎ）を順に駆動する。ここで、出力制御信号ＯＰＴは制御トランジスタ３４を駆動（オン）するための信号である。

センサ出力回路１６は、ＡＤ変換回路（アナログ／デジタル変換回路）１６ａ、シフトレジスタ１６ｂ、出力バッファ１６ｃ及び同期信号発生回路１６ｄ等により構成されている。ＡＤ変換回路１６ａは、コンパレータ等の比較器を備えている。このＡＤ変換回路１６ａは、光センサ３２からのセンサ出力信号の電位と基準電位とを比較し、センサ出力信号をデジタル信号に変換し、変換したデジタル信号をシフトレジスタ１６ｂに出力する。また、同期信号発生回路１６ｄは、制御クロックを生成し、その制御クロックをシフトレジスタ１６ｂに出力する。

シフトレジスタ１６ｂは、ＡＤ変換回路１６ａから入力されたデジタル信号を各段に格納し、同期信号発生回路１６ｄから入力された制御クロックに同期させて、格納したデジタル信号をセンサ出力データとして１ビットずつ出力する。出力バッファ１６ｃは、シフトレジスタ１６ｂの出力の振幅を制御回路１８のインタフェースに合わせて調節したり、制御回路１８等の外部回路に到達するまでの駆動負荷に合わせる増幅動作を行ったりする。

制御回路１８は、図３に示すように、センサ出力データ処理回路１８ａ、制御信号生成回路１８ｂ及び映像データ処理回路１８ｃ等を備えている。センサ出力データ処理回路１８ａは、アレイ基板２のセンサ出力回路１６から送信されたセンサ出力データを受信し、そのセンサ出力データに対して所定の画像処理を実行し、その画像処理後のデータをホスト装置に送信する。また、制御信号生成回路１８ｂは、ホスト装置から送信された制御コマンドに応じて各種の制御信号を生成し、生成した各種の制御信号をアレイ基板２に送信する。

映像データ処理回路１８ｃは、ホスト側とのインタフェースであるシリアルＩ／Ｆ４１、映像データを格納するフレームメモリ４２及びそのフレームメモリ４２に格納された映像データを並び替え分周する並び替え分周回路４３等により構成されている。この映像データ処理回路１８ｃは、ホスト側から送信されたデジタルの映像データを受信し、その映像データをフレームメモリに格納し、格納した映像データを並び替え分周し、並び替え分周した映像データをアレイ基板２の信号線駆動回路１３に送信する。なお、デジタルの映像データは、アレイ基板２の信号線駆動回路１３の回路構造に合わせて並び替えて送信される。

このような制御回路１８は、高速なロジック回路及びメモリ回路等を有するため、別個のＬＳＩ（集積回路）として形成される場合に比べ、一体のＬＳＩとして形成された方がコスト及びサイズの面から有利である。また、ホスト装置に対するＩ／Ｆは低電圧高周波数のシリアルＩ／Ｆ４１であり、一方、アレイ基板２に対するＩ／Ｆは比較的高い電圧で低周波数の分周Ｉ／Ｆである。アレイ基板２等の絶縁基板上に形成される回路の動作は、外部基板４等のシリコン基板上に形成される回路の動作に比べて遅いため、前述のように外部基板４を構成することは有利である。

次いで、信号線駆動回路１３について詳しく説明する。

図１及び図４に示すように、信号線駆動回路１３は、制御回路１８から送信されるデジタルの映像データを格納するデータラッチ回路１３ａ、そのデータラッチ回路１３ａに格納されたデジタルの映像データをアナログ信号に変換し、変換したアナログ信号を映像信号として出力するＤＡ変換回路（デジタル／アナログ変換回路）１３ｂ、各信号線Ｓ（ｍ）を所定の電位にプリチャージするプリチャージ回路１３ｃ、及び、ＤＡ変換回路１３ｂの出力やプリチャージ回路１３ｃの出力等と各信号線Ｓ（ｎ）との接続を選択的に行う選択回路１３ｄ等により構成されている。なお、プリチャージ回路１３ｃは、制御回路１８から送信されたプリチャージ制御信号ＰＲＣＲ、ＰＲＣＧ、ＰＲＣＢに基づいて、電源回路２０から供給された電圧を各信号線Ｓ（ｍ）に供給する。

図４に示すように、各信号線Ｓ（ｍ）は複数の信号線群ＳＳ（ｊ：正の整数）に分割されている。第１の実施の形態においては、各信号線Ｓ（ｍ）は、例えば３本の信号線Ｓ（ｍ）を１つの信号線群ＳＳ（ｊ）として複数の信号線群ＳＳ（ｊ）に分割されている。したがって、１つの信号線群ＳＳ（ｊ）は３本の信号線Ｓ（ｍ）の集合である。

データラッチ回路１３ａは、各信号線群ＳＳ（ｊ）にそれぞれ対応させてアレイ基板２に複数設けられている。また、ＤＡ変換回路１３ｂも、各信号線群ＳＳ（ｊ）にそれぞれ対応させてアレイ基板２に複数設けられている。さらに、プリチャージ回路１３ｃも、各信号線群ＳＳ（ｊ）にそれぞれ対応させてアレイ基板２に複数設けられている。ここで、複数のデータラッチ回路１３ａは、各ＤＡ変換回路１３ｂにそれぞれ接続されている。

選択回路１３ｄは、各信号線群ＳＳ（ｊ）に対して３個ずつそれぞれ対応させて接続された複数のスイッチ素子ＳＷＡ１、ＳＷＡ２、ＳＷＡ３及びそれらのスイッチ素子ＳＷＡ１、ＳＷＡ２、ＳＷＡ３に対して信号線群ＳＳ（ｊ）毎に３個ずつそれぞれ対応させて接続された複数のスイッチ素子ＳＷＢ１、ＳＷＢ２、ＳＷＢ３により構成されている。

スイッチ素子ＳＷＡ１、ＳＷＡ２、ＳＷＡ３は、制御回路１８から送信されるスイッチ制御信号Ａ１、Ａ２、Ａ３により駆動制御、すなわちオンオフ制御（開閉制御）される。また、スイッチ素子ＳＷＢ１、ＳＷＢ２、ＳＷＢ３は、制御回路１８から送信されるスイッチ制御信号Ｂ１、Ｂ２、Ｂ３により駆動制御、すなわちオンオフ制御（開閉制御）される。

この選択回路１３ｄは、各信号線群ＳＳ（ｊ）に対する各ＤＡ変換回路１３ｂの接続と、各信号線群ＳＳ（ｊ）に対する各ＡＤ変換回路１６ａの接続と、各信号線群ＳＳ（ｊ）に対する各プリチャージ回路１３ｃの接続とのいずれかを選択する。

ここで、Ｒの信号線Ｓ１、Ｓ４・・・Ｓ（ｎ−２）に各ＤＡ変換回路１３ｂを接続する場合には、スイッチ制御信号Ａ１及びスイッチ制御信号Ｂ１をアクティブ状態にする。これに応じて、各スイッチ素子ＳＷＡ１及び各スイッチ素子ＳＷＢ１がオン状態になり、Ｒの信号線Ｓ１、Ｓ４・・・Ｓ（ｎ−２）と各ＤＡ変換回路１３ｂとは接続された状態になる。これにより、各ＤＡ変換回路１３ｂの出力がＲの信号線Ｓ１、Ｓ４・・・Ｓ（ｎ−２）に書き込まれる。同様に、Ｇの信号線Ｓ２、Ｓ５・・・Ｓ（ｎ−１）に各ＤＡ変換回路１３ｂを接続する場合には、スイッチ制御信号Ａ２及びスイッチ制御信号Ｂ１をアクティブ状態にする。また、Ｂの信号線Ｓ３、Ｓ６・・・Ｓ（ｎ）に各ＤＡ変換回路１３ｂを接続する場合には、スイッチ制御信号Ａ３及びスイッチ制御信号Ｂ１をアクティブ状態にする。

Ｒの信号線Ｓ１、Ｓ４・・・Ｓ（ｎ−２）に各プリチャージ回路１３ｃを接続する場合には、スイッチ制御信号Ａ１及びスイッチ制御信号Ｂ２をアクティブ状態にする。これに応じて、各スイッチ素子ＳＷＡ１及び各スイッチ素子ＳＷＢ２がオン状態になり、Ｒの信号線Ｓ１、Ｓ４・・・Ｓ（ｎ−２）と各プリチャージ回路１３ｃとは接続された状態になる。これにより、プリチャージ電圧ＶｐｒｃがＲの信号線Ｓ１、Ｓ４・・・Ｓ（ｎ−２）に書き込まれる。同様に、Ｇの信号線Ｓ２、Ｓ５・・・Ｓ（ｎ−１）に各プリチャージ回路１３ｃを接続する場合には、スイッチ制御信号Ａ２及びスイッチ制御信号Ｂ２をアクティブ状態にする。また、Ｂの信号線Ｓ３、Ｓ６・・・Ｓ（ｎ）に各プリチャージ回路１３ｃを接続する場合には、スイッチ制御信号Ａ３及びスイッチ制御信号Ｂ２をアクティブ状態にする。

Ｂの信号線Ｓ３、Ｓ６・・・Ｓ（ｎ）に各ＡＤ変換回路１６ａを接続するためには、スイッチ制御信号Ａ３及びスイッチ制御信号Ｂ３をアクティブ状態にする。これに応じて、各スイッチ素子ＳＷＡ３及びスイッチ素子ＳＷＢ３がオン状態になり、Ｂの信号線Ｓ３、Ｓ６・・・Ｓ（ｎ）と各ＡＤ変換回路１６ａとは接続された状態になる。これにより、各光センサ３２の出力は、出力制御信号ＯＰＴによる制御トランジスタ３４の駆動に応じて各ＡＤ変換回路１６ａに入力される。

次に、センサ内蔵画素１１ａの回路動作について図５のタイミングチャートを参照して説明する。

図５では、画素トランジスタ３１に対する走査信号ＧＡＴＥ（ｎ）と、光センサ３２に対するリセット制御信号ＣＲＴ（ｎ）と、光センサ３２に対する出力制御信号ＯＰＴ（ｍ）と、プリチャージ回路１３ｃに対するプリチャージ制御信号ＰＲＣＲ、ＰＲＣＧ、ＰＲＣＢとの関係を示している。ここで、１水平期間は、水平ブランク期間と映像書き込み期間とにより構成されている。

１水平期間中の時刻ｔ１において、制御回路１８により、プリチャージ制御信号ＰＲＣＲがハイレベルになると、スイッチ制御信号Ａ１及びスイッチ制御信号Ｂ２もアクティブ状態になり、各スイッチ素子ＳＷＡ１及び各スイッチ素子ＳＷＢ２がオン状態になる。これにより、Ｒの信号線Ｓ１、Ｓ４・・・Ｓ（ｎ−２）と各プリチャージ回路１３ｃとが接続され、プリチャージ回路１３ｃからＲの信号線Ｓ１、Ｓ４・・・Ｓ（ｎ−２）に所定の電圧が書き込まれる。

また、制御回路１８により、プリチャージ制御信号ＰＲＣＧがハイレベルになると、所定のタイミングで、スイッチ制御信号Ａ２及びスイッチ制御信号Ｂ２もアクティブ状態になり、各スイッチ素子ＳＷＡ２及び各スイッチ素子ＳＷＢ２がオン状態になる。これにより、Ｇの信号線Ｓ２、Ｓ５・・・Ｓ（ｎ−１）と各プリチャージ回路１３ｃとが接続され、プリチャージ回路１３ｃからＧの信号線Ｓ２、Ｓ５・・・Ｓ（ｎ−１）にセンサ用のプリチャージ電圧Ｖｐｒｃが書き込まれる。

さらに、制御回路１８により、プリチャージ制御信号ＰＲＣＢがハイレベルになると、所定のタイミングで、スイッチ制御信号Ａ３及びスイッチ制御信号Ｂ２がアクティブ状態になり、各スイッチ素子ＳＷＡ３及び各スイッチ素子ＳＷＢ２がオン状態になる。これにより、Ｂの信号線Ｓ３、Ｓ６・・・Ｓ（ｎ）と各プリチャージ回路１３ｃとが接続され、プリチャージ回路１３ｃからＢの信号線Ｓ３、Ｓ６・・・Ｓ（ｎ）に５Ｖの所定電圧が書き込まれる。

１水平期間中の時刻ｔ２において、リセット制御線駆動回路１４により、リセット制御信号ＣＲＴ（ｎ）がハイレベルになると、リセット制御線Ｃ（ｎ）に対応する制御トランジスタ３３がオン状態になり、Ｇの信号線Ｓ２、Ｓ５・・・Ｓ（ｎ−１）に保持されたプリチャージ電圧Ｖｐｒｃがセンサ内蔵画素１１ａの光センサ３２、すなわちセンサ容量にプリチャージされる。

また、出力制御線駆動回路１５により、出力制御信号ＯＰＴ（ｍ）がハイレベルになると、出力制御線Ｏ（ｍ）に対応する制御トランジスタ３４がオン状態になり、走査線Ｇ（ｍ）に対応するセンサ内蔵画素１１ａの光センサ３２、すなわちアンプ回路の出力端子が信号線Ｓ（ｍ）に電気的に接続される。このとき、センサ容量の電位が高い場合には、信号線Ｓ（ｍ）に出力される電位は５Ｖから大きく低下し、センサ容量の電位が低い場合には、信号線Ｓ（ｍ）に出力される電位は５Ｖからほとんど変化しない。このようにして光センサ３２のセンサ出力信号が出力される。

１水平期間中の時刻ｔ３において、走査線駆動回路１２により、走査信号ＧＡＴＥ（ｎ）がハイレベルになると、信号線駆動回路１３により、各信号線Ｓ（ｎ）に対する映像信号Ｒ、Ｇ、Ｂの書き込みが開始される。このとき、スイッチ制御信号Ａ１及びスイッチ制御信号Ｂ１がアクティブ状態になり、各スイッチ素子ＳＷＡ１及び各スイッチ素子ＳＷＢ１がオン状態になる。これにより、Ｒの信号線Ｓ１、Ｓ４・・・Ｓ（ｎ−２）と各ＤＡ変換回路１３ｂとは接続され、各ＤＡ変換回路１３ｂの出力がＲの信号線Ｓ１、Ｓ４・・・Ｓ（ｎ−２）に書き込まれる。同様に、Ｇの信号線Ｓ２、Ｓ５・・・Ｓ（ｎ−１）及びＢの信号線Ｓ３、Ｓ６・・・Ｓ（ｎ）にも、各ＤＡ変換回路１３ｂの出力が書き込まれる。その後、映像信号の書き込みが終了し、１水平期間が終了する。ここで、１水平期間は、例えば５０μｓとなる。

このように各信号線Ｓ（ｍ）に対し、光センサ３２のプリチャージ及び出力処理に続いて映像信号の書き込みが順次行われる。すなわち、１水平期間における映像書き込み期間以外の期間、すなわち水平ブランク期間内に、各信号線Ｓ（ｎ）を使用して光センサ３２のプリチャージ及び出力処理が行われる。

以上説明したように、第１の実施の形態によれば、アレイ基板２に選択回路１３ｄを設けることによって、ＤＡ変換回路１３ｂ及びＡＤ変換回路１６ａを信号線Ｓ（ｍ）毎に設ける必要がなくなり、ＤＡ変換回路１３ｂ及びＡＤ変換回路１６ａの各々の個数が減少し、信号線駆動回路１３及びセンサ出力回路１６を小さくすることが可能になるので、アレイ基板２を小型にすることができ、加えて、消費電力を抑えることができる。

さらに、プリチャージ回路１３ｃも信号線Ｓ（ｍ）毎に設ける必要がなくなり、プリチャージ回路１３ｃの個数も減少し、信号線駆動回路１３をより小さくすることが可能になるので、アレイ基板２をさらに小型にすることができる。

また、アレイ基板２に対して各種の制御信号を出力する制御回路１８を有する外部基板４を設けることによって、アレイ基板２上に様々な回路を全て集積することを防止し、アレイ基板２が大きくなることを抑えることができる。

加えて、複数の光センサ３２により得られるセンサ出力データを処理するセンサ出力データ処理回路１８ａ及び映像データを並び替え分周する並び替え分周回路４３を制御回路１８に設けることによって、アレイ基板２上に様々な回路を全て集積することを防止することができる。また、並び替え分周回路４３を設けることによって、ホスト側の高速Ｉ／Ｆ（インタフェース）に動作追随することが可能になり、動作追随ができないことによる画質の低下を防止することができる。

（第２の実施の形態）
本発明の第２の実施の形態について図６乃至図８を参照して説明する。

第２の実施の形態の構成は基本的に第１の実施の形態の構成と同様である。以降、第１の実施の形態と異なる点を中心に説明し、既に説明した点については説明を省略する。

図６に示すように、光センサ３２にプリチャージ電圧Ｖｐｒｃを供給するための複数本のプリチャージ線ＰＲ（ｋ）が各光センサ３２にそれぞれ対応させて設けられている。また、光センサ３２のセンサ出力信号をＡＤ変換回路１６ａに出力するための複数本の出力線ＯＵＴ（ｋ）が各光センサ３２にそれぞれ対応させて設けられている。

制御トランジスタ３３のゲートはリセット制御線Ｃ（ｎ）に接続されており、そのソースはプリチャージ線ＰＲ（ｋ：正の整数）に接続されており、そのドレインは光センサ３２に接続されている。また、制御トランジスタ３４のゲートは出力制御線Ｏ（ｎ）に接続されており、そのソースは光センサ３２に接続されており、そのドレインは出力線ＯＵＴ（ｋ）に接続されている。なお、光センサ３２のＧＮＤ（グランド）は、列方向又は行方向に配置されたＧＮＤ線（図示せず）に接続されている。

選択回路１３ｄは、各信号線群ＳＳ（ｊ）に対して３個ずつそれぞれ対応させて接続された複数のスイッチ素子ＳＷＡ１、ＳＷＡ２、ＳＷＡ３及びそれらのスイッチ素子ＳＷＡ１、ＳＷＡ２、ＳＷＡ３に対して信号線群ＳＳ（ｊ）毎に３個ずつそれぞれ対応させて接続された複数のスイッチ素子ＳＷＢ１、ＳＷＢ２、ＳＷＢ３に加え、各プリチャージ線ＰＲ（ｋ）にそれぞれ対応させて接続された複数のスイッチ素子ＳＷＣ１及び各出力線ＯＵＴ（ｋ）にそれぞれ対応させて接続された複数のスイッチ素子ＳＷＣ２により構成されている。

スイッチ素子ＳＷＣ１は、制御回路１８から送信されるスイッチ制御信号Ｃ１により駆動制御、すなわちオンオフ制御（開閉制御）される。また、スイッチ素子ＳＷＣ２は、制御回路１８から送信されるスイッチ制御信号Ｃ２により駆動制御、すなわちオンオフ制御（開閉制御）される。

この選択回路１３ｄは、各信号線群ＳＳ（ｊ）に対する各ＤＡ変換回路１３ｂの接続と、各信号線群ＳＳ（ｊ）及び各プリチャージ線ＰＲ（ｋ）に対する各プリチャージ回路１３ｃの接続と、各出力線ＯＵＴ（ｋ）に対する各ＡＤ変換回路１６ａの接続とのいずれかを選択する。

ここで、プリチャージ線ＰＲ１、ＰＲ２・・・ＰＲ（ｋ）に各プリチャージ回路１３ｃを接続する場合には、スイッチ制御信号Ｃ１及びスイッチ制御信号Ｂ２をアクティブ状態にする。これに応じて、各スイッチ素子ＳＷＣ１及び各スイッチ素子ＳＷＢ２がオン状態になり、プリチャージ線ＰＲ１、ＰＲ２・・・ＰＲ（ｋ）と各プリチャージ回路１３ｃとは接続された状態になる。これにより、プリチャージ電圧Ｖｐｒｃがプリチャージ線ＰＲ１、ＰＲ２…ＰＲ（ｋ）に書き込まれる。

出力線ＯＵＴ１、ＯＵＴ２・・・ＯＵＴ（ｋ）に各ＡＤ変換回路１６ａを接続するためには、スイッチ制御信号Ｃ２及びスイッチ制御信号Ｂ３をアクティブ状態にする。これに応じて、各スイッチ素子ＳＷＣ２及びスイッチ素子ＳＷＢ３がオン状態になり、出力線ＯＵＴ１、ＯＵＴ２・・・ＯＵＴ（ｋ）と各ＡＤ変換回路１６ａとは接続された状態になる。これにより、各光センサ３２の出力は、出力制御信号ＯＰＴによる制御トランジスタ３４の駆動に応じて各ＡＤ変換回路１６ａに入力される。

次に、センサ内蔵画素１１ａの回路動作について図８のタイミングチャートを参照して説明する。

図８では、画素トランジスタ３１に対する走査信号ＧＡＴＥ（ｎ）と、光センサ３２に対するリセット制御信号ＣＲＴ（ｎ）と、光センサ３２に対する出力制御信号ＯＰＴ（ｍ）と、プリチャージ回路１３ｃに対するプリチャージ制御信号ＰＲＣＲ、ＰＲＣＧ、ＰＲＣＢと、さらに、プリチャージ回路１０に対するプリチャージ線ＰＲ（ｋ）用の制御信号ＰＲＣＳ１と、出力線ＯＵＴ（ｋ）用の制御信号ＰＲＣＳ２との関係を示している。ここで、１水平期間は、水平ブランク期間と映像書き込み期間とにより構成されている。

１水平期間中の時刻ｔ１において、制御回路１８により、制御信号ＰＲＣＳ１がハイレベルになると、スイッチ制御信号Ｃ１及びスイッチ制御信号Ｂ２がアクティブ状態になり、各スイッチ素子ＳＷＣ１及び各スイッチ素子ＳＷＢ２がオン状態になる。これにより、プリチャージ線ＰＲ１、ＰＲ２・・・ＰＲ（ｋ）と各プリチャージ回路１３ｃとが接続され、プリチャージ回路１３ｃからプリチャージ線ＰＲ１、ＰＲ２・・・ＰＲ（ｋ）にプリチャージ電圧Ｖｐｒｃが書き込まれる。

また、制御回路１８により、制御信号ＰＲＣＳ２がハイレベルになると、所定のタイミングで、スイッチ制御信号Ｃ２及びスイッチ制御信号Ｂ２がアクティブ状態になり、各スイッチ素子ＳＷＣ２及び各スイッチ素子ＳＷＢ２がオン状態になる。これにより、出力線ＯＵＴ１、ＯＵＴ２・・・ＯＵＴ（ｋ）と各プリチャージ回路１３ｃとが接続され、プリチャージ回路１３ｃから出力線ＯＵＴ１、ＯＵＴ２・・・ＯＵＴ（ｋ）に５Ｖの所定電圧が書き込まれる。一方、プリチャージ制御信号ＰＲＣＲ、ＰＲＣＧ、ＰＲＣＢがハイレベルになると、プリチャージ回路１３ｃから各信号線Ｓ（ｎ）に所定電圧が書き込まれる。

１水平期間中の時刻ｔ２において、走査線駆動回路１２により、走査信号ＧＡＴＥ（ｎ）がハイレベルになると、信号線駆動回路１３により、各信号線Ｓ（ｎ）に対する映像信号Ｒ、Ｇ、Ｂの書き込みが開始される。このとき、スイッチ制御信号Ａ１及びスイッチ制御信号Ｂ１がアクティブ状態になり、各スイッチ素子ＳＷＡ１及び各スイッチ素子ＳＷＢ１がオン状態になる。これにより、Ｒの信号線Ｓ１、Ｓ４・・・Ｓ（ｎ−２）と各ＤＡ変換回路１３ｂとは接続され、各ＤＡ変換回路１３ｂの出力がＲの信号線Ｓ１、Ｓ４・・・Ｓ（ｎ−２）に書き込まれる。同様に、Ｇの信号線Ｓ２、Ｓ５、Ｓ８・・・Ｓ（ｎ−１）及びＢの信号線Ｓ３、Ｓ６、Ｓ９・・・Ｓ（ｎ）にも、各ＤＡ変換回路１３ｂの出力が書き込まれる。その後、映像信号の書き込みが終了し、１水平期間が終了する。ここで、１水平期間は、例えば５０μｓとなる。

１水平期間中の時刻ｔ３において、リセット制御線駆動回路１４により、リセット制御信号ＣＲＴ（ｎ）がハイレベルになると、リセット制御線Ｃ（ｎ）に対応する制御トランジスタ３３がオン状態になり、プリチャージ線ＰＲ（ｋ）に保持されたプリチャージ電圧Ｖｐｒｃがセンサ内蔵画素１１ａの光センサ３２、すなわちセンサ容量にプリチャージされる。

さらに、出力制御線駆動回路１５により、出力制御信号ＯＰＴ（ｍ）がハイレベルになると、出力制御線Ｏ（ｍ）に対応する制御トランジスタ３４がオン状態になり、走査線Ｇ（ｍ）に対応するセンサ内蔵画素１１ａの光センサ３２、すなわちアンプ回路の出力端子が出力線ＯＵＴ（ｋ）に電気的に接続される。このとき、センサ容量の電位が高い場合には、出力線ＯＵＴ（ｋ）に出力される電位は５Ｖから大きく低下し、センサ容量の電位が低い場合には、出力線ＯＵＴ（ｋ）に出力される電位は５Ｖからほとんど変化しない。このようにして光センサ３２のセンサ出力信号が出力される。

このような時刻ｔ３における光センサ３２のプリチャージ及び出力処理は、各信号線Ｓ（ｎ）に対する映像信号Ｒ、Ｇ、Ｂの書き込み処理と並行して行われる。ここで、例えば、ｍ＝ｎ＋１とし、出力制御信号ＯＰＴ（ｍ）により、光センサ３２から出力される信号は、１フレーム前にセンサ容量にプリチャージされた信号とする。これにより、外光が暗い環境下においても、外部からの光を検出する期間を光センサ３２がプリチャージされてから１フレーム期間確保することができる。

このように各信号線Ｓ（ｍ）に対し、映像信号が書き込まれる処理と並行して、光センサ３２のプリチャージ及び出力処理に続いて映像信号の書き込みが順次行われる。すなわち、１水平期間における映像書き込み期間内に、各プリチャージ線ＰＲ（ｋ）及び各出力線ＯＵＴ（ｋ）を使用して光センサ３２のプリチャージ及び出力処理が行われる。これにより、水平ブランク期間中に光センサ３２のプリチャージ及び出力処理を行う必要がなくなり、水平ブランク期間を短縮することが可能になる。

以上説明したように、第２の実施の形態によれば、第１の実施の形態と同様な効果を得ることができる。さらに、映像信号書き込み期間中において、プリチャージ回路１３ｃにより、プリチャージ線ＰＲ（ｋ）にプリチャージ電圧Ｖｐｒｃを供給すると共に、出力線ＯＵＴ（ｋ）に５Ｖの所定電圧を供給することによって、各信号線Ｓ（ｎ）を介して画素に映像信号Ｒ、Ｇ、Ｂを書き込む処理に並行して、プリチャージ線ＰＲ（ｋ）を介する光センサ３２のプリチャージと出力線ＯＵＴ（ｋ）を介する光センサ３２の出力処理とを行うことが可能となるので、第１の実施の形態に比べ、水平ブランク期間中における光センサ３２のプリチャージ及び出力処理を行う必要がなくなる。これにより、光センサ３２のプリチャージ及び光センサ３２からの信号出力の動作を可能としつつ、水平ブランク期間を短縮することができる。

（第３の実施の形態）
本発明の第３の実施の形態について図９及び図１０を参照して説明する。

第３の実施の形態の構成は基本的に第２の実施の形態の構成と同様である。以降、第２の実施の形態と異なる点を中心に説明し、既に説明した点については説明を省略する。

図９に示すように、制御トランジスタ３３のゲートが走査線Ｇ（ｎ）に接続されており、走査線Ｇ（ｎ）がリセット制御線Ｃ（ｎ）として兼用されている。これにより、センサ内蔵画素１１ａに対する配線を１本減らすことができる。なお、光センサ３２のＧＮＤ（グランド）は、列方向又は行方向に配置されたＧＮＤ線（図示せず）に接続されている。

次に、センサ内蔵画素１１ａの回路動作について図１０のタイミングチャートを参照して説明する。

図１０では、画素トランジスタ３１に対する走査信号ＧＡＴＥ（ｎ）と、光センサ３２に対する出力制御信号ＯＰＴ（ｍ）と、プリチャージ回路１３ｃに対するプリチャージ制御信号ＰＲＣＲ、ＰＲＣＧ、ＰＲＣＢと、プリチャージ回路１０に対するプリチャージ線ＰＲ（ｋ）用の制御信号ＰＲＣＳ１と、出力線ＯＵＴ（ｋ）用の制御信号ＰＲＣＳ２との関係を示している。ここで、１水平期間は、水平ブランク期間と映像書き込み期間とにより構成されている。

１水平期間中の時刻ｔ１において、制御回路１８により、制御信号ＰＲＣＳ１がハイレベルになると、スイッチ制御信号Ｃ１及びスイッチ制御信号Ｂ２がアクティブ状態になり、各スイッチ素子ＳＷＣ１及び各スイッチ素子ＳＷＢ２がオン状態になる。これにより、プリチャージ線ＰＲ１、ＰＲ２・・・ＰＲ（ｋ）と各プリチャージ回路１３ｃとが接続され、プリチャージ回路１３ｃからプリチャージ線ＰＲ１、ＰＲ２・・・ＰＲ（ｋ）にプリチャージ電圧Ｖｐｒｃが書き込まれる。

また、制御回路１８により、制御信号ＰＲＣＳ２がハイレベルになると、所定のタイミングで、スイッチ制御信号Ｃ２及びスイッチ制御信号Ｂ２がアクティブ状態になり、各スイッチ素子ＳＷＣ２及び各スイッチ素子ＳＷＢ２がオン状態になる。これにより、出力線ＯＵＴ１、ＯＵＴ２・・・ＯＵＴ（ｋ）と各プリチャージ回路１３ｃとが接続され、プリチャージ回路１３ｃから出力線ＯＵＴ１、ＯＵＴ２・・・ＯＵＴ（ｋ）に５Ｖの所定電圧が書き込まれる。一方、プリチャージ制御信号ＰＲＣＲ、ＰＲＣＧ、ＰＲＣＢがハイレベルになると、プリチャージ回路１３ｃから各信号線Ｓ（ｎ）に所定電圧が書き込まれる。

１水平期間中の時刻ｔ２において、走査線駆動回路１２により、走査信号ＧＡＴＥ（ｎ）がハイレベルになると、信号線駆動回路１３により、各信号線Ｓ（ｎ）に対する映像信号Ｒ、Ｇ、Ｂの書き込みが開始されると同時に、制御トランジスタ３３により、プリチャージ線ＰＲ（ｋ）に保持されたプリチャージ電圧Ｖｐｒｃが光センサ３２にプリチャージされる。このとき、スイッチ制御信号Ａ１及びスイッチ制御信号Ｂ１がアクティブ状態になり、各スイッチ素子ＳＷＡ１及び各スイッチ素子ＳＷＢ１がオン状態になる。これにより、Ｒの信号線Ｓ１、Ｓ４・・・Ｓ（ｎ−２）と各ＤＡ変換回路１３ｂとは接続され、各ＤＡ変換回路１３ｂの出力がＲの信号線Ｓ１、Ｓ４・・・Ｓ（ｎ−２）に書き込まれる。同様に、Ｇの信号線Ｓ２、Ｓ５・・・Ｓ（ｎ−１）及びＢの信号線Ｓ３、Ｓ６・・・Ｓ（ｎ）にも、各ＤＡ変換回路１３ｂの出力が書き込まれる。

１水平期間中の時刻ｔ３において、出力制御線駆動回路１５により、出力制御信号ＯＰＴ（ｍ）がハイレベルになると、出力制御線Ｏ（ｍ）に対応する制御トランジスタ３４がオン状態になり、走査線Ｇ（ｍ）に対応するセンサ内蔵画素１１ａの光センサ３２、すなわちアンプ回路の出力端子が出力線ＯＵＴ（ｋ）に電気的に接続される。ここでは、各信号線Ｓ（ｎ）に対する映像信号Ｒ、Ｇ、Ｂの書き込み処理が時刻ｔ２から引き続いて行われており、映像信号Ｒ、Ｇ、Ｂの書き込みが終了すると、１水平期間が終了する。

このように各信号線Ｓ（ｍ）に対し、映像信号が書き込まれる処理と並行して、光センサ３２のプリチャージ及び出力処理に続いて映像信号の書き込みが順次行われる。すなわち、１水平期間における映像書き込み期間内に、各プリチャージ線ＰＲ（ｋ）及び各出力線ＯＵＴ（ｋ）を使用して光センサ３２のプリチャージ及び出力処理が行われる。これにより、水平ブランク期間中に光センサ３２のプリチャージ及び出力処理を行う必要がなくなり、水平ブランク期間を短縮することが可能になる。

以上説明したように、第３の実施の形態によれば、第２の実施の形態と同様な効果を得ることができる。さらに、画素トランジスタ３１に対する走査信号ＧＡＴＥにより、プリチャージ用の制御トランジスタ３３を駆動することによって、第２の実施の形態において必要であったリセット制御線Ｃ（ｋ）が不要となるので、画素の開口率を向上させることができる。さらに、第２の実施の形態において必要であったアレイ基板２上のリセット制御線駆動回路１４が不要となるので、額縁領域を狭くすることができる。

（他の実施の形態）
なお、本発明は、前述の実施の形態に限るものではなく、その要旨を逸脱しない範囲において種々変更可能である。

例えば、前述の実施の形態においては、センサ内蔵画素１１ａに３個の画素トランジスタ３１を設けているが、これに限るものではなく、例えばセンサ内蔵画素１１ａに４個の画素トランジスタ３１を設けるようにしてもよく、さらに、センサ内蔵画素１１ａに５個の画素トランジスタ３１を設けるようにしてもよく、その数は限定されない。

また、前述の実施の形態においては、３本の信号線Ｓ（ｍ）を１つの信号線群ＳＳ（ｊ）として各信号線Ｓ（ｍ）を複数の信号線群ＳＳ（ｊ）に分割しているが、これに限るものではなく、例えば４本の信号線Ｓ（ｍ）を１つの信号線群ＳＳ（ｊ）として各信号線Ｓ（ｍ）を複数の信号線群ＳＳ（ｊ）に分割するようにしてもよく、さらに、５本の信号線Ｓ（ｍ）を１つの信号線群ＳＳ（ｊ）として各信号線Ｓ（ｍ）を複数の信号線群ＳＳ（ｊ）に分割するようにしてもよく、その数は限定されない。

また、前述の実施の形態においては、制御回路１８を外部基板４に設けているが、これに限るものではなく、例えば、低温ポリシリコン技術を使用してアレイ基板２上に一体的に形成するようにしてもよく、あるいは、制御回路１８を構成する半導体チップをアレイ基板２上に直接実装（ＣＯＧ実装：チップオングラス実装）するようにしてもよい。この場合には、センサ出力回路１８の駆動負荷が小さくなり、さらに配線負荷も小さくなるので、消費電力を抑えることができる。また、コモン回路１９及び電源回路２０をワンチップのＩＣ（集積回路）として形成するようにしてもよく、さらに、そのＩＣをアレイ基板２上に直接実装（ＣＯＧ実装）又は転写するようにしてもよい。

また、前述の実施の形態においては、光センサ３２に対するプリチャージ線ＰＲ（ｋ）と出力線ＯＵＴ（ｋ）との両方を信号線Ｓ（ｎ）と独立して設けているが、これに限るものではなく、例えば、プリチャージ線ＰＲ（ｋ）のみを信号線Ｓ（ｎ）と独立して設けるようにしてもよい。この場合には、信号線Ｓ（ｎ）に光センサ３２の出力信号を書き込むアンプ回路として、高速な出力動作が可能なアンプ回路を使用することにより、信号線Ｓ（ｎ）を使用して光センサ３２の出力を行う場合でも、水平ブランク期間を短縮することができる。

また、前述の実施の形態においては、リセット制御線Ｃ（ｎ）のみを走査線Ｇ（ｎ）と兼用するようにしているが、これに限るものではなく、例えば、出力制御線Ｏ（ｎ）のみを走査線Ｇ（ｎ）と兼用するようにしてもよい。この場合には、第２の実施の形態による効果に加え、画素トランジスタ３１に対する走査信号ＧＡＴＥにより、出力用の制御トランジスタ３４を駆動することによって、第２の実施の形態において必要であった出力制御線Ｏ（ｎ）が不要となるので、画素の開口率を向上させることができる。さらに、第２の実施の形態において必要であったアレイ基板２上の出力制御線駆動回路１５が不要となるので、額縁領域を狭くすることができる。

本発明の第１の実施の形態に係る表示装置の概略構成を示すブロック図である。 図１に示す表示装置が備えるセンサ内蔵画素の概略構成を示す回路図である。 図１に示す表示装置が備える制御回路の概略構成を示すブロック図である。 図１に示す表示装置が備える信号線駆動回路の概略構成を示す模式図である。 図２に示すセンサ内蔵画素の動作を説明するためのタイミングチャートである。 本発明の第２の実施の形態に係る表示装置が備えるセンサ内蔵画素の概略構成を示す回路図である。 本発明の第２の実施の形態に係る表示装置が備える信号線駆動回路の概略構成を示す模式図である。 図６に示すセンサ内蔵画素の動作を説明するためのタイミングチャートである。 本発明の第３の実施の形態に係る表示装置が備えるセンサ内蔵画素の概略構成を示す回路図である。 図９に示すセンサ内蔵画素の動作を説明するためのタイミングチャートである。

符号の説明

１ 表示装置
２ アレイ基板
４ 外部基板
１３ｂ ＤＡ変換回路
１３ｃ プリチャージ回路
１３ｄ 選択回路
１６ａ ＡＤ変換回路
１８ 制御回路
１８ａ 処理回路（センサ出力データ処理回路）
３２ａ 光電変換素子
４３ 並び替え分周回路
ＯＵＴ（ｋ） 出力線
ＰＲ（ｋ） プリチャージ線
Ｓ（ｍ） 信号線
ＳＳ（ｊ） 信号線群

Claims (6)

1. 複数本の信号線の集合である複数の信号線群と、
   前記複数本の信号線に画素毎にそれぞれ接続された複数の光電変換素子と、
   前記複数の信号線群にそれぞれ対応させて設けられた複数のＤＡ変換回路と、
   前記複数の信号線群にそれぞれ対応させて設けられた複数のＡＤ変換回路と、
   前記複数の信号線群に対する前記複数のＤＡ変換回路の接続と、前記複数の信号線群に対する前記複数のＡＤ変換回路の接続とのいずれかを選択する選択回路と、
   を備えることを特徴とするアレイ基板。
2. 前記複数の信号線群にそれぞれ対応させて設けられた複数のプリチャージ回路を備え、
   前記選択回路は、前記複数の信号線群に対する前記複数のＤＡ変換回路の接続と、前記複数の信号線群に対する前記複数のＡＤ変換回路の接続と、前記複数の信号線群に対する前記複数のプリチャージ回路の接続とのいずれかを選択することを特徴とする請求項１に記載のアレイ基板。
3. 複数本の信号線の集合である複数の信号線群と、
   前記複数の信号線群にそれぞれ対応させて設けられた複数本のプリチャージ線と、
   前記複数の信号線群にそれぞれ対応させて設けられた複数本の出力線と、
   前記複数本のプリチャージ線及び前記複数本の出力線に画素毎にそれぞれ接続された複数の光電変換素子と、
   前記複数の信号線群にそれぞれ対応させて設けられた複数のＤＡ変換回路と、
   前記複数の信号線群にそれぞれ対応させて設けられた複数のＡＤ変換回路と、
   前記複数の信号線群に対する前記複数のＤＡ変換回路の接続と、前記複数の信号線群及び前記複数本のプリチャージ線に対する前記複数のプリチャージ回路の接続と、前記複数本の出力線に対する前記複数のＡＤ変換回路の接続とのいずれかを選択する選択回路と、
   を備えることを特徴とするアレイ基板。
4. 請求項１、２又は３に記載のアレイ基板を備えることを特徴とする表示装置。
5. 前記アレイ基板に対して制御信号を出力する制御回路を有する外部基板を備えることを特徴とする請求項４に記載の表示装置。
6. 前記制御回路は、前記複数の光電変換素子により得られる出力データを処理する処理回路と、映像データを並び替え分周する並び替え分周回路とを有することを特徴とする請求項５に記載の表示装置。

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