JP2007129259A - 絶縁ゲート半導体装置 - Google Patents

Abstract

【課題】トレンチ型絶縁ゲート構造の半導体装置において、n-導電型のドリフト層２のキャリア濃度が大きい場合に、チャネルが形成されないようにして、ドレイン−ソース間に高電圧を印加すると、トレンチ型絶縁ゲートの下部の絶縁物層９の電界強度が高くなり絶縁破壊が生じる。半導体装置の耐圧はこの絶縁物層９の絶縁破壊により制限され、高耐圧化が困難であった。
【解決手段】トレンチ型絶縁ゲート半導体装置のトレンチ内に設けた絶縁物層９の底部の厚さをその側面部より大幅に厚くする。
【選択図】図９

Description

本発明は、スイッチング素子として用いられる絶縁ゲート半導体装置に関するものである。

従来から、高速スイッチング特性に優れ、かつ高入力インピーダンスをもつので入力損失が小さい電力用縦型半導体装置として、MOSFETや絶縁ゲートバイポーラトランジスタ（以下ＩＧＢＴと記す）が知られている。両トランジスタとも低損失化を図るためにそれぞれの半導体装置に内在する接合型電界効果トランジスタ（以下JFETと記す）の抵抗を削減するために、図１１や図１２に示すように、凹部２９にゲート１４を形成するトレンチ型絶縁ゲート構造の半導体装置が製作されている（ISPSD'96 (The 8th International Symposium on Power Semiconductor Devices and ICs) Proceedings,pp.119-122(1996)：非特許文献１参照）。
ISPSD'96 (The 8th International Symposium on Power Semiconductor Devices and ICs) Proceedings,pp.119-122(1996)

図１１及び図１２の従来のトレンチ型絶縁ゲート構造の半導体装置において、 第１の導電型（ｎ）をもつ半導体基板としてのn⁻導電型のドリフト層２のキャリア濃度が大きい場合には、ゲート電位をソース電位（図１２ではエミッタ電位）以下にしてチャネルが形成されないようにしている。この場合、ドレイン-ソース間（図１２ではコレクタ−エミッタ間）に正極性の高電圧を印加すると、第１の導電型をもつ半導体基板上の一部もしくは全面に設けられ第１の導電型（ｎ）と反対の第２の導電型（ｐ）をもち、n⁻導電型のドリフト層２との間に接合を形成する半導体層としてのｐ導電型のボディ層４とn⁻導電型のドリフト層２の接合から空乏層が拡がる。ところが、ゲート１４の直下ではn⁻導電型のドリフト層２のキャリア濃度が大きく導電率が高いので、その層の抵抗が小さくなる。その結果n⁻導電型のドリフト層２での電圧分担が小さくなり、凹部２９の内表面に形成された絶縁物層９の底部に高電圧が加わることになる。このため、トレンチ型絶縁ゲート下部における絶縁物層９内の底部電界強度が高くなり、耐圧はこの絶縁物層９の絶縁破壊により制限され、装置の高耐圧化が困難であった。また、絶縁物層９内の電界強度が高くなると絶縁物層９の劣化につながるため、高信頼度を得ることが困難であった。

本発明は、トレンチ型絶縁ゲート層の下部の電界強度を緩和し、高耐圧及び高信頼度の絶縁ゲート半導体装置を提供することを目的としている。

本発明では、上記課題を解決するために、トレンチ型絶縁ゲート半導体装置のトレンチ型絶縁ゲートの下部に、半導体基板内に形成された第２の導電型の第１の半導体領域すなわち電界緩和のための半導体領域を設けた。これにより、ドレイン−ソース間（あるいはコレクターエミッタ間）に正極性の電圧を印加した場合、たとえば図１〜図１０でドリフト層が第１の導電型であると、第２の導電型のボディ層と第１の導電型のドリフト層に空乏層が拡がる。一方、トレンチ型絶縁ゲート電極の下部では、電界緩和のための半導体領域と第１の導電型ドリフト層との接合から、ドレイン−ソース間（あるいはコレクターエミッタ間）電圧に応じて空乏層が拡がり、印加電圧の大部分が上記電界緩和半導体領域と第１の導電型のドリフト層により分担されるようになる。この結果、ゲートの絶縁物層底部の電圧分担が小さくなりその絶縁物層の電界強度が緩和され、半導体装置の高耐圧化あるいは高信頼化が達成できる。

本発明で用いるトレンチの語は溝以外に各種の形の孔、凹所を包含する概念である。

本発明の他のものでは、トレンチ型絶縁ゲートの底部の絶縁物層の厚さを側面の絶縁物層の厚さより大幅に厚くしている。これにより、高耐圧化あるいは高信頼性が達成できる。また、この場合、前記電界緩和のための半導体領域を設ければ、さらに高い耐圧あるいは高信頼性が達成される。

本発明の絶縁ゲート半導体装置では、トレンチ型絶縁ゲートの底部に第２の導電型をもつ第１の半導体領域を形成したことにより、従来のトレンチ型絶縁ゲート構造の半導体装置では高電界であったトレンチ型絶縁ゲートの底部の絶縁物層の電界強度が緩和された。その結果半導体装置では耐圧を従来のものに比べて１５〜３０％程度向上できた。上記の電界強度の緩和によりその絶縁物層の信頼性が向上する。

本発明の絶縁ゲート半導体装置では、トレンチ型絶縁ゲートの底部に第２の導電型をもつ第１の半導体領域を形成し、トレンチ型絶縁ゲートの底部の絶縁物層の厚さを側面部の厚さより厚くしたことにより、従来のトレンチ型絶縁ゲート構造の半導体装置では高電界であったトレンチ型絶縁ゲートの底部の絶縁物層の電界強度がさらに、緩和された。その結果半導体装置では耐圧を従来のものに比べて４５〜６５％程度向上できた。上記の電界強度の緩和によりその絶縁物層の信頼性が向上する。

また、本発明の絶縁ゲート半導体装置の半導体基板を、より高い導電率をもつ基板の上に同じ導電型でそれより低い導電率の層を設けた構造とすることにより、第２の電極と半導体基板との接触抵抗を小さくすることができる。このより低い導電率の層を形成したことにより半導体装置の耐圧を高くすることができる。

さらに、本発明の絶縁ゲート半導体装置の第２の半導体領域の導電率を、半導体基板内で第２の導電型をもち半導体基板との間に接合を形成する第２の導電型の半導体層と接合を形成している層の導電率よりも高くすることにより、第１の電極と第２の半導体領域との接触抵抗を小さくすることができ、半導体装置のオン抵抗を低減できる。

また、半導体基板の前記接合をもつ面とは反対側の面に第２の導電型の半導体層を設けた絶縁ゲート半導体装置において、トレンチ型ゲート底部に第２の導電型の第１の半導体領域を形成することにより、従来のトレンチ型絶縁ゲート構造の半導体装置では、高電界であったトレンチ型絶縁ゲートの底部の絶縁物層の電界強度が緩和された。その結果半導体装置では耐圧を従来のものに比べて１５〜３０％程度向上できる。上記の電界強度の緩和により絶縁物層の信頼性が向上する。

また、半導体基板の前記接合をもつ面とは反対側の面に第２の導電型の半導体層を設けた絶縁ゲート半導体装置において、トレンチ型ゲート底部に第２の導電型の第１の半導体領域を形成し、トレンチ型絶縁ゲートの底部の絶縁物層の厚さを側面部の厚さより厚くしたことにより、従来のトレンチ型絶縁ゲート構造の半導体装置では、高電界であったトレンチ型絶縁ゲートの底部の絶縁物層の電界強度が緩和された。その結果半導体装置では耐圧を従来のものに比べて４５〜６５％程度向上できる。上記の電界強度の緩和により絶縁物層の信頼性が向上する。

さらに、本発明の絶縁ゲート半導体装置の半導体基板内に第２の導電型の第３の半導体領域を選択的に設けることにより、第２の導電型の第１の半導体領域だけを設けた場合よりさらに絶縁ゲート半導体装置のトレンチゲートの底部の絶縁物層側端部の電界強度を緩和することができた。それにより半導体装置の耐圧を従来のものに比べて５５〜１３０％程度向上できた。上記の電界強度の緩和により絶縁物層の信頼性がさらに向上する。

さらに、第２の電極を第１の電極と同じ方向に設けた横型の半導体装置では、上述の高耐圧化あるいは信頼性の向上が図れるうえに、個々の半導体装置が同じ方向に第２の電極を有するので接続の自由度が増し、高集積化が可能となる。

さらに、第２の導電型の第１の電界緩和半導体領域をトレンチの底部及び底部につながる側部にも形成することにより、トレンチ型絶縁ゲートの底部側端部の電界強度をさらに緩和することができ、耐圧の向上を図ることができる。また、絶縁物層の電界強度緩和により、絶縁物層の信頼性の向上を図ることができる。

また、絶縁物層の底部の厚さを側面より大幅に厚くすることにより、絶縁物層の底部及び底部と側面との境界部の電界を大幅に緩和することができ、耐圧の向上を図ることができる。また、絶縁物層の電界強度の緩和により、絶縁物層の信頼性の大幅な向上を図ることができる。

さらに、第２の導電型の第１の半導体領域を形成することにより、さらなる高耐圧化又は信頼性の向上がはかれる。

本発明の絶縁ゲート半導体装置は以下の実施形態をもつものである。すなわち第１の導電型をもつ半導体基板上に、第１の導電型と反対の第２の導電型をもち、前記半導体基板との間に接合を形成する第２の導電型の半導体層を設け、さらに前記半導体層を貫通して前記半導体基板の一部までうがった凹部を設ける。前記凹部の底部において前記半導体基板内に第２の導電型の第１の半導体領域を形成している。さらに前記凹部内表面に絶縁層を形成し、その絶縁層によって前記半導体基板及び前記第２の導電型の半導体層から絶縁したゲートの少なくとも一部を前記凹部内に設ける。さらに前記半導体層の中で前記絶縁層に囲まれた前記ゲートの周囲部の領域において、前記ゲートの周囲部の前記第２の導電型の半導体層の表面から所定の深さまで第１の導電型の第２の半導体領域を形成する。さらに前記第２の導電型の半導体層及び前記第２の半導体領域の上に第１の電極をこれらと導電的に設け、さらに前記半導体基板の他の部分に第２の電極を設けている。

また、前記半導体基板は、より高い導電率をもつ半導体層の上に同じ導電型でそれより低い導電率の導電体層を設けている。

さらに、前記第２の半導体領域は前記半導体基板のうち前記第２の導電型の半導体層と接合を形成している部分よりも導電率が高くなされている。

さらに、前記基板の前記接合をもつ面とは反対側の面に第２の導電型の層を設けている。

さらに、半導体基板内に第３の導電型の第２の半導体領域を前記凹部から隔離して設けている。

さらに、前記基板の前記接合をもつ面とは反対側の面に第２の導電型の層を設け、かつ半導体基板内に第３の導電型の第２の半導体領域を前記凹部から隔離して設けている。

さらに、第２の電極を半導体基板の上であって前記第１の電極から所定の距離を隔てた位置に設けている。

さらに、半導体基板内に形成される第２の導電型の第１の半導体領域を、前記凹部の底部及び底部につながる側部に設けている。

本発明の他の絶縁ゲート半導体装置は以下の実施形態をもつものである。すなわち第１の導電型をもつ半導体基板上に、第１の導電型と反対の第２の導電型をもち、前記半導体基板との間に接合を形成する第２の導電型の半導体層を設け、さらに前記半導体層を貫通して前記半導体基板の一部までうがった凹部を設ける。前記凹部内表面に底部の厚さが側面の厚さより厚い絶縁層を形成し、その絶縁層によって前記半導体基板及び前記第２の導電型の半導体層から絶縁したゲートの少なくとも一部を前記凹部内に設ける。さらに前記半導体層の中で前記絶縁層に囲まれた前記ゲートの周囲部の領域において、前記ゲートの周囲部の前記第２の導電型の半導体層の表面から所定の深さまで第１の導電型の第２の半導体領域を形成する。さらに前記第２の導電型の半導体層及び前記第２の半導体領域の上に第１の電極をこれらと導電的に設け、さらに前記半導体基板の他の部分に第２の電極を設けている。

さらに、前記基板の前記接合をもつ面とは反対側の面に第２の導電型の層を設けている。

さらに、前記凹部の内表面に形成した絶縁層は、前記凹部の底部絶縁層の厚さが前記凹部の側面の厚さの約５ないし約２０倍である。

さらに、前記凹部の底部に形成した絶縁層の厚さは約０．５ないし約２ミクロンである。本発明において、上記の約５、約２０、約０．５、約２などは２割程度の誤差範囲を含むものと解すべきである。

（実施例）
図１ないし図１０を参照して、本発明の実施例を説明する。

<<実施例１>>
図１は、本発明の実施例１である耐圧２５００Ｖ級ｎチャネルＳｉＣ（炭化珪素）MOSFETの単位セグメントの断面図である。この実施例では、セグメント幅は５μｍ、奥行きは１ｍｍである。その他の構造諸元は以下のとおりである。n⁻導電型のドリフト層２はn^＋導電型のドレイン層３の上に設け、厚さは約２０μｍである。n^＋導電型のドレイン層３は厚さ約３００μｍ、ｐ導電型のボディ層４の厚さは４μｍ、n^＋導電型のソース領域５およびｐ導電型の電界緩和半導体領域１の接合深さは各０.５μｍ、凹部すなわちトレンチ６９の深さは６μｍ、トレンチ幅は３μｍ、トレンチ６９内に設けたＳｉＯ_２（酸化珪素）等の絶縁物層９の厚さはトレンチ６９底部及びトレンチ６９側面で０.１μｍである。本実施例では、トレンチ型絶縁ゲート電極１４は紙面奥行方面に長いストライプ状である。なおトレンチの平面形状は、例えばこの実施例のように紙面奥行方向に長い長溝状のものの他に、例えば直径３μｍの円形孔状や正方形のものなどでもよい。トレンチの配置は、例えば５μｍピッチで等間隔に配列する。なお円形のトレンチの場合は縦横に格子状に又は千鳥状に配列すればよい。

本実施例の製作方法の具体例は、次のとおりである。最初にドレイン領域として機能する１０^１８から１０^２０ａｔｍ／ｃｍ^３濃度の、例えば１０^１９ａｔｍ／ｃｍ^３の濃度のn^＋形ＳｉＣ（炭化珪素）基板３を用意する。この基板３の一表面上に１０^１５から１０^１６ａｔｍ／ｃｍ^３濃度、例えば約５×１０^１５ａｔｍ／ｃｍ^３濃度のＳｉＣのn⁻導電型のドリフト層２を気相成長法等により形成する。次にそのドリフト層２の上に１０^１６ａｔｍ／ｃｍ^３程度のＳｉＣのｐ導電型のボディ層４を気相成長法等により形成する。そして、ソース層として、選択的に１０^１８ａｔｍ／ｃｍ^３程度の濃度のn^＋導電型の領域５を窒素のイオン打ち込み等により形成する（窒素にかえてりん等でも可能。）。

次に、図１のように基板３、ドリフト層２及びボディ層４からなる広義の基板を異方性エッチングして、ｐ導電型のボディ層４を貫通し底部がn⁻導電型のドリフト層２に達するトレンチ（溝）６９を形成する。その底に深さ０．５μm、１０^１７ａｔｍ／ｃｍ^３程度のｐ導電型の電界緩和半導体領域１をホウ素（又はアルミニウム等でも可）のイオン打ち込み等により形成する。続いて、トレンチ６９の内表面にＳｉＯ_２のゲート絶縁膜９を形成した後、トレンチ６９内にりんを高濃度に含んだゲート領域としてのポリシリコンを堆積しトレンチ６９を埋め込んでゲート領域１４を作る。トレンチ６９の寸法の１例は、深さ６μｍ、幅３μｍ、長さ１ｍｍである。ここに示した寸法は１例であって、必要に応じて他の寸法も用いる。トレンチ６９内のポリシリコンを残し、それ以外の場所（基板表面等）の残りのポリシリコンを除去することにより、トレンチ型絶縁ゲート電極１４が形成される。最後に、アルミニウム（他にニッケル等も用いうる）で表面にソース電極１１、裏面にドレイン電極１０を形成し、絶縁ゲート半導体装置(MOSFET)を完成する。このMOSFETのオン抵抗は、約３０ｍΩ・ｃｍ^２であった。

本実施例はｎチャネルＳｉＣ MOSFETであり、この装置ではドレイン電極１０の電位がソース電極１１の電位より高く、かつゲート電極であるトレンチ型絶縁ゲート電極１４の電位がソース電極１１の電位よりも高くなるようにゲート電圧を印加する。このゲート電圧がしきい値電圧を超えた場合、トレンチ型絶縁ゲート電極１４の側面のｐ導電型のボディ層４の表面にｎ導電型のチャネルが形成される。それにより電子がn^＋導電型のソース領域５からそのチャネルを介してn⁻導電型のドリフト層２、さらにn^＋導電型のドレイン層３に流れ込み半導体装置がオンとなる。また、ゲート電極であるトレンチ型絶縁ゲート電極１４の電位がソース電極１１の電位以下になるようにゲート電圧を印加し、かつドレイン電極１０の電位がソース電極１１の電位より高くなるように電圧を印加した場合、n⁻導電型のドリフト層２とｐ導電型のボディ層４の接合２４の両側に空乏層が拡がる。この空乏層により電界強度を緩和し、印加電圧に耐える耐電圧性が生じる。

本実施例では、上記の接合２４の両側に拡がる空乏層以外に、トレンチ型絶縁ゲート電極１４の下部のｐ導電型の電界緩和半導体領域１とn⁻導電型のドリフト層２との接合からもドレイン−ソース間電圧に応じてそれぞれの層に空乏層が拡がり、印加電圧に耐える耐電圧性が生じる。したがって、トレンチ型絶縁ゲート電極１４の下部では、印加電圧の大部分が上記電界緩和半導体領域１とn⁻導電型のドリフト層２により分担される。このためにゲート底部における絶縁物層９の電圧分担が小さくなり、その絶縁物層９の電界強度が緩和される。これにより、ゲート絶縁物層９の電界強度が緩和され耐電圧の向上を図ることができるとともに、ゲート絶縁物層９の信頼性が向上する。

計算による予測では、図１１のような従来のトレンチ型絶縁ゲートMOSFETの場合には、トレンチ型絶縁ゲート電極１４とソース電極１１を短絡し、ソース電極１１を０Ｖとしドレイン電極１０に＋２０００Ｖを印加した場合、トレンチ型絶縁ゲート底部のＳｉ０_２絶縁物層９の電界強度は、Ｓｉ０_２の破壊電界強度である６〜１０MV/cmに近い値となり、半導体装置の耐圧はＳｉＯ_２絶縁膜の耐圧で決まり２０００Ｖであった。これに対して、本実施例のMOSFETのようにトレンチ型絶縁ゲート１４の下部に電界緩和半導体領域１を形成したものでは、トレンチ型絶縁ゲート底部側端部のＳｉ０_２絶縁物層９の電界強度は、従来のものに比べて１５〜３０％減少する。その結果、半導体装置の耐圧は２３００Ｖから２６００Ｖに向上した。従来のようにトレンチ型絶縁ゲート１４の下部に電界緩和半導体領域１を形成しなかったものでは、ドレイン電極１０に印加した電圧はn⁻導電型のドリフト層２とトレンチ型絶縁ゲート１４の底部の絶縁物層９により分担され、絶縁物層９の電圧分担が大きくなり、それに応じて電界強度も大きくなり、絶縁物層の耐圧で半導体装置の耐圧も決まっていた。しかし、本実施例のようにトレンチ型絶縁ゲート１４の下部に電界緩和半導体領域１を形成すると、電界緩和半導体領域１、n⁻導電型のドリフト層２およびトレンチ型絶縁ゲート底部絶縁物層９により電圧が分担される。特に電界緩和半導体領域１とn⁻導電型のドリフト層２の接合近傍でドレイン−ソース間印加電圧の大部分を分担する。それにより、トレンチ型絶縁ゲート１４の底部の絶縁物層９の電圧分担が小さくなり、それに応じてその層９の電界強度も小さくなる。耐圧が高い素子の場合には、トレンチ型絶縁ゲート１４の底部の絶縁物層９の電界強度が特に高くなるので、トレンチ型絶縁ゲート１４の下部に電界緩和半導体領域１を形成した効果は顕著になる。

<<実施例２>>
図２は、本発明の実施例２のｎチャネルＳｉＣ ＩＧＢＴのセグメントの断面図である。その構造は実施例１のn^＋導電型のドレイン層３の代わりにｐ導電型のコレクタ層６を形成したものである。実施例２の構造諸元および製作方法は、実施例１のＳｉＣ−n^＋導電型基板の代わりにＳｉＣ−p^＋導電型基板を用いる点が異なるだけであり、後の製作工程は実施例１の場合と同様である。なお、p^＋導電型基板の不純物濃度は、１０^１８〜１０^１９ａｔｍ／ｃｍ^３である。

本実施例のｎチャネルＩＧＢＴの動作において、先ずコレクタ電極１２の電位がエミッタ電極１３の電位より高く、かつゲート電極であるトレンチ型絶縁ゲート電極１４の電位がエミッタ電極１３の電位よりも高くなるようにゲート電圧を印加する。このゲート電圧がしきい値電圧を超えると、トレンチ型絶縁ゲート電極１４の側面のｐ導電型のボディ層４の表面にｎ導電型のチャネルが形成され、n^＋導電型のエミッタ領域７からそのチャネルを介して電子がn⁻導電型のドリフト層２に流れ込む。これによってｐ導電型のコレクタ層６からはn⁻導電型のドリフト層２に正孔が注入されオンとなる。この時、n⁻導電型のドリフト層２で電導率変調が起こるため、MOSFETでは非常に高かったオン抵抗が、ＩＧＢＴでは大幅に低くなる。本実施例の場合、２００Ａ／ｃｍ^２の電流でオン電圧は１.５Ｖであり、オン抵抗は７.５ｍΩ・ｃｍ^２であった。また、ゲート電極であるトレンチ型絶縁ゲート電極１４の電位がエミッタ電極１３の電位以下になるようにゲート電圧を印加し、かつコレクタ電極１２の電位がエミッタ電極１３の電位より高くなるように電圧を印加した場合、n⁻導電型のドリフト層２とｐ導電型のボディ層４の接合２４の両側に空乏層が拡がって電界強度を緩和し、印加電圧に耐える耐電圧性が生じる。本実施例では、この空乏層で電圧を分担する以外に、トレンチ型絶縁ゲート電極１４の下部でも、コレクタ−エミッタ間電圧に応じて電界緩和半導体領域１とn⁻導電型のドリフト層２との接合からそれぞれの層に空乏層が拡がって耐電圧性が生じる。したがってトレンチ型絶縁ゲート電極１４の下部では、印加電圧の大部分が上記電界緩和半導体領域１とn⁻導電型のドリフト層２により分担される。それ故、ゲート絶縁物層９の電圧分担が小さくなり絶縁物層９の電界強度が緩和される。これにより、ゲート絶縁物層９の信頼性が向上する。また、ゲート絶縁物層９の電界強度が緩和され耐圧の向上を図ることが可能である。本実施例の場合においても、前述のMOSFETの場合と同様にトレンチ型絶縁ゲート１４の底部側面部の絶縁物層９の電界強度は、電界緩和半導体領域１を形成しない従来の構造のＩＧＢＴに比べ、１５〜３０％程度緩和される。したがって、本実施例においても、ゲート絶縁物層９の電界強度が緩和されたことにより耐圧の向上を図れるとともにゲート絶縁物層９の信頼性が向上する。例えば実施例によれば耐圧が２３００Ｖから２６００Ｖに改善できた。

<<実施例３>>
図３は、本発明の実施例３である耐圧２５００Ｖ級ｎチャネルＳｉＣ（炭化珪素）MOSFETの単位セグメントの断面図である。この実施例では、セグメント幅は５μｍ、奥行きは１ｍｍである。その他の構造諸元は以下のとおりである。n⁻導電型のドリフト層２はn^＋導電型のドレイン層３の上に設け、厚さは約２０μｍである。n^＋導電型のドレイン層３は厚さ約３００μｍ、ｐ導電型のボディ層４の厚さは４μｍ、n^＋導電型のソース領域５およびｐ導電型の電界緩和半導体領域１の接合深さは各０.５μｍ、凹部すなわちトレンチ６９の深さは６μｍ、トレンチ幅は３μｍ、トレンチ６９内に設けたＳｉＯ_２（酸化珪素）等の絶縁物層９の厚さはトレンチ６９底部で０．５μｍトレンチ６９側面で０.１μｍである。本実施例では、トレンチ型絶縁ゲート電極１４は紙面奥行方面に長いストライプ状である。なおトレンチの平面形状は、例えばこの実施例のように紙面奥行方向に長い長溝状のものの他に、例えば直径３μｍの円形孔状や正方形のものなどでもよい。トレンチの配置は、例えば５μｍピッチで等間隔に配列する。なお円形のトレンチの場合は縦横に格子状に又は千鳥状に配列すればよい。

本実施例の製作方法の具体例は、次のとおりである。最初にドレイン領域として機能する１０^１８から１０^２０ａｔｍ／ｃｍ^３濃度の、例えば１０^１９ａｔｍ／ｃｍ^３の濃度のn^＋形ＳｉＣ（炭化珪素）基板３を用意する。この基板３の一表面上に１０^１５から１０^１６ａｔｍ／ｃｍ^３濃度、例えば約５×１０^１５ａｔｍ／ｃｍ^３濃度のＳｉＣのn⁻導電型のドリフト層２を気相成長法等により形成する。次にそのドリフト層２の上に１０^１６ａｔｍ／ｃｍ^３程度のＳｉＣのｐ導電型のボディ層４を気相成長法等により形成する。そして、ソース層として、選択的に１０^１８ａｔｍ／ｃｍ^３程度の濃度のn^＋導電型の領域５を窒素のイオン打ち込み等により形成する（窒素にかえてりん等でも可能。）。

次に、図３のように基板３、ドリフト層２及びボディ層４からなる広義の基板を異方性エッチングして、ｐ導電型のボディ層４を貫通し底部がn⁻導電型のドリフト層２に達するトレンチ（溝）６９を形成する。その底に深さ０．５μm、１０^１７ａｔｍ／ｃｍ^３程度のｐ導電型の電界緩和半導体領域１をホウ素（又はアルミニウム等でも可）のイオン打ち込み等により形成する。続いて、トレンチ６９の内表面にＳｉＯ_２のゲート絶縁膜９を形成した後、トレンチ６９内にりんを高濃度に含んだゲート領域としてのポリシリコンを堆積しトレンチ６９を埋め込んでゲート領域１４を作る。トレンチ６９の寸法の１例は、深さ６μｍ、幅３μｍ、長さ１ｍｍである。ここに示した寸法は１例であって、必要に応じて他の寸法も用いる。トレンチ６９内のポリシリコンを残し、それ以外の場所（基板表面等）の残りのポリシリコンを除去することにより、トレンチ型絶縁ゲート電極１４が形成される。最後に、アルミニウム（他にニッケル等も用いうる）で表面にソース電極１１、裏面にドレイン電極１０を形成し、絶縁ゲート半導体装置(MOSFET)を完成する。このMOSFETのオン抵抗は、約３０ｍΩ・ｃｍ^２であった。

本実施例はｎチャネルＳｉＣ MOSFETであり、この装置ではドレイン電極１０の電位がソース電極１１の電位より高く、かつゲート電極であるトレンチ型絶縁ゲート電極１４の電位がソース電極１１の電位よりも高くなるようにゲート電圧を印加する。このゲート電圧がしきい値電圧を超えた場合、トレンチ型絶縁ゲート電極１４の側面のｐ導電型のボディ層４の表面にｎ導電型のチャネルが形成される。それにより電子がn^＋導電型のソース領域５からそのチャネルを介してn⁻導電型のドリフト層２、さらにn^＋導電型のドレイン層３に流れ込み半導体装置がオンとなる。また、ゲート電極であるトレンチ型絶縁ゲート電極１４の電位がソース電極１１の電位以下になるようにゲート電圧を印加し、かつドレイン電極１０の電位がソース電極１１の電位より高くなるように電圧を印加した場合、n⁻導電型のドリフト層２とｐ導電型のボディ層４の接合２４の両側に空乏層が拡がる。この空乏層により電界強度を緩和し、印加電圧に耐える耐電圧性が生じる。

本実施例では、上記の接合２４の両側に拡がる空乏層以外に、トレンチ型絶縁ゲート電極１４の下部のｐ導電型の電界緩和半導体領域１とn⁻導電型のドリフト層２との接合からもドレイン−ソース間電圧に応じてそれぞれの層に空乏層が拡がり、印加電圧に耐える耐電圧性が生じる。したがって、トレンチ型絶縁ゲート電極１４の下部では、印加電圧の大部分が上記電界緩和半導体領域１とn⁻導電型のドリフト層２により分担される。このためにゲート底部における絶縁物層９の電圧分担が小さくなり、その絶縁物層９の電界強度が緩和される。これにより、ゲート絶縁物層９の電界強度が緩和され耐電圧の向上を図ることができるとともに、ゲート絶縁物層９の信頼性が向上する。

計算による予測では、図１１のような従来のトレンチ型絶縁ゲートMOSFETの場合には、トレンチ型絶縁ゲート電極１４とソース電極１１を短絡し、ソース電極１１を０Ｖとしドレイン電極１０に＋２０００Ｖを印加した場合、トレンチ型絶縁ゲート底部のＳｉ０_２絶縁物層９の電界強度は、Ｓｉ０_２の破壊電界強度である６〜１０MV/cmに近い値となった。これに対して、本実施例のMOSFETのようにトレンチ型絶縁ゲート１４の下部に電界緩和半導体領域１を形成し絶縁物層９の底部の厚みを側面の厚みより厚い０．５μｍとした本実施例の場合では、トレンチ型絶縁ゲート底部側端部のＳｉ０_２絶縁物層９の電界強度は、従来のものに比べて４５〜６５％減少する。その結果、半導体装置の耐圧は２９００Ｖから３２５０Ｖに向上した。従来のようにトレンチ型絶縁ゲート１４の下部に電界緩和半導体領域１を形成しなかったものでは、ドレイン電極１０に印加した電圧はn⁻導電型のドリフト層２とトレンチ型絶縁ゲート１４の底部の絶縁物層９により分担され、絶縁物層９の電圧分担が大きくなり、それに応じて電界強度も大きくなっていた。しかし、本実施例のようにトレンチ型絶縁ゲート１４の下部に電界緩和半導体領域１を形成すると、電界緩和半導体領域１、n⁻導電型のドリフト層２およびトレンチ型絶縁ゲート底部絶縁物層９により電圧が分担される。特に電界緩和半導体領域１とn⁻導電型のドリフト層２の接合近傍でドレイン−ソース間印加電圧の大部分を分担する。それにより、トレンチ型絶縁ゲート１４の底部の絶縁物層９の電圧分担が小さくなり、それに応じてその層９の電界強度も小さくなる。耐圧が高い素子の場合には、トレンチ型絶縁ゲート１４の底部の絶縁物層９の電界強度が特に高くなるので、トレンチ型絶縁ゲート１４の下部に電界緩和半導体領域１を形成した効果は顕著になる。

<<実施例４>>
図４は、本発明の実施例４のｎチャネルＳｉＣ ＩＧＢＴのセグメントの断面図である。その構造は実施例１のn^＋導電型のドレイン層３の代わりにｐ導電型のコレクタ層６を形成したものである。実施例２の構造諸元および製作方法は、実施例１のＳｉＣ−n^＋導電型基板の代わりにＳｉＣ−p^＋導電型基板を用いる点が異なるだけであり、後の製作工程は実施例１の場合と同様である。なお、p^＋導電型基板の不純物濃度は、１０^１８〜１０^１９ａｔｍ／ｃｍ^３である。

本実施例のｎチャネルＩＧＢＴの動作において、先ずコレクタ電極１２の電位がエミッタ電極１３の電位より高く、かつゲート電極であるトレンチ型絶縁ゲート電極１４の電位がエミッタ電極１３の電位よりも高くなるようにゲート電圧を印加する。このゲート電圧がしきい値電圧を超えると、トレンチ型絶縁ゲート電極１４の側面のｐ導電型のボディ層４の表面にｎ導電型のチャネルが形成され、n^＋導電型のエミッタ領域７からそのチャネルを介して電子がn⁻導電型のドリフト層２に流れ込む。これによってｐ導電型のコレクタ層６からはn⁻導電型のドリフト層２に正孔が注入されオンとなる。この時、n⁻導電型のドリフト層２で電導率変調が起こるため、MOSFETでは非常に高かったオン抵抗が、ＩＧＢＴでは大幅に低くなる。本実施例の場合、２００Ａ／ｃｍ^２の電流でオン電圧は１.５Ｖであり、オン抵抗は７.５ｍΩ・ｃｍ^２であった。また、ゲート電極であるトレンチ型絶縁ゲート電極１４の電位がエミッタ電極１３の電位以下になるようにゲート電圧を印加し、かつコレクタ電極１２の電位がエミッタ電極１３の電位より高くなるように電圧を印加した場合、n⁻導電型のドリフト層２とｐ導電型のボディ層４の接合２４の両側に空乏層が拡がって電界強度を緩和し、印加電圧に耐える耐電圧性が生じる。本実施例では、この空乏層で電圧を分担する以外に、トレンチ型絶縁ゲート電極１４の下部でも、コレクタ−エミッタ間電圧に応じて電界緩和半導体領域１とn⁻導電型のドリフト層２との接合からそれぞれの層に空乏層が拡がって耐電圧性が生じる。したがってトレンチ型絶縁ゲート電極１４の下部では、印加電圧の大部分が上記電界緩和半導体領域１とn⁻導電型のドリフト層２により分担される。それ故、ゲート絶縁物層９の電圧分担が小さくなり絶縁物層９の電界強度が緩和される。これにより、ゲート絶縁物層９の信頼性が向上する。また、ゲート絶縁物層９の電界強度が緩和され耐圧の向上を図ることが可能である。本実施例の場合においても、前述のMOSFETの場合と同様にトレンチ型絶縁ゲート１４の底部側面部の絶縁物層９の電界強度は、電界緩和半導体領域１を形成しない従来の構造のＩＧＢＴに比べ、４５〜６５％程度緩和される。したがって、本実施例においても、ゲート絶縁物層９の電界強度が緩和されたことにより耐圧の向上を図れるとともにゲート絶縁物層９の信頼性が向上する。例えば実施例によれば耐圧が２９００Ｖから３２５０Ｖに改善できた。

<<実施例５>>
図５は本発明の実施例５のｎチャネルＳｉＣ MOSFETの単位セグメントの断面図である。実施例５は、実施例３のｎ導電型チャネルＳｉＣ MOSFETに第２の導電型（ｐ）の第３の半導体領域としての第２電界緩和半導体領域８を設けた構造である。この電界緩和半導体領域８は、０.５μｍ厚であり、表面不純物濃度が１０^１７ａｔｍ／ｃｍ^３程度の、n⁻導電型のドリフト層２と反対のｐ導電型を示す領域である。製作方法は、n⁻導電型のドリフト層２を形成するところまでは実施例３のMOSFETと同様である。実施例３の製法との主な違いは、n⁻導電型のドリフト層２の形成後、選択的にホウ素（またはアルミニウム等でも可）をイオン打ち込み等で注入し、第２電界緩和半導体領域８を形成する点である。その後の製作工程は実施例３の場合と全く同様であるから記載を省略する。

実施例３のMOSFETでは、トレンチ型絶縁ゲート１４の底部の側端部における絶縁物層９の電界強度が大きくなり、耐圧はその部分の電界強度で決まっていた。それに対して、本実施例のように第２電界緩和半導体領域８を形成したものでは、空乏層が第２電界緩和半導体領域８とn⁻導電型のドリフト層２の接合部から拡がり、トレンチ型絶縁ゲート１４の下部の電界緩和半導体領域１とn⁻導電型のドリフト層２の接合部から拡がる空乏層と連なる。そしてその空乏層はn⁻導電型のドリフト層２中をドレイン電極１０側へ拡がる。その結果、ドレイン−ソース電極間に印加された電圧が、前述の連なった空乏層によっても分担される。このため、絶縁物層９の電圧分担がさらに小さくなり、電界強度がさらに緩和される。本実施例においては、従来のものに比べて約５５％〜８０％の電界強度が緩和される。したがって、実施例５の半導体装置は従来のものに比べて約５５％以上耐圧が向上し、例えば、耐圧は３１００Ｖから３６００Ｖ程度に改善できる。上記の電界強度の緩和により上記絶縁物層９の信頼性向上がさらに図れる。実験例として、３０００Ｖの電圧印加試験を実施したところ従来のものに比べて２倍以上の寿命が得られた。

<<実施例６>>
図６は本発明の実施例６のｎチャネルＳｉＣ ＩＧＢＴのセグメントの断面図である。実施例６はｎチャネルＳｉＣ ＩＧＢＴに第２電界緩和半導体領域８を設けた構造を有する。この構造は実施例３のn^＋導電型のドレイン層３の代わりにp^＋導電型のコレクタ層６が形成されたものである。実施例６の構造諸元および製作方法では、実施例５のＳｉＣ−ｎ導電型基板の代わりにＳｉＣ−ｐ導電型基板を用い、ドレイン層を若干低濃度にするとともに、絶縁物層９の厚さや膜質の改善をはかっている。その他の製作工程は実施例３の場合と同様である。なお、ｐ^＋導電型基板の不純物濃度は、１０^１８〜１０^１９ａｔｍ／ｃｍ^３である。この実施例の場合も実施例５の場合と同様に、第２電界緩和半導体領域８を形成することによる効果があり、絶縁物層９の電界強度が緩和される。本実施例においては、従来のものに比べて約６５％〜１３０％の電界強度が緩和される。したがって、この半導体装置では約２５％以上耐圧向上を図ることができ、耐圧は３３００Ｖから４６００Ｖ程度に改善できた。上記の電界強度の緩和により上記絶縁物層９の信頼性向上も図れる。

<<実施例７>>
図７は本発明の実施例７のｎチャネルＳｉＣ MOSFETの単位セグメントの断面図である。実施例７では、ドレイン電極１９を実施例１〜４のドレイン層３の面ではなくてボディ層４が設けられるドリフト層２の面に設けている。このような構成のものを横型の絶縁ゲート半導体装置と称している。実施例７では前記各実施例で設けていたｐ導電型のボディ層４の代わりに、一定の領域をもつたとえばストライプ状のｐ導電型のボディ領域４０を設ける。ドリフト層２の上でボディ領域４０から一定距離離れたところにn^＋導電型のドレイン領域３３を設ける。そしてドレイン領域３３の上にドレイン電極１９を設ける。

ドレイン電極１９は絶縁ゲート電極１４から所定の距離を隔てて絶縁ゲート電極１４に並行して設けるのが望ましい。ドレイン電極１９とボディ領域４０との間には１個又はそれ以上のｐ導電型のターミネーション領域１５をボディ領域４０に実質的に並行して設けている。ターミネーション領域１５は、ボディ領域４０の端部の電界集中を緩和するためのものである。上記の各点以外の構造は図１のものと同じである。

横型の絶縁ゲート半導体装置では、ソース端子とドレイン端子が同じ方向に設けられているので、ハイブリッドＩＣ等に組み込んで用いる場合の配線作業が簡単になる。またドレイン電極１９が個々の半導体装置に設けられているので接続の自由度が増す。

実施例７に示したドレイン領域及びドレイン電極１９の構成は、図５に示す実施例５の構成に対しても同様に適用可能である。

また図２の実施例２、図４の実施例４及び図６の実施例６において、コレクタ層６に相当するp^＋導電型のコレクタ領域をボディ層４上の面に設け、そのコレクタ領域にコレクタ電極を設けることにより、図７の構成を実施例２、４及び６の装置にも同様に適用可能である。

<<実施例８>>
図８は、本発明の実施例８のｎチャネルＳｉＣ MOSFETのセグメントの断面図である。実施例８の構造は大略実施例３と同じであるが、電界緩和半導体領域の断面形状と製作工程において実施例３と異なる。実施例８では、トレンチ６９を形成した後、電界緩和半導体領域１Ａを形成する際、ホウ素等のイオン打ち込み量を実施例３より多くする。これにより、トレンチ底部の両端部においてn⁻導電型のドリフト層２内の横方向のホウ素の拡散がより顕著に進行し、図８に示すように電界緩和半導体領域１Ａが深さ方向と同程度まで両側にふくらんだ形状となる。その結果トレンチ型絶縁ゲート１４の底部側端部における絶縁物層９の電界強度がより緩和され、より高い耐圧を実現できる。その理由は、電界緩和半導体領域１Ａのふくらんだ広い領域で、電圧が分担されるためである。たとえば実施例３の半導体装置の耐圧２９００〜３２５０Ｖに比べ、図８に示す実施例８の耐圧は３２００Ｖから３５００Ｖと増大し、更に信頼性も向上できた。一方、図８の構造の場合、オン抵抗が若干増大するが実用的には全く問題にならない程度である。なお、本実施例の両脇にふくらんだ形状の電界緩和半導体領域１Ａは、実施例１から実施例７にも同様に適用可能である。

前記の実施例７に示したドレイン領域及びドレイン電極１９の構成は、図８に示す実施例８の構成に対しても同様に適用可能である。

<<実施例９>>
図９は、本発明の実施例９である耐圧２５００Ｖ級ｎチャネルＳｉＣ（炭化珪素）MOSFETの単位セグメントの断面図である。この実施例はトレンチ６９側面の絶縁層９の厚さに対してトレンチ底部のそれを約５ないし約２０倍以上にして電圧の分担を改良しようとする。この実施例では、セグメント幅は５μｍ、奥行きは１ｍｍである。その他の構造諸元は以下のとおりである。n⁻導電型のドリフト層２はn^＋導電型のドレイン層３の上に設け、厚さは約２０μｍである。n^＋導電型のドレイン層３は厚さ約３００μｍ、ｐ導電型のボディ層４の厚さは４μｍ、n^＋導電型のソース領域５の接合深さは０.５μｍ、凹部すなわちトレンチ６９の深さは６μｍ、トレンチ幅は３μｍ、トレンチ６９内に設けたＳｉＯ_２（酸化珪素）等の絶縁物層９の厚さはトレンチ６９底部で１μｍ、トレンチ６９側面で０.１μｍである。本実施例では、トレンチ型絶縁ゲート電極１４は紙面奥行方面に長いストライプ状である。なおトレンチの平面形状は、例えばこの実施例のように紙面奥行方向に長い長溝状のものの他に、例えば直径３μｍの円形孔状や正方形のものなどでもよい。トレンチの配置は、例えば５μｍピッチで等間隔に配列する。なお円形のトレンチの場合は縦横に格子状に又は千鳥状に配列すればよい。

本実施例の製作方法の具体例は、次のとおりである。最初にドレイン領域として機能する１０^１８から１０^２０ａｔｍ／ｃｍ^３濃度の、例えば１０^１９ａｔｍ／ｃｍ^３の濃度のn^＋形ＳｉＣ（炭化珪素）基板３を用意する。この基板３の一表面上に１０^１５から１０^１６ａｔｍ／ｃｍ^３濃度、例えば約５×１０^１５ａｔｍ／ｃｍ^３濃度のＳｉＣのn⁻導電型のドリフト層２を気相成長法等により形成する。次にそのドリフト層２の上に１０^１６ａｔｍ／ｃｍ^３程度のＳｉＣのｐ導電型のボディ層４を気相成長法等により形成する。そして、ソース層として、選択的に１０^１８ａｔｍ／ｃｍ^３程度の濃度のn^＋導電型の領域５を窒素のイオン打ち込み等により形成する（窒素にかえてりん等でも可能。）。

次に、図９のように基板３、ドリフト層２及びボディ層４からなる広義の基板を異方性エッチングして、ｐ導電型のボディ層４を貫通し底部がn⁻導電型のドリフト層２に達するトレンチ（溝）６９を形成する。続いて、トレンチ６９の内表面にＳｉＯ_２のゲート絶縁膜９を形成し、さらに気相成長法により選択的にトレンチ底部のＳｉＯ_２ゲート絶縁膜９を厚くし、約１μｍとする。そしてトレンチ６９内にりんを高濃度に含んだゲート領域としてのポリシリコンを堆積しトレンチ６９を埋め込んでゲート領域１４を作る。トレンチ６９の寸法の１例は、深さ６μｍ、幅３μｍ、長さ１ｍｍである。ここに示した寸法は１例であって、必要に応じて他の寸法も用いる。トレンチ６９内のポリシリコンを残し、それ以外の場所（基板表面等）の残りのポリシリコンを除去することにより、トレンチ型絶縁ゲート電極１４が形成される。最後に、アルミニウム（他にニッケル等も用いうる）で表面にソース電極１１、裏面にドレイン電極１０を形成し、絶縁ゲート半導体装置(MOSFET)を完成する。このMOSFETのオン抵抗は、約３０ｍΩ・ｃｍ^２であった。

本実施例はｎチャネルＳｉＣ MOSFETであり、この装置ではドレイン電極１０の電位がソース電極１１の電位より高く、かつゲート電極であるトレンチ型絶縁ゲート電極１４の電位がソース電極１１の電位よりも高くなるようにゲート電圧を印加する。このゲート電圧がしきい値電圧を超えた場合、トレンチ型絶縁ゲート電極１４の側面のｐ導電型のボディ層４の表面にｎ導電型のチャネルが形成される。それにより電子がn^＋導電型のソース領域５からそのチャネルを介してn⁻導電型のドリフト層２、さらにn^＋導電型のドレイン層３に流れ込み半導体装置がオンとなる。また、ゲート電極であるトレンチ型絶縁ゲート電極１４の電位がソース電極１１の電位以下になるようにゲート電圧を印加し、かつドレイン電極１０の電位がソース電極１１の電位より高くなるように電圧を印加した場合、n⁻導電型のドリフト層２とｐ導電型のボディ層４の接合２４の両側に空乏層が拡がる。この空乏層により電界強度を緩和し、印加電圧に耐える耐電圧性が生じる。

本実施例では、絶縁物層９のトレンチ底部の厚みを１μｍとトレンチ側面部の厚みより数倍から１０倍程度以上厚くすることにより、絶縁物層９の底部及び底部側面端部の電界が緩和される。これにより、耐電圧の向上を図ることができる。あるいは、ゲート絶縁物層９の信頼性を向上できる。

計算による予測では、図１１のような従来のトレンチ型絶縁ゲートMOSFETの場合には、トレンチ型絶縁ゲート電極１４とソース電極１１を短絡し、ソース電極１１を０Ｖとしドレイン電極１０に＋２０００Ｖを印加した場合、トレンチ型絶縁ゲート底部のＳｉ０_２絶縁物層９の電界強度は、Ｓｉ０_２の破壊電界強度である６〜１０MV/cmを超える値となった。これに対して、本実施例のMOSFETのように絶縁物層９の厚みを１μｍとしたものでは、トレンチ型絶縁ゲート底部側端部のＳｉ０_２絶縁物層９の電界強度は、従来のものに比べて９０％程度減少する。絶縁物層の信頼性は、電界強度がその破壊電界強度近くになると大幅に低下する。本実施例では絶縁物層９の電界強度が大幅に小さくなったことから、信頼性が大幅に向上した。その結果半導体装置の耐圧は２９００Ｖから３２５０Ｖに向上した。さらにｎ⁻ドリフト層を厚くすることにより、さらなる高耐圧化が可能である。ドレイン電極１０に印加した電圧はn⁻導電型のドリフト層２とトレンチ型絶縁ゲート１４の底部の絶縁物層９により分担され、絶縁物層９の電圧分担が大きくなり、それに応じて電界強度も大きくなっていた。しかし、本実施例のようにトレンチ型絶縁ゲート１４の底部の絶縁物の厚さを約１μｍ以上とすると、n⁻導電型のドリフト層２およびトレンチ型絶縁ゲート底部絶縁物層９により電圧が分担され、特に絶縁物層９の底部でドレイン−ソース間印加電圧の大部分を分担する。しかし、絶縁物層９の厚みを増した分だけその層９の電界強度も小さくなる。耐圧が高い素子の場合には、トレンチ型絶縁ゲート１４の底部の絶縁物層９の電界強度が特に高くなるので、絶縁物層９底部の厚みを増す効果は顕著になる。

実施例９において、実施例５における第２電界緩和半導体領域８に相当するものを設けると、実施例５と同様の効果が得られる。

実施例９において、実施例７におけるように、ドレイン電極１９を絶縁ゲート電極１４から所定の距離を隔てて絶縁ゲート電極１４に並行して設けると、実施例７と同様の効果を得ることができる。

<<実施例１０>>
図１０は、本発明の実施例１０のｎチャネルＳｉＣ ＩＧＢＴのセグメントの断面図である。その構造は実施例９のn^＋導電型のドレイン層３の代わりにｐ導電型のコレクタ層６を形成したものである。実施例１０の構造諸元および製作方法は、実施例９のＳｉＣ−n^＋導電型基板の代わりにＳｉＣ−p^＋導電型基板を用いる点が異なるだけであり、後の製作工程は実施例９の場合と同様である。なお、p^＋導電型基板の不純物濃度は、１０^１８〜１０^１９ａｔｍ／ｃｍ^３である。

本実施例のｎチャネルＩＧＢＴの動作において、先ずコレクタ電極１２の電位がエミッタ電極１３の電位より高く、かつゲート電極であるトレンチ型絶縁ゲート電極１４の電位がエミッタ電極１３の電位よりも高くなるようにゲート電圧を印加する。このゲート電圧がしきい値電圧を超えると、トレンチ型絶縁ゲート電極１４の側面のｐ導電型のボディ層４の表面にｎ導電型のチャネルが形成され、n^＋導電型のエミッタ領域７からそのチャネルを介して電子がn⁻導電型のドリフト層２に流れ込む。これによってｐ導電型のコレクタ層６からはn⁻導電型のドリフト層２に正孔が注入されオンとなる。この時、n⁻導電型のドリフト層２で電導率変調が起こるため、MOSFETでは非常に高かったオン抵抗が、ＩＧＢＴでは大幅に低くなる。本実施例の場合、２００Ａ／ｃｍ^２の電流でオン電圧は１.５Ｖであり、オン抵抗は７.５ｍΩ・ｃｍ^２であった。また、ゲート電極であるトレンチ型絶縁ゲート電極１４の電位がエミッタ電極１３の電位以下になるようにゲート電圧を印加し、かつコレクタ電極１２の電位がエミッタ電極１３の電位より高くなるように電圧を印加した場合、n⁻導電型のドリフト層２とｐ導電型のボディ層４の接合２４の両側に空乏層が拡がって電界強度を緩和し、印加電圧に耐える耐電圧性が生じる。

本実施例では、トレンチ型絶縁ゲート電極１４の下部では、印加電圧の大部分が絶縁物層９の底部により分担されるが、絶縁物層９の底部を厚くすることによりその底部及び底部側面端部の電界強度が緩和される。これにより、ゲート絶縁物層９の信頼性が大幅に向上する。また、ゲート絶縁物層９の電界強度が緩和されるため耐圧の向上を図ることが可能である。本実施例の場合においても、前述のMOSFETの場合と同様にトレンチ型絶縁ゲート１４の底部側面部の絶縁物層９の電界強度は、絶縁物層９を大幅に厚くしない従来の構造のＩＧＢＴに比べ、９０％程度緩和される。したがって、本実施例においても、ゲート絶縁物層９の電界強度が緩和されたことにより耐圧の向上を図れるとともにゲート絶縁物層９の信頼性が大幅に向上する。例えば実施例によれば耐圧が２９００Ｖから３２５０Ｖに改善できた。

実施例１０において、実施例６における第２電界緩和半導体領域８に相当するものを設けると、実施例６と同様の効果が得られる。

実施例１０において、実施例７におけるように、コレクタ電極１２を絶縁ゲート電極１４から所定の距離を隔てて絶縁ゲート電極１４に並行して設けると、実施例７と同様の効果を得ることができる。

以上、実施例１ないし１０について本発明を説明したが、本発明はこれらの実施例に限定されるものではなく、トレンチ型MOSサイリスタ、トレンチ型静電誘導トランジスタ、サイリスタ及びＩＥＧＴ(Injection Enhanced Insulated Gate Bipolar Transistor)等にも適用でき、各種の変形や応用ができるものである。また絶縁物層９はＳｉＯ_２以外にＴａ_２Ｏ_５（酸化タンタル）、Ｓｉ_３Ｎ_４（窒化珪素）やＡｌＮ（窒化アルミニウム）といった他の絶縁物でもよい。さらに、本発明の実施例ではゲートはトレンチを埋め込んだ構造にしてあるが、必ずしもその必要はなく、ＳｉＯ_２絶縁物層９を介してトレンチ６９の内壁の一部に薄膜状に形成してもかまわない。

本発明の実施例１の絶縁ゲート半導体装置の断面図 本発明の実施例２の絶縁ゲート半導体装置の断面図 本発明の実施例３の絶縁ゲート半導体装置の断面図 本発明の実施例４の絶縁ゲート半導体装置の断面図 本発明の実施例５の絶縁ゲート半導体装置の断面図 本発明の実施例６の絶縁ゲート半導体装置の断面図 本発明の実施例７の絶縁ゲート半導体装置の断面図 本発明の実施例８の絶縁ゲート半導体装置の断面図 本発明の実施例９の絶縁ゲート半導体装置の断面図 本発明の実施例１０の絶縁ゲート半導体装置の断面図 従来のMOSFETの絶縁ゲート半導体装置の断面図 従来のＩＧＢＴの絶縁ゲート半導体装置の断面図

符号の説明

１、１Ａ：電界緩和半導体領域
２：n⁻導電型のドリフト層
３：n^＋導電型のドレイン層
４：ｐ導電型のボディ層
５：n^＋導電型のソース領域
６：ｐ導電型のコレクタ層
７：n^＋導電型のエミッタ領域
８：第２電界緩和半導体領域
９：トレンチ型絶縁ゲート絶縁物層
１０：ドレイン電極
１１：ソース電極
１２：コレクタ電極
１３：エミッタ電極
１４：トレンチ型絶縁ゲート電極
１５：ターミネーション領域
１９：ドレイン電極
２４：n⁻導電型のドリフト層とｐ導電型のボディ層との接合部
３３：ドレイン領域
４０：ボディ領域
６９：トレンチ

Claims (4)

1. 第１の導電型をもつ半導体基板、
   前記半導体基板上に設けられ、第１の導電型と反対の第２の導電型をもち、半導体基板との間に接合を形成する第２の導電型の半導体層、
   前記の半導体層を貫通して前記半導体基板の一部までうがった少なくとも一つの凹部、
   前記凹部の内表面に形成され、前記凹部の底部において、前記凹部の側面より厚さが大きい絶縁層、
   前記絶縁層によって前記基板及び前記半導体層と絶縁されて少なくとも一部が前記凹部内に設けられたゲート、
   前記半導体層の中で前記絶縁層に囲まれた前記ゲートの周囲部の領域において前記第２の導電型の半導体層の表面から所定の深さまで形成された第１の導電型の第２の半導体領域、
   前記第２の導電型の半導体層及び前記第２の半導体領域の上にこれらと導電的に設けた第１の電極、及び
   前記半導体基板の他の部分に設けた第２の電極、
   を備えたことを特徴とする絶縁ゲート半導体装置。
2. 前記基板の前記接合をもつ面とは反対側の面に第２の導電型の層を設けたことを特徴とする請求項１記載の絶縁ゲート半導体装置。
3. 前記凹部の内表面に形成した絶縁層は、前記凹部の底部の絶縁層の厚さが前記凹部の側面の厚さの約５ないし約２０倍である請求項１又は２記載の絶縁ゲート半導体装置。
4. 前記凹部の底部に形成した絶縁層の厚さは約０．５ないし約２ミクロンであることを特徴とする請求項１又は２記載の絶縁ゲート半導体装置。

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