JP2007122589A

JP2007122589A - ミックスドシグナル回路シミュレータ

Info

Publication number: JP2007122589A
Application number: JP2005316595A
Authority: JP
Inventors: Yoshinaga Okamoto; 吉永岡本
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2005-10-31
Filing date: 2005-10-31
Publication date: 2007-05-17
Also published as: US20070101302A1; CN1959684A

Abstract

【課題】回路設計における検証について直接的な操作で修正可能なミッスクドシグナル回路シミュレータを提供する。
【解決手段】回路シミュレータ５によって生成された波形を選択し、前記波形上の点あるいは波形に対し、入力手段１０により入力された入力データ１１を得る。前記選択された波形と入力データ１１は波形解析手段１２によって解析され、回路パラメータ更新情報１３が生成される。この回路パラメータ更新情報１３に基づきネットリストデータ３を更新し、回路シミュレータ５を再帰的に動作させることにより、所望の波形を実現しうる回路の設計が可能になる。
【選択図】図１

Description

本発明は、ミックスドシグナル回路シミュレータに係り、特に、多数の回路素子を有する半導体回路設計において、回路素子の電気的特性を解析し設計データにフィードバックするミックスドシグナル回路シミュレータに関する。

近年の半導体設計においては、デジタル回路・アナログ回路・メモリ回路・ＲＦ回路を同一チップ上に混載して設計するＳＯＣ (System On a Chip）の進展とともに、半導体素子の微細化および低電圧化によりリーク電流、配線寄生容量、プロセスばらつき信頼性などの問題は益々重要になってきており、複雑かつ高度なデザインを要求される回路設計者にとって設計回路のシミュレーションは必須となっている。

一方、これまでの設計フローでは、アナログ回路とデジタル回路はそれぞれまったく異なる環境で開発され、物理的なレイアウト作成の段階になってはじめて一つの回路としてまとめられるという方法がとられていた。しかし、このような方法では今日のアナログ回路とデジタル回路が複雑な相互作用を持つＳｏＣの設計では、システムレベルの不具合を事前に回避することができず、その修正に多大な労力と時間が必要になることがしばしば生ずる。

このような事態を回避するため、システムレベルの検証を可能な限り設計の早期の段階で実施し、問題点を発見し改善策を講じていく必要がある。そのため今日の回路シミュレータにはポストレイアウト検証（Post Layout Verification）という目的だけではなく、プリレイアウト検証(Pre Layout Verification)時にシステムレベルの検証を実施できる高い機能が求められており、アナログ回路で主流であるＳＰＩＣＥ(Simulation Program with Integrated Circuit Emphasis)、デジタル回路の主流であるＶＨＤＬ（Very High Speed Integrated Circuit Hardware Description Language）やＶｅｒｉｌｏｇをはじめ、トランジスタレベルや高周波回路までもを扱うことのできる広範な回路シミュレータが開発されている。

しかしながら、アナログ回路は、デジタル回路に比べてきちんとした波形を形成しないことが多いことから、自動化は困難であり、従来のアナログ回路シミュレータにおいても、その検証や設計回路への修正についてはまだまだ多くの部分において人手に頼っているのが現状である。ここでは以下に従来手法について例を掲げて述べる。

従来、種々の回路シミュレーション方式が提案されている。この回路シミュレーション方式の一例の構成図（特許文献１参照）を図１９に示す。図１９に示すように、この方法では設計者により作成された入力データＥ１０１を格納するファイルＥ１を入力処理手段Ｅ２によりネットリストデータＥ１０２を格納ファイルＥ３と、およびグラフ定義データＥ１０３を格納ファイルＥ４とをそれぞれ生成する。続いて回路シミュレータＥ５により解析結果データＥ１０５を格納するファイルＥ６を生成し、前記ファイルＥ４およびファイルＥ６よりグラフデータ群Ｅ１１０を発生させファイルＥ８に格納する。前記ファイルＥ８は波形表示手段Ｅ９により表示デバイスＥ１１上に表示されるとともに、グラフ選択手段Ｅ１０により、所望のグラフのみの選択や並べ替え等の操作が可能である。

次に、回路シミュレータＥ５の動作処理について図２０の例を用いて説明する。図２０は、ＥＷＳ(Engineering Work Station)やＰＣ (Personal Computer)などのコンピュータで広く使われている回路シミュレータＳＰＩＣＥの過渡解析の実行フロー図である。同図のステップＦ１において初期化を行う。この初期化により、ネットリストデータが読み込まれ、コンピュータ上のメモリに格納され初期状態における各回路素子の全端子の電圧と電流値が求められる。次にステップＦ２においてシミュレーション時間Ｔに“０”を代入する。このシミュレーション時間Ｔはシミュレーション処理が進行するに従い増加する。

以上の一連の処理が終了すると、ステップＦ３以降のループ処理部分に移行する。まずステップＦ３においてコンピュータのメモリに格納されている各ノードの電圧値および電流値をファイルに出力する。その際全ノードに限定されず、ノードが指定されている場合にはこの指定ノードについてのみ出力が行われる。

次に、ステップＦ４において現時点のシミュレーション時間Ｔがシミュレーション終了時間か否かを判断する。シミュレーション終了時間である場合には処理を終了するが、シミュレーション終了時間ではない場合は処理を継続し、ステップＦ５に進む。ステップＦ５では時間ステップ値Ｔｄにステップ値の初期定数値であるＴ０を代入する。シミュレーション時間Ｔにステップ値Ｔｄを加算した値（Ｔ＋Ｔｄ）を仮の新しいシミュレーション時間に設定して、各ノードの電圧値および電流値を計算する。

その後ステップＦ７において全ての計算が収束して値を求めることができたか否かを判断し、収束した場合には、ステップＦ８においてシミュレーション時間ＴをＴ＋Ｔｄに更新して、ループの先頭であるステップＦ３に戻る。回路シミュレータはこれら一連の動作をシミュレーション終了時間まで繰り返す。

一方、前記ステップＦ７において計算結果が収束しなかった場合においては、ステップＦ９においてステップ値Ｔｄを減少させて、ステップＦ１０において所定の値Ｔｆと比較し、ステップ値Ｔｄのほうが大きい場合にはステップＦ６に戻り、再度計算を行う。しかしながら、ステップ値Ｔｄが所定の値Ｔｆよりも小さくなった場合にはシミュレーション処理を強制的に終了する。

上で述べたシミュレーション処理の強制的な終了とは、すなわちシミュレーション精度に影響するほど過大な計算誤差がある場合、または全く計算結果が収束せずに計算結果が得られなかった場合に相当する。

特開平８−６３５０７号公報（第７頁、第1図）

上述した従来の技術ではネットリストデータとグラフ定義データを出力し、それらを波形表示手段に入力することにより自動的に波形グラフを加工して表示デバイス上に表示させることができるが、その波形を確認し、検証し、設計回路に反映させるのは依然として設計者であり、完全な自動化は実現されていない。

しかしながら、設計対象の回路規模が増大し複雑化していく今日において、このような方法を用いると設計者の作業量が膨大になり、大規模な集積回路の設計を効率よく行うことが困難である。

また、アナログ回路の設計の場合、回路素子の特性が全体の特性に大きく影響するため、安易に回路素子のサイズの変更ができず、小面積化および省電力化を図ることが難しいという問題がある。

更に、ミックスドシグナル回路シミュレータはデジタル回路シミュレータに比べて実行速度が遅く、開発効率が大きく劣るという問題がある。

本発明は前記実情に鑑みてなされたもので、その目的は回路シミュレータを用いた回路設計において、表示デバイス上に表示された波形に対し設計者の直接的な操作によって容易に回路の修正や変更ができ、所望の回路設計を行うことができるミックスドシグナル回路シミュレータを提供することにる。

更に、本発明は前記目的に加えて、より小面積であってかつ低消費電力の回路を生成することのできるミックスドシグナル回路シミュレータを提供することにある。
更に加えて、本発明は前記目的に加えて、ハードウェア記述言語を簡単に生成でき、より高速にシミュレーションが実行できる回路シミュレータを提供することにある。

上記目的達成のために、本発明のミックスドシグナル回路シミュレータでは、作成された回路図の回路情報データよりネットリストデータを出力するネットリスト出力手段と、前記ネットリストデータと入力信号データとより波形データを出力する回路シミュレータと、所望の値を入力する入力手段と、前記入力手段によって生成された入力データと前記波形データを解析し回路パラメータ更新情報を生成する波形解析手段とを備えたことを特徴とする。
この構成により、設計者は回路図上の回路パラメータを直接修正することなく、所望の入力値近傍を通過する波形を発生する回路を生成できるため、容易に回路の修正をおこなうことができるようになり、最適な回路を迅速に生成することができる。

本発明では、上記ミックスドシグナル回路シミュレータにおいて、前記波形解析手段は、前記波形データより選択された波形の一点を選択し、前記入力データと前記波形データを解析し回路パラメータ更新情報を生成するように構成したことを特徴とする。
この構成により、設計者は回路図上の回路パラメータを直接修正することなく、波形データより選択された波形の一点を選択し、前記入力データと前記波形データを解析し回路パラメータ更新情報を生成するようにしているため、所望の入力値近傍を通過する波形を発生する回路を生成でき、容易に回路の修正を行なうことができ、最適な回路を迅速に生成することができる。

本発明では、上記ミックスドシグナル回路シミュレータにおいて、前記波形解析手段は前記波形データより選択された波形を編集する波形編集手段と、前記波形編集手段によって生成された波形編集データを解析し、回路パラメータ更新情報を生成する波形編集結果解析手段とを含むことを特徴とする。
この構成により、設計者は回路図上の回路パラメータを直接修正することなく、所望の波形の回路を生成できるようになるため、より直感的な操作かつ容易に回路の修正を行うことができるようになり、最適な回路を迅速に生成することができる。

本発明では、上記ミックスドシグナル回路シミュレータにおいて、前記回路パラメータ更新情報により前記ネットリストデータを変更するネットリスト変更手段と、前記回路バラメータ更新情報により前記回路情報データを変更する回路情報データ変更手段とを備えたことを特徴とする。
この構成により、設計者は回路図上の回路パラメータを直接修正することなく、ネットリストデータを変更し、所望の波形の回路を生成できるようになるため、より直感的な操作かつ容易に回路の修正を行うことができるようになり、最適な回路を迅速に生成することができる。

本発明では、上記ミックスドシグナル回路シミュレータにおいて、前記波形データより選択された波形を所定の表示デバイスに表示する波形表示手段を備え、前記波形解析手段は、前記波形表示手段上波形に基づいて解析を行うように構成されることを特徴とする。
この構成により、設計者は回路図上の回路パラメータを直接修正することなく、より直感的な操作かつ容易に回路の修正を行うことができるようになり、最適な回路を迅速に生成することができる。

本発明では、上記ミックスドシグナル回路シミュレータにおいて、生成される回路パラメータ更新情報内の値のステップが各々デザインルールに基づいた固定値であることを特徴とする。
この構成により、設計者はデザインルールを意識することなく回路パラメータを更新できるだけではなく、生成される回路パラメータ更新情報の組が限定されるため回路シミュレーションの繰り返し時間が短縮されるという効果が期待できる。

本発明では、上記ミックスドシグナル回路シミュレータにおいて、前記入力手段によって生成された入力値データ近傍を通過する波形または前記波形編集手段によって編集された波形を実現する回路パラメータ更新情報が複数存在する場合に、回路面積が最小もしくは回路の消費電力が最小となる回路パラメータ更新情報を優先的に選択することを特徴とする。
この構成により、入力手段または波形編集手段によって実現された回路の面積や消費電力の過剰な増加を抑制することができ、製造コストの削減や半導体集積回路全体の消費電力の低減に役立つ。

本発明では、上記ミックスドシグナル回路シミュレータにおいて、前記波形編集手段は、標準の条件での波形と、最良条件および最悪条件での波形を前記同一表示デバイス上に表示するように構成され、前記の表示波形うち選択した一つの波形に対して入力手段または波形編集手段を受け付け、回路パラメータ更新情報に従って、前記全ての波形を再表示および再編集候補することを特徴とする。
この構成により、設計マージンの最適化を図ることができ、高品質の半導体集積回路を設計することができる。

本発明では、上記ミックスドシグナル回路シミュレータにおいて、前記波形解析手段または前記波形編集結果解析手段により回路パラメータ更新情報の組が存在せず、かつ入力信号データの変更により回路パラメータ更新情報が存在可能である場合は、前記入力信号データの該当部分を強調して前記表示デバイス上に表示することを特徴とする。
この方法により、所望の波形が実現し得なかった場合に、生成不能の箇所の探索に要していた時間を短縮することができる。

本発明では、上記ミックスドシグナル回路シミュレータにおいて、前記入力データにより入力され波形箇所または前記波形編集データより編集された波形箇所が連続して繰り返される部分の一部または全部である場合、前記波形データより繰り返しの最初のシミュレーション時間を取得し、前記ネットリスト変更手段によるネットリスト変更後のシミュレーション時には、前記繰り返しの最初のシミュレーション時間またはそれ以前のシミュレーション時間よりシミュレーションを実施することを特徴とする。
このことにより、値入力後および波形編集後の回路シミュレーション時間を短縮することができ、迅速な回路の再設計が可能となる。

本発明では、上記ミックスドシグナル回路シミュレータにおいて、さらに、入力信号データとライブラリデータを用い前記ネットリストデータよりネットリスト置換データを出力するネットリスト置換手段を含むことを特徴とする。

本発明では、上記ミックスドシグナル回路シミュレータにおいて、前記回路シミュレータが、前記波形データより選択された波形を所定の表示デバイスに表示する波形表示手段と、前記表示デバイスに表示された波形を選択する波形選択手段と、前記波形選択手段により選択された波形をハードウェア記述言語に変換する波形言語変換手段と、前記波形言語変換手段によりハードウェア記述言語と前記ライブラリデータに登録するライブラリ登録手段とを含むことを特徴とする。
この構成により、ハードウェア記述言語を簡単な操作で生成することができ、再シミュレーションを高速に行うことができる。

本発明では、上記ミックスドシグナル回路シミュレータにおいて、前記ハードウェア記述言語による出力信号が入力信号の写像として与えられることを特徴とする。
この方法により、入力信号に対し高精度な出力信号を得ることのできるハードウェア記述言語を生成することができる。

本発明では、上記ミックスドシグナル回路シミュレータにおいて、前記ハードウェア記述言語による出力信号がシミュレーション時間の写像として与えられることを特徴とする。
この方法により、シミュレーション時間に対し高精度な出力信号を得られるハードウェア記述言語を生成することができる。

本発明では、上記ミックスドシグナル回路シミュレータにおいて、前記ハードウェア記述言語による出力信号が信号の立ち上がりと立ち下がりの両方について記述されていることを特徴とする。
このことにより、立ち上がりと立下りについて出力信号の変化の度合いが異なる場合においても高精度なハードウェア記述言語を生成することができる。

加えて本発明では、上記ミックスドシグナル回路シミュレータにおいて、標準の条件でのハードウェア記述言語と、最良条件および最悪条件でのハードウェア記述言語を前記ライブラリデータに登録し、前記ネットリスト置換手段により切り替えて利用することを特徴とする。
この構成により、標準の条件だけではなく最良条件および最悪条件時の回路シミュレーションにおいても高速化できるため、回路設計期間の短縮を実現できる。

本発明により、設計者は回路図上の回路パラメータを直接修正することなく、所望の入力値近傍を通過する波形を発生する回路を生成できるようになるため、容易に回路の修正を行うことができるようになり、容易に回路の修正を行うことができるという効果を期待することができる。
また、生成された回路の面積や消費電力の削減が期待でき、さらに設計マージンの最適化を図ることができる。

さらに、ハードウェア記述言語を簡単な操作で生成することができ、再シミュレーションを高速に行うことができる。

本発明の実施の形態について、以下に図面を参照しながら詳細に説明する。
（実施の形態１）
図１は本発明の実施の形態１の構成を示すブロック図である。本実施形態では、作成された回路図の回路情報データよりネットリストデータを出力するネットリスト出力手段と、前記ネットリストデータと入力信号データとより波形データを出力する回路シミュレータと、所望の値を入力する入力手段と、前記入力手段によって生成された入力データと前記波形データを解析し回路パラメータ更新情報を生成する波形解析手段とを備えたことを特徴とするもので、設計者が回路図上の回路パラメータを直接修正することなく、所望の入力値近傍を通過する波形を発生する回路を生成でき、容易に回路の修正をおこなうことによって、最適な回路を迅速に生成することができるようにしたものである。

すなわち、本実施の形態のミックスドシグナル回路シミュレータは、図１に示すように、設計回路の情報を保持する回路情報データ１を入力データとしネットリストデータ３を出力するネットリスト出力手段２と、ネットリストデータ３と入力信号データ４より波形データ６を生成する回路シミュレータ５と、波形データ６とグラフ選択手段９により選択した波形を表示デバイス８にグラフィックに表示する波形表示手段７と、表示デバイス８上に表示された波形上の点を選択し所望の値の入力を受け付けその結果を入力データ１１に出力する入力手段１０と、入力データ１１と波形データ６とを解析し回路パラメータ更新情報１３を生成する波形解析手段１２と、回路パラメータ更新情報１３に基づいてネットリストデータ３を変更するネットリスト変更手段１４と、回路パラメータ更新情報１３に基づいて回路情報データ１を変更する回路情報データ変更手段１５とを具備して構成されている。

設計者によって作成された回路の情報からなる回路情報データ１は、ネットリスト出力手段２によって処理され、回路素子情報および回路素子の接続情報を含むネットリストデータ３を出力する。前記ネットリストデータ３と回路シミュレーションに必要な印加電圧や印加電流およびシミュレーション条件等を記した入力信号データ４により、回路シミュレータ５を動作させて、実際の回路シミュレーションが行われ、解析対象となる集積回路の解析が実施される。この回路シミュレーション結果は波形データ６に出力される。前記波形データ６は波形表示手段７に入力され、波形表示手段７においてはこの波形データ６をグラフ化し、グラフ選択手段９によって選択されたグラフをディスプレイ等の表示デバイス８に表示する。入力手段１０により、設計者はさらに選択されたグラフの波形上の一点を選択でき、その結果は入力データ１１に記憶される。波形解析手段１２により、入力データ１１と波形データ６とを解析し、回路パラメータ更新情報１３を生成する。ネットリスト変更手段１４は前記回路パラメータ更新情報１３により、ネットリストデータ３の回路パラメータ部分を変更し、さらに回路シミュレータ５を動作させる。この動作により生成される波形データ６は波形解析手段１２により設計者により入力された入力データと比較解析され、許容すべき誤差以内であれば回路情報データ変更手段１５により、回路情報データ１が変更される。しかしながら、許容すべき誤差に収まらなかった場合には、前回とは異なる新たな回路パラメータ更新情報１３を生成し、ネットリストデータ３を更新するといった一連の動作を繰り返す。この繰り返しは、許容すべき誤差以内に収まるか、回路パラメータ更新情報が生成しきれなくなるまで継続される。

前記一連の動作については後述する。

次に図２を用いて入力手段について説明する。図２はある回路ブロックにおけるシミュレーション時間ＴをＸ軸にとり、出力端子Ｙ−Ｇ間電圧をＹ軸にとった場合の波形グラフである。入力手段は図２における波形上をポインティング装置もしくはそれに代わりうる装置により選択した場合に、図３のような入力指示画面Ｚ１を表示する。この入力指示画面においては、選択した波形上のＸ軸およびＹ軸の値がそれぞれｔ０、Ｖ０(それぞれ実数値)として表示され、図３のＺ２およびＺ３のようにそれぞれに対して値の入力を受け付ける。ここで、必ずしも両方の値を入力する必要はなく、入力されなかった値については前述の波形上の値を用いる。今、Ｙ軸の値として“Ｖ１”(実数値)を入力した場合、入力データにはｔ０とＶ１と波形Ｗ２のｔ０での傾きが記録されることになる。

既に述べたように、回路シミュレータは離散的なシミュレーションを行っているため、波形を表すデータは離散値である。この場合、線形最小二乗法やロバスト最小二乗法に代表されるパラメトリック近似法や、内挿法や平滑化スプラインに代表されるノンパラメトリック近似法を用い曲線近似関数を導出することにより波形Ｗ２のｔ０での傾きを知ることになる。また、簡単にはｔ０近傍である回路シミュレーションを実施した２点から求めてもよい。回路パラメータ更新情報に基づく回路シミュレーションにより得られた波形（図２のＷ５）が入力値に近いと判断する方法は、入力データの点（ｔ０，Ｖ１）と波形Ｗ５との距離が近いことと波形Ｗ５のｔ０での傾きが波形Ｗ２のｔ０での傾きに近いことである。前記判断により複数の回路パラメータ更新情報が候補としてあがった場合はそのうちで回路パラメータより算出される回路面積または回路シミュレーションにより導出される消費電力が最小になるものが選択される。

（実施の形態２）
図４は本発明の実施の形態２の構成を示すブロック図である。本実施の形態では、実施の形態１において入力手段１０では電圧Ｖを１点の情報として入力していたのに対し、本実施の形態では、波形編集手段１９によって波形を入力して波形編集結果解析手段２１によって波形編集を行うようにしたことを特徴とする。１点ではなく波形として編集しているため、最適化が容易となる。すなわち、図４に示すように、本実施の形態では、設計回路の情報を保持する回路情報データ１を入力データとしネットリストデータ３を出力するネットリスト出力手段２と、ネットリストデータ３と入力信号データ４より波形データ６を生成する回路シミュレータ５と、波形データ６とグラフ選択手段９により選択した波形を表示デバイス８にグラフィックに表示する波形表示手段７と、表示デバイス８上に表示された波形を編集しその結果を波形編集データ２０に出力する波形編集手段１９と、波形編集データ２０と波形データ６とを解析し回路パラメータ更新情報１３を生成する波形編集結果解析手段２１と、回路パラメータ更新情報１３に基づいてネットリストデータ３を変更するネットリスト変更手段１４と、回路パラメータ更新情報１３に基づいて回路情報データ１を変更する回路情報データ変更手段１５とを具備して構成されている。

設計者によって作成された回路の情報からなる回路情報データ１は、ネットリスト出力手段２によって処理され、回路素子情報および回路素子の接続情報を含むネットリストデータ３を出力する。前記ネットリストデータ３と回路シミュレーションに必要な印加電圧や印加電流およびシミュレーション条件等を記した入力信号データ４により、回路シミュレータ５を動作させて、実際の回路シミュレーションが行われ、解析対象となる集積回路の解析が実施される。この回路シミュレーション結果は波形データ６に出力される。

前記波形データ６は波形表示手段７に入力され、波形表示手段７においてはこの波形データ６をグラフ化し、グラフ選択手段９によって選択されたグラフをディスプレイ等の表示デバイス８に表示する。波形編集手段１９により、設計者はさらに選択されたグラフの波形の一部分に対し、設計者の意図する方向に移動・拡大・複写・置換といった操作を表示デバイス８上で行い、その結果は波形編集データ２０に記憶される。前記の操作により曲線が消失した区間については、スプライン等の曲線で補間し、またＸ軸上またはＹ軸上で二重になった部分においては、設計者の設置した波形を優先的に採用し、同じく既存曲線部分とスプライン等の曲線で接続される。

さらに、設計者の操作に従い曲線上に任意の操作点を設けることができ、この操作点を操作することによる波形の編集も可能である。これらの操作はキーボード、マウス等のポインティング装置またはそれに代わりうる装置でも可能である。波形編集結果解析手段２１により、波形編集データ２０と波形データ６とを解析し、回路パラメータ更新情報１３を生成する。ネットリスト変更手段１４は前記回路パラメータ更新情報１３により、ネットリストデータ３の回路パラメータ部分を変更し、さらに回路シミュレータ５を動作させる。この動作により生成される波形データは波形編集結果解析手段２１により設計者により編集された波形と比較解析され、許容すべき誤差以内であれば回路情報データ変更手段１５により、回路情報データ１が変更される。しかしながら、許容すべき誤差に収まらなかった場合には、前回とは異なる新たな回路パラメータ更新情報１３を生成し、ネットリストデータ３を更新するといった一連の動作を繰り返す。この繰り返しは、許容すべき誤差以内に収まるか、回路パラメータ更新情報が生成しきれなくなるまで継続される。

ここで、前記一連の動作を具体例に沿って説明する。図５は、一般によく知られている定電圧発生回路である。図５の回路では端子Ａ−Ｇ間に電圧を印加すると、電源電圧変動やプロセス変動に対し極めて安定である電圧が端子Ｙ−Ｇ間に出力される。例えばこの図において抵抗Ｒ１と抵抗Ｒ２が共に同じく、長さＬが10μｍであり幅が１μｍであった場合に回路シミュレーションにより表示デバイス上に表示される波形は図６のようになったとする。図６において、波形Ｗ１は端子Ａ−Ｇ間の電圧であり、波形Ｗ２は端子Ｙ−Ｇ間の電圧を表している。今の状態において、波形Ｗ１はシミュレーション時間ｔ０において１．８Ｖであり、波形Ｗ２は同時間において１．１Ｖである。波形編集手段はシミュレーション時間ＴをＸ軸、Ｙ−Ｇ間電圧をＹ軸とするグラフの任意の区間または波形上の任意の点を指定し、波形Ｗ２の変形を行うことができる。この波形編集手段により、端子Ｙ−Ｇ間電圧の波形をＷ２よりＷ３、すなわちシミュレーション時間ｔ０における電圧値が１．４Ｖになるように編集した場合、波形編集結果解析手段は波形編集データにより生成された波形編集データに対し一時的な解析を行う。

これは図５の回路素子の回路パラメータに対し、各々変量δを付加した多変量解析を実施する。簡単かつ具体的な例で説明すると、図５の抵抗Ｒ２の幅Ｗを仮に（１μ＋０．１μ）ｍとし、ネットリスト変更手段によりネットリストを更新し回路シミュレータを動作させる。この回路シミュレーションによって得られる波形は図６のＷ４のように、シミュレーション時間ｔ０における端子Ｙ−Ｇ間電圧値が１．０５Ｖとなり、１．１Ｖから１．４Ｖという意図した方向とは反対になっていることがわかる。

このことにより、抵抗Ｒ２の幅Ｗに付加する変量δはδ＜０であることがわかる。あとは、波形編集結果解析手段とネットリスト変更手段と回路シミュレータとを再帰的に動作させ、波形編集データに十分に近い変量δを計算させればよい。この収束アルゴリズムとしては最大傾斜法（ＳＤ）、共役勾配法（ＣＧ）、ニュートンラプソン法（ＴＮ）などが知られているが、ここでは一変量であるので例えば逐次二分木法によれば、その絶対値が十分に大きいδ１をとり、抵抗Ｒ２に関する回路パラメータを（１μ＋δ１）とした場合、回路シミュレーションに得られた波形のシミュレーション時間ｔ０における端子Ｙ−Ｇ間電圧値が１．４Ｖを超えるようであれば、波形編集データに十分に近い波形を得る回路パラメータδは０＞δ＞δ１の間に存在する。

このため、次に同回路パラメータを（１μ＋δ１／２）として、シミュレーション時間ｔ０の端子Ｙ−Ｇ間電圧を求め、１．４Ｖを超えるようであれば、求める回路パラメータは範囲０＞δ＞δ１／２の間に存在する。上記でない場合は、回路パラメータはδ１／２＞δ＞δ１間に存在する。以降は同様にδ１を二分割していくことにより、波形編集データを実現しうる回路パラメータが求まる。

上記は一変量時の簡単な例であるが、この手法を多変量に拡張することは難しくない。例えば、抵抗Ｒ２のＬとＷの二変量として扱った場合の解析では、Ｌ＝１６μｍ、Ｗ＝０．５μｍがシミュレーション時間ｔ０に端子Ｙ−Ｇ間の電圧が１．４Ｖとなる解の一つとして得られ、また抵抗Ｒ１とＲ２のそれぞれＬとＷの四変量として扱った場合では、Ｒ１についてＬ＝６μｍ、Ｗ＝０．２５μｍ、Ｒ２についてＬ＝１４μｍ、Ｗ＝０．５μｍが得られる。

さらに、上記に関しては簡単のためシミュレーション時間ｔ０での波形編集データと回路パラメータ更新情報に基づいて回路シミュレーションを行った波形データとの一致性について図７を用いて説明する。図７は、図６のＹ−Ｇ間電圧対シミュレーション時間Ｔのグラフを縦方向に拡大した図である。図７において、波形Ｗ２およびＷ３は、図６における波形と同一であり、波形Ｗ５は回路パラメータ更新情報に基づいて回路シミュレーションを行った波形である。一般にパラメータtによりＹ−Ｇ間電圧が関数で得られる場合、すなわち波形Ｗ３を表す関数が f(t)、波形Ｗ５を表す関数が g(t) である場合、相互相関関数 Rfg(t) を求め、さらに相互相関係数を算出して一致性を検出するという手法がある。また、実際の共変関係が弱い場合は、偏相関係数を取る必要があるかもしれない。

しかしながら、上に述べたように波形Ｗ２や波形Ｗ５は回路シミュレーションによって得られた波形であるため離散値である。このため既述の曲線近似間数を導出してもよいし、離散データに対する相関係数を導出してもよい。波形編集結果解析手段は各回路パラメータに対応する相関係数の絶対値が大きいものを優先させて、回路パラメータ更新情報を生成していき、編集された波形に近づけていくと効率がよい。前記の各波形については、図５に記載されていない外部の回路によりノイズ成分が存在する場合には、フーリエ変換を行い、ローパス、ミドルパス、ハイパスフィルタを適宜実施することによりその影響を抑制することができ、一致性検出精度の向上に役立つことが信号理論などにより公知である。(Donald B. Percival, and Andrew T. Walden. Spectral Analysis for Physical Applications: Multitaper and Conventional Univariate Techniques. Cambridge: Cambridge University Press, 1993.)

このようにして得られた回路パラメータ更新情報は回路情報データ変更手段により回路情報データに反映される。この際に回路情報データの変更前後の値が回路図エディタ上で確認したり、また変更リストとして表示させたりしてもよい。

本実施の形態においては、Ｘ軸をシミュレーション時間、Ｙ軸を端子電圧として説明したが、Ｘ軸・Ｙ軸にそれぞれ電圧・電流・周波数などの他の物理量を設定可能であることは自明である。

また、回路パラメータ更新情報の組が複数存在する場合、回路面積や回路シミュレーションによって得られる消費電力が最小の組を優先的に選択するようにすることにより、小面積・省消費電力である半導体回路を設計できる。

次に図８を用いた説明を行う。図８は前述の図４に回路図エディタ１６とデザインルール定義データ１７、デバイスライブラリ１８を追加したものである。ここでデザインルール定義データは回路図エディタで使用される各素子の物理的な制限情報が格納されている。この物理的な制限情報は製造プロセスに大きく依存しており、例えばトランジスタ素子のゲートの最小寸法、最小配線幅、配線間ビアの最小寸法などに加えて、それら各々の増加幅、各素子間の間隔の最小幅、またデバイスモデル抽出時にその線形性および誤差範囲から決まる各素子の最大寸法などである。例えば図５で説明に用いた抵抗素子に関し図９を用いて説明すると、Ｌ、Ｗは共に１μｍステップであり、（Ｌ，Ｗ）が左下点（１μｍ，１μｍ）と右上点（４μｍ，４μｍ）で表される領域１の範囲内である場合は抵抗デバイスモデルｒｅｓ＿ａｒｅａ１、左下点（４μｍ，３μｍ）と右下点（７μｍ，６μｍ）で表される領域２の範囲内である場合は抵抗デバイスモデルｒｅｓ＿ａｒｅａ２を使用するといったものがデザインルール定義データ内に含まれる。これらの情報はレイアウト作成時やネットリストデータ出力時に利用される。また、上記のデバイスモデルｒｅｓ＿ａｒｅａ１、ｒｅｓ＿ａｒｅａ２はデバイスライブラリに格納されている。

前記実施の形態に加え、さらに前記デザインルール定義データを波形編集結果解析手段の入力として参照することにより、回路パラメータ更新情報の組を離散値に限定することができ、さらに回路パラメータの上限と下限を設定することができ、その上適切なデバイスモデルを使用できるようになるため、不必要な再シミュレーション時間を短縮でき、さらにデザインルールドリブンである回路パラメータの生成が可能になる。

また、前記デバイスライブラリにはプロセス条件的、および温度条件的に通常条件に加え最良条件および最悪条件でのデバイスモデルが格納されているため、通常条件での回路パラメータ更新情報取得後に、最良条件および最悪条件における回路シミュレーションを実施し、編集前の波形と編集された波形および回路パラメータの更新により実現可能である上記条件の波形を同一表示デバイス上に表示することにより、設計者は回路パラメータ更新が最良条件、最悪条件に与える影響を容易に把握できる。また、波形編集手段はさらに編集した波形に加え表示デバイス上に表示されている通常条件・最良条件・最悪条件の波形のうち選択された波形を対象にして行えるようにすることにより、設計者はさらにプロセスばらつきに適した回路設計を行うことができるようになる。

上記構成に加えて、上記デザインルール定義データに回路パラメータの変更を禁止する回路素子や回路ブロックの情報を付け加え、前記情報に該当する回路パラメータについては波形編集結果解析手段により、回路パラメータ更新情報に入れないようにすることにより、例えば、寄生容量や寄生抵抗成分に対して回路パラメータが更新されなくなるため、ポストレイアウト検証においても利用できるようになる。

次に波形編集データを満たす回路パラメータ更新情報が得られない場合について述べる。この場合、デザインルール定義データで示される回路パラメータ範囲内では実現し得ないため上述した図２０での回路シミュレータの強制的に終了した場合に相当し、最早現状の回路構成では実現不可能である。この場合は、入力信号データを一時的に変更し、波形編集データを満たす回路パラメータが存在するかを判別する。上述した実施例においては、入力波形を固定とし、波形編集データを満たす回路パラメータを求めてきたのであるが、今度は波形編集データを固定とし、回路パラメータを多変量解析し、入力波形に最も近い回路パラメータを求めることに等しい。そうして得られた入力波形を入力信号データと同一表示デバイス上に表示することにより、設計者は入力信号の妥当性や仕様の変更の必要性を容易に判断できるようになり設計期間の短縮を図ることができる。

前記実施の形態においては、一つの波形のみを編集として説明したが、同一端子の複数の物理量、または異なる端子を同時に編集しても上記の方法は成り立つ。

さらに、図１０は本実施の形態において、周期的な波形を編集した場合である。同図において波形Ｗ６が編集前の波形、波形Ｗ７が編集後の波形である。この場合、波形編集結果解析手段は編集前の波形に対して自己相関関数よりその周期性を算出することができる。周期性が認められ、かつ回路シミュレーション中の各ノードの収束電圧や電流が一時的に保存できる場合、回路シミュレーションをシミュレーション時間０からやり直すことなく、途中から実施できる。例えば図１０において、シミュレーション時間ｔ２において収束電圧や電流が一時的にファイルに保存されており、かつ上記周期性よりシミュレーション時間ｔ３より最初の周期が認められた場合においては、シミュレーション時間ｔ２より再シミュレーションを実行することにより、波形Ｗ８を得るようにし、シミュレーション時間の短縮を図ることができる。

（実施の形態３）
図１１は本発明の実施の形態３の構成を示すブロック図である。図１１に示されるように、本実施の形態は、作成された回路図の回路情報データ１よりネットリストデータ３を出力するネットリスト出力手段２と、入力信号データ４とライブラリデータ２６を用い前記ネットリストデータ３よりネットリスト置換データ２７を出力するネットリスト置換手段２２と、前記ネットリスト置換データ２７と前記入力信号データ４より波形データ６を出力する回路シミュレータ５と、前記波形データ６より選択された波形を所定の表示デバイス８に表示する波形表示手段７と、前記表示デバイス８に表示された波形を選択する波形選択手段２３と、前記波形選択手段２３により選択された波形をハードウェア記述言語に変換する波形言語変換手段２４と、前記波形言語変換手段２４によりハードウェア記述言語を前記ライブラリデータ２６に登録するライブラリ登録手段２５とを具備して構成されている。

本実施の形態３は、１実施の形態および実施の形態２に比べて、入力信号データ４およびライブラリデータ２６を用いてネットリストデータ３を変換しネットリスト置換データ２７を生成してから、回路シミュレーションを実施すること、および波形選択手段２３により選択された波形をハードウェア記述言語に変換する波形言語変換手段２４と、前記波形言語変換手段２４により生成されたハードウェア記述言語および入力信号データ４をライブラリデータ２６に登録するライブラリ登録手段２５を有することが異なる。

まず、図１２を用いて回路ブロックの階層構造について説明する。図１２は回路ブロックＴＯＰと回路ブロックＡ，Ｂと回路ブロックＣ，ＲＥＦをそれぞれの階層に持つ。通常設計者は下の階層、すなわち回路ブロックＣ，ＲＥＦの作成から着手し、最後に回路ブロックＴＯＰの作成に取り掛かる。各階層間はそれぞれ内包関係を表しており、すなわち回路ブロックＴＯＰは回路ブロックＡとＢを内部に持ち、さらに回路ブロックＡは回路ブロックＣとＲＥＦを内部に持つといった具合である。これにより回路ブロックの再利用が可能となるため効率的な回路設計を行うことができる。ネットリストデータについても図１２の対応と同様の階層構造を持つことができる。この構造を有したネットリストデータを階層ネットリストデータという。一方このような構造を有しないネットリストデータを区別のためフラットネットリストデータと呼ぶ。また、内包される回路ブロックに相当するネットリストデータ部分をサブサーキットという。一般の回路シミュレータは階層ネットリストデータを扱うことができ、さらにミックスドシグナル回路シミュレータはサブサーキット単位でＳＰＩＣＥだけではなく、ＶＨＤＬやＶｅｒｉｌｏｇ等のハードウェア記述言語やシステム記述言語などを用いることができる。

次に本実施の形態３において、ライブラリデータ２６への登録方法ついて説明する。図１３は図５の回路の応答波形であり、Ｘ軸はシミュレーション時間であり、Ｙ軸は入力端子Ａ電圧および出力端子Ｙ電圧（共に端子Ｇをグラウンドとする）である。また、図１８はライブラリデータ登録に至るまでの実行フローである。今表示デバイス上に端子Ａの電圧波形Ｗ１と端子Ｙの電圧波形Ｗ２が表示されている状態で、特定のモードでＷ２上の点Ｚ４をポインティング装置等で選択する。この操作に反応し、波形選択手段２３は波形Ｗ２の点Ｚ４の近傍から波形上のシミュレーション時間と端子Ｙ電圧で示される点の組を最大値方向および最小値方向に取得する。波形の最大値および最小値は上述の曲線近似により求まるが、この例では単調増加または単調減少とし、隣接点の電圧値が所定の誤差内に収まるまで取得するものとする。次に、波形選択手段２３は入力信号として扱われるノードの指定を求める。ここでは端子Ａを指定したものとする。このことにより波形選択手段２３は波形Ｗ１上の点Ｚ４のシミュレーション時間近傍の点を走査し、波形Ｗ２の場合と同様にシミュレーション時間と端子Ａ電圧で示される点の組を取得する。この行為も隣接点の電圧値が所定の誤差内に収まるまで継続する。このようにして点の組が二種類取得できるが、互いの電圧値の過不足分はこの段階で除去および充足される。このようにして得られたリストを図１４に示す。

次に写像の元となる軸を指定する。この場合、シミュレーション時間を表すＸ軸と端子Ａを表すＹ軸が指定可能である。ここでは、Ｘ軸を指定したものとする。この行為により、端子Ａの最初の電圧変化をシミュレーション時間０とするデータ列を生成する。すなわち図１４のリストは図１５のようになる。このリストの第一列目および第三列目を上述の方法にて曲線近似することにより、端子Ａのｒｉｓｅ側におけるシミュレーション時間をパラメータとする端子Ｙの応答関数R(t)が求められる。同様のことを端子Ａのｆａｌｌ側でも行い、応答関数F(t)が求められる。

続いて、波形言語変換手段は前記の応答関数より、図１７で表されるハードウェア記述言語を生成する。ここで、先頭からの数字およびコロン“：”までは対応する行番号を示す。０００２行目が端子Ａの宣言、０００３行目が端子Ｙの宣言であり、００１２行目のＲＭＡＸＴＩＭＥは図１５における第一列目の最大値であり、すなわちｒｉｓｅ側の曲線近似関数におけるシミュレーション時間の最大値になる。ＦＭＡＸＴＩＭＥはｆａｌｌ側のそれに相当する。また、００３５行目には上で求められた応答関数R(t)が埋め込まれ、００４０行目には応答関数F(t)が埋め込まれる。

最後に、ライブラリ登録手段は、前記ハードウェア記述言語と生成された日付、および入力信号データ４を同一グループとして登録し、サブサーキット名に関連付けられた固有の名称をつける。
以上が、シミュレーション時間の写像として与えられたハードウェア記述言語の生成方法である。

上記は端子Ａの波形に対し端子Ｙの波形に遅延がある場合であるが、遅延がないものまたは対応するサブサーキット外部に遅延素子を用いて等価表現させているものに関しては直接端子Ａの写像として端子Ｙを表すことができる。例えば波形Ｗ１を表す関数がVa=I(t)で表される場合、端子Ｙのシミュレーション時間に対する波形をVy=H(t)とすると、端子Ａに対する端子Ｙの波形は関数H(I^-1(Va))で表される。この場合のライブラリ登録データを図１６に示す。上図において００２０行に上記で求められた関数が埋め込まれる。
さらにこの操作を最良条件および最悪条件に対して行うことにより、より高精度であるライブラリデータを作成でき、前記ネットリスト置換手段２２により切り替えて使用される。また、場合によっては、図１４のリストを電源電圧で正規化することにより広範な電源電圧に対して使用できるようになる。

このように作成されたライブラリデータは次回のシミュレーション時に図１１のネットリスト置換手段２２によりサブサーキット単位で置き換えられた後に回路シミュレーションが実行される。また整合性の確認のためネットリスト置換手段は、１．入力信号４がライブラリに登録された入力信号と異なっている場合。２．回路情報データ１における当該回路を含んでいる階層関係に、ライブラリ登録後に回路の更新が認められる場合については、設計者に置換の有無を問い合わせることとする。このようにすることで、入力端子Ａに著しく変化があった場合でも安全に回路シミュレーションを実施することができる。
なお、前記実施の形態では、表示デバイス８を用いて波形データを表示するようにしたが、表示デバイスを含む波形表示手段は必ずしも必要ではなく、演算処理により波形データ６を所望の値をとるように補正してもよいことはいうまでもない。

本発明はアナログ回路とデジタル回路の混載回路だけでなくアナログ回路のみの場合を含めてミックスドシグナル回路シミュレータを使用する回路を設計する際に利用することができる。

本発明の実施の形態１の構成を示すブロック図シミュレーション時間とＹ−Ｇ間電圧とを示した波形図設計者によって入力される入力時の表示を示した模式図本発明の実施の形態２の構成を示すブロック図具体例を説明するのに使用した定電圧発生回路図定電圧発生回路における応答の様子を表した波形図定電圧発生回路における応答の様子を表した波形図（回路シミュレータによる収束過程を表す図）本発明の実施の形態２の構成を実際の回路設計時の構成図に加えた図（図４に対し回路図エディタ、デザインルール定義データ、デバイスライブラリが加えられている）デザインルール定義データの内容を模式図で表した図波形の編集前後および回路パラメータの更新後の波形図本発明の実施の形態３の構成を示すブロック図回路およびネットリストデータの階層構造を説明する図本発明の実施の形態３における波形の選択の様子を表した図波形の選択により得られるデータを表した図図１４のデータを変換した図入力電圧の写像としてライブラリに登録されるプログラムコードを示した図シミュレーション時間の写像としてライブラリに登録されるプログラムコードを示した図本発明の実施の形態３におけるライブラリ登録までを表したフロー図アナログ回路シミュレーションの従来例を示した図アナログ回路シミュレータにおける動作処理の実行フローを示した図

符号の説明

１回路情報データ
２ネットリスト出力手段
３ネットリストデータ
４入力信号データ
５回路シミュレータ
６波形データ
７波形表示手段
８表示デバイス
９グラフ選択手段
１０入力手段
１１入力データ
１２波形解析手段
１３回路パラメータ更新情報
１４ネットリスト変更手段
１５回路情報データ変更手段
１６回路図エディタ
１７デザインルール定義データ
１８デバイスライブラリ
１９波形編集手段
２０波形編集データ
２１波形編集結果解析手段
２２ネットリスト置換手段
２３波形選択手段
２４波形言語変換手段
２５ライブラリ登録手段
２６ライブラリデータ
２７ネットリスト置換データ

Claims

作成された回路図の回路情報データよりネットリストデータを出力するネットリスト出力手段と、前記ネットリストデータと入力信号データとより波形データを出力する回路シミュレータと、所望の値を入力する入力手段と、前記入力手段によって生成された入力データと前記波形データを解析し回路パラメータ更新情報を生成する波形解析手段とを備えたミックスドシグナル回路シミュレータ。
請求項１に記載のミックスドシグナル回路シミュレータであって、
前記波形解析手段は、前記波形データより選択された波形の一点を選択し、前記入力データと前記波形データを解析し回路パラメータ更新情報を生成するミックスドシグナル回路シミュレータ。
請求項１に記載のミックスドシグナル回路シミュレータであって、
前記波形解析手段は、前記波形データより選択された波形データを編集する波形編集手段と、前記波形編集手段によって生成された波形編集データを解析し回路パラメータ更新情報を生成する波形編集結果解析手段を含むミックスドシグナル回路シミュレータ。
請求項２または３に記載のミックスドシグナル回路シミュレータであって、
前記回路パラメータ更新情報により前記ネットリストデータを変更するネットリスト変更手段と、前記回路パラメータ更新情報により前記回路情報データを変更する回路情報データ変更手段とを備えたミックスドシグナル回路シミュレータ。
請求項２または３に記載のミックスドシグナル回路シミュレータであって、
前記波形データより選択された波形を所定の表示デバイスに表示する波形表示手段を備え、
前記波形解析手段は、前記波形表示手段上の波形に基づいて解析を行うように構成されるミックスドシグナル回路シミュレータ。
請求項４に記載のミックスドシグナル回路シミュレータであって、
前記回路情報データ変更手段は、前記回路情報データを前記回路パラメータ更新情報からデザインルールに基づいた固定値に変更するものであるミックスドシグナル回路シミュレータ。
請求項２または３に記載のミックスドシグナル回路シミュレータであって、
前記入力手段によって生成された入力データ近傍を通過する波形または前記波形編集手段によって編集された波形を実現する回路パラメータ更新情報が複数存在する場合に、回路面積が最小もしくは回路の消費電力が最小となる回路パラメータ更新情報を優先的に選択できるように構成されたミックスドシグナル回路シミュレータ。
請求項５に記載のミックスドシグナル回路シミュレータであって、
前記波形編集手段は、標準の条件での波形と、最良条件および最悪条件での波形を前記同一表示デバイス上に表示するように構成され、
前記波形のうち選択した一つの波形に対して入力手段または波形編集手段を受け付け、回路パラメータ更新情報に従って、前記全ての波形を再表示または再編集候補とするミックスドシグナル回路シミュレータ。
請求項５に記載のミックスドシグナル回路シミュレータであって、
前記波形解析手段または前記波形編集結果解析手段により回路パラメータ更新情報の組が存在せず、かつ入力信号データの変更により回路パラメータ更新情報が存在可能である場合は、前記入力信号データの該当部分を強調して前記表示デバイス上に表示するミックスドシグナル回路シミュレータ。
請求項５に記載のミックスドシグナル回路シミュレータであって、
前記入力データにより入力さたれ波形箇所または前記波形編集データより編集された波形箇所が連続して繰り返される部分の一部または全部である場合、前記波形データより繰り返しの最初のシミュレーション時間を取得し、前記ネットリスト変更手段によるネットリスト変更後の回路シミュレーション時には、前記繰り返しの最初のシミュレーション時間またはそれ以前のシミュレーション時間よりシミュレーションを実施するように構成されたミックスドシグナル回路シミュレータ。
請求項１に記載のミックスドシグナル回路シミュレータであって、
さらに、入力信号データとライブラリデータを用い前記ネットリストデータよりネットリスト置換データを出力するネットリスト置換手段を含むミックスドシグナル回路シミュレータ。
請求項１に記載のミックスドシグナル回路シミュレータであって、
前記回路シミュレータが、前記波形データより選択された波形を所定の表示デバイスに表示する波形表示手段と、前記表示デバイスに表示された波形を選択する波形選択手段と、前記波形選択手段により選択された波形をハードウェア記述言語に変換する波形言語変換手段と、前記波形言語変換手段によりハードウェア記述言語と前記ライブラリデータに登録するライブラリ登録手段とを具備したミックスドシグナル回路シミュレータ。
請求項１２に記載のミックスドシグナル回路シミュレータであって、
前記ハードウェア記述言語による出力信号が入力信号の写像として与えられるミックスドシグナル回路シミュレータ。
請求項１２に記載のミックスドシグナル回路シミュレータであって、
前記ハードウェア記述言語による出力信号がシミュレーション時間の写像として与えられるミックスドシグナル回路シミュレータ。
請求項１４に記載のミックスドシグナル回路シミュレータであって、
前記ハードウェア記述言語による出力信号が入力信号の立ち上がりと立ち下がりの両方について記述されているミックスドシグナル回路シミュレータ。
請求項１３に記載のミックスドシグナル回路シミュレータであって、
標準の条件でのハードウェア記述言語と、最良条件および最悪条件でのハードウェア記述言語を前記ライブラリデータに登録し、前記ネットリスト置換手段により切り替えて利用するようにしたミックスドシグナル回路シミュレータ。