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JP2007116110A - 窒化物系半導体素子の製造方法 - Google Patents

窒化物系半導体素子の製造方法 Download PDF

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JP2007116110A JP2006249883A JP2006249883A JP2007116110A JP 2007116110 A JP2007116110 A JP 2007116110A JP 2006249883 A JP2006249883 A JP 2006249883A JP 2006249883 A JP2006249883 A JP 2006249883A JP 2007116110 A JP2007116110 A JP 2007116110A
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Yasumitsu Kuno
康光 久納
Kunio Takeuchi
邦生 竹内
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Sanyo Electric Co Ltd
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Abstract

【課題】剥離層に対するレーザの照射によって成長基板と窒化物半導体層とを分離する場合であっても、窒化物半導体素子の特性劣化の抑制を可能とする窒化物半導体素子の製造方法を提供する。
【解決手段】窒化物系半導体素子の製造方法は、Inを含む剥離層を基板上に形成する工程と、剥離層上に窒化物系半導体層を形成する工程と、剥離層の温度上昇によって剥離層の分解を生じる工程と、レーザ光を剥離層に照射する工程と、基板から窒化物系半導体層を分離する工程とを含む。
【選択図】図1

Description

本発明は、窒化物系半導体素子の製造方法に関する。
近年、GaN、InN、AlN等の窒化物系半導体素子は、青色及び緑色の発光ダイオード、青紫色半導体レーザ等の発光素子、高温動作可能な高速トランジスタ等の電子デバイス材料として盛んに用いられている。
また、光取り出し効率、放熱性及び静電耐圧性の向上を目的として、成長基板上に半導体素子層を形成した後に、高い放熱性を有する金属基板などに成長基板を貼りかえる方法が提案されている。
例えば、この方法の一つとして、サファイア基板上に形成された窒化物半導体層に、サファイア基板の裏面側から紫外線領域のレーザ光を照射して、サファイア基板と窒化物半導体層との界面近傍を分解させて、サファイア基板と窒化物半導体層とを分離する方法が挙げられる(例えば、特許文献1)。
また、この方法の一つとして、GaNによって構成される成長基板上に、成長基板よりも低いバンドギャップエネルギーを有する剥離層を形成し、剥離層上に窒化物半導体層を形成した後に、剥離層よりもバンドギャップエネルギーが高く、かつ、成長基板よりもバンドギャップエネルギーが小さいレーザ光を剥離層に照射して、成長基板と窒化物半導体層とを分離する方法が挙げられる(例えば、特許文献2)。
特開2000−101139号公報 特開2005−93988号公報
ここで、成長基板上に剥離層を形成する方法では、剥離層上に窒化物半導体層が形成されるため、剥離層の材料は、窒化物半導体層の材料と同じである必要がある。この場合、窒化物半導体層への歪みによるクラックや貫通転移等の欠陥の発生を低減するために、剥離層の組成を窒化物半導体層に近い混晶組成とし、かつ、剥離層を非常に薄膜化する必要がある。すなわち、剥離層の組成が窒化物半導体層に近いため、剥離層のバンドギャップエネルギーが窒化物半導体層や成長基板のバンドギャップエネルギーに近くなる。また、剥離層を薄膜化するため、剥離層の光吸収力が弱くなる。従って、成長基板と窒化物半導体層とを分離するために剥離層に照射されるレーザ光のフォトンエネルギーは、成長基板や窒化物半導体層のバンドギャップエネルギーに近くなるとともに、レーザ光は剥離層を透過しやすくなる。
このように、レーザ光のフォトンエネルギーが窒化物半導体層のバンドギャップエネルギーと同程度となり、レーザ光が剥離層を透過する量が増大すると、窒化物半導体層の組成や結晶欠陥量に応じて、レーザ光が窒化物半導体層(例えば、発光素子に形成される活性層)で吸収される場合がある。すなわち、レーザ光の吸収によって、窒化物半導体層にダメージが与えられて、窒化物半導体素子の特性(光学的特性や電気的特性)の劣化が生じる可能性がある。
また、一般的に、窒化物半導体素子に設けられるp側オーミック電極の材料として用いられる金属(パラジウム、ニッケル、白金など)は、可視光に近い波長域に含まれる短波長側の光の吸収が大きい傾向を有する。従って、剥離層に照射されるレーザ光のフォトンエネルギーが成長基板や窒化物半導体層のバンドギャップエネルギーと同程度であり、剥離層に照射されるレーザ光の波長が比較的短い場合に、p側オーミック電極などの電極でレーザ光が吸収されやすい。すなわち、レーザ光の吸収によって電極が熱を生じやすく、窒化物半導体素子の電気的特性の劣化が生じる可能性がある。
そこで、本発明は、上述した課題を解決するためになされたものであり、剥離層に対するレーザの照射によって成長基板と窒化物半導体層とを分離する場合であっても、窒化物半導体素子の特性劣化の抑制を可能とする窒化物半導体素子の製造方法を提供することを目的とする。
本発明の一の特徴は、Inを含む剥離層を基板上に形成する工程と、前記剥離層上に窒化物系半導体層を形成する工程と、前記剥離層の温度上昇によって前記剥離層の分解を生じる工程と、レーザ光を前記剥離層に照射する工程と、前記基板から前記窒化物系半導体層を分離する工程とを窒化物系半導体素子の製造方法が含むことを要旨とする。
かかる特徴によれば、Inを含む剥離層の温度上昇によって、相分離と考えられる剥離層の分解を生じるため、分解が生じる前と分解が生じた後とで、剥離層の吸収スペクトルが変化する。また、剥離層の吸収スペクトルは、金属Ga、金属InやInNの偏析や欠陥の発生(すなわち、分解)によって変化すると考えられる。
これによって、分解が生じた剥離層の吸収係数が、窒化物半導体層や基板の吸収係数よりも大きくなり、分解が生じた剥離層の吸収端が、窒化物半導体層や基板の吸収端よりも長波長化する。すなわち、剥離層の組成と窒化物半導体層や基板の組成とが近く、剥離層を薄膜化した場合であっても、剥離層の吸収係数の増大や吸収端の長波長化を図ることができる。
従って、剥離層に照射されるレーザ光のフォトンエネルギーを窒化物半導体や基板のバンドギャップエネルギーよりも十分に小さくしても、レーザ光が剥離層で吸収されるため、レーザ光によって窒化物半導体素子の特性劣化が生じることを抑制しながら、窒化物半導体と基板とを容易に分離することができる。
また、レーザ光が基板を介して剥離層に照射されたとしても、基板中の欠陥や不純物を起点とする基板の分解やクラックの発生を抑制できる。さらに、レーザ光が電極に到達しても、レーザ光が電極に及ぼす影響を抑制できる。
本発明の一の特徴において、前記剥離層は、組成比で18%以上のInを有するInGaNによって構成されることが好ましい。
かかる特徴によれば、剥離層が組成比で18%以上のInを含むため、剥離層の分解を容易に生じることができる。
本発明の一の特徴において、前記レーザ光のフォトンエネルギーは、前記基板のバンドギャップエネルギーよりも低いことが好ましい。
かかる特徴によれば、基板を介して剥離層にレーザ光を照射しても、基板がレーザ光を吸収しにくいため、レーザ光が基板に与える影響を抑制することができる。
本発明の一の特徴において、前記レーザ光のフォトンエネルギーは、前記窒化物系半導体層のバンドギャップエネルギーより低いことが好ましい。
かかる特徴によれば、剥離層に照射されるレーザ光が剥離層を透過して窒化物半導体層に到達したとしても、窒化物半導体層がレーザ光を吸収しにくいため、レーザ光が窒化物半導体層に与える影響を抑制することができる。
本発明の一の特徴において、前記レーザ光のフォトンエネルギーは、分解が生じた前記剥離層のバンドギャップエネルギーよりも大きいことが好ましい。
本発明によれば、剥離層に対するレーザの照射によって成長基板と窒化物半導体層とを分離する場合であっても、窒化物半導体素子の特性劣化の抑制を可能とする窒化物半導体素子の製造方法を提供することができる。
次に、図面を参照して、本発明の実施の形態を説明する。なお、以下の図面の記載において、同一または類似の部分には、同一又は類似の符号を付している。ただし、図面は模式的なものであり、各寸法の比率などは現実のものとは異なることを留意するべきである。
したがって、具体的な寸法等は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
(第1実施形態に係る窒化物系半導体素子の製造方法)
以下において、本発明の第1実施形態に係る発光ダイオードの製造方法について、図1〜7を参照しながら説明する。図1は、本発明の第1実施形態に係る発光ダイオードの製造方法のフロー図である。
図2〜図7は、第1実施形態に係る発光ダイオードの製造過程中における断面図である。
図1に示すように、ステップS10において、剥離層形成処理を行う。ここでは、図2に示すようにGaN基板からなる成長基板50上に、MOCVD(Metal Organic Chemical Vapor Deposition)法を用いて、Inを含む窒化物系半導体からなる剥離層10を形成する。
具体的には、成長基板50を約700℃〜1000℃(例えば、770℃)の成長温度に保持した状態で、NH3、TMGa(トリメチルガリウム)及びTMIn(トリメチルインジウム)からなる原料ガスを用いて、成長基板50上に約20nmの厚みを有するアンドープの単結晶のGa0.7In0.3Nからなる剥離層10を形成する。
ここで、剥離層10は、組成比で18%以上のInを有するInGaNからなることが好ましい。また、剥離層10は、組成比で30%以下のInを有するInGaNからなることがより好ましい。
ステップS11において、窒化物系半導体層形成及び分解処理を行う。ここでは、図3に示すように剥離層10上にMOCVD法を用いて、窒化物系半導体層100を形成し、剥離層10の分解処理を行う。
ここで、窒化物系半導体層100は、剥離層10側から、下地層11、n型コンタクト層12、n型クラッド層13、活性層14、p型キャップ層15、p型クラッド層16、p型コンタクト層17で形成される。
図3(a)、図3(b)を参照しながら、窒化物系半導体形成処理及び分解処理について更に説明する。なお、図3(a)では、分解処理は、成長基板50の剥離層10上に下地層11が形成される際に行われる。一方で、図3(b)では、分解処理は、窒化物系半導体層100が形成された後に行われる。
まず、図3(a)に示すように、窒化物系半導体形成処理は、成長基板50を約1000℃〜約1200℃(例えば、1150℃)の成長温度に保持した状態でNH3及びTMGaからなる原料ガスを用いて、剥離層10上に約1.0μmの厚みを有するアンドープの単結晶のGaNからなる下地層11を形成する。図3(a)では、成長基板50の剥離層10上に下地層11が形成される際に、相分離と考えられる剥離層10の分解が生じて、剥離層10が黒色化する。なお、剥離層10の分解は、金属Ga、金属InやInNの偏析や欠陥(又は、欠陥に起因する準位)の発生を含む概念であり、吸収係数の増大や吸収端の長波長化の要因と考えられる。
次に、図3(b)に示すように、窒化物系半導体層100が形成された後に剥離層10の分解処理が行われる場合について説明する。
まず、成長基板50の下地層11が形成された後に、成長基板50を約1000℃〜約1200℃(例えば、1150℃)の成長温度に保持した状態で、NH3、TMGa(トリメチルガリウム)及びTMAl(トリメチルアルミニウム)からなる原料ガスと、SiHからなるドーパントガスとを用いて、n型コンタクト層12上に、約0.15μmの厚みを有するSiがドープされた単結晶のAl0.1Ga0.9Nからなるn型クラッド層13を形成する。
次に、成長基板50を約700℃〜約1000℃(例えば、850℃)の成長温度に保持した状態で、NH3、TMG及びTMInからなる原料ガスを用いてn型クラッド層13上に、約5nmの厚みを有するアンドープの単結晶のGa0.9In0.1Nからなる井戸層と、約10nmの厚みを有するアンドープの単結晶のGaNからなる障壁層とを交互に形成する。これにより、3つの井戸層を含むMQW(Multiple−Quantum Well)構造の活性層14を形成することができる。
次に、NH、TMGa及びTMAlからなる原料ガスと、CP2Mgからなるドーパントガスを加えて、活性層14上に、約10nmの厚みを有し、Mgがドープされた単結晶のAl0.1Ga0.9Nからなるp型キャップ層を形成する。
次に、成長基板50を約1000℃〜約1200℃(例えば、1150℃)の成長温度に保持した状態で、NH3、TMGa及びTMAlからなる原料ガスと、CP2Mgからなるドーパントガスとを用いてp型キャップ層上に、約0.1μmの厚みを有し、Mgがドープされた単結晶のAl0.1Ga0.9Nからなるp型クラッド層16を形成する。
次に、成長基板50を約700℃〜約1000℃(例えば、850℃)の成長温度に保持した状態で、NH、TMGa及びTMInからなる原料ガスと、CP2Mgからなるドーパントガスとを用いてp型クラッド層16上に、約5nmの厚みを有し、Mgがドープされた単結晶のGa0.95In0.05Nからなるp型コンタクト層17を形成する。
最後に、熱処理や、電子線処理を行うことにより、p型キャップ層、p型クラッド層16、p型コンタクト層17をp型化する。
このようにして、窒化物系半導体層100は、下地層11、n型コンタクト層12、n型クラッド層13、活性層14、p型キャップ層15、p型クラッド層16、p型コンタクト層17によって形成される。
次に、成長基板50を高温で保持することによって、相分離と考えられる剥離層10の分解が生じて、剥離層10が黒色化する。なお、剥離層10の分解は、上述したように、金属Ga、金属InやInNの偏析や欠陥(又は、欠陥に起因する準位)の発生を含む概念であり、吸収係数の増大や吸収端の長波長化の要因と考えられる。
具体的には、分解が生じた剥離層10では、インジウムナイトライド(InN)や、金属Inや、金属Gaの偏析が起きていると考えられる。例えば、インジウムナイトライド(InN)のバンドギャップエネルギーは、約0.7eVであり、金属Inや、金属Gaのバンドギャップエネルギーも低いため、剥離層10のバンドギャップエネルギーを低くすることができる。つまり、剥離層10に含まれるInなどの組成比を調整することなく、剥離層10のバンドギャップエネルギーを低くすることができる。また、分解が生じた剥離層10では、欠陥に起因した準位がバンドギャップ内に形成されると考えられ、同準位を介したフォトンの吸収が可能となるため、吸収係数を増大するとともに、吸収端を長波長化することができる。剥離層10の分解処理は、下地層11が剥離層10の少なくとも表面に形成された後であれば、窒化物系半導体層100の形成に影響を及ぼさないためいつでもよい。しかし、剥離層10の分解が生じる温度で、窒化物系半導体層100の特性が変化してしまう可能性がある場合は、図3(a)に示すように、剥離層10上に下地層11を形成する際に、剥離層10の分解処理が行われることが好ましい。剥離層10中のInの含有量、剥離層10の膜厚、積層構造等を変更することにより、剥離層10中のInNの偏析が起きる温度を制御することができる。
例えば、図3(a)では、成長基板50の剥離層10上に下地層11が形成される際に剥離層10中のインジウムナイトライド(InN)や、金属Inや、金属Gaの偏析、欠陥の発生によって分解処理が行われる。
また、図3(b)に示すように、剥離層10の分解処理は、窒化物系半導体層100を形成した後に行ってもよい。また、分解処理は、剥離層10上に窒化物系半導体層100を形成している間に行ってもよい。
ステップS12において、熱圧着処理を行う。ここでは、図4に示すようにp型コンタクト層17上に反射性のp型電極18を形成し、融着層52を有する支持基板51を熱圧着する。
ここで、反射性のp型電極18は、p型コンタクト層17側から約200nmの厚みを有するAg層、約200nmの厚みを有するPt層、約500nmの厚みを有するAu層の3層で構成され、p型コンタクト層17上にそれぞれ真空蒸着法により形成される。
このように、窒化物系半導体層100上に、反射性のp型電極18を形成することにより、窒化物系半導体素子200を形成する。
他方、支持基板51は、Siからなり、約200μmの厚みを有する。支持基板51上に形成される融着層52は、支持基板51側から約10nmの厚みを有するTi層、約50nmの厚みを有するPd層、約500nmの厚みを有するAu層の3層で構成され、それぞれ真空蒸着法により形成される。
次に、反射性のp型電極18のAu層と、融着層52のAu層とをAu−Snや、Pd−Sn、In−Snなどからなる半田、或いはAgからなる導電性ペーストを用いて熱圧着する。例えば、Au−Sn(組成比Au80%−Sn20%)からなる半田を介して接合する場合、成長基板50及び支持基板51を300℃程度に加熱し、約0.3Paの圧力下で数10分間保持することで熱圧着する。
ステップS13において、レーザ照射処理を行う。ここで、図5に示すように、分解によって黒色化された剥離層10にレーザ光を照射することにより、剥離層10をIn、Ga及びNに分離して分離層10bとする。
具体的には、まず、成長基板50側からフォトンエネルギーが、2.3eVであるNd:YAG(Neodymium:Yttrium−Aluminium−Garnet)レーザ光の第2高調波もしくは、Nd:YVOレーザ光などの第2高調波を約200mJ/cm-2から約1000mJ/cm-2のエネルギー密度で照射して、剥離層10に吸収させる。これにより、下地層11の一部及び剥離層10は、In、Ga及びNに分解され、分離層10bとなる。
レーザ光のフォトンエネルギーは、窒化物系半導体層100のバンドギャップエネルギーよりも低いことが好ましい。具体的には、レーザ光のフォトンエネルギーは2.7eV以下であることが、より好ましい。
ステップS14において、熱処理を行う。ここで、図6に示すように窒化物系半導体素子200を加熱することにより、窒化物系半導体素子200から成長基板50を分離する。具体的には、窒化物系半導体素子200を200℃程度に加熱して分離層10bのInやGaを溶融状態とすることで、窒化物系半導体素子200から成長基板50を分離する。
次に、成長基板50が、分離され露出した窒化物系半導体層100に対して、研磨やエッチングを用いることにより、分離層10bと、下地層11とを除去し、n型コンタクト層12を露出させる。
ステップS15において、素子分離処理を行う。ここで、図7に示すように窒化物系半導体層100のn型コンタクト層12上にn型電極19を形成し、窒化物系半導体素子200を分離する。具体的には、真空蒸着法を用いて、n型コンタクト層12上に約1nmの厚みを有するTi層と、約5nmの厚みを有するAl層とからなる透光性のn型電極19が形成される。
次に、ダイシングやレーザスクライブ、或いは支持基板51の選択エッチングによって、窒化物系半導体層100を成長させる支持基板51の面に対して垂直方向である分離線53に沿って、窒化物系半導体素子200を切断し、素子分離する。これにより、本発明に係る第1実施形態の発光ダイオードを得ることができる。
(第1実施形態に係る窒化物系半導体素子の製造方法の作用・効果)
以上説明した本発明に係る第1実施形態の発光ダイオードの製造方法によれば、剥離層10を成長基板50上に形成し、温度を上昇させることで剥離層10の分解が生じるため、剥離層10の組成比を調整することなくバンドギャップエネルギーを低くすることができる。
したがって、剥離層10のバンドギャップエネルギーと、成長基板50のバンドギャップエネルギーとの差が大きくなるため、剥離層10に照射されるレーザ光のフォトンエネルギーを剥離層10のバンドギャップエネルギーより大きくしても、成長基板50のバンドギャップエネルギーよりも十分に小さくすることができる。
これにより、レーザ光のフォトンエネルギーが成長基板50に及ぼす影響が小さくなり、成長基板50中の欠陥や不純物等を起点とした成長基板50の分解やクラックの発生及び窒化物系半導体素子200の特性の劣化を低減しつつ、成長基板50から窒化物系半導体層100を容易に分離することができる。
また、成長基板50の分解やクラックの発生を低減することができるため、成長基板50の再利用を可能とする。
また、レーザ光が、剥離層10を透過して窒化物系半導体層100に至った場合、レーザ光のフォトンエネルギーが低いため、窒化物系半導体素子200の特性の劣化を低減することができる。
また、成長基板50のバンドギャップエネルギーと、剥離層10のバンドギャップエネルギーとの差が大きくなるため、使用できるレーザ光のフォトンエネルギーの範囲が広がる。
また、剥離層10は、組成比で18%以上のInを有するInGaNからなることにより、剥離層10の分解を容易に生じることができる。これにより、分解された剥離層10は、レーザ光を吸収しやすくなり、剥離層のバンドギャップエネルギーを低くすることができる。
また、剥離層10は、組成比で30%以下のInを有するInGaNからなることにより、剥離層10上に容易に窒化物系半導体層100を形成することができる。
また、成長基板50を介して剥離層10に照射されたレーザ光が、剥離層10を透過して窒化物系半導体層100に照射された際に、レーザ光のフォトンエネルギーは、窒化物系半導体層100を形成する各層のバンドギャップエネルギーよりも低いことにより、窒化物系半導体層100を形成する各層は、レーザ光を吸収しにくくなるため、レーザ光が窒化物系半導体層100へ及ぼすダメージを更に低減することができる。
また、レーザ光のフォトンエネルギーは、2.7eV以下であることにより、成長基板50へダメージを低減することができる。これにより、成長基板50の再利用を可能にする。
(第2実施形態に係る窒化物系半導体素子の製造方法)
以下、本発明の第2実施形態に係る窒化物系半導体レーザの製造方法の各ステップについて図1及び図8〜図13を参照しながら更に説明する。
なお、以下においては、上述した第1実施形態との相違点を主として説明する。
具体的には、第1実施形態では、窒化物系半導体層100は、下地層11、n型コンタクト層12、n型クラッド層13、活性層14、p型キャップ層15、p型クラッド層16、p型コンタクト層17によって構成される。
それに対して、第2実施形態では、窒化物系半導体層101は、下地層21、n型コンタクト層22、n型クラッド層23、n型光ガイド層30、活性層24、p型キャップ層25、p型光ガイド層31、p型クラッド層26、p型コンタクト層27によって構成される。更にその後、リッジ部64、電流ブロック層32、p側オーミック電極33、p側パッド電極34が形成される。つまり、第2実施形態では、窒化物系半導体層101を構成する層にn型光ガイド層30及びp型光ガイド層31を含む点と、リッジ部64、電流ブロック層32、p側オーミック電極33、p側パッド電極34が形成される点で異なる。
図8〜図13は、第2実施形態に係る半導体レーザの製造過程中における断面図である。
ステップS10において、剥離層形成処理を行う。ここで、図8に示すように第1実施形態と同様にGaN基板からなる成長基板60上にMOCVD法を用いて、Inを含む窒化物系半導体からなる剥離層20を形成する。
ステップS11において、半導体層形成及び分解処理を行う。ここで、図9に示すように第1実施形態と同様に剥離層20上にMOCVD法を用いて、窒化物系半導体層101を形成し、剥離層20の分解処理を行う。窒化物系半導体層101は、剥離層20側から、下地層21、n型コンタクト層22、n型クラッド層23、n型光ガイド層30、活性層24、p型キャップ層25、p型光ガイド層31、p型クラッド層26、p型コンタクト層27で形成される。
分解処理は、第1実施形態と同様に図9(a)に示すように剥離層20上に下地層21が形成された後に行われる。
また、分解処理は、図9(b)に示すように剥離層20上に窒化物系半導体層101が形成された後、もしくは形成されている間に行われてもよい。
窒化物系半導体層101の形成方法について具体的に説明する。成長基板60の下地層21が形成された後に、成長基板60を約1000℃〜約1200℃(例えば、1150℃)の成長温度に保持した状態で、NH3、TMGa及びTMAlからなる原料ガスと、SiHからなるドーパントガスとを用いて、n型コンタクト層22上に、約1μmの厚みを有するSiがドープされた単結晶のAl0.07Ga0.93Nからなるn型クラッド層23を形成する。
次に、成長基板60を約1000℃〜約1200℃(例えば、1150℃)の成長温度に保持した状態で、NH3、TMGからなる原料ガスと、SiHからなるドーパントガスとを用いて、n型クラッド層23上に、約0.1μmの厚みを有するSiがドープされた単結晶のGaNからなるn型光ガイド層30を成長させる。
次に、成長基板60を約700℃〜約1000℃(例えば、850℃)の成長温度に保持した状態で、NH3、TMG及びTMInからなる原料ガスを用いて、n型光ガイド層30上に、約3.5nmの厚みを有し、アンドープの単結晶のGa0.85In0.15Nからなる井戸層、および約20nmの厚みを有し、アンドープの単結晶のGa0.95In0.05Nからなる障壁層とを交互に形成する。これにより、3つの井戸層を含むMQW構造の活性層24を形成する。
次に、NH3、TMGa及びTMInからなる原料ガスを用いて、活性層24上に、約20nmの厚みを有し、Mgがドープされた単結晶のAl0.25Ga0.75Nからなるp型キャップ層25を形成する。
次に、成長基板60を約1000℃〜約1200℃(例えば、1150℃)の成長温度に保持した状態で、NH3、TMGaからなる原料ガスと、CP2Mgからなるドーパントガスとを用いて、p型キャップ層25上に、約0.1μmの厚みを有し、Mgがドープされた単結晶のGaNからなるp型光ガイド層31を形成する。
次に、成長基板60を約1000℃〜約1200℃(例えば、1150℃)の成長温度に保持した状態で、NH3、TMGa及びTMAlからなる原料ガスと、CP2Mgからなるドーパントガスとを用いて、p型キャップ層25上に、約0.5μmの厚みを有し、Mgがドープされた単結晶のAl0.07Ga0.93Nからなるp型クラッド層26を形成する。
次に、成長基板60を約700℃〜約1000℃(例えば、850℃)の成長温度に保持した状態で、NH3、TMGa及びTMInからなる原料ガスと、CP2Mgからなるドーパントガスとを用いて、p型クラッド層26上に、約3nmの厚みを有し、Mgがドープされた単結晶のGa0.99In0.01Nからなるp型コンタクト層27を形成する。
次に、第1実施形態と同様にして熱処理や電子線処理により、p型キャップ層25、p型光ガイド層31、p型光ガイド層31、p型クラッド層26、p型コンタクト層27をp型化する。
このようにして、窒化物系半導体層101は、下地層21、n型コンタクト層22、n型クラッド層23、n型光ガイド層30、活性層24、p型キャップ層25、p型光ガイド層31、p型クラッド層26、p型コンタクト層27によって形成される。
次に、p型クラッド層26、p型コンタクト層27の所定領域を除去することでリッジ部64を形成する。具体的には、フォトリソグラフィ技術により、p型コンタクト層27に約1.5μmの幅を有し、[1-100]方向に延びるストライプ状の微細パターンを形成し、塩素系ガスによる反応性イオンエッチングを用いることで、p型クラッド層26、p型コンタクト層27の所定領域を除去する。これにより、約1.5μmの幅を有するリッジ部64を形成する。この際、p型クラッド層26のリッジ部64を除いた平坦部の厚みが、約0.05μmになるように反応性イオンエッチングの深さを制御する。
次に、p型クラッド層26上に電流ブロック層32が形成される。具体的には、プラズマCVD法を用いて、窒化物系半導体層101のリッジ部64を備え、p型クラッド層26と、p型コンタクト層27とが露出する面を覆うように、約0.2μmの厚みを有するSiO膜が形成される。リッジ部64の形成と同様に、フォトリソグラフィ技術と、CFガスによる反応性イオンエッチングとにより、リッジ部64の凸部のp型コンタクト層27上面よりも上部のSiO膜が除去されることにより、電流ブロック層32を形成する。
次に、電流ブロック層32上及びp型コンタクト層27上に、p側オーミック電極33を形成する。具体的には、電流ブロック層32の形成と同様に、真空蒸着法により、p型コンタクト層27上でp型コンタクト層27上側から約1nmの厚みを有するPt層と、約100nmの厚みを有するPd層と、約240nmの厚みを有するAu層と、約240nmの厚みを有するNi層とからなるp側オーミック電極33をストライプ状に形成する。
次に、電流ブロック層32上及びp側オーミック電極33を覆うようにp側パッド電極34を形成する。具体的には、真空蒸着法により、電流ブロック層32側から約100nmの厚みを有するTi層と、約150nmの厚みを有するPt層と、約3μmの厚みを有するAu層とからなるp側パッド電極34を形成する。窒化物系半導体層101と、電流ブロック層32と、p側オーミック電極33と、p側パッド電極34とを形成することにより、窒化物系半導体素子201を得る。
ステップS12において、熱圧着処理を行う。ここで、図10に示すように第1実施形態と同様に融着層62を有する支持基板61を窒化物系半導体素子201に熱圧着する。
ステップS13において、レーザ照射処理を行う。ここで、図11に示すように第1実施形態と同様に分解によって黒色化された剥離層20にレーザ光を照射することにより、剥離層20をIn、Ga及びNに分解し分離層20bとする。
ステップS14において、熱処理を行う。ここで、図12に示すように第1実施形態と同様に、窒化物系半導体素子201を加熱することにより、窒化物系半導体素子201から成長基板60を分離する。
次に、成長基板60が、分離され露出した窒化物系半導体層101に対して、研磨やエッチングを用いることにより、分離層20bと、下地層21とを除去し、n型コンタクト層22を露出させる。
ステップS15において、素子分離処理を行う。ここで、図13に示すように窒化物系半導体層101のn型コンタクト層22上の所定領域にn側オーミック電極35を形成する。具体的には、真空蒸着法を用いて、n型コンタクト層22上に約6nmの厚みを有するAl層と、約10nmの厚みを有するNi層と、約100nmの厚みを有するAu層とからなるn側オーミック電極35を形成する。
次に、n側オーミック電極35上に約10nmの厚みを有するNi層と、約700nmの厚みを有するAu層とからなるn側パッド電極36とを形成する。
次に、リッジ部64のストライプに垂直な分離線と、リッジ部64のストライプ平行な分離線63とに沿ってスクライブする。これにより、リッジ部64のストライプに直行した、[1-100]面と、[-1100]面とにより構成されるレーザ共振面を形成するとともに、素子分離を行う。これにより、本発明に係る第2実施形態の窒化物系半導体レーザを得ることができる。
(実施例)
以下において、分解前の剥離層と分解後の剥離層とについて、剥離層に照射されるレーザ光の波長と吸収率との関係を比較した。図14は、分解前の剥離層と分解後の剥離層における波長と吸収率との関係を示す図である。なお、図14において、横軸は光の波長であり、縦軸は光の吸収率である。
図14に示すように、分解前の剥離層では、剥離層がレーザ光を十分に吸収することが可能な波長帯は、短波長側のみである。例えば、0.4以上の吸収率を確保しようとすると、分解前の剥離層では、約400nmよりも短波長のレーザ光しか用いることができない。
これに対して、分解後の剥離層では、剥離層がレーザ光を十分に吸収することが可能な波長帯は、分解前の剥離層よりも長波長側に広がっている。例えば、分解後の剥離層では、約1100nm以下の波長帯において0.4以上の吸収率を確保することができる。
このように、剥離層の分解が生じることによって、吸収端の長波長化が図られることが確認された。
(その他の実施形態)
本発明は上記の実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施形態及び運用技術が明らかとなろう。
例えば、第1及び第2実施形態では、主として、窒化物系半導体層の活性層から放出される光を利用する発光ダイオードや半導体レーザの製造方法について例示したが、本発明はこれに限らず、これら発光素子からの放出光を励起光とする蛍光体とを組み合わせた発光素子の製造方法にも利用可能である。又、窒化物系半導体層を有するHEMT(High Electron Mobility Transistor)などの電子デバイス、SAW(Surface Acoustic Wave)デバイス、受光素子への応用が可能である。又、本発明による成長基板の張り替え技術を応用することにより、多波長の半導体レーザへの応用が可能であり、これにより多波長レーザにおけるウェハ面内での発光点間隔の歩留りを向上させることができる。
また、第1及び第2実施形態では、MOCVD法を用いて、窒化物系半導体層を成長させる説明をしたが、本発明はこれに限らず、HVPE法やガスソースMBE法などを用いて、窒化物系半導体層を成長させてもよい。また、窒化物系半導体層の結晶構造として、ウルツ鉱型であっても閃亜鉛鉱型構造であってもよい。また、成長の面方位は、[0001]に限るものではなく、[11−20]や[1−100]でもよい。
また、第1及び第2実施形態では、窒化物系半導体層の成長基板として、GaN基板を用いているが、本発明はこれに限らず、窒化物系半導体層の成長の可能な基板、例えば、SiC、ZnO、LAO、スピネル、サファイア、AlXGa1-XN(0<X≦1)等が使用可能である。
また、第1及び第2実施形態では、剥離層としてInGaNからなる層について例示したが、本発明はこれに限らず、InAlNや、InGaAlNも使用可能であり、これらAlを含む混晶では、剥離層の分解が容易になるばかりか、その組成比を適当に設定することで成長基板や、窒化物系半導体層との格子定数差を緩和させることが出来る。また、剥離層は、多層構造であってもよく、例えば、組成比でInが比較的高い層と、Inを含まない、或いは、組成比でInが比較的低い層とを積層して超格子構造を形成させてもよい。これによれば、剥離層の挿入による窒化物系半導体層の結晶性の悪化や、窒化物系半導体層の歪の増大を低減させることが可能である。また、剥離層と窒化物系半導体層との間に、例えばAlGaNとGaNとからなる超格子層を挿入することは、窒化物系半導体層の歪の低減に更に有効である。
また、第1及び第2実施形態では、分解の方法として、窒化物系半導体層の成長段階における加熱による熱的な分解による方法を例示したが、本発明はこれに限らず、窒化物系半導体層の成長後の加熱による方法や、光照射による方法、電子線の照射による方法が可能である。これは、レーザ光照射、電子線によっても窒化物系半導体層の温度を上昇することが出来るためである。
また、第1及び第2実施形態では、基板の分離に使用するレーザ光として、Nd:YAG(または、Nd:YVOなど)レーザ光の第2高調波を例示したが、本発明は、これに限らず、レーザの基本波も使用可能であり、またTiサファイアレーザを用いた超短パルスであるフェムト秒パルスレーザを用いることで、レーザ照射時における発熱に伴う歪による窒化物系半導体層の劣化を低減することができる。さらに、剥離層にレーザ光を照射するレーザとして、ルビーレーザやCO・COレーザを用いてもよい。
また、支持基板は、Siにとどまるものではないが、導電性であることが好ましく、例えば、導電性半導体(Si、SiC、GaAs、ZnO等)や、金属あるいは複合金属(Al、Fe−Ni、Cu−W、Cu−Mo等)や、金属・金属酸化物の複合材料(Cu−CuO)等などを用いることができる。一般に、半導体材料よりも金属系材料が機械特性に優れ、割れにくいために、支持基板材料として適している。更に、より好ましくは、Cu、Ag、Auなどの高導電性の金属と、W、Mo、Ni、CuOなどの高硬度の金属あるいは金属酸化物とを複合して、高い導電性と高い機械強度とを併せ持つ材料を用いることである。
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
本発明の第1実施形態に係る窒化物系半導体素子の製造方法のフローを示すものである。 本発明の第1実施形態に係る窒化物系半導体素子の製造方法を示す。 本発明の第1実施形態に係る窒化物系半導体素子の製造方法を示す。 本発明の第1実施形態に係る窒化物系半導体素子の製造方法を示す。 本発明の第1実施形態に係る窒化物系半導体素子の製造方法を示す。 本発明の第1実施形態に係る窒化物系半導体素子の製造方法を示す。 本発明の第1実施形態に係る窒化物系半導体素子の製造方法を示す。 本発明の第2実施形態に係る窒化物系半導体素子の製造方法を示す。 本発明の第2実施形態に係る窒化物系半導体素子の製造方法を示す。 本発明の第2実施形態に係る窒化物系半導体素子の製造方法を示す。 本発明の第2実施形態に係る窒化物系半導体素子の製造方法を示す。 本発明の第2実施形態に係る窒化物系半導体素子の製造方法を示す。 本発明の第2実施形態に係る窒化物系半導体素子の製造方法を示す。 剥離層に照射されるレーザ光の波長と吸収率との関係を示す図である。
符号の説明
10、20…剥離層、10b、20b…分離層、11、21…下地層、12、22…n型コンタクト層、
13、23…n型クラッド層、14、24…活性層、15、25…p型キャップ層、
16、26…p型クラッド層、17、27…p型コンタクト層、18…p型電極、19…n型電極、
30…n型光ガイド層、31…p型光ガイド層、32…電流ブロック層、
33…p側オーミック電極、34…p側パッド電極、35…n側オーミック電極、
36…n側パッド電極、50、60…成長基板、51、61…支持基板、52、62…融着層
53、63…分離線、64…リッジ部、100、101…窒化物系半導体層、
200、201…窒化物系半導体素子

Claims (5)

  1. Inを含む剥離層を基板上に形成する工程と、
    前記剥離層上に窒化物系半導体層を形成する工程と、
    前記剥離層の温度上昇によって前記剥離層の分解を生じる工程と、
    レーザ光を前記剥離層に照射する工程と、
    前記基板から前記窒化物半導体を分離する工程とを含むことを特徴とする窒化物系半導体素子の製造方法。
  2. 前記剥離層は、組成比で18%以上のInを有するInGaNからなることを特徴とする請求項1に記載の窒化物系半導体素子の製造方法。
  3. 前記レーザ光のフォトンエネルギーは、前記基板のバンドギャップエネルギーよりも低いことを特徴とする請求項1又は請求項2に記載の窒化物系半導体素子の製造方法。
  4. 前記レーザ光のフォトンエネルギーは、前記窒化物系半導体層を形成する各層のバンドギャップエネルギーより低いことを特徴とする請求項1乃至請求項3のいずれかに記載の窒化物系半導体素子の製造方法。
  5. 前記レーザ光のフォトンエネルギーは、分解が生じた前記剥離層のバンドギャップエネルギーよりも大きいことを特徴とする請求項1乃至請求項4のいずれかに記載の窒化物系半導体素子の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009027003A (ja) * 2007-07-20 2009-02-05 Sanyo Electric Co Ltd 半導体レーザ素子およびその製造方法
JP2011233861A (ja) * 2010-04-09 2011-11-17 Sumitomo Electric Ind Ltd 半導体デバイスの製造方法、エピ成長用積層支持基板およびデバイス用積層支持基板
JP2013128150A (ja) * 2013-03-26 2013-06-27 Toyoda Gosei Co Ltd Iii族窒化物半導体からなる発光素子の製造方法
JP2016533034A (ja) * 2013-08-08 2016-10-20 ソイテック 電磁照射によって基板から構造を分離するための、処理、スタック、およびアセンブリ

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080303033A1 (en) * 2007-06-05 2008-12-11 Cree, Inc. Formation of nitride-based optoelectronic and electronic device structures on lattice-matched substrates
US7915643B2 (en) * 2007-09-17 2011-03-29 Transphorm Inc. Enhancement mode gallium nitride power devices
JP2010177390A (ja) * 2009-01-29 2010-08-12 Sony Corp 素子の移載方法および表示装置の製造方法
CN102699537B (zh) * 2012-05-18 2015-11-04 杭州士兰明芯科技有限公司 激光剥离led衬底的系统及方法
CN106887505B (zh) * 2017-04-24 2019-07-16 芜湖聚飞光电科技有限公司 一种单面发光芯片级led的制作方法
DE102018202707A1 (de) 2018-02-22 2019-08-22 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Erzeugung von Panoramabildern

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000101139A (ja) * 1998-09-25 2000-04-07 Toshiba Corp 半導体発光素子及びその製造方法並びに半導体発光装置
JP2001119104A (ja) * 1999-10-21 2001-04-27 Matsushita Electric Ind Co Ltd 半導体の製造方法
JP2002319702A (ja) * 2001-04-19 2002-10-31 Sony Corp 窒化物半導体素子の製造方法、窒化物半導体素子
JP2005093988A (ja) * 2003-08-08 2005-04-07 Sumitomo Electric Ind Ltd 半導体発光素子及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5684309A (en) * 1996-07-11 1997-11-04 North Carolina State University Stacked quantum well aluminum indium gallium nitride light emitting diodes
US6071795A (en) 1998-01-23 2000-06-06 The Regents Of The University Of California Separation of thin films from transparent substrates by selective optical processing
JP4524953B2 (ja) 2001-05-18 2010-08-18 パナソニック株式会社 窒化物半導体基板の製造方法および窒化物半導体装置の製造方法
US6455340B1 (en) * 2001-12-21 2002-09-24 Xerox Corporation Method of fabricating GaN semiconductor structures using laser-assisted epitaxial liftoff
JP4117156B2 (ja) 2002-07-02 2008-07-16 日本電気株式会社 Iii族窒化物半導体基板の製造方法
JP2004072052A (ja) 2002-08-09 2004-03-04 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7056810B2 (en) * 2002-12-18 2006-06-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor apparatus, and semiconductor apparatus and electric appliance
US7341880B2 (en) 2003-09-17 2008-03-11 Luminus Devices, Inc. Light emitting device processes

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000101139A (ja) * 1998-09-25 2000-04-07 Toshiba Corp 半導体発光素子及びその製造方法並びに半導体発光装置
JP2001119104A (ja) * 1999-10-21 2001-04-27 Matsushita Electric Ind Co Ltd 半導体の製造方法
JP2002319702A (ja) * 2001-04-19 2002-10-31 Sony Corp 窒化物半導体素子の製造方法、窒化物半導体素子
JP2005093988A (ja) * 2003-08-08 2005-04-07 Sumitomo Electric Ind Ltd 半導体発光素子及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009027003A (ja) * 2007-07-20 2009-02-05 Sanyo Electric Co Ltd 半導体レーザ素子およびその製造方法
JP2011233861A (ja) * 2010-04-09 2011-11-17 Sumitomo Electric Ind Ltd 半導体デバイスの製造方法、エピ成長用積層支持基板およびデバイス用積層支持基板
JP2013128150A (ja) * 2013-03-26 2013-06-27 Toyoda Gosei Co Ltd Iii族窒化物半導体からなる発光素子の製造方法
JP2016533034A (ja) * 2013-08-08 2016-10-20 ソイテック 電磁照射によって基板から構造を分離するための、処理、スタック、およびアセンブリ

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