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JP2007081039A - 半導体装置 - Google Patents

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JP2007081039A
JP2007081039A JP2005265481A JP2005265481A JP2007081039A JP 2007081039 A JP2007081039 A JP 2007081039A JP 2005265481 A JP2005265481 A JP 2005265481A JP 2005265481 A JP2005265481 A JP 2005265481A JP 2007081039 A JP2007081039 A JP 2007081039A
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semiconductor chip
electrodes
semiconductor
electrode
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Nobuaki Hashimoto
伸晃 橋元
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Seiko Epson Corp
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Abstract

【課題】 小型化が可能で、かつ、信頼性が高い半導体装置を提供する。
【解決手段】 半導体装置は、集積回路１２が形成された半導体チップ１０と、半導体チップ１０に形成された、複数行複数列に配列された電極１４と、半導体チップ１０の電極１４が形成された面上に形成された複数の樹脂突起２０と、樹脂突起２０上に形成された複数の電気的接続部３０と、を含む。
【選択図】 図２

Description

本発明は、半導体装置に関する。
電子部品を小型化するためには、半導体装置の外形は小さい方が好ましい。しかし、半導体装置の役割が多様化するにつれ、半導体チップに形成される集積回路の高集積化が進んでいる。すなわち、現在では、半導体装置の小型化と、集積回路の高集積化という２つの要求を同時に満たすことが可能な半導体装置の開発が進んでいる。
この要求を満たすために、外形が、半導体チップとほぼ同じ大きさの半導体装置が注目されている。このタイプの半導体装置によると、半導体チップを小型化することができれば、半導体装置を小型化することが可能になる。
ところで、半導体装置の信頼性を確保するために、集積回路は、様々な制約のもとで設計されている。集積回路の設計の制約が少なくなれば、集積回路領域を小さくすることが可能になり、半導体チップを小さくすることができる。すなわち、集積回路の設計の制約が少ない半導体チップを利用することができれば、外形の小さい半導体装置を製造することができる。
本発明の目的は、小型化が可能で、かつ、信頼性が高い半導体装置を提供することにある。
特開平２−２７２７３７号公報
（１）本発明に係る半導体装置は、集積回路が形成された半導体チップと、
前記半導体チップに形成された、複数行複数列に配列された電極と、
前記半導体チップの前記電極が形成された面上に形成された複数の樹脂突起と、
前記樹脂突起上に形成された、前記複数の電極と電気的に接続された複数の電気的接続部と、
を含む。本発明によると、小型化が可能で、かつ、信頼性が高い半導体装置を提供することができる。
（２）この半導体装置において、
前記電極は、平行に延びる複数の第１の直線と、前記第１の直線に直交するように延びる複数の第２の直線との各交点に配置されていてもよい。
（３）この半導体装置において、
前記半導体チップの外形は矩形をなし、
前記第１及び第２の直線は、前記半導体チップの辺と平行に延びていてもよい。
（４）この半導体装置において、
前記樹脂突起は、前記半導体チップのいずれかの辺に沿って延びる形状をなしていてもよい。
（５）この半導体装置において、
前記半導体チップの１つの前記辺に沿って、１つの前記樹脂突起が形成されていてもよい。
（６）この半導体装置において、
前記半導体チップの１つの前記辺に沿って、複数の前記樹脂突起が形成されていてもよい。
（７）この半導体装置において、
前記半導体チップには、複数行複数列に配列されたＩ／Ｏセルが形成されてなり、
それぞれの前記電極は、いずれかの前記Ｉ／Ｏセルと電気的に接続されていてもよい。これによると、半導体チップの集積回路領域を小さくすることができる。そのため、外形の小さい半導体チップを利用することができるため、半導体装置をさらに小型化することができる。
（８）この半導体装置において、
それぞれの前記電極は、対応するいずれか１つの前記Ｉ／Ｏセルとオーバーラップするように形成されていてもよい。これによると、さらに小型化が可能な半導体装置を提供することができる。
（９）この半導体装置において、
前記電極は、前記集積回路とオーバーラップするように形成されていてもよい。
以下、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は以下の実施の形態に限定されるものではない。また、本発明は、以下の内容を自由に組み合わせたものを含むものとする。
以下、図１〜図３を参照して、本発明を適用した実施の形態に係る半導体装置について説明する。ここで、図１は、本発明を適用した実施の形態に係る半導体装置１の概略図である。また、図２は、図１の一部拡大図である。そして、図３は、図２のIII−III線断面の一部拡大図である。
本実施の形態に係る半導体装置は、図１及び図３に示すように、半導体チップ１０を含む。半導体チップ１０は、例えばシリコン基板であってもよい。半導体チップ１０には、集積回路１２が形成されていてもよい（図３参照）。集積回路１２の構成は特に限定されないが、例えば、トランジスタ等の能動素子や、抵抗、コイル、コンデンサ等の受動素子を含んでいてもよい。半導体チップ１０の集積回路１２が形成された面（能動面）は長方形をなしていてもよい（図１参照）。ただし、半導体チップ１０の能動面は、正方形をなしていてもよい（図示せず）。なお、本発明を、半導体ウエハに拡張してもよい（図示せず）。このとき、半導体ウエハは、複数の半導体装置となる領域を含んでいてもよい。
本実施の形態に係る半導体装置は、図１〜図３に示すように、複数の電極１４を含む。電極１４は、複数行複数列に配列されている。電極１４は、例えば、格子状に配列されていてもよい。電極１４は、図２に示すように、平行に延びる複数の第１の直線１０１と、第１の直線１０１と交差するように延びる、複数の第２の直線１０２との各交点に配置されていてもよい。そして、第１及び第２の直線１０１，１０２は、直交していてもよい。第１及び第２の直線１０１，１０２は、半導体チップ１０の辺と平行に延びる直線であってもよい。例えば、図１及び図２に示すように、第１の直線１０１が、半導体チップ１０の辺１５と平行に延びていてもよい。このとき、半導体チップ１０の辺１５は、半導体チップ１０の能動面の短辺であってもよい。そして、電極１４は、辺１５の周辺領域に形成されていてもよい。なお、電極１４は、例えば、図１及び図２に示すように、４×２に配列されていてもよい。ただし、本実施の形態に係る半導体装置はこれに限られず、電極１４は、Ｍ×Ｎ（但し、Ｍ及びＮは、２以上の整数）に配列されていてもよい。なお、電極１４は、ランダムに配置されていてもよい。すなわち、電極１４は、規則性を持たない自由な配列をなしていてもよい。電極１４は、半導体チップ１０の内部に形成された集積回路素子の直上に形成されていてもよい。
電極１４は、集積回路１２（集積回路１２の回路素子）とオーバーラップするように形成されていてもよい。電極１４は、集積回路１２（集積回路１２を構成する回路素子）と電気的に接続されていてもよい。電極１４は、半導体基板１０に形成されたＩ／Ｏセルと電気的に接続されていてもよく、このとき、複数の電極１４は、それぞれ、対応するＩ／Ｏセル上に形成されていてもよい。なお、Ｉ／Ｏセルは、複数行複数列に配列されていてもよい。
電極１４は、半導体チップの内部配線（あるいは、回路素子の電極）の一部であってもよい。電極１４は、アルミニウム又は銅等の金属で形成されていてもよい。半導体チップ１０にはパッシベーション膜１６が形成されていてもよく、このとき、電極１４は、パッシベーション膜１６からの露出領域であってもよい（図３参照）。なお、パッシベーション膜は、例えば、ＳｉＯ２やＳｉＮ等の無機絶縁膜であってもよい。あるいは、パッシベーション膜１６は、ポリイミド樹脂などの有機絶縁膜であってもよい。
本実施の形態に係る半導体装置は、図１に示すように、電極１８を含んでいてもよい。電極１８は、辺１５の隣の辺１９に沿って配列されていてもよい。電極１８は、辺１９に沿って一列に配列されていてもよい。あるいは、電極１８は、辺１９に沿って複数行複数列に配列されていてもよい。
本実施の形態に係る半導体装置は、図１〜図３に示すように、半導体チップ１０上に形成された樹脂突起２０を含む。樹脂突起２０は、半導体チップ１０の電極１４が形成された面上に形成されてなる。すなわち、樹脂突起２０は、半導体チップ１０の能動面に形成されていてもよい。樹脂突起２０は、パッシベーション膜１６上に形成されていてもよい。樹脂突起２０は、集積回路１２とオーバーラップしないように形成されていてもよい。そして、樹脂突起２０は、電極１４，１８を避けて（露出させるように）形成されていてもよい。なお、樹脂突起２０は、電極１４と辺１５との間に配置されていてもよい。また、樹脂突起２０は、電極１８と辺１９との間に配置されていてもよい。すなわち、樹脂突起２０は、半導体チップ１０の能動面のうち、電極１４，１８よりも外側の領域に形成されていてもよい。但し、本実施の形態に係る半導体装置はこれに限られるものではない。例えば、樹脂突起２０は、電極よりも内側の領域に形成されていてもよい。あるいは、樹脂突起２０は、複数の電極１４に挟まれるように配置されていてもよい。すなわち、樹脂突起２０の両側に電極１４が配置されていてもよい。このとき、後述する配線３２は、樹脂突起２０の両側に向かって引き出されていてもよい。言い換えると、配線３２は、樹脂突起２０の両側から延びていてもよい。
樹脂突起２０の材料は特に限定されず、既に公知となっているいずれかの材料を適用してもよい。例えば、樹脂突起２０は、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、ベンゾシクロブテン（ＢＣＢ；benzocyclobutene）、ポリベンゾオキサゾール（ＰＢＯ；polybenzoxazole）、フェノール樹脂等の樹脂で形成されていてもよい。また、樹脂突起２０の形状は特に限定されるものではない。例えば、樹脂突起２０は、直線状に形成されていてもよい（図１参照）。このとき、樹脂突起２０は、半導体チップ１０（半導体チップ１０の能動面）の辺に沿って延びるように形成されていてもよい。樹脂突起２０は、半導体チップ１０の１つの辺に沿って、１つずつ形成されていてもよい。あるいは、能動面の１つの辺に沿って、複数の樹脂突起２０が形成されていてもよい（図示せず）。また、樹脂突起２０の表面は、曲面になっていてもよい。このとき、図３に示すように、樹脂突起２０の断面形状は半円状をなしていてもよい。ただし、樹脂突起２０は、半球状をなしていてもよい（図示せず）。
本実施の形態に係る半導体装置は、複数の電気的接続部３０を含む。電気的接続部３０は、樹脂突起２０上に形成されてなる。電気的接続部３０は、それぞれ、電極１４と電気的に接続されてなる。例えば、電気的接続部３０は、電極１４上から引き出されて樹脂突起２０上に至るように形成された配線３２の一部（樹脂突起２０とオーバーラップする領域）を指していてもよい。このとき、電気的接続部３０とは、配線３２のうち、外部との電気的な接続に利用される部分を指していてもよい。なお、図１及び図２に示すように、１つの樹脂突起２０上に、複数の電気的接続部３０が形成されていてもよい。このとき、電極１４と電気的に接続された電気的接続部３０は、電極１４の配列の行数又は列数よりも少ない数の樹脂突起２０上に形成されていてもよい。すなわち、１つの樹脂突起２０上に形成された電気的接続部３０を１つのグループと考えると、電極１４と電気的に接続された電気的接続部３０は、電極１４の配列の行数又は列数よりも少ないグループに分けることができるように形成されていてもよい。例えば樹脂突起２０が第１の直線１０１と平行に延びる形状をなす場合、樹脂突起２０は第１の直線１０１よりも数が少なくなっていてもよい。
配線３２（電気的接続部３０）の構造及び材料は、特に限定されるものではない。例えば、配線３２は、単層で形成されていてもよい。あるいは、配線３２は、複数層で形成されていてもよい。このとき、配線３２は、チタンタングステンによって形成された第１の層と、金によって形成された第２の層とを含んでいてもよい（図示せず）。
本実施の形態に係る半導体装置１は、以上の構成をなしていてもよい。そして、図４には、半導体装置１が、配線基板４０に実装された様子を示す。以下、これについて詳述する。
はじめに、配線基板４０について説明する。配線基板４０は、ベース基板４２と電気的接続部４４とを含んでいてもよい。電気的接続部４４は、配線基板４０の配線パターンの一部を指していてもよい。すなわち、電気的接続部４４は、配線基板４０の配線パターンのうち、外部との電気的な接続に利用される部分を指してもよい。ベース基板４２の材料は特に限定されない。ベース基板４２として、無機系の材料から形成された基板を利用してもよい。このとき、ベース基板４２は、セラミックス基板やガラス基板であってもよい。ベース基板４２がガラス基板である場合、配線基板４０は、電気光学パネル（液晶パネル・エレクトロルミネッセンスパネル等）の一部であってもよい。このとき、電気的接続部４４は、ＩＴＯ（Indium Tin Oxide）、Ｃｒ、Ａｌなどの金属膜、金属化合物膜、又は、それらの複合膜によって形成されていてもよい。そして、電気的接続部４４は、液晶を駆動する電極（走査電極、信号電極、対向電極等）に電気的に接続されていてもよい。あるいは、ベース基板４２は、ポリエチレンテレフタレート（ＰＥＴ）からなる基板又はフィルムであってもよい。あるいは、ベース基板４２としてポリイミド樹脂からなるフレキシブル基板を使用してもよい。フレキシブル基板としてFPC(Flexible Printed Circuit)や、TAB(Tape Automated Bonding)技術で使用されるテープを使用してもよい。このとき、電気的接続部４４は、例えば、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、チタンタングステン（Ｔｉ−Ｗ）のうちのいずれかを積層して形成されていてもよい。
そして、半導体装置１は、半導体チップ１０の能動面が配線基板４０と対向するように搭載されていてもよい。このとき、配線基板４０の電気的接続部４４と電気的接続部３０とは、接触して電気的に接続されていてもよい。詳しくは、半導体装置１の電気的接続部３０が、配線基板４０の電気的接続部４４と接触して電気的に接続されていてもよい。これによると、樹脂突起２０の弾性力によって、電気的接続部３０と電気的接続部４４とを押し付けることができる。そのため、電気的な接続信頼性の高い半導体装置を提供することができる。そして、半導体装置１は、接着剤５０によって、配線基板４０に接着されていてもよい。半導体装置１は、接着剤５０によって、配線基板４０に固着されていてもよい。接着剤５０によって半導体装置１と配線基板４０との間隔を保つことによって、樹脂突起２０が弾性変形した状態を維持してもよい。なお、半導体装置１は、電子モジュール１０００を構成するガラス基板に直接実装されていてもよい。このとき、半導体装置１は、ガラス基板に対して、ＣＯＧ（Chip On Glass）実装と称される形態で実装されていてもよい。
図５には、半導体装置１が実装された電子モジュール１０００を示す。電子モジュール１０００は、表示デバイスであってもよい。表示デバイスは、例えば液晶表示デバイスやＥＬ（Electrical Luminescence）表示デバイスであってもよい。そして、半導体装置１は、表示デバイスを制御するドライバＩＣであってもよい。
半導体装置１によると、小型化が可能で、かつ、信頼性が高い半導体装置を提供することができる。以下、これについて詳述する。
従来、半導体装置を実装する際には、電極に力が加えられることがあった。そして、電極が集積回路１２とオーバーラップしている場合には、電極に加えられる力によって、集積回路１２の特性が変化してしまう恐れがあった。これを防止するため、電極と集積回路とがオーバーラップしないように、半導体チップの内側に内部配線を引き回していた。しかし、半導体装置の微細化や、集積回路の高集積化が進むと、内部配線の引き回しが難しくなる。そして、内部配線が引き回せないことが原因で、集積回路１２の設計に制約が生じることが予想される。
ところで、先に説明したように、半導体装置１によると、電気的接続部３０が外部端子として利用される。そして、電気的接続部３０は、樹脂突起２０上に形成されている。そのため、半導体装置１によると、電極１４に力を加えることなく半導体装置を実装することができる。そのため、本発明によると、電極１４が集積回路１２上に形成されている場合にも、実装時に集積回路１２の特性が変化しない半導体装置を提供することができる。すなわち、本発明によると、電極１４が集積回路１２とオーバーラップするように配置された半導体チップを利用した場合にも、半導体装置の信頼性を確保することができる。
このことから、本発明によると、集積回路１２の設計の制約が小さく、集積回路１２の設計の自由度が高い半導体チップを利用することが可能な半導体装置を提供することができる。そして、集積回路の設計の自由度が高ければ、半導体チップの外形を小さくすることが可能である。特に、電極を、集積回路の直上に配置することができれば、半導体チップの外形をさらに小さくすることができる。そのため、本発明によると、外形の小さい半導体チップを利用することが可能な半導体装置を提供することができる。すなわち、本発明によると、外形が小さく、かつ、信頼性の高い半導体装置を提供することができる。また、電極１４を複数行複数列に配列することで、複数の電極１４を、省スペースに配置することができる。そのため、さらに外形の小さい半導体装置を提供することができる。
また、Ｉ／Ｏセルを複数行複数列に配列することで、半導体チップ１０をさらに小型化することが可能になる。すなわち、Ｉ／Ｏセルを複数行複数列に配列することで、Ｉ／Ｏセルが占める面積を小さくすることができると同時に、半導体チップ１０の集積回路１２を省スペース設計することが可能になる。そのため、半導体チップ１０をさらに小型化することが可能になる。このとき、電極１４を、Ｉ／Ｏセルとオーバーラップするように形成してもよい。これによると、Ｉ／Ｏセル領域の外側に、電極１４を形成するための領域を確保する必要がなくなる。また、これによると、Ｉ／Ｏセルと電極１４とを接続するための配線領域が不要になる。そのため、さらに半導体チップ１０の小型化が可能になる。なお、先に説明したように、半導体装置１によると、電極１４に力を加えることなく半導体装置を実装することができる。そのため、電極１４がＩ／Ｏセル上に形成されている場合にも、半導体装置の信頼性を確保することができる。
また、半導体装置１によると、汎用性の高い半導体装置を提供することができる。詳しくは、半導体装置１によると、電極１４の配列（集積回路１２の設計）が異なる半導体チップであっても、電気的接続部３０を、同じ位置に形成することが可能になる。そのため、集積回路１２の設計の異なる半導体チップを、１つの配線基板に実装することが可能になる。あるいは、同じ設計の集積回路１２を有する半導体チップ１０であっても、電気的接続部３０の配列を変えることができる。そのため、同じ集積回路が形成された半導体チップを、異なる設計の配線基板に実装することが可能になる。
図６は、本発明を適用した実施の形態の変形例に係る半導体装置について説明するための図である。ただし、図６では、簡単のため、樹脂突起２０及び配線３２（電気的接続部３０）を省略する。本実施の形態に係る半導体装置では、半導体基板１０の電極６０は、すべて、平行に延びる複数の第１の直線１０３と、平行に延びる複数の第２の直線１０４との交点上に配置されていてもよい。このとき、図６に示すように、第１及び第２の直線１０３，１０４は、直交する直線であってもよい。また、複数の第１及び第２の直線は、それぞれ、等間隔に配列されていてもよい。詳しくは、複数の第１の直線１０３は、等間隔に配列されていてもよい。また、複数の第２の直線１０４は、等間隔に配列されていてもよい。このとき、第１の直線１０３と第２の直線１０４とは、同じ間隔で配列されていてもよい。ただし、第１及び第２の直線は、斜めに交差する直線であってもよい（図示せず）。このとき、図示しない樹脂突起は、電極６０が形成された領域よりも外側の領域内（のみ）に配置されていてもよい。ただし、電極６０が形成された領域の内側に、図示しない樹脂突起が配置されていてもよい。本実施の形態によっても、信頼性が高く、かつ、小型化が可能な半導体装置を提供することができる。
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
図１は、本発明を適用した実施の形態に係る半導体装置について説明するための図である。 図２は、本発明を適用した実施の形態に係る半導体装置について説明するための図である。 図３は、本発明を適用した実施の形態に係る半導体装置について説明するための図である。 図４は、本発明を適用した実施の形態に係る半導体装置について説明するための図である。 図５は、本発明を適用した実施の形態に係る半導体装置について説明するための図である。 図６は、本発明を適用した実施の形態の変形例に係る半導体装置について説明するための図である。
符号の説明
１…半導体装置、 １０…半導体チップ、 １２…集積回路、 １４…電極、 １５、…辺、 １６…パッシベーション膜、 １８…電極、 １９…辺、 ２０…樹脂突起、 ３０…電気的接続部、 ３２…配線、 ４０…配線基板、 ４２…ベース基板、 ４４…電気的接続部、 ５０…接着剤、 ６０…電極、 １０１…第１の直線、 １０２…第２の直線、 １０３…第１の直線、 １０４…第２の直線、 １０００…電子モジュール

Claims (9)

  1. 集積回路が形成された半導体チップと、
    前記半導体チップに形成された、複数行複数列に配列された電極と、
    前記半導体チップの前記電極が形成された面上に形成された複数の樹脂突起と、
    前記樹脂突起上に形成された、前記複数の電極と電気的に接続された複数の電気的接続部と、
    を含む半導体装置。
  2. 請求項１記載の半導体装置において、
    前記電極は、平行に延びる複数の第１の直線と、前記第１の直線に直交するように延びる複数の第２の直線との各交点に配置されてなる半導体装置。
  3. 請求項２記載の半導体装置において、
    前記半導体チップの外形は矩形をなし、
    前記第１及び第２の直線は、前記半導体チップの辺と平行に延びてなる半導体装置。
  4. 請求項１から請求項３のいずれかに記載の半導体装置において、
    前記樹脂突起は、前記半導体チップのいずれかの辺に沿って延びる形状をなす半導体装置。
  5. 請求項４記載の半導体装置において、
    前記半導体チップの１つの前記辺に沿って、１つの前記樹脂突起が形成されてなる半導体装置。
  6. 請求項４記載の半導体装置において、
    前記半導体チップの１つの前記辺に沿って、複数の前記樹脂突起が形成されてなる半導体装置。
  7. 請求項１から請求項６のいずれかに記載の半導体装置において、
    前記半導体チップには、複数行複数列に配列されたＩ／Ｏセルが形成されてなり、
    それぞれの前記電極は、いずれかの前記Ｉ／Ｏセルに電気的に接続されてなる半導体装置。
  8. 請求項７記載の半導体装置において、
    それぞれの前記電極は、対応するいずれか１つの前記Ｉ／Ｏセル上に形成されてなる半導体装置。
  9. 請求項１から請求項８のいずれかに記載の半導体装置において、
    前記電極は、前記集積回路とオーバーラップするように形成されてなる半導体装置。
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