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JP2007081009A - 駆動回路およびデータ線ドライバ - Google Patents

駆動回路およびデータ線ドライバ Download PDF

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秀一郎 小島
Mamoru Seike
守 清家
Takashi Ichihara
隆 市原
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Abstract

【課題】ＰＤＰ等を駆動するドライバＩＣの出力回路において、隣接端子間に形成される寄生ＮＰＮバイポーラトランジスタが自己ノイズやパネルからのノイズによって動作し、誤動作や破壊の原因になっていた。
【解決手段】端子間の分離領域１１５に０Ｖ以上の電位に固定されるＮ型拡散層１１６を設け、トランジスタのドレインをＮ型ウェル上の高濃度Ｎ型拡散層と同電位の高濃度Ｐ型拡散層１１３で形成する。これにより寄生バイポーラトランジスタのコレクタ電流を削減することができるので、通常のＣＭＯＳプロセスを用いて、チップサイズを抑制しながら隣接端子間のノイズに対する耐性を向上することができる
【選択図】図１

Description

本発明は、複数の出力バッファを有する駆動回路およびその駆動回路を備えるデータ線ドライバに係わるもので、特にプラズマディスプレイパネル等の高電圧駆動信号で画像を表示するディスプレイパネルを駆動するのに用いる駆動回路およびデータ線ドライバに関する。
近年、薄型で高精細な表示装置として注目されているプラズマディスプレイパネル（以下、ＰＤＰと称す）は、マトリクス状に配置されたデータ電極と走査維持電極で構成される複数の放電セルを有する表示装置で、放電セルはデータ電極配線とこれに直交する走査電極配線および維持電極配線によって放電が制御されており、その放電発光および非発光によって所望の表示画像を得るように構成されている。
このようなＰＤＰを駆動するために、デジタルのＲＧＢカラー画像信号を、ＰＤＰを駆動可能な高電圧に変換するレベルシフタなどを含む半導体回路装置が用いられる。
以上のような従来の半導体回路装置について以下に図を用いて説明する。
図５は一般的なプラズマディスプレイパネルの概略構成図、図６は従来のＰＤＰを駆動するデータ線ドライバのブロック図、図７は従来の駆動回路の回路構成図、図８は従来の駆動回路の駆動波形図、図９は従来のＰＤＰを駆動する駆動回路の断面構造概略図であり、図１０は従来の駆動回路におけるＮＰＮ寄生バイポーラトランジスタの電流特性図である。
図５に示すように、表示パネル（ＰＤＰ）９００は、複数の走査電極ライン９０１に接続される複数の走査線ドライバ９０２と、複数の表示データ電極ライン９０３に接続される複数の表示データ線ドライバ９０４によって駆動されている。カラー表示を行うＰＤＰは、各表示データ電極ラインが、それぞれＲ（ＲＥＤ：赤）、Ｇ（ＧＲＥＥＮ：緑）、Ｂ（ＢＬＵＥ：青）の異なる色の蛍光体を用いた３色の電極を有し、それぞれの表示データ電極ラインを個別に駆動させることにより、カラー表示を行うことができる。
図６に示すように、データ入力端子から入力される画像データは、シフトレジスタ９０５にシリアルに供給される。シフトレジスタ９０５により受信されたシリアルデータは、シフトレジスタ９０５によりパラレルデータに変換された後に、ラッチ回路９０６で保持される。ラッチ回路９０６に保持されたパラレルデータは、レベルシフト回路９０７で電圧変換をされた後に、駆動回路９０８を介して駆動出力端子Ｏ１〜Ｏｎから接地電位（ＧＮＤ）または電源電位（ＶＣＣ）の電位として選択的に出力され表示データ電極９０３に印加される。
図７は駆動回路９０８の回路構成の一部を示しており、駆動回路９０８は、プッシュプル回路が隣接して複数個配置される多出力ドライバとして構成されている。ここで、出力端子Ｏｎと出力端子Ｏｎ＋１は隣接する駆動出力端子であり、出力端子Ｏｎと出力端子Ｏｎ＋１に対して、駆動電源端子１０３および接地端子１３０が共通に配置されている。このように複数の駆動出力端子が隣接して配置された構成においては図８に示すように、ある出力端子に隣接する駆動出力端子の出力変化に伴う自己ノイズやパネルからの外来ノイズが重畳される。
ここで、図９に示すように、出力バッファを構成するトランジスタの高濃度Ｎ型拡散層１０６及び隣接する高濃度Ｎ型拡散層１１２は接地電位（ＧＮＤ）に固定されたＰ型ウェル１０８上に形成されている。これによって任意出力端子ＯＵＴｎ１０４とその隣接出力端子ＯＵＴｎ＋１１０５の間には、出力端子ＯＵＴｎ１０４に繋がる高濃度Ｎ型拡散層１０６−Ｎ型ウェル１１１−Ｐ型ウェル１０８−出力端子ＯＵＴｎ＋１１０５に繋がるＮ型拡散層１１２の経路でＮＰＮ寄生バイポーラトランジスタ１０２が形成される。
出力端子ＯＵＴｎ１０４が“電源電位（ＶＣＣ）”出力状態で、出力端子ＯＵＴｎ＋１１０５が“接地電位（ＧＮＤ）”出力状態の時に自己ノイズまたは外来ノイズによって、“接地電位（ＧＮＤ）“出力状態のＯＵＴｎ＋１１０５に繋がるＮ型拡散層１１２にＰ型ウェル１０８との間のビルトイン電圧以上の電位差が発生すると隣接間に形成されるＮＰＮ寄生バイポーラトランジスタ１０２が動作し始める。
これにより、Ｐ型ウェル１０８からＯＵＴｎ＋１１０５（本端子に繋がるＮ型拡散層を以下エミッタ）に向かってエミッタ電流Ｉｅが流れ、接地端子１３０からＰ型ウェル１０８に向かってベース電流Ｉｂが流れるために、出力端子ＯＵＴｎ１０４（本端子に繋がるＮ型拡散層を以下コレクタ）からＰ型ウェル１０８（以下ベース）に向かってコレクタ電流Ｉｃが流れ始める。この時、高電位にバイアスされるコレクタ部に流れるコレクタ電流Ｉｃが許容電流値を超えると、コレクタが熱破壊して誤動作の原因になるという問題があった。
図１０に示すとおり、ＮＰＮ寄生バイポーラトランジスタの電流特性は、物理的な構成や拡散濃度、コレクタ−エミッタ間電圧によって決まり、駆動電源電圧（ＶＣＣ）が高い程、またコレクタ電流が大きいほど、コレクタのジャンクション部に高電界が印加されるため熱破壊に至りやすい。一方、コレクタ電圧はパネル駆動電圧により決まるため、駆動電源電圧を下げずにコレクタ電流を小さくすることが誤動作や破壊に対する耐性を向上する手段となる。
この問題に対して他の駆動回路として、互いに隣接するトランジスタ間の距離を十分に確保する構成や、トランジスタ間をシリコン酸化膜で絶縁したＳＯＩ（Ｓｉｌｌｉｃｏｎ
Ｏｘｉｄｅ Ｉｎｓｕｌａｔｅｄ）プロセスを用いる構成として対策していた。
特開２００１−５３２２８号公報
しかしながら上記従来の駆動回路では、隣接するトランジスタ間の距離を確保するためにチップサイズが増加したり、寄生トランジスタを形成しない構成とするために特殊なプロセスを必要とするなどコストアップの要因となる問題点があった。
本発明の駆動回路は、上記従来の問題点を解決するもので、通常のＣＭＯＳプロセスを用いて、チップサイズを抑制しながら隣接端子間のノイズに対する耐性を向上することのできる駆動回路およびデータ線ドライバを提供することを目的とする。
上記の目的を達成するために、本発明の請求項１記載の駆動回路は、共通のＰ型ウェル上に形成される複数のトランジスタより成る駆動回路であって、前記トランジスタの分離領域に形成される高濃度Ｎ型拡散層と、前記高濃度Ｎ型拡散層に前記Ｐ型ウェルの電位以上の固定電位を供給する固定電位供給端子とを有し、前記トランジスタのドレインがＮ型ウェル上の高濃度Ｎ型拡散層と同電位の高濃度Ｐ型拡散層で形成され、隣接するトランジスタ間に形成される寄生ＮＰＮバイポーラトランジスタのコレクタ電流を抑制することに
より、前記トランジスタの破壊に対する耐性を向上することを特徴とする
請求項２記載の駆動回路は、共通のＰ型ウェル上に形成される複数のトランジスタより成る駆動回路であって、前記トランジスタの分離領域にＮ型ウェル上に形成される高濃度Ｎ型拡散層を有し、前記高濃度Ｎ型拡散層に前記Ｐ型ウェルの電位以上の固定電位を供給する固定電位供給端子を有し、隣接するトランジスタ間に形成される寄生ＮＰＮバイポーラトランジスタのコレクタ電流を抑制することを特徴とすることにより、前記トランジスタの破壊に対する耐性を向上することを特徴とする。
請求項３記載のデータ線ドライバは、請求項１または請求項２のいずれかに記載の前記駆動回路を有することを特徴とする。
以上により、通常のＣＭＯＳプロセスを用いて、チップサイズを抑制しながら隣接端子間のノイズに対する耐性を向上することのできる駆動回路およびデータ線ドライバを提供することができる。
隣接するトランジスタの分離領域に高濃度Ｎ型拡散層を設け、また前記トランジスタのドレイン領域にドレインと同電位の高濃度Ｐ型拡散層を設けることにより、寄生ＮＰＮトランジスタのコレクタ電流を削減することができるので、通常のＣＭＯＳプロセスを用いて、チップサイズを抑制しながら隣接端子間のノイズに対する耐性を向上することのできる駆動回路およびデータ線ドライバを提供することができる。
さらに、隣接するトランジスタの分離領域の高濃度Ｎ型拡散層の下にＮ型ウェルを設けることにより、寄生ＮＰＮトランジスタのコレクタ電流を削減することができるので、通常のＣＭＯＳプロセスを用いて、チップサイズを抑制しながら、隣接端子間のノイズに対する耐性を向上することのできる駆動回路およびデータ線ドライバを提供することができる
以下、本発明の実施の形態における半導体回路装置について、図面を参照しながら具体的に説明する。
（実施の形態１）
本発明の実施の形態１における駆動回路を図１、図２を用いて説明する。
図１は実施の形態１におけるＰＤＰを駆動する駆動回路の断面構造概略図であり、図２は実施の形態１におけるＰＤＰを駆動する駆動回路の等価回路図である。
まず、実施の形態１における駆動回路の構成について説明する。
図１において、１０６は出力端子ＯＵＴｎに繋がる高濃度Ｎ型拡散層、１０７は高濃度Ｐ型拡散層、１１２は出力端子ＯＵＴｎ＋１に繋がる高濃度Ｎ型拡散層、１１３はトランジスタのドレイン領域に形成される前記高濃度Ｎ型拡散層１１２と同電位の高濃度Ｐ型拡散層、１１６はトランジスタ間の分離領域１１５に設けられたコレクタ電流低減用の高濃度Ｎ型拡散層、１１１は高耐圧ドレインを形成するＮ型ウェル、１０８はＰ型ウェル、１０９はＰ型基板、１０４は任意のトランジスタの出力端子ＯＵＴｎ、１０５はその隣接するトランジスタの出力端子ＯＵＴｎ＋１、１３０は接地端子、１４３はＬＯＣＯＳ、２０１はゲート形成領域である。ここで、高濃度Ｎ型拡散層１１６は分離領域１１５の高濃度Ｐ型拡散層１０７中に形成され、接地端子１３０によりグランド電位に固定される。
次に、この半導体回路装置の動作を説明する。
自己ノイズまたは外来ノイズにより隣接端子間に形成されるＮＰＮ寄生バイポーラトランジスタが動作し、異常電流が流れて誤動作や破壊の原因になることは背景技術で述べた通りである。
ＮＰＮ寄生バイポーラトランジスタ１０２が動作した時に流れる電流経路は、出力端子ＯＵＴｎ１０４−高濃度Ｎ型拡散層１０６−Ｎ型ウェル１１１−Ｐ型ウェル１０８−Ｎ型ウェル１１１−高濃度Ｎ型拡散層１１２−出力端子ＯＵＴｎ＋１１０５の順である。一方、分離領域１１５にコレクタ電流低減用高濃度Ｎ型拡散層１１６を有することにより、ＮＰＮ寄生バイポーラトランジスタ１０２のコレクタ電流の経路が高濃度Ｎ型拡散層１０６−Ｐ型ウェル１０８の経路の他に高濃度Ｎ型拡散層１１６−Ｐ型ウェル１０８の経路も形成される。さらにトランジスタのドレイン領域に形成された高濃度Ｐ型拡散層１１３により、ＰＮＰ寄生バイポーラトランジスタ１０１が形成され、図２の等価回路図に示すサイリスタ構造を形成し、分離領域１１５の高濃度Ｎ型拡散層１１６をコレクタとするＮＰＮ寄生バイポーラトランジスタの動作を加速することで、出力端子ＯＵＴｎ１０４−高濃度Ｎ型拡散層１０６−Ｎ型ウェル１１１−Ｐ型ウェル１０８間に流れるコレクタ電流が低減されるので、隣接端子間のノイズに対する耐性を向上することができる。
以上のように本実施の形態１によれば、駆動回路を構成するトランジスタ間の分離領域１１５にコレクタ電流低減用高濃度Ｎ型拡散層１１６を設け、ＮＰＮ寄生バイポーラトランジスタのコレクタ電流の経路を形成し、さらにトランジスタのドレイン領域に形成された高濃度Ｐ型拡散層１１３により、ＰＮＰ寄生バイポーラトランジスタ１０１が形成され、分離領域１１５の高濃度Ｎ型拡散層１１６をコレクタとするＮＰＮ寄生バイポーラトランジスタ１０２の動作を加速することにより、高濃度Ｎ型拡散層１０６−Ｎ型ウェル１１１−Ｐ型ウェル１０８間を流れるコレクタ電流を低く留められ、誤動作または破壊に至る耐性を向上でき、通常のＣＭＯＳプロセスを用いて、隣接端子間のノイズに対する耐性を向上することができる。
次に、図３、図４を用いて詳細に本発明の実施例を説明する。
図３は実施の形態１の開発事例を説明する断面構造図、図４は実施の形態１の開発事例における破壊耐性の評価結果を説明する図である。
図３において、１４１はＮ型オフセット拡散層、１４２はＰ型オフセット拡散層、１４３はＬＯＣＯＳ、１４４は出力取出し用アルミ電極である。
今、Ｐ型ウェル１０８の濃度が５×１０１５Ａｔｏｍｓ／ｃｍ−３、低電位用Ｎ型ウェル１１１の濃度が５．８×１０１６Ａｔｏｍｓ／ｃｍ−３、高濃度Ｎ型拡散層１０６、１１６の濃度が５．０×１０２０Ａｔｏｍｓ／ｃｍ−３、高濃度Ｐ型拡散層１０７の濃度が５．０×１０２０Ａｔｏｍｓ／ｃｍ−３、Ｎ型オフセット拡散層１４１の濃度が３．０×１０１６Ａｔｏｍｓ／ｃｍ−３、Ｐ型オフセット拡散層１４２の濃度が５．０×１０１６Ａｔｏｍｓ／ｃｍ−３で構成され、対向するドレイン間の領域である分離領域１１５を６７μｍの距離で設計されたデバイスについて説明する。
出力端子ＯＵＴｎ１０４に８０Ｖ電位を隣接出力端子ＯＵＴｎ＋１１０５に０Ｖ電位を供給し、出力端子ＯＵＴｎ＋１１０５に負電位のノイズパルスを入力し、そのノイズレベルを大きくすると、やがて寄生バイポーラタランジスタ１０２の許容電流を超えて高濃度Ｎ型拡散層１０６近傍が熱破壊に至る。
図４は、分離領域内に本発明の高濃度Ｎ型拡散層１１６、ドレイン領域に高濃度Ｐ型拡散層１１３を挿入した場合の前記破壊に至る耐性の結果を比較したものある。ＮＰＮ寄生バイポーラトランジスタが動作した時に高濃度Ｎ型拡散層１１６、高濃度Ｐ型拡散層１１３が無い場合に比べてそれらを挿入した場合、耐性向上の効果が認められる。
この時、従来の分離領域１１５を広くして耐圧の向上を図る構造に比べて、分離領域１１５を小さくすることができるために、チップサイズが大きくなることをおさえながらトランジスタのノイズ耐性を向上することができる。
（実施の形態２）
本発明の実施の形態２における駆動回路を図５、図６を用いて説明する。図５は実施の形態２におけるＰＤＰを駆動する駆動回路の断面構造概略図である。図６は実施の形態２におけるＰＤＰを駆動する駆動回路の等価回路図である。
次に、この半導体回路装置の動作を説明する。自己ノイズまたは外来ノイズにより隣接端子間に形成されるＮＰＮ寄生バイポーラトランジスタが動作し、異常電流が流れて誤動作や破壊の原因になることは背景技術で述べた通りである。
コレクタ電流低減用高濃度Ｎ型拡散層１１６をＮ型ウェル１１４上に形成することにより、高濃度Ｎ型拡散層１１６をコレクタとするＮＰＮ寄生バイポーラトランジスタ１１７のコレクタ面積が大きくなり、出力端子ＯＵＴｎ１０４−高濃度Ｎ型拡散層１０６−Ｎ型ウェル１１１−Ｐ型ウェル１０８間に流れるコレクタ電流が低減される。
以上のように本実施の形態２によれば、駆動回路を構成するトランジスタ間の分離領域１１５にＮ型ウェル上に形成される高濃度Ｎ型拡散層を設けることにより、隣接するトランジスタ間に形成される寄生ＮＰＮバイポーラトランジスタ１０２の高濃度Ｎ型拡散層１０６−Ｎ型ウェル１１１−Ｐ型ウェル１０８間を流れるコレクタ電流を低く留められ、誤動作または破壊に至る耐性を向上でき、通常のＣＭＯＳプロセスを用いて、隣接端子間のノイズに対する耐性を向上することができる。
本発明にかかる半導体回路装置は、通常のＣＭＯＳプロセスを用いて、チップサイズを抑制しながら隣接端子間のノイズに対する耐性を向上することができ、複数の出力バッファを有する駆動回路およびその駆動回路を備えるデータ線ドライバに係わるもので、特にプラズマディスプレイパネル等の高電圧駆動信号で画像を表示するディスプレイパネルを駆動するのに用いる駆動回路およびデータ線ドライバ等として有用である。
実施の形態１におけるＰＤＰを駆動する駆動回路の断面構造の概略構成を示す図 実施の形態１における駆動回路の出力端子ＯＵＴｎ＋１−接地端子間の等価回路を示す図 実施の形態１における詳細断面を示す図 実施の形態１における破壊耐性の評価結果を示す図 実施の形態２におけるＰＤＰを駆動する駆動回路の断面構造の概略を示す図 実施の形態２における駆動回路の出力端子ＯＵＴｎ＋１−接地端子間の等価回路を示す図 一般的なプラズマディスプレイパネルの概略構成を示す図 従来のＰＤＰを駆動するデータ線ドライバのブロック図 従来の駆動回路の回路構成を示す図 従来の駆動回路の駆動波形を示す図 従来のＰＤＰを駆動する駆動回路の断面構造の概略構成を示す図 ＮＰＮ寄生バイポーラトランジスタの電流特性を示す図
符号の説明
１０１ ＰＮＰ寄生バイポーラトランジスタ
１０２ ＮＰＮ寄生バイポーラトランジスタ
１０３ 駆動電源端子
１０４ 出力端子（ＯＵＴｎ）
１０５ 出力端子（ＯＵＴｎ＋１）
１０６ 出力端子ＯＵＴｎに繋がる高濃度Ｎ型拡散層
１０７ 隣接トランジスタ間の分離領域に形成された高濃度Ｐ型拡散層
１０８ Ｐ型ウェル
１０９ Ｐ型基板
１１１ トランジスタのドレイン領域の下に形成されたＮ型ウェル
１１２ 出力端子ＯＵＴｎ＋１に繋がる高濃度Ｎ型拡散層
１１３ トランジスタのドレイン領域に形成された高濃度Ｐ型拡散層
１１４ 隣接トランジスタ間の分離領域の下に形成されたＮ型ウェル
１１５ 隣接トランジスタ間の分離領域
１１６ 隣接トランジスタ間の分離領域に形成された高濃度Ｎ型拡散層
１１７ ＮＰＮ寄生バイポーラトランジスタ
１１８ Ｐ型高濃度拡散層とＰ型ウェル間で形成されるベース抵抗
１１９ Ｎ型高濃度拡散層とＮ型ウェル間で形成されるエミッタ抵抗
１２０ Ｐ型高濃度拡散層とＰ型ウェル間で形成されるベース抵抗
１２１ Ｎ型高濃度拡散層とＮ型ウェル間で形成されるエミッタ抵抗
１２２ エミッタ電流
１２３ ベース電流
１２４ コレクタ電流
１３０ 接地端子
１４１ Ｎ型オフセット拡散層
１４２ Ｐ型オフセット拡散層
１４３ ＬＯＣＯＳ
１４４ 出力取出し用アルミ電極
２０１ トランジスタのゲート
９００ ＰＤＰ
９０１ 走査電極ライン
９０２ 走査線ドライバ
９０３ 表示データ電極ライン
９０４ 表示データ線ドライバ
９０５ シフトレジスタ
９０６ ラッチ回路
９０７ レベルシフト回路
９０８ 駆動回路

Claims (3)

  1. 共通のＰ型ウェル上に形成される複数のトランジスタより成る駆動回路であって、
    前記トランジスタの分離領域に形成される高濃度Ｎ型拡散層と前記高濃度Ｎ型拡散層に前記Ｐ型ウェルの電位以上の固定電位を供給する固定電位供給端子とを有し、
    前記トランジスタのドレインがＮ型ウェル上の高濃度Ｎ型拡散層と同電位の高濃度Ｐ型拡散層で形成され、隣接するトランジスタ間に形成される寄生ＮＰＮバイポーラトランジスタのコレクタ電流を抑制することを特徴とする駆動回路。
  2. 共通のＰ型ウェル上に形成される複数のトランジスタより成る駆動回路であって、
    前記トランジスタの分離領域にＮ型ウェル上に形成される高濃度Ｎ型拡散層を有し、
    前記高濃度Ｎ型拡散層に前記Ｐ型ウェルの電位以上の固定電位を供給する固定電位供給端子を有し、隣接するトランジスタ間に形成される寄生ＮＰＮバイポーラトランジスタのコレクタ電流を抑制することを特徴とする駆動回路。
  3. 前記駆動回路を有することを特徴とする請求項１または請求項２のいずれかに記載のデータ線ドライバ。
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