JP2007080847A

JP2007080847A - Semiconductor device

Info

Publication number: JP2007080847A
Application number: JP2005262647A
Authority: JP
Inventors: Mitsuru Kiyono; 充清野; Takashi Ogawa; 隆志小川
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 2005-09-09
Filing date: 2005-09-09
Publication date: 2007-03-29

Abstract

【課題】ＭＯＳＦＥＴとラテラルＰＮＰトランジスタとが混在している構成の半導体装置において、新たな工程を追加しないで、ラテラルＰＮＰトランジスタの耐圧を改善することを課題とする。
【解決手段】ラテラルＰＮＰトランジスタ８０のエミッタ８３及びコレクタ８４は、ＭＯＳＦＥＴ６０のソース６１、ドレイン６２と同じＬＤＤ構造を有する。ＬＤＤ構造のエミッタ８３及びコレクタ８４は、ＭＯＳＦＥＴ形成領域１００にpoly-siゲート２１０を形成するときに、ラテラルＰＮＰトランジスタ形成領域２００にもpoly-siゲート２１０、２１１を形成し、領域２００に対しても領域１００に対してと同様に二回のイオン注入を行なうことによって製造される。ＬＤＤ構造のエミッタ８３及びコレクタ８４は、ラテラルＰＮＰトランジスタ８０の耐圧を向上させる。
【選択図】図１PROBLEM TO BE SOLVED: To improve a breakdown voltage of a lateral PNP transistor without adding a new process in a semiconductor device having a configuration in which a MOSFET and a lateral PNP transistor are mixed.
An emitter 83 and a collector 84 of a lateral PNP transistor 80 have the same LDD structure as a source 61 and a drain 62 of a MOSFET 60. When the poly-si gate 210 is formed in the MOSFET formation region 100, the emitter 83 and the collector 84 having the LDD structure form the poly-si gates 210 and 211 in the lateral PNP transistor formation region 200. In the same manner as in the region 100, the ion implantation is performed twice. The LDD structure emitter 83 and collector 84 improve the breakdown voltage of the lateral PNP transistor 80.
[Selection] Figure 1

Description

本発明は半導体装置に係り、特に、ＭＯＳＦＥＴとラテラルＰＮＰトランジスタとが混在する半導体装置において、ラテラルＰＮＰトランジスタのエミッタとコレクタとの間の耐圧を向上させることに関する。 The present invention relates to a semiconductor device, and more particularly to improving a breakdown voltage between an emitter and a collector of a lateral PNP transistor in a semiconductor device in which a MOSFET and a lateral PNP transistor are mixed.

耐圧が向上すると、半導体装置の動作電圧を上げることができ、これによって半導体装置をより効率良く動作させることが可能となる。また、半導体装置の動作電圧を変えない場合には、マージンが増え、半導体装置の信頼性がその分向上する。 When the withstand voltage is improved, the operating voltage of the semiconductor device can be increased, which makes it possible to operate the semiconductor device more efficiently. Further, when the operating voltage of the semiconductor device is not changed, the margin is increased and the reliability of the semiconductor device is improved accordingly.

また、現在は、素子の微細化が要求されている。 At present, miniaturization of elements is required.

図９は、従来のラテラルＰＮＰトランジスタ１０を示す。１１はＰ形のシリコン基板、１２はＮ+型埋込み層、１３はＮ型エピタキシャル層（ベース領域）、１４は枠状のアイソレーション領域、２１はエミッタ、２２はコレクタ、２３はベース、１５はシリコン酸化膜、３１はエミッタ電極、３３はベース電極、３２コレクタ電極である。エミッタ２１、コレクタ２２は拡散層よりなる。ベース２３はエピタキシャル層よりなる。
特開２００３−３１８１８８号公報 FIG. 9 shows a conventional lateral PNP transistor 10. 11 is a P-type silicon substrate, 12 is an N + -type buried layer, 13 is an N-type epitaxial layer (base region), 14 is a frame-shaped isolation region, 21 is an emitter, 22 is a collector, 23 is a base, A silicon oxide film, 31 is an emitter electrode, 33 is a base electrode, and 32 collector electrodes. The emitter 21 and the collector 22 are made of a diffusion layer. The base 23 is made of an epitaxial layer.
JP 2003-318188 A

上記のラテラルＰＮＰトランジスタ１０において耐圧を向上させるには、二つの手法がある。第１の手法は、エミッタ２１とコレクタ２２との間のベース２３の幅Ｗを広くすることであり、第２の手法は、エミッタ２１又はコレクタ２２とベース２３との間の濃度勾配を緩やかにすることである。 There are two methods for improving the breakdown voltage in the lateral PNP transistor 10 described above. The first method is to increase the width W of the base 23 between the emitter 21 and the collector 22, and the second method is to gently reduce the concentration gradient between the emitter 21 or the collector 22 and the base 23. It is to be.

第１の手法では、ラテラルＰＮＰトランジスタ１０の大きさが大きくなってしまうという問題があった。 The first method has a problem that the size of the lateral PNP transistor 10 becomes large.

第２の手法では、エミッタ２１又はコレクタ２２の不純物の濃度が低くなったことによって、ラテラルＰＮＰトランジスタ１０の増幅率(ｈ_ＦＦ)が低下してしまうという問題があった。 The second method has a problem that the amplification factor (h _FF ) of the lateral PNP transistor 10 is lowered due to the lower impurity concentration of the emitter 21 or the collector 22.

そこで、本発明は、上記課題を解決した半導体装置を提供することを目的とする。 Therefore, an object of the present invention is to provide a semiconductor device that solves the above-described problems.

本発明は、ＭＯＳＦＥＴ（６０、６０Ａ）とラテラルＰＮＰトランジスタ（８０、８０Ａ）とが混在する半導体装置において、前記ラテラルＰＮＰトランジスタを、そのエミッタ及びコレクタが、前記ＭＯＳＦＥＴのソース及びドレインと同じ構造であって、端に低濃度不純物領域（８３ｂ、８４ｂ、８３Ａｂ、８４Ａｂ）を有する構造である構成としたことを特徴とする。 In the semiconductor device in which the MOSFET (60, 60A) and the lateral PNP transistor (80, 80A) are mixed, the lateral PNP transistor has the same structure as the source and drain of the MOSFET. Thus, the structure has a structure having low-concentration impurity regions (83b, 84b, 83Ab, 84Ab) at the ends.

本発明によれば、ラテラルＰＮＰトランジスタは従来のラテラルＰＮＰトランジスタと同じサイズ且つ同じ特性を維持して、耐圧を改善することが可能となる。また、従来の半導体装置の製造工程に新たな工程を追加することなしに製造することが可能となる。 According to the present invention, the lateral PNP transistor can maintain the same size and the same characteristics as the conventional lateral PNP transistor and can improve the breakdown voltage. Moreover, it becomes possible to manufacture without adding a new process to the manufacturing process of the conventional semiconductor device.

次に本発明の実施の形態について説明する。 Next, an embodiment of the present invention will be described.

図１は本発明の実施例１になる半導体装置５０の一部を断面して示す。半導体装置５０は、共通のＰ形のシリコン基板５１上にＮ型エピタキシャル層（ベース領域）５２が形成してあり、このベース領域５２上に、ＭＯＳＦＥＴ６０とラテラルＰＮＰトランジスタ８０とが混在している構成である。５３、５４は表面のシリコン酸化膜である。 FIG. 1 is a cross-sectional view showing a part of a semiconductor device 50 according to a first embodiment of the present invention. In the semiconductor device 50, an N-type epitaxial layer (base region) 52 is formed on a common P-type silicon substrate 51, and a MOSFET 60 and a lateral PNP transistor 80 are mixed on the base region 52. It is. 53 and 54 are silicon oxide films on the surface.

ＭＯＳＦＥＴ６０は、ソース６１、ドレイン６２及びゲート６３と、ソース電極７１、ドレイン電極７２及びゲート電極７３とを有する。ソース６１及びドレイン６２は、共にＬＤＤ(Lightly Doped Drain)構造であり、主要部であるＰ^＋領域６１ａ、６２ａが存在し、この領域からＰ⁻領域６１ｂ、６２ｂが横方向に突き出ている構成である。ＭＯＳＦＥＴ６０においては、ＬＤＤ構造のソース６１及びドレイン６２はＭＯＳＦＥＴ６０の動作効率を向上させる。 The MOSFET 60 has a source 61, a drain 62 and a gate 63, and a source electrode 71, a drain electrode 72 and a gate electrode 73. Both the source 61 and the drain 62 have an LDD (Lightly Doped Drain) structure, and P ⁺ regions 61a and 62a which are main portions exist, and P ⁻ regions 61b and 62b protrude in the lateral direction from this region. is there. In the MOSFET 60, the source 61 and the drain 62 of the LDD structure improve the operation efficiency of the MOSFET 60.

ラテラルＰＮＰトランジスタ８０は、枠状のアイソレーション領域８１によって囲まれた領域内に形成してあり、Ｎ⁺型埋込み層８２と、エミッタ８３とコレクタ８４とベース８５と、エミッタ電極９３とコレクタ電極９４とベース電極９５とを有する。 The lateral PNP transistor 80 is formed in a region surrounded by a frame-shaped isolation region 81, and includes an N ⁺ -type buried layer 82, an emitter 83, a collector 84, a base 85, an emitter electrode 93 and a collector electrode 94. And a base electrode 95.

図２に拡大して示すように、エミッタ８３及びコレクタ８４は、共にＬＤＤ構造であり、主要部であるＰ^＋領域８３ａ、８４ａが存在し、この領域からＰ⁻領域８３ｂ、８４ｂが横方向に突き出ている構造である。Ｐ⁻領域８３ｂとＰ⁻領域８４ｂとが向き合っている。エミッタ８３及びコレクタ８４は、不純物濃度が低いＰ⁻領域８３ｂ、８４ｂが、夫々ベース領域８５と接しており、Ｐ^＋領域８３ａ、８４ａがベース領域と接している従来の構造に比較して、エミッタ８３とベース領域８５との間の境界及びコレクタ８４とベース領域５２との間の境界には空乏層は広がり難く、耐圧は従来の構造に比較して向上している。 As shown in FIG. 2 in an enlarged manner, the emitter 83 and the collector 84 both have an LDD structure, and there are P ⁺ regions 83a and 84a which are main parts, from which P ⁻ regions 83b and 84b extend in the lateral direction. It is a protruding structure. P ⁻ region 83b and P ⁻ region 84b face each other. In the emitter 83 and the collector 84, the P ⁻ regions 83b and 84b having a low impurity concentration are in contact with the base region 85, and the emitters are compared with the conventional structure in which the P ⁺ regions 83a and 84a are in contact with the base region. The depletion layer hardly spreads at the boundary between 83 and the base region 85 and the boundary between the collector 84 and the base region 52, and the breakdown voltage is improved as compared with the conventional structure.

なお、エミッタ８３のうちのＰ^＋領域８３ａとコレクタ８４のうちのＰ^＋領域８４ａとの間のベース領域８５の幅Ｗは従来と同じであり、ラテラルＰＮＰトランジスタ８０のサイズは従来と同じである。また、エミッタ８３及びコレクタ８４の主要部はＰ^＋領域８３ａ、８４ａであるため、ラテラルＰＮＰトランジスタ８０の増幅率(ｈ_ＦＦ)が低下することもない。よって、ラテラルＰＮＰトランジスタ８０は従来のラテラルＰＮＰトランジスタと同じサイズ且つ同じ特性を維持して、耐圧が改善されている。 The width W of the base region 85 between the P ⁺ region 83a of the emitter 83 and the P ⁺ region 84a of the collector 84 is the same as the conventional one, and the size of the lateral PNP transistor 80 is the same as the conventional one. . Further, since the main parts of the emitter 83 and the collector 84 are the P ⁺ regions 83a and 84a, the amplification factor (h _FF ) of the lateral PNP transistor 80 is not lowered. Therefore, the lateral PNP transistor 80 maintains the same size and the same characteristics as the conventional lateral PNP transistor, and the breakdown voltage is improved.

また、半導体装置５０は、以下に説明するように、特別に工程を追加することなく製造される。 Further, the semiconductor device 50 is manufactured without adding any special process, as will be described below.

図３及び図４はラテラルＰＮＰトランジスタ８０とＭＯＳＦＥＴ６０とを同時に作り込む工程を示す。図示の便宜上、ラテラルＰＮＰトランジスタ８０については主要部を示す。 3 and 4 show a process of simultaneously forming the lateral PNP transistor 80 and the MOSFET 60. FIG. For convenience of illustration, the main part of the lateral PNP transistor 80 is shown.

図３（Ａ）はベース領域５２にＭＯＳＦＥＴ形成領域１００及びラテラルＰＮＰトランジスタ形成領域２００が形成された状態を示す。 FIG. 3A shows a state where the MOSFET formation region 100 and the lateral PNP transistor formation region 200 are formed in the base region 52.

次いで、同図（Ｂ）に示すように、領域１００にpoly-siゲート１１０を形成し、同時に領域２００にpoly-siゲート２１０、２１１を形成する。領域１００のpoly-siゲート１１０はイオン注入の際のマスクとして作用し、且つ、半導体装置５０が完成した状態では電極の一部となる。領域２００のpoly-siゲート２１０、２１１は、イオン注入の際のマスクとして機能し、半導体装置５０が完成した状態では特別の機能はない。 Next, as shown in FIG. 2B, poly-si gates 110 are formed in the region 100, and simultaneously, poly-si gates 210 and 211 are formed in the region 200. The poly-si gate 110 in the region 100 serves as a mask for ion implantation, and becomes a part of the electrode when the semiconductor device 50 is completed. The poly-si gates 210 and 211 in the region 200 function as a mask for ion implantation, and have no special function when the semiconductor device 50 is completed.

次いで、同図（Ｃ）に示すように、領域１００及び領域２００の両方に対してイオン注入を行い、領域１００にＰ⁻領域１２０を形成し、領域２００にＰ⁻領域２２０を形成する。 Next, as shown in FIG. 3C, ion implantation is performed on both the region 100 and the region 200 to form a P ⁻ region 120 in the region 100 and a P ⁻ region 220 in the region 200.

次いで、図４（Ａ）に示すように、全部のpoly-siゲート１１０、２１０、２１１にＳＷＳ(Side Wall Spacer)１３０、２３０を形成する。 Next, as shown in FIG. 4A, SWS (Side Wall Spacer) 130 and 230 are formed in all the poly-si gates 110, 210 and 211.

次いで、同図（Ｂ）に示すように、領域１００及び領域２００の両方に対して再度イオン注入を行い、Ｐ⁻領域１２０、２２０のうちＳＷＳ１３０、２３０に覆われた部分以外の部分にＰ^＋領域１４０、２４０をＰ⁻領域１２０、２２０よりも深く形成する。これによって、ＭＯＳＦＥＴ形成領域１００については、ＬＤＤ構造のソース６１とドレイン６２とが形成される。ラテラルＰＮＰトランジスタ形成領域２００については、同じくＬＤＤ構造のエミッタ８３及びコレクタ８４が形成される。 Then, as shown in FIG. (B), again by ion implantation for both the region 100 and the region 200, P ^- a portion other than the portion covered with the the SWS130,230 among the areas 120, 220 ^{P +} The regions 140 and 240 are formed deeper than the P ⁻ regions 120 and 220. As a result, in the MOSFET formation region 100, the source 61 and the drain 62 having the LDD structure are formed. In the lateral PNP transistor formation region 200, an emitter 83 and a collector 84 having the same LDD structure are formed.

次いで、図４（Ｃ）に示すように、表面にシリコン酸化膜５４を形成し、且つ、シリコン酸化膜５４に電極のための開口を形成する。 Next, as shown in FIG. 4C, a silicon oxide film 54 is formed on the surface, and openings for electrodes are formed in the silicon oxide film 54.

最後に電極を形成して、ＭＯＳＦＥＴ６０とラテラルＰＮＰトランジスタ８０とが同時に完成し、共通のＰ形のシリコン基板５１上にＭＯＳＦＥＴ６０とラテラルＰＮＰトランジスタ８０とが混在している構成の半導体装置５０が完成する。 Finally, an electrode is formed to complete the MOSFET 60 and the lateral PNP transistor 80 at the same time, and the semiconductor device 50 having a configuration in which the MOSFET 60 and the lateral PNP transistor 80 are mixed on the common P-type silicon substrate 51 is completed. .

上記のように、ラテラルＰＮＰトランジスタ８０のＬＤＤ構造のエミッタ８３及びコレクタ８４の形成は、ＭＯＳＦＥＴ６０のＬＤＤ構造のソース６１とドレイン６２とを形成する工程と同時に進行してなされる。よって、図１の半導体装置５０は、図９の従来の半導体装置１０の製造工程を変更しないで製造することが可能である。 As described above, the formation of the emitter 83 and the collector 84 of the LDD structure of the lateral PNP transistor 80 is performed simultaneously with the step of forming the source 61 and the drain 62 of the LDD structure of the MOSFET 60. Therefore, the semiconductor device 50 of FIG. 1 can be manufactured without changing the manufacturing process of the conventional semiconductor device 10 of FIG.

図５及び図６は本発明の実施例２になる半導体装置５０Ａの一部を断面して示す。半導体装置５０Ａは、ＭＯＳＦＥＴ６０Ａのソース６１Ａ及びドレイン６２Ａ、及びラテラルＰＮＰトランジスタ８０Ａのエミッタ８３Ａ及びコレクタ８４Ａが、共にＤＤＤ(Double Diffused Drain)構造である点が相違する。各図中、図１及び図２に示す構成部分と対応する構成部分には同じ符号を付す。 5 and 6 are cross-sectional views showing a part of the semiconductor device 50A according to the second embodiment of the present invention. The semiconductor device 50A is different in that the source 61A and drain 62A of the MOSFET 60A and the emitter 83A and collector 84A of the lateral PNP transistor 80A both have a DDD (Double Diffused Drain) structure. In each figure, the same reference numerals are given to the components corresponding to those shown in FIGS.

ＭＯＳＦＥＴ６０Ａのソース６１Ａ、ドレイン６２Ａは、共にＤＤＤ構造であり、主要部としてのＰ^＋領域６１Ａａ、６２Ａａの領域が存在し、この領域の下側及び周囲側にＰ⁻領域６１Ａｂ、６２Ａｂが存在している構造である。ＤＤＤ構造のソース６１Ａ及びドレイン６２ＡはＭＯＳＦＥＴ６０Ａの動作効率を向上させる。 Both the source 61A and the drain 62A of the MOSFET 60A have a DDD structure, and there are P ⁺ regions 61Aa and 62Aa as main parts, and P ⁻ regions 61Ab and 62Ab exist below and around this region. It is a structure. The source 61A and the drain 62A having the DDD structure improve the operation efficiency of the MOSFET 60A.

ラテラルＰＮＰトランジスタ８０Ａのエミッタ８３Ａ及びコレクタ８４Ａも、共にＤＤＤ構造であり、主要部としてのＰ^＋領域８３Ａａ、８４Ａａの領域が存在し、この領域の下側及び周囲側にＰ⁻領域８３Ａｂ、８４Ａｂが存在している構造である。エミッタ８３Ａとコレクタ８４Ａとは、Ｐ⁻領域８３ＡｂとＰ⁻領域８４Ａｂとが向き合っている。 Both the emitter 83A and the collector 84A of the lateral PNP transistor 80A have a DDD structure, and there are P ⁺ regions 83Aa and 84Aa as main portions, and P ⁻ regions 83Ab and 84Ab are provided below and around the regions. It is an existing structure. In the emitter 83A and the collector 84A, the P ⁻ region 83Ab and the P ⁻ region 84Ab face each other.

エミッタ８３Ａ及びコレクタ８４Ａは、不純物濃度が低いＰ⁻領域８３ｂ、８４ｂが、夫々ベース領域８５と接しており、Ｐ^＋領域８３ａ、８４ａがベース領域と接している従来の構造に比較して、エミッタ８３Ａとベース領域８５との間の境界及びコレクタ８４Ａとベース領域８５との間の境界には空乏層は広がり難く、耐圧は従来の構造に比較して向上している。 In the emitter 83A and the collector 84A, the P ⁻ regions 83b and 84b having a low impurity concentration are in contact with the base region 85, and the emitters are compared with the conventional structure in which the P ⁺ regions 83a and 84a are in contact with the base region. The depletion layer hardly spreads at the boundary between 83A and the base region 85 and the boundary between the collector 84A and the base region 85, and the breakdown voltage is improved as compared with the conventional structure.

なお、エミッタ８３ＡのうちのＰ^＋領域８３Ａａとコレクタ８４ＡのうちのＰ^＋領域８４Ａａとの間のベース領域８５の幅Ｗは従来と同じであり、ラテラルＰＮＰトランジスタ８０Ａのサイズは従来と同じである。また、エミッタ８３Ａ及びコレクタ８４Ａの主要部はＰ^＋領域８３Ａａ、８４Ａａであるため、ラテラルＰＮＰトランジスタ８０Ａの増幅率(ｈ_ＦＦ)が低下することもない。よって、ラテラルＰＮＰトランジスタ８０Ａは従来のラテラルＰＮＰトランジスタと同じサイズ且つ同じ特性を維持して、耐圧が改善されている。 The width W of the base region 85 between the P ⁺ region 83Aa of the emitter 83A and the P ⁺ region 84Aa of the collector 84A is the same as the conventional one, and the size of the lateral PNP transistor 80A is the same as the conventional one. . Further, since the main parts of the emitter 83A and the collector 84A are the P ⁺ regions 83Aa and 84Aa, the amplification factor (h _FF ) of the lateral PNP transistor 80A does not decrease. Therefore, the lateral PNP transistor 80A maintains the same size and the same characteristics as the conventional lateral PNP transistor, and the breakdown voltage is improved.

また、半導体装置５０Ａは、以下に説明するように、特別に工程を追加することなく製造される。 Further, the semiconductor device 50A is manufactured without any special process as described below.

図７及び図８はラテラルＰＮＰトランジスタ８０ＡをＭＯＳＦＥＴ６０Ａとを同時に作り込む工程を示す。図示の便宜上、ラテラルＰＮＰトランジスタ８０Ａについては主要部を示す。 FIG. 7 and FIG. 8 show a process of forming the lateral PNP transistor 80A and the MOSFET 60A at the same time. For convenience of illustration, the main part of the lateral PNP transistor 80A is shown.

図７（Ａ）はベース領域５２にＭＯＳＦＥＴ形成領域１００及びラテラルＰＮＰトランジスタ形成領域２００が形成された状態を示す。 FIG. 7A shows a state where the MOSFET formation region 100 and the lateral PNP transistor formation region 200 are formed in the base region 52.

次いで、同図（Ｂ）に示すように、領域１００にpoly-siゲート１１０を形成し、同時に領域２００にpoly-siゲート２１０、２１１を形成する。 Next, as shown in FIG. 2B, poly-si gates 110 are formed in the region 100, and simultaneously, poly-si gates 210 and 211 are formed in the region 200.

次いで、同図（Ｃ）に示すように、領域１００、２００に対してイオン注入を行い、続いてアニ−ルを行なって、領域１００にＰ⁻領域１２０Ａを実施例１に比較して深く形成し、且つ、領域２００にＰ⁻領域２２０Ａを実施例１に比較して深く形成する。 Next, as shown in FIG. 5C, ion implantation is performed on the regions 100 and 200, and then annealing is performed, so that a P ^- region 120A is formed deeper in the region 100 than in the first embodiment. In addition, the P ^- region 220A is formed deeper in the region 200 than in the first embodiment.

次いで、図８（Ａ）に示すように、領域１００、２００に対して再度イオン注入を行い、Ｐ⁻領域１２０Ａ、２２０ＡのうちＳＷＳ１３０、２３０に覆われた部分以外の部分にＰ^＋領域１４０Ａ、２４０ＡをＰ⁻領域１２０Ａ、２２０Ａよりも浅く形成する。これによって、ＭＯＳＦＥＴ形成領域１００については、ＬＤＤ構造のソース６１Ａとドレイン６２Ａとが形成される。ラテラルＰＮＰトランジスタ形成領域２００については、同じくＬＤＤ構造のエミッタ８３Ａ及びコレクタ８４Ａが形成される。 Then, as shown in FIG. 8 (A), again by ion implantation to the region 100, 200, P ^- region 120A, ^{P +} regions 140A to portions other than the portion covered with the the SWS130,230 of 220A, 240A is formed shallower than the P ^- regions 120A and 220A. As a result, in the MOSFET formation region 100, a source 61A and a drain 62A having an LDD structure are formed. In the lateral PNP transistor formation region 200, an emitter 83A and a collector 84A having the same LDD structure are formed.

次いで、図８（Ｂ）に示すように、表面にシリコン酸化膜５４を形成し、且つ、シリコン酸化膜５４に電極のための開口を形成する。 Next, as shown in FIG. 8B, a silicon oxide film 54 is formed on the surface, and openings for electrodes are formed in the silicon oxide film 54.

最後に電極を形成して、ＭＯＳＦＥＴ６０ＡとラテラルＰＮＰトランジスタ８０Ａとが同時に完成し、共通のＰ形のシリコン基板５１上にＭＯＳＦＥＴ６０ＡとラテラルＰＮＰトランジスタ８０Ａとが混在している構成の半導体装置５０Ａが完成する。 Finally, electrodes are formed, and the MOSFET 60A and the lateral PNP transistor 80A are completed at the same time, and the semiconductor device 50A having a configuration in which the MOSFET 60A and the lateral PNP transistor 80A are mixed on the common P-type silicon substrate 51 is completed. .

上記のように、ラテラルＰＮＰトランジスタ８０ＡのＤＤＤ構造のエミッタ８３Ａ及びコレクタ８４Ａの形成は、ＭＯＳＦＥＴ６０ＡのＤＤＤ構造のソース６１Ａとドレイン６２Ａとを形成する工程と同時に進行してなされる。よって、図５の半導体装置５０Ａは、図９の従来の半導体装置１０の製造工程を変更しないで製造することが可能である。 As described above, the formation of the DDD structure emitter 83A and collector 84A of the lateral PNP transistor 80A proceeds simultaneously with the step of forming the DDD structure source 61A and drain 62A of the MOSFET 60A. Therefore, the semiconductor device 50A of FIG. 5 can be manufactured without changing the manufacturing process of the conventional semiconductor device 10 of FIG.

なお、本発明は、ＭＯＳＦＥＴとラテラルＰＮＰトランジスタとが混在していない構成、例えば、ラテラルＰＮＰトランジスタだけで構成される半導体装置にも適用が可能である。 The present invention can also be applied to a configuration in which a MOSFET and a lateral PNP transistor are not mixed, for example, a semiconductor device including only a lateral PNP transistor.

本発明の実施例１になる半導体装置の一部を示す図である。It is a figure which shows a part of semiconductor device which becomes Example 1 of this invention. 図１中、ラテラルＰＮＰトランジスタの一部を拡大して示す図である。FIG. 2 is an enlarged view showing a part of a lateral PNP transistor in FIG. 1. 図１の半導体装置の製造工程を示す図である。FIG. 2 is a diagram showing a manufacturing process of the semiconductor device of FIG. 1. 図３に続く、半導体装置の製造工程を示す図である。FIG. 4 is a diagram illustrating the manufacturing process of the semiconductor device, following FIG. 3; 本発明の実施例１になる半導体装置の一部を示す図である。It is a figure which shows a part of semiconductor device which becomes Example 1 of this invention. 図５中、ラテラルＰＮＰトランジスタの一部を拡大して示す図である。FIG. 6 is an enlarged view showing a part of a lateral PNP transistor in FIG. 5. 図５の半導体装置の製造工程を示す図である。FIG. 6 is a diagram showing a manufacturing process of the semiconductor device of FIG. 5. 図７に続く、半導体装置の製造工程を示す図である。FIG. 8 is a diagram illustrating the manufacturing process of the semiconductor device, following FIG. 7; 従来の半導体装置の一部を示す図である。It is a figure which shows a part of conventional semiconductor device.

Explanation of symbols

５０、５０Ａ半導体装置
５１シリコン基板
５２ベース領域
６０、６０ＡＭＯＳＦＥＴ
６１、６１Ａソース
６２、６２Ａドレイン
６１ａ、６２ａ、６１Ａａ、６２ＡａＰ^＋領域
６１ｂ、６２ｂ、６１Ａｂ、６２ＡｂＰ⁻領域
８０、８０ＡラテラルＰＮＰトランジスタ
８３、８３Ａエミッタ
８４、８４Ａコレクタ
８３ａ、８３ａ、８３Ａａ、８３ＡａＰ^＋領域
８３ｂ、８３ｂ、８３Ａｂ、８３ＡｂＰ⁻領域 50, 50A Semiconductor device 51 Silicon substrate 52 Base region 60, 60A MOSFET
61, 61A Source 62, 62A Drain 61a, 62a, 61Aa, 62Aa P ⁺ region 61b, 62b, 61Ab, 62Ab P ⁻ region 80, 80A Lateral PNP transistor 83, 83A Emitter 84, 84A Collector 83a, 83a, 83Aa, 83Aa P ⁺ Region 83b, 83b, 83Ab, 83Ab P ⁻ region

Claims

In a semiconductor device in which a MOSFET and a lateral PNP transistor are mixed,
A semiconductor device characterized in that the lateral PNP transistor has a structure in which an emitter and a collector have the same structure as a source and a drain of the MOSFET, and a low concentration impurity region at an end.

A MOSFET and a lateral PNP transistor are mixed, and the lateral PNP transistor has a structure in which the emitter and collector have the same structure as the source and drain of the MOSFET, and a structure having a low concentration impurity region at the end. A way to
Forming a gate in the MOSFET forming region where the MOSFET is formed, and forming another gate in the lateral PNP transistor forming region in which the lateral PNP transistor is formed;
A method of manufacturing a semiconductor device, wherein ion implantation is performed twice not only in the MOSFET formation region but also in the lateral PNP transistor formation region.

In a semiconductor device having a lateral PNP transistor,
A semiconductor device characterized in that the lateral PNP transistor has a structure in which an emitter and a collector have a low-concentration impurity region at an end.