JP2007028403A

JP2007028403A - Signal read circuit

Info

Publication number: JP2007028403A
Application number: JP2005210104A
Authority: JP
Inventors: Yoji Totsuka; 洋史戸塚
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2005-07-20
Filing date: 2005-07-20
Publication date: 2007-02-01

Abstract

<P>PROBLEM TO BE SOLVED: To provide a read circuit wherein an output value after subtraction is not affected by the offset voltage of an operational amplifier that reads a signal from sample-and-hold capacitors, even if a read gain is set equal with or less than 1 in a circuit that determines a difference between signals held by two sample-and-hold capacitors. <P>SOLUTION: In two operational amplifiers provided for reading signals held in two sample-and-hold capacitors, each of the operational amplifiers samples an offset voltage of the other in reset operation and, in addition, also samples its own offset voltage and the signal read circuit includes a means for reading the sampled offset voltage and adding the offset voltage to an output of each of the operational amplifiers in read operation. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、２つのサンプルホールド容量に保持された各々の信号電圧差を用いてその後の信号処理を行うシステムにおける信号読出し回路に関するもので、特にファクシミリ、イメージスキャナ、複写機等の画像読取装置の画像読み込み回路部として適用可能な信号読出し回路に関するものである。 The present invention relates to a signal readout circuit in a system that performs subsequent signal processing using each signal voltage difference held in two sample-and-hold capacitors, and particularly relates to an image reading apparatus such as a facsimile, an image scanner, and a copying machine. The present invention relates to a signal reading circuit applicable as an image reading circuit unit.

以下、従来技術について説明する。図６は例えば特開2004-165801に示されている信号読出し回路の回路図である。図において101は信号源、102は減算回路である。また51は第1のサンプルホールド容量(CTN)52への書き込みを制御するスイッチ、同様に61は第2のサンプルホールド容量(CTS)62への書き込みを制御するスイッチである。 Hereinafter, the prior art will be described. FIG. 6 is a circuit diagram of a signal read circuit disclosed in, for example, Japanese Patent Application Laid-Open No. 2004-165801. In the figure, 101 is a signal source and 102 is a subtracting circuit. Reference numeral 51 denotes a switch for controlling writing to the first sample and hold capacitor (CTN) 52, and similarly 61 denotes a switch for controlling writing to the second sample and hold capacitor (CTS) 62.

スイッチ10は、一端を第1のサンプルホールド容量(CTN)52に接続され、他端を第1の演算増幅器(AMP1)11の反転入力端子に接続されている。第1の演算増幅器(AMP1)11の非反転入力端子は、基準電圧VREFに接続されている。さらに第1の演算増幅器(AMP1)11の反転入力端子は、容量(CN1)12、容量(CN2)13及びスイッチ14に接続されている。スイッチ15の一端は、容量(CN1)12に接続されており、他端は第2の演算増幅器(AMP2)31の出力端子に接続されている。スイッチ17は、一端を容量(CN1)12とスイッチ15に接続されており、他端をスイッチ14と第1の演算増幅器(AMP1)11の出力端子に接続されている。またスイッチ16の一端は、容量(CN2)13に接続されており、他端は第2の演算増幅器(AMP2)31の出力端子に接続されている。スイッチ18は、一端を容量(CN2)13とスイッチ16に接続されており、他端を基準電圧VREFに接続されている。 The switch 10 has one end connected to the first sample hold capacitor (CTN) 52 and the other end connected to the inverting input terminal of the first operational amplifier (AMP1) 11. The non-inverting input terminal of the first operational amplifier (AMP1) 11 is connected to the reference voltage VREF. Further, the inverting input terminal of the first operational amplifier (AMP1) 11 is connected to the capacitor (CN1) 12, the capacitor (CN2) 13, and the switch. One end of the switch 15 is connected to the capacitor (CN1) 12, and the other end is connected to the output terminal of the second operational amplifier (AMP2) 31. The switch 17 has one end connected to the capacitor (CN1) 12 and the switch 15, and the other end connected to the switch 14 and the output terminal of the first operational amplifier (AMP1) 11. One end of the switch 16 is connected to the capacitor (CN2) 13, and the other end is connected to the output terminal of the second operational amplifier (AMP2) 31. One end of the switch 18 is connected to the capacitor (CN2) 13 and the switch 16, and the other end is connected to the reference voltage VREF.

スイッチ30は、一端を第2のサンプルホールド容量(CTS)62に接続され、他端を第2の演算増幅器(AMP2)31の反転入力端子に接続されている。第2の演算増幅器(AMP2)31の非反転入力端子は、基準電圧VREFに接続されている。さらに第2の演算増幅器(AMP2)31の反転入力端子は、容量(CS1)32、容量(CS2)33及びスイッチ34に接続されている。スイッチ35の一端は、容量(CS1)32に接続されており、他端は第１の演算増幅器(AMP1)11の出力端子に接続されている。スイッチ37は、一端を容量(CS1)32とスイッチ35に接続されており、他端をスイッチ34と第2の演算増幅器(AMP2)31の出力端子に接続されている。またスイッチ36の一端は、容量(CS2)33に接続されており、他端は第1の演算増幅器(AMP1)11の出力端子に接続されている。スイッチ38は、一端を容量(CS2)33とスイッチ36に接続されており、他端を基準電圧VREFに接続されている。 The switch 30 has one end connected to the second sample hold capacitor (CTS) 62 and the other end connected to the inverting input terminal of the second operational amplifier (AMP2) 31. The non-inverting input terminal of the second operational amplifier (AMP2) 31 is connected to the reference voltage VREF. Further, the inverting input terminal of the second operational amplifier (AMP2) 31 is connected to the capacitor (CS1) 32, the capacitor (CS2) 33, and the switch. One end of the switch 35 is connected to the capacitor (CS1) 32, and the other end is connected to the output terminal of the first operational amplifier (AMP1) 11. The switch 37 has one end connected to the capacitor (CS1) 32 and the switch 35, and the other end connected to the switch 34 and the output terminal of the second operational amplifier (AMP2) 31. One end of the switch 36 is connected to the capacitor (CS2) 33, and the other end is connected to the output terminal of the first operational amplifier (AMP1) 11. The switch 38 has one end connected to the capacitor (CS2) 33 and the switch 36, and the other end connected to the reference voltage VREF.

またスイッチ10及びスイッチ30の制御端子は第1の制御信号SRに、スイッチ51の制御端子は第2の制御信号φTNに、スイッチ61の制御端子は第3の制御端子φTSにそれぞれ接続されている。またスイッチ14、15、16、34、35、36の制御端子は、第4の制御信号RESに接続されており、スイッチ17、18、37、38の制御端子は、第4の制御信号RESの反転信号である第5の制御信号 The control terminals of the switches 10 and 30 are connected to the first control signal SR, the control terminal of the switch 51 is connected to the second control signal φTN, and the control terminal of the switch 61 is connected to the third control terminal φTS. . The control terminals of the switches 14, 15, 16, 34, 35, and 36 are connected to the fourth control signal RES, and the control terminals of the switches 17, 18, 37, and 38 are connected to the fourth control signal RES. The fifth control signal that is an inverted signal

に接続されている。

It is connected to the.

ここで信号源101はどのような構成であってもよい。以下に信号読出し回路の動作を説明するに当たっては、一例としてイメージスキャナ等の光学センサーに用いられる、光電変換素子とトランジスタによって構成された信号源を示す。71は光電変換素子(PD)であり、カソード端子を高電位側の電源に接続されており、アノード端子をスイッチ72と、トランジスタ73と電流源74とで構成されるソースフォロワ回路の入力端子に接続されている。スイッチ72の他端は第2の基準電圧VRESに、スイッチ72の制御端子は第6の制御信号φPDRESにそれぞれ接続されている。トランジスタのソース端子は信号源101の出力端子VAは、スイッチ51とスイッチ61に接続されている。 Here, the signal source 101 may have any configuration. In the following description of the operation of the signal readout circuit, a signal source composed of a photoelectric conversion element and a transistor used for an optical sensor such as an image scanner is shown as an example. 71 is a photoelectric conversion element (PD), the cathode terminal is connected to the power supply on the high potential side, the anode terminal is connected to the input terminal of the source follower circuit composed of the switch 72, the transistor 73 and the current source 74. It is connected. The other end of the switch 72 is connected to the second reference voltage VRES, and the control terminal of the switch 72 is connected to the sixth control signal φPDRES. The source terminal of the transistor is connected to the switch 51 and the switch 61 at the output terminal VA of the signal source 101.

次に図７のタイミングチャートを用いて動作の説明を行う。第6の制御信号φPDRESによりスイッチ72はONとなり光電変換素子(PD)71を第2の基準電圧VRESにリセットする。リセットされた光電変換素子(PD)71のアノード端子の電圧は、ソースフォロワ回路によって出力端子VAに出力され、第２の制御信号φTNによりスイッチ51がONすることにより、第1のサンプルホールド容量(CTN)52に書き込まれる。この時の第1のサンプルホールド容量(CTN)52に書き込まれた電圧をVNとする。次に第6の制御信号φPDRESによりスイッチ72がOFFした後に、光電変換素子(PD)71に光が入力され、信号蓄積が開始される。信号蓄積により光電変換素子(PD)71のアノード端子の電圧が変動していき、リセット電圧と同様にソースフォロワ回路の出力端子VAに出力される。設定された所望の蓄積時間において、第３の制御信号φTSによりスイッチ61がONして第2のサンプルホールド容量(CTS)62に書き込まれる。この時の第2のサンプルホールド容量(CTS)62に書き込まれた電圧をVSとする。 Next, the operation will be described with reference to the timing chart of FIG. The switch 72 is turned on by the sixth control signal φPDRES to reset the photoelectric conversion element (PD) 71 to the second reference voltage VRES. The reset voltage of the anode terminal of the photoelectric conversion element (PD) 71 is output to the output terminal VA by the source follower circuit. When the switch 51 is turned on by the second control signal φTN, the first sample hold capacitor ( CTN) 52. The voltage written in the first sample hold capacitor (CTN) 52 at this time is defined as VN. Next, after the switch 72 is turned off by the sixth control signal φPDRES, light is input to the photoelectric conversion element (PD) 71 and signal accumulation is started. Due to signal accumulation, the voltage at the anode terminal of the photoelectric conversion element (PD) 71 changes and is output to the output terminal VA of the source follower circuit in the same manner as the reset voltage. During the set desired accumulation time, the switch 61 is turned on by the third control signal φTS, and the second sample hold capacitor (CTS) 62 is written. The voltage written in the second sample hold capacitor (CTS) 62 at this time is VS.

次に従来の信号読出し回路の信号読出し時の動作を３つの期間に分けて説明する。この3つの期間は、第1の制御信号SR、第4の制御信号RESと、第４の制御信号RESの反転信号である、第5の制御信号 Next, the signal reading operation of the conventional signal reading circuit will be described in three periods. The three periods include a first control signal SR, a fourth control signal RES, and a fifth control signal that is an inverted signal of the fourth control signal RES.

の状態（Hi或いはLo）に従って、回路接続状態が変わる事によって実現される。

This is realized by changing the circuit connection state according to the state (Hi or Lo).

図８は第1の期間であるリセット期間中の回路接続状態を示している。リセット期間においては、第1の制御信号SRはLo、第4の制御信号RESはHi、第5の制御信号 FIG. 8 shows a circuit connection state during the reset period which is the first period. In the reset period, the first control signal SR is Lo, the fourth control signal RES is Hi, and the fifth control signal

はLoである。また図９と図１０は、第2の期間であるキャリブレーション期間の前半部分と後半部分の回路接続状態をそれぞれ示している。キャリブレーション期間においては、第1の制御信号SRはLo、第4の制御信号RESはLo、第5の制御信号は

Is Lo. FIGS. 9 and 10 show circuit connection states in the first half and the second half of the calibration period, which is the second period, respectively. During the calibration period, the first control signal SR is Lo, the fourth control signal RES is Lo, and the fifth control signal is

Hiである。図１１は第3の期間である読出し期間の回路接続状態を示している。読出し期間においては第1の制御信号SRはHi、第4の制御信号RESはLo、第5の制御信号

Hi. FIG. 11 shows a circuit connection state in the reading period which is the third period. In the readout period, the first control signal SR is Hi, the fourth control signal RES is Lo, and the fifth control signal

はHiである。なおキャリブレーション期間の前半部分と後半部分は、説明の都合上2つに分離しているものであって、実際は同時に動作が行われているものである。

Is Hi. Note that the first half and the second half of the calibration period are separated into two parts for the convenience of explanation, and the operation is actually performed at the same time.

まず第1の期間であるリセット期間 First, the reset period is the first period

の説明をする。図６においてスイッチ14、15、16、34、35、36がONとなり、スイッチ10、17、18、30、37、38がOFFとなる。図８はこの時の回路の接続状態を示している。

I will explain. In FIG. 6,

switches

14, 15, 16, 34, 35, and 36 are turned on, and switches 10, 17, 18, 30, 37, and 38 are turned off. FIG. 8 shows the connection state of the circuit at this time.

第1の演算増幅器(AMP1)11及び第2の演算増幅器(AMP2)31は、それぞれの反転入力端子と出力端子間がショートされ、ゲイン1倍のバッファーとなる。第1の演算増幅器(AMP1)11と第2の演算増幅器(AMP2)31のオフセット電圧を、それぞれVoff1、Voff2とすると、第1の演算増幅器(AMP1)11と第2の演算増幅器(AMP2)31の出力電圧は下記式で表される。 The first operational amplifier (AMP1) 11 and the second operational amplifier (AMP2) 31 are short-circuited between their inverting input terminals and output terminals, and become buffers with a gain of 1. Assuming that the offset voltages of the first operational amplifier (AMP1) 11 and the second operational amplifier (AMP2) 31 are Voff1 and Voff2, respectively, the first operational amplifier (AMP1) 11 and the second operational amplifier (AMP2) 31 Is expressed by the following equation.

ＯＵＴ１＝ＶＲＥＦ＋Ｖｏｆｆ１（１）
ＯＵＴ２＝ＶＲＥＦ＋Ｖｏｆｆ２（２）
この間、容量(CN1)12及び容量(CN2)13は、第2の演算増幅器(AMP2)31の出力端子に接続されているため、（２）式の電圧値をサンプリングしている。同様に容量(CS1)32及び容量(CS2)33は、（１）式の電圧値をサンプリングしている。 OUT1 = VREF + Voff1 (1)
OUT2 = VREF + Voff2 (2)
During this time, since the capacitor (CN1) 12 and the capacitor (CN2) 13 are connected to the output terminal of the second operational amplifier (AMP2) 31, the voltage value of the expression (2) is sampled. Similarly, the capacitor (CS1) 32 and the capacitor (CS2) 33 sample the voltage value of the equation (1).

次に第２の期間であるキャリブレーション期間 Next, the second period is the calibration period

の前半部分の説明をする。図６においてスイッチ17とスイッチ37がONとなり、スイッチ10、14、15、16、18、30、34、35、36、38がOFFとなる。図９はこの時の回路の接続状態を示している。本来であればスイッチ18とスイッチ38もONとなるが、説明の都合上前半部分ではOFFとしている。

The first half will be explained. In FIG. 6, the switch 17 and the switch 37 are turned on, and the

switches

10, 14, 15, 16, 18, 30, 34, 35, 36, and 38 are turned off. FIG. 9 shows the connection state of the circuit at this time. Originally, the switch 18 and the switch 38 are also turned on, but for the convenience of explanation, they are turned off in the first half.

容量(CN1)12のスイッチ15が接続されている側の端子電圧は、前述のリセット期間において（２）式の値となっているため、スイッチ切替によって第1の演算増幅器(AMP1)11の出力端子が（２）式の電圧値となる。同様に第2の演算増幅器(AMP2)31の出力端子は式（１）の電圧値となる。この結果を式に示すと以下のようになる。 Since the terminal voltage of the capacitor (CN1) 12 on the side to which the switch 15 is connected is the value of the expression (2) during the reset period, the output of the first operational amplifier (AMP1) 11 is switched by switching the switch. A terminal becomes a voltage value of (2) Formula. Similarly, the output terminal of the second operational amplifier (AMP2) 31 has the voltage value of Expression (1). This result is shown in the following formula.

ＯＵＴ１＝ＶＲＥＦ＋Ｖｏｆｆ２（３）
ＯＵＴ２＝ＶＲＥＦ＋Ｖｏｆｆ１（４）
続いてキャリブレーション期間の後半部分の説明をする。スイッチ17、18、37、38がONとなり、スイッチ10、14、15、16、30、34、35、36がOFFとなる。図１０はこの時の回路の接続状態を示している。 OUT1 = VREF + Voff2 (3)
OUT2 = VREF + Voff1 (4)
Next, the latter half of the calibration period will be described. The switches 17, 18, 37, and 38 are turned on, and the switches 10, 14, 15, 16, 30, 34, 35, and 36 are turned off. FIG. 10 shows the connection state of the circuit at this time.

容量(CN2)13のスイッチ16が接続されている側の端子電圧は、前述のリセット期間においてサンプリングしていた（２）式の値から、スイッチ切替によって基準電圧VREFに変化する。この電圧変化によって容量(CN2)13に電荷変動が生じ、その変動分が容量(CN1)12に転送されるため、第1の演算増幅器(AMP1)11の出力電圧が変化する。この間の動作における電荷の総和は、電荷保存則に従い一定である。この結果を式に示すと以下のようになる。 The terminal voltage on the side to which the switch 16 of the capacitor (CN2) 13 is connected changes from the value of the equation (2) sampled during the reset period to the reference voltage VREF by switching the switch. Due to this voltage change, charge fluctuation occurs in the capacitor (CN2) 13, and the fluctuation is transferred to the capacitor (CN1) 12, so that the output voltage of the first operational amplifier (AMP1) 11 changes. The total charge in the operation during this period is constant according to the charge conservation law. This result is shown in the following formula.

ＣＮ２・（（ＶＲＥＦ＋Ｖｏｆｆ２）ＶＲＥＦ）
＝ＣＳ１・（ＯＵＴ１−（ＶＲＥＦ＋Ｖｏｆｆ２））（５）
同様に第2の演算増幅器(AMP2)31の出力電圧についても以下の式が得られる。 CN2 · ((VREF + Voff2) VREF)
= CS1 · (OUT1- (VREF + Voff2)) (5)
Similarly, for the output voltage of the second operational amplifier (AMP2) 31, the following equation is obtained.

ＣＳ２・（（ＶＲＥＦ＋Ｖｏｆｆ１）ＶＲＥＦ）
＝ＣＳ１・（ＯＵＴ２−（ＶＲＥＦ＋Ｖｏｆｆ１））（６）
（５）、（６）式をOUT1及びOUT2について解くと以下の式が得られる。 CS2 ・ ((VREF + Voff1) VREF)
= CS1 · (OUT2- (VREF + Voff1)) (6)
Solving equations (5) and (6) for OUT1 and OUT2, the following equations are obtained.

つまりキャリブレーション期間において、第1の演算増幅器(AMP1)11出力に、第2の演算増幅器(AMP2)31のオフセット電圧Voff2が、

That is, in the calibration period, the offset voltage Voff2 of the second operational amplifier (AMP2) 31 is output to the first operational amplifier (AMP1) 11 output.

倍のゲインを掛けられて加算され、また同様に第2の演算増幅器(AMP2)31出力に、第1の演算増幅器のオフセット電圧Voff1が、

The gain multiplied by twice is added, and similarly, the offset voltage Voff1 of the first operational amplifier is output to the second operational amplifier (AMP2) 31 output,

倍のゲインを掛けられて加算されている。

It is multiplied by a double gain and added.

最後に第3の期間である読出し期間 Finally, the readout period, which is the third period

の説明をする。図６において、スイッチ10、17、18、30、37、38がONとなり、スイッチ14、15、16、34、35、36がOFFとなる。図１１はこの時の回路の接続状態を示している。

I will explain. In FIG. 6, switches 10, 17, 18, 30, 37, and 38 are turned on, and switches 14, 15, 16, 34, 35, and 36 are turned off. FIG. 11 shows the connection state of the circuit at this time.

スイッチ10がONすることによって、第1のサンプルホールド容量(CTN)52は第1の演算増幅器(AMP1)11の反転入力端子に接続される。この反転入力端子は、非反転入力端子と仮想接地を保持するように動作するため、オフセット電圧も考慮に入れるとを保持する。このため第1のサンプルホールド容量(CTN)52の電位も、VNからに変化し、この際に発生した電荷変動分が容量(CN1)12に転送される。前述したキャリブレーション期間の動作と同様に電荷保存則に従うため、以下の式が得られる。 When the switch 10 is turned ON, the first sample hold capacitor (CTN) 52 is connected to the inverting input terminal of the first operational amplifier (AMP1) 11. The inverting input terminal operates to maintain virtual ground with the non-inverting input terminal, and therefore holds that the offset voltage is taken into account. For this reason, the potential of the first sample hold capacitor (CTN) 52 also changes from VN, and the charge fluctuation generated at this time is transferred to the capacitor (CN1) 12. In order to follow the charge conservation law as in the calibration period, the following equation is obtained.

同様に第2の演算増幅器(AMP2)31の出力について以下の式が得られる。

Similarly, the following equation is obtained for the output of the second operational amplifier (AMP2) 31.

（９）、（１０）式をOUT1、OUT2について解くと、以下の式が得られる。

When the equations (9) and (10) are solved for OUT1 and OUT2, the following equations are obtained.

ここで以下の関係を仮定し、
CTS=CTN=CT,CN1=CS1=Cf1,CN2=CS2=Cf2 （１３）
（１１）式、（１２）式、（１３）式より、第1の演算増幅器(AMP1)11と第2の演算増幅器(AMP2)31の出力値の差分が得られ、下記式で表される。

Here we assume the following relationship:
CTS = CTN = CT, CN1 = CS1 = Cf1, CN2 = CS2 = Cf2 (13)
The difference between the output values of the first operational amplifier (AMP1) 11 and the second operational amplifier (AMP2) 31 is obtained from the equations (11), (12), and (13), and is expressed by the following equation. .

ここで（１４）式の右辺第2項が０となる以下の関係式を満たせば、

If the following relational expression in which the second term on the right side of the equation (14) is 0 is satisfied,

減算回路102の出力結果は、以下の式となる。

The output result of the subtraction circuit 102 is as follows.

従って減算回路102の出力において、第1の演算増幅器(AMP1)11及び第2の演算増幅器(AMP2)31のオフセット電圧はキャンセルされ、第1のサンプル容量(CTN)52と第2のサンプル容量(CTS)62に書き込まれた電圧値、VN及びVSの差分を、サンプル容量値CTと容量値Cfの容量比で決まる、信号読出しゲインであるCT/Cf倍した値が得られる。

Therefore, at the output of the subtracting circuit 102, the offset voltages of the first operational amplifier (AMP1) 11 and the second operational amplifier (AMP2) 31 are canceled, and the first sample capacity (CTN) 52 and the second sample capacity ( A value obtained by multiplying the difference between the voltage value VN and VS written in (CTS) 62 by CT / Cf which is a signal read gain determined by the capacitance ratio of the sample capacitance value CT and the capacitance value Cf is obtained.

以上説明したように従来の信号読出し回路においては、リセット期間においてサンプリングした一方の演算増幅器のオフセット電圧を、他方の演算増幅器出力に加算して読み出すことにより、双方の出力に同一のオフセット電圧をもたらし、減算回路出力において演算増幅器のオフセット電圧をキャンセルすることが可能となる。 As described above, in the conventional signal readout circuit, the offset voltage of one operational amplifier sampled during the reset period is added to the output of the other operational amplifier and read out, thereby bringing the same offset voltage to both outputs. Thus, the offset voltage of the operational amplifier can be canceled at the output of the subtraction circuit.

特開2004-165801号公報（第11頁、図1）Japanese Unexamined Patent Publication No. 2004-165801 (page 11, Fig. 1)

上述した信号源の例と同様に、イメージスキャナ等の光学センサーに用いられる信号源を例に取った場合、センサー出力の信号成分(S)は、光電変換素子（PD）に入射する単位光量あたりで考えると、 As in the case of the signal source described above, when the signal source used for an optical sensor such as an image scanner is taken as an example, the signal component (S) of the sensor output is per unit light quantity incident on the photoelectric conversion element (PD). Considering

と表される。ただし信号源内のソースフォロワゲインを１とし、かつ減算回路出力がそのままセンサー出力と仮定している。一方センサー出力のノイズ成分(N)の大部分は、光電変換素子(PD)の接合容量やサンプルホールド容量の大きさで決まってくるため、光電変換素子(PD)からサンプルホールド容量までのノイズ量をN_ALLとすれば、

It is expressed. However, it is assumed that the source follower gain in the signal source is 1, and the output of the subtracting circuit is the sensor output as it is. On the other hand, most of the noise component (N) of the sensor output is determined by the junction capacitance and sample hold capacity of the photoelectric conversion element (PD), so the amount of noise from the photoelectric conversion element (PD) to the sample hold capacity Let N _ALL be

と表すことができる。この時のセンサー出力の信号成分とノイズ成分の比率、いわゆるS/N比は以下の式で表される。

It can be expressed as. The ratio between the signal component of the sensor output and the noise component at this time, the so-called S / N ratio is expressed by the following equation.

上述した構成においてS/N比の向上を図るためには、光電変換素子(PD)の感度G_PDを大きくし、信号成分(S)を大きく取ればよい。しかし信号成分(S)を大きくしていくということは、信号振幅を大きくしていくということであり、回路内で信号を飽和させてしまい、センサーとしてのダイナミックレンジを圧迫してしまう。このような状況を避けるためには、読出しゲインCT/Cfを小さくしていけばよい。

In order to improve the S / N ratio in the above-described configuration, the sensitivity G _PD of the photoelectric conversion element (PD) is increased, it take a large signal component (S). However, increasing the signal component (S) means increasing the signal amplitude, saturating the signal in the circuit, and pressing the dynamic range of the sensor. In order to avoid such a situation, the read gain CT / Cf may be reduced.

しかしながら信号読出しゲインCT/Cfを1未満に設定した場合、（１５）式を満たすことは物理的に不可能であり、演算増幅器のオフセット電圧をキャンセルできないため、従来の信号読出し回路の構成を用いた場合、信号読出しゲインCT/Cfは１が最小値となり、S/N比の向上に限界が生じる。 However, when the signal readout gain CT / Cf is set to less than 1, it is physically impossible to satisfy the equation (15), and the offset voltage of the operational amplifier cannot be canceled. Therefore, the configuration of the conventional signal readout circuit is used. In this case, the signal readout gain CT / Cf has a minimum value of 1, which limits the improvement of the S / N ratio.

本発明はこのような課題を鑑みてなされ、２つのサンプルホールド容量に保持されている信号から、演算回路を用いて信号電圧差を得る際に、サンプルホールド容量から信号を読み出す信号読出し回路において、信号読出しゲインが1未満においても、演算増幅器のオフセット電圧をキャンセルすることが可能な回路構成を実現することを目的とする。 The present invention has been made in view of such problems, and in a signal readout circuit that reads a signal from a sample and hold capacitor when obtaining a signal voltage difference from a signal held in two sample and hold capacitors using an arithmetic circuit, An object is to realize a circuit configuration capable of canceling an offset voltage of an operational amplifier even when a signal read gain is less than 1.

上記の課題を解決するため、本発明に掛かる信号読出し回路は、２つのサンプルホールド容量に保持された信号を各々読み出すために設けられた２つの演算増幅器において、各々の演算増幅器がリセット動作において、他方のオフセット電圧双方をサンプリングすることに加えて、自身のオフセット電圧をもサンプリングし、前記サンプリングされたオフセット電圧を読出し動作時に各々の演算増幅器出力に加算することにより、双方の出力に同一のオフセット電圧をもたらし、双方の出力を入力に持つ減算回路出力において出力オフセットをキャンセルでき、かつ読出しゲインを1未満においても設定可能であることを特徴とする。 In order to solve the above-described problem, a signal readout circuit according to the present invention includes two operational amplifiers provided for respectively reading signals held in two sample-and-hold capacitors. In addition to sampling the other offset voltage, it also samples its own offset voltage and adds the sampled offset voltage to each operational amplifier output during a read operation, so that both outputs have the same offset It is characterized in that an output offset can be canceled at the output of a subtractor circuit having both outputs as inputs, and the read gain can be set even when it is less than 1.

以上説明したとおり、本発明によれば、２つのサンプルホールド容量に保持された信号を各々読み出すために設けられた２つの演算増幅器において、読出しゲインを1未満に設定した場合においても、各々の演算増幅器がリセット動作において、他方のオフセット電圧に加えて、自身のオフセット電圧もサンプリングし、各々の演算増幅器出力に加算し、減算回路出力において出力オフセットをキャンセルする信号読出し回路が実現する。これにより、例えば光学センサーにおいて、信号読出し回路の読出しゲインを１未満に設定することによって、更なるセンサーのS/N比向上を図ることが可能となる、という効果を奏する。 As described above, according to the present invention, in the two operational amplifiers provided for reading out the signals held in the two sample-and-hold capacitors, each calculation is performed even when the read gain is set to less than 1. In the reset operation, the amplifier also samples its own offset voltage in addition to the other offset voltage, adds it to each operational amplifier output, and implements a signal readout circuit that cancels the output offset at the subtractor output. Accordingly, for example, in the optical sensor, by setting the readout gain of the signal readout circuit to less than 1, it is possible to further improve the S / N ratio of the sensor.

次に、本発明の詳細を実施例の記述に従って説明する。 Next, details of the present invention will be described in accordance with the description of the embodiments.

図１は本発明にかかる信号読出し回路の実施例１の構成を示している。前述した従来例の構成図である図６と同じ部品に関しては、同一の番号を付しその説明を省略し、図６に対して追加となった部分についてのみ説明する。容量(CN3)19は、第1の演算増幅器(AMP1)11の反転入力端子に接続されている。スイッチ20は、一端を容量(CN3)19に接続されており、他端を第1の演算増幅器(AMP1)11の出力端子に接続されている。スイッチ21は、一端を容量(CN3)19とスイッチ20に接続されており、他端を基準電圧VREFに接続されている。容量(CS3)39は、第２の演算増幅器(AMP2)31の反転入力端子に接続されている。スイッチ40は一端を容量(CS3)39に接続されており、他端を第2の演算増幅器(AMP2)31の出力端子に接続されている。スイッチ41は、一端を容量(CS3)39とスイッチ40に接続されており、他端を基準電圧VREFに接続されている。 FIG. 1 shows a configuration of a first embodiment of a signal readout circuit according to the present invention. The same parts as those in FIG. 6 which is the configuration diagram of the conventional example described above are denoted by the same reference numerals and description thereof is omitted, and only the parts added to FIG. The capacitor (CN3) 19 is connected to the inverting input terminal of the first operational amplifier (AMP1) 11. The switch 20 has one end connected to the capacitor (CN3) 19 and the other end connected to the output terminal of the first operational amplifier (AMP1) 11. The switch 21 has one end connected to the capacitor (CN3) 19 and the switch 20, and the other end connected to the reference voltage VREF. The capacitor (CS3) 39 is connected to the inverting input terminal of the second operational amplifier (AMP2) 31. The switch 40 has one end connected to the capacitor (CS3) 39 and the other end connected to the output terminal of the second operational amplifier (AMP2) 31. The switch 41 has one end connected to the capacitor (CS3) 39 and the switch 40, and the other end connected to the reference voltage VREF.

次に動作について説明する。基本的なタイミングはすべて従来回路の説明で示した、図７のタイミングチャートと同様であるため、サンプルホールド容量に書き込まれるまでの動作についての説明は省略し、信号読出し回路の読出し時の動作を、従来例と同様に3つの期間に分けて説明を行う。リセット期間時の回路接続状態を図２に、キャリブレーション期間の前半部分の回路接続状態を図３に、キャリブレーション期間の後半部分の回路接続状態を図４に、読出し期間の回路接続状態を図５に示す。 Next, the operation will be described. Since the basic timing is the same as that in the timing chart of FIG. 7 shown in the description of the conventional circuit, the description of the operation until the sample and hold capacitor is written is omitted, and the operation of the signal reading circuit at the time of reading is omitted. The explanation will be divided into three periods as in the conventional example. 2 shows the circuit connection state during the reset period, FIG. 3 shows the circuit connection state in the first half of the calibration period, FIG. 4 shows the circuit connection state in the second half of the calibration period, and FIG. As shown in FIG.

の説明をする。図1において、スイッチ14、15、16、20、34、35、36、40がONとなり、スイッチ10、17、18、21、30、37、38、41がOFFとなる。

I will explain. In FIG. 1, switches 14, 15, 16, 20, 34, 35, 36, and 40 are turned on, and switches 10, 17, 18, 21, 30, 37, 38, and 41 are turned off.

リセット期間においては、ゲイン1倍のバッファー状態となるため、第1の演算増幅器(AMP1)11と第2の演算増幅器(AMP2)31の出力電圧は従来回路と同様に、下記式で表される。 In the reset period, since the buffer state is 1 times the gain, the output voltages of the first operational amplifier (AMP1) 11 and the second operational amplifier (AMP2) 31 are expressed by the following formulas as in the conventional circuit. .

ＯＵＴ１＝ＶＲＥＦ＋Ｖｏｆｆ１（１９）
ＯＵＴ２＝ＶＲＥＦ＋Ｖｏｆｆ２（２０）
容量(CN1)12、容量(CN2)13、容量(CS3)39が、第2の演算増幅器(AMP2)31の出力端子に接続され、（２０）式の電圧値をサンプリングしており、同様に容量(CS1)31、容量(CS2)33、容量(CN3)19が、（１）式の電圧値をサンプリングしている。 OUT1 = VREF + Voff1 (19)
OUT2 = VREF + Voff2 (20)
A capacitor (CN1) 12, a capacitor (CN2) 13, and a capacitor (CS3) 39 are connected to the output terminal of the second operational amplifier (AMP2) 31, and the voltage value of the equation (20) is sampled. The capacitor (CS1) 31, the capacitor (CS2) 33, and the capacitor (CN3) 19 sample the voltage value of the expression (1).

次に第2の期間であるキャリブレーション期間 Next is the calibration period, which is the second period

の前半部分の説明をする。図1において、スイッチ17とスイッチ37がONとなり、スイッチ10、14、15、16、18、20、21、30、34、35、36、40、41がOFFとなる。図３はこの時の回路の接続状態を示している。本来であれば、スイッチ18、21、38、41もONとなるが、説明の都合上OFFとしている。

The first half will be explained. In FIG. 1, the switch 17 and the switch 37 are turned on, and the

switches

10, 14, 15, 16, 18, 20, 21, 30, 34, 35, 36, 40, and 41 are turned off. FIG. 3 shows the connection state of the circuit at this time. Originally, the switches 18, 21, 38, and 41 are also turned on, but are turned off for convenience of explanation.

従来回路と同様に、第1の演算増幅器(AMP1)11と第2の演算増幅器(AMP2)31の出力電圧は以下の式で示される。 Similar to the conventional circuit, the output voltages of the first operational amplifier (AMP1) 11 and the second operational amplifier (AMP2) 31 are expressed by the following equations.

ＯＵＴ１＝ＶＲＥＦ＋Ｖｏｆｆ２（２１）
ＯＵＴ２＝ＶＲＥＦ＋Ｖｏｆｆ１（２２）
続いてキャリブレーション期間の後半部分の説明をする。スイッチ17、18、21、37、38、41がONとなり、スイッチ10、14、15、16、20、30、34、35、36、40がOFFとなる。図４はこの時の回路の接続状態を示している。 OUT1 = VREF + Voff2 (21)
OUT2 = VREF + Voff1 (22)
Next, the latter half of the calibration period will be described. The switches 17, 18, 21, 37, 38, and 41 are turned on, and the switches 10, 14, 15, 16, 20, 30, 34, 35, 36, and 40 are turned off. FIG. 4 shows the connection state of the circuit at this time.

容量(CN2)13のスイッチ16が接続されている側の端子電圧は、前述のリセット期間において（２０）式の値から、また容量(CN3)19のスイッチ20が接続されている側の端子電圧は、同様に（１９）式の値から、スイッチ切替によって基準電圧VREFに変化する。この電圧変化によって容量(CN2)13及び容量(CN3)19に電荷変動が生じ、その変動分が容量(CN1)12に転送されるため、第1の演算増幅器(AMP1)11の出力電圧が変化する。この間の動作における電荷の総和は、電荷保存則に従い一定である。この結果を式に示すと以下のようになる。 The terminal voltage on the side to which the switch 16 of the capacitor (CN2) 13 is connected is the terminal voltage on the side to which the switch 20 of the capacitor (CN3) 19 is connected from the value of the equation (20) in the reset period described above. Similarly, the value of the equation (19) changes to the reference voltage VREF by switching the switch. This voltage change causes charge fluctuations in the capacitor (CN2) 13 and the capacitor (CN3) 19, and the fluctuation is transferred to the capacitor (CN1) 12, so the output voltage of the first operational amplifier (AMP1) 11 changes. To do. The total charge in the operation during this period is constant according to the charge conservation law. This result is shown in the following formula.

CN2・((VREF+Voff2)-VREF)+CN3・((VREF+Voff1)-VREF)
=CN1・(OUT1-(VREF+Voff2)) （２３）
同様に第2の演算増幅器(AMP2)31の出力電圧についても以下の式が得られる。 CN2 ・ ((VREF + Voff2) -VREF) + CN3 ・ ((VREF + Voff1) -VREF)
= CN1 ・ (OUT1- (VREF + Voff2)) (23)
Similarly, for the output voltage of the second operational amplifier (AMP2) 31, the following equation is obtained.

CN2・((VREF+Voff1)-VREF)+CS3・((VREF+Voff2)-VREF
=CS1・(OUT2-(VREF+Voff1)) （２４）
（２３）、（２４）式をOUT1及びOUT2について解くと以下の式が得られる。 CN2 ・ ((VREF + Voff1) -VREF) + CS3 ・ ((VREF + Voff2) -VREF
= CS1 ・ (OUT2- (VREF + Voff1)) (24)
When the equations (23) and (24) are solved for OUT1 and OUT2, the following equations are obtained.

つまりキャリブレーション期間において、第2の演算増幅器(AMP2)31のオフセット電圧が、

In other words, during the calibration period, the offset voltage of the second operational amplifier (AMP2) 31 is

倍のゲインを掛けられ、且つ第1の演算増幅器(AMP1)11のオフセット電圧が、

Multiplied by the gain, and the offset voltage of the first operational amplifier (AMP1) 11 is

倍のゲインを掛けられて、第1の演算増幅器(AMP1)11出力に加算されている。

The multiplied gain is multiplied and added to the output of the first operational amplifier (AMP1) 11.

また同様に第１の演算増幅器(AMP1)11のオフセット電圧が、 Similarly, the offset voltage of the first operational amplifier (AMP1) 11 is

倍のゲインを掛けられ、且つ第２の演算増幅器(AMP2)31のオフセット電圧が、

Doubled gain and the offset voltage of the second operational amplifier (AMP2) 31 is

倍のゲインを掛けられて、第２の演算増幅器(AMP2)31出力に加算されている。

The multiplied gain is multiplied and added to the output of the second operational amplifier (AMP2) 31.

の説明をする。図１において、スイッチ10、17、18、21、30、37、38、41がONとなり、スイッチ14、15、16、20、34、35、36、40がOFFとなる。図５はこの時の回路の接続状態を示している。

I will explain. In FIG. 1, switches 10, 17, 18, 21, 30, 37, 38, and 41 are turned ON, and switches 14, 15, 16, 20, 34, 35, 36, and 40 are turned OFF. FIG. 5 shows the connection state of the circuit at this time.

スイッチ10がONすることによって、従来回路と同様に、第1のサンプルホールド容量(CTN)52上の電位はVNからに変化し、電荷変動分が容量(CN1)12に転送される。この間は電荷保存則により総電荷数は一定であるため、以下の式が得られる。 When the switch 10 is turned ON, the potential on the first sample hold capacitor (CTN) 52 changes from VN as in the conventional circuit, and the charge fluctuation is transferred to the capacitor (CN1) 12. During this time, the total number of charges is constant according to the law of conservation of charge, so the following equation is obtained.

（２７）、（２８）式をOUT1、OUT2について解くと、

Solving equations (27) and (28) for OUT1 and OUT2,

ここで以下の関係を仮定し、
CTS=CTN=CT,CN1=CS1=Cf1,CN2=CS2=Cf2,CN3=CS3=Cf3 （３１）
（２９）、（３０）、（３１）式より第1の演算増幅器(AMP1)11と第2の演算増幅器(AMP2)31の出力値の差分が得られ、下記式で表される。

Here we assume the following relationship:
CTS = CTN = CT, CN1 = CS1 = Cf1, CN2 = CS2 = Cf2, CN3 = CS3 = Cf3 (31)
The difference between the output values of the first operational amplifier (AMP1) 11 and the second operational amplifier (AMP2) 31 is obtained from the equations (29), (30), and (31), and is expressed by the following equation.

ここで（３２）式の右辺第2項が０となる以下の関係式を満たせば、

If the following relational expression in which the second term on the right side of equation (32) is 0 is satisfied,

減算回路102の出力結果は、従来回路と同様に以下の式となり、減算回路の出力において、演算増幅器のオフセット電圧をキャンセルすることが可能となる。

The output result of the subtracting circuit 102 is the following expression as in the conventional circuit, and the offset voltage of the operational amplifier can be canceled at the output of the subtracting circuit.

ここで、例えば読み出しゲインCT/Cf1を1未満の1/2の場合、

Here, for example, when the read gain CT / Cf1 is 1/2 less than 1,

と容量サイズを設定すれば（３３）式を満たし、ゲイン1未満においてもオフセット電圧をキャンセルできることがわかる。

If the capacitance size is set, the equation (33) is satisfied, and the offset voltage can be canceled even when the gain is less than 1.

このように、本実施の形態によれば、２つのサンプルホールド容量に保持された信号を各々読み出すために設けられた２つの演算増幅器において、読出しゲインを1未満に設定した場合においても、各々の演算増幅器がリセット動作において、他方のオフセット電圧に加えて、自身のオフセット電圧もサンプリングし、各々の演算増幅器出力に加算し、減算回路出力において出力オフセットをキャンセルする信号読出し回路が実現する。 As described above, according to the present embodiment, each of the two operational amplifiers provided for reading the signals held in the two sample-and-hold capacitors has each read gain set to less than 1, In the reset operation of the operational amplifier, in addition to the other offset voltage, its own offset voltage is sampled, added to each operational amplifier output, and a signal readout circuit is realized that cancels the output offset at the subtractor output.

本発明に掛かる、信号読出し回路の実施の形態１の構成を示す図である。It is a figure which shows the structure of Embodiment 1 of the signal read-out circuit concerning this invention. 実施の形態１のリセット期間における回路接続を示す図である。3 is a diagram illustrating circuit connection in a reset period according to the first embodiment. FIG. 実施の形態１のキャリブレーション期間の前半部分における回路接続を示す図である。FIG. 6 is a diagram showing circuit connections in the first half of a calibration period according to the first embodiment. 実施の形態１のキャリブレーション期間の後半部分における回路接続を示す図である。FIG. 6 is a diagram showing circuit connections in the latter half of the calibration period according to the first embodiment. 実施の形態１の読出し期間における回路接続を示す図である。FIG. 3 is a diagram illustrating circuit connection in a reading period according to the first embodiment. 従来の信号読出し回路の構成を示す図である。It is a figure which shows the structure of the conventional signal read-out circuit. 従来の信号読出し回路の動作を示すタイミングチャート図である。It is a timing chart which shows operation | movement of the conventional signal read-out circuit. 従来の信号読出し回路のリセット期間における回路接続を示す図である。It is a figure which shows the circuit connection in the reset period of the conventional signal read-out circuit. 従来の信号読出し回路のキャリブレーション期間の前半部分にける回路接続を示す図である。It is a figure which shows the circuit connection in the first half part of the calibration period of the conventional signal read-out circuit. 従来の信号読出し回路のキャリブレーション期間の後半部分における回路接続を示す図である。It is a figure which shows the circuit connection in the second half part of the calibration period of the conventional signal read-out circuit. 従来の信号読出し回路の読出し期間における回路接続を示す図である。It is a figure which shows the circuit connection in the read-out period of the conventional signal read-out circuit.

Claims

In a signal readout circuit that reads a signal from a sample and hold capacitor when obtaining a signal voltage difference from the signal held in the two sample and hold capacitors using an arithmetic circuit,
A first switch having one end connected to the first sample-and-hold capacitor and the other connected to the inverting input of the first operational amplifier, the non-inverting input of the first operational amplifier being connected to a reference voltage; Has been
One end is connected to the second sample and hold capacitor, and the other has a second switch connected to the inverting input of the second operational amplifier, and the non-inverting input of the second operational amplifier is set to the reference voltage. Connected,
A first capacitor, a second capacitor, a third capacitor, and a third switch are connected to the inverting input of the first operational amplifier, and the other end of the first capacitor is connected to the fourth switch. The other end of the fourth switch is connected to the output of the second operational amplifier, and the other end of the fifth switch is connected to the output of the first operational amplifier. And the other end of the second capacitor is connected to a sixth switch and a seventh switch, and the other end of the sixth switch is connected to an output of the second operational amplifier. The other end of the switch is connected to the reference voltage, the other end of the third capacitor is connected to the eighth switch and the ninth switch, and the other end of the eighth switch is connected to the first switch. Connected to the output of the operational amplifier, and the other end of the ninth switch is connected to the reference voltage. Cage,
A fourth capacitor, a fifth capacitor, a sixth capacitor, and a tenth switch are connected to the inverting input of the second operational amplifier, and the other end of the fourth capacitor is connected to the eleventh switch. The other end of the eleventh switch is connected to the output of the first operational amplifier, and the other end of the twelfth switch is connected to the output of the second operational amplifier. The other end of the fifth capacitor is connected to a thirteenth switch and a fourteenth switch, and the other end of the thirteenth switch is connected to an output of the first operational amplifier. The other end of the switch is connected to the reference voltage, the other end of the sixth capacitor is connected to the fifteenth switch and the sixteenth switch, and the other end of the fifteenth switch is the second computation. The other end of the sixteenth switch connected to the output of the amplifier It is connected to said reference voltage,
Further, the first sampling capacitance value and the second sampling capacitance value, the first capacitance value and the fourth capacitance value, the second capacitance value and the fifth capacitance value, and the third capacitance. And the sixth capacitance value are equal (assuming each capacitance value is CT, C1, C2, C3), and each capacitance value CT, C1, C2, and C3 is the following relational expression
C1 + C2-C3 = CT
A signal readout circuit characterized by satisfying