JP2006332580A

JP2006332580A - Semiconductor device

Info

Publication number: JP2006332580A
Application number: JP2005327996A
Authority: JP
Inventors: Yasumasa Watanabe; 泰正渡辺; Hideaki Teranishi; 秀明寺西; Naoto Fujishima; 直人藤島
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2005-04-28
Filing date: 2005-11-11
Publication date: 2006-12-07
Anticipated expiration: 2025-11-11
Also published as: JP5028792B2

Abstract

【課題】高耐圧を維持でき、しかも簡単な手順で作成が可能なトレンチ横型パワー半導体装置を提供する。
【解決手段】少なくとも２本以上のトレンチ２を有するｐ型半導体基板に、トレンチ２に隣接して複数のｐウェル領域４、ｎウェル領域６が形成され、それぞれにｎ⁺ソース領域あるいはｎ⁺ドレイン領域が配置された半導体装置であって、トレンチ２の側壁部および底面部に沿って形成されたｎ^-オフセットドレイン領域３、ｎ⁺ソース領域を互いに接続する接続部を有するソース電極、このソース電極と対向して配置され、ｎ⁺ドレイン領域を互いに接続する接続部を有するドレイン電極を備え、さらにｐウェル領域４、およびｎウェル領域６の終端部分には、隣接するトレンチ２を互いに接続する第２トレンチ領域２ａが形成されている。
【選択図】図１
A trench lateral power semiconductor device capable of maintaining a high breakdown voltage and capable of being manufactured by a simple procedure is provided.
A p-type semiconductor substrate having at least two or more trenches 2 is formed with a plurality of p-well regions 4 and n-well regions 6 adjacent to the trenches 2, each of which is an n ⁺ source region or an n ⁺ drain. A source electrode having a connection portion for connecting an n ⁻ offset drain region 3 and an n ⁺ source region, which are formed along a side wall portion and a bottom surface portion of the trench 2. And a drain electrode having a connection portion for connecting the n ⁺ drain regions to each other, and the p-well region 4 and the end portions of the n-well region 6 are connected to the adjacent trenches 2 at the end portions thereof. Two trench regions 2a are formed.
[Selection] Figure 1

Description

本発明は、少なくとも２本以上の第１トレンチ領域を有する半導体基板に、第１トレンチ領域に隣接して複数のウェル領域が形成され、ウェル領域のそれぞれにソース領域あるいはドレイン領域が配置された半導体装置に関し、特にパワーＩＣに用いられる高耐圧のＭＯＳＦＥＴ（金属−酸化膜−半導体構造の電界効果トランジスタ）を構成する半導体装置に関する。 The present invention is a semiconductor in which a plurality of well regions are formed adjacent to a first trench region on a semiconductor substrate having at least two first trench regions, and a source region or a drain region is disposed in each of the well regions. More particularly, the present invention relates to a semiconductor device that constitutes a high breakdown voltage MOSFET (field-effect transistor having a metal-oxide film-semiconductor structure) used in a power IC.

近年、携帯機器向けの半導体装置では、小型化、高機能化技術の進展がめざましい。たとえば、電源分野においては、制御回路、保護回路、高耐圧の電力用パワー素子などをシリコン基板の同一表面上に作成することにより、チップサイズの縮小を図ったワンチップパワーＩＣが広く普及するようになった。 In recent years, the progress of technology for miniaturization and high functionality has been remarkable in semiconductor devices for portable devices. For example, in the power supply field, one-chip power ICs that reduce the chip size by creating a control circuit, a protection circuit, a high-voltage power element for power, etc. on the same surface of a silicon substrate will become widespread. Became.

商用電源電圧は、一般に１００〜２４０Ｖであるため、目的とする機器に合わせて、電圧変換を行う必要があり、たとえばコンピュータやエレクトロニクス機器では、半導体素子の動作電圧である数Ｖ程度まで、トランスを用いて降圧していた。こうしたトランスのインダクタンスを低減するとともに、その小型化、軽量化を目的にして、数百キロヘルツから数メガヘルツの高速スイッチングを行うスイッチング素子が開発されている。この種のスイッチング素子には、電源電圧の最大波高値が印加されるため、たとえば２４０Ｖ電源用素子耐圧は約７００Ｖ必要である。ところが、シリコン半導体基板を用いた半導体装置の高耐圧化のためには、個別素子の長さが増加するため、それがコスト増大の要因となっていた。 Since the commercial power supply voltage is generally 100 to 240 V, it is necessary to perform voltage conversion according to the target device. For example, in a computer or an electronic device, the transformer is set to about several volts that is the operating voltage of the semiconductor element. Used to lower the pressure. In order to reduce the inductance of such a transformer and reduce the size and weight of the transformer, switching elements that perform high-speed switching from several hundred kilohertz to several megahertz have been developed. Since the maximum peak value of the power supply voltage is applied to this type of switching element, for example, the element withstand voltage of 240V power supply needs about 700V. However, in order to increase the breakdown voltage of a semiconductor device using a silicon semiconductor substrate, the length of the individual element increases, which has been a factor in increasing costs.

そこで、たとえば縦型ＭＯＳＦＥＴにおいては、トレンチ内部にゲート電極を埋め込み、トレンチ側面にチャネルを形成するようにした、いわゆるトレンチＭＯＳＦＥＴが開発されてきている。このトレンチＭＯＳＦＥＴには、セルピッチを縮小するとともに、単位面積あたりのオン抵抗を低減することができるという利点がある。しかし、パワーＩＣに搭載される横型ＭＯＳＦＥＴにおいては、トレンチＭＯＳＦＥＴに関していくつかの提案はなされているが、未だ実用化に至っていない。 Therefore, for example, in the vertical MOSFET, a so-called trench MOSFET has been developed in which a gate electrode is embedded in a trench and a channel is formed on a side surface of the trench. This trench MOSFET has the advantages that the cell pitch can be reduced and the on-resistance per unit area can be reduced. However, some lateral MOSFETs mounted on power ICs have been proposed for trench MOSFETs, but have not yet been put to practical use.

そのような提案のひとつの横型高耐圧のトレンチＭＯＳＦＥＴに、複数のソース領域を共通に接続するソース電極、あるいは複数のドレイン領域を共通に接続するドレイン電極から、それぞれ層間絶縁膜を介して各ソース端部、あるいは各ドレイン端部に加わる電界を緩和するようにして、ソースおよびドレインの端部耐圧を改善するものがあり、これによって数百Ｖ以上の耐圧を有し、かつその製造工程を大幅に増大させることなしに製造可能となるＭＯＳＦＥＴがある（たとえば、特許文献１参照）。 Each of the proposed lateral high breakdown voltage trench MOSFETs has a source electrode connected to a plurality of source regions, or a drain electrode connected to a plurality of drain regions in common. There is a device that improves the withstand voltage of the source and drain by relaxing the electric field applied to the end or each drain end, thereby having a withstand voltage of several hundred volts or more and greatly increasing the manufacturing process. There is a MOSFET that can be manufactured without increasing the thickness (see, for example, Patent Document 1).

また、トレンチ溝の周囲にオフセットドレイン領域を有する横型高耐圧のトレンチＭＯＳＦＥＴを製造するため、トレンチ溝の周囲に最適な濃度の不純物イオンを注入し、また幅の広いトレンチ溝内を酸化膜で埋める発明も提案されている（たとえば、特許文献２参照）。 Further, in order to manufacture a lateral high breakdown voltage trench MOSFET having an offset drain region around the trench groove, impurity ions having an optimum concentration are implanted around the trench groove, and the wide trench groove is filled with an oxide film. The invention has also been proposed (see, for example, Patent Document 2).

図１８は、従来のトレンチＭＯＳＦＥＴの断面構造を示す図である。
このトレンチＭＯＳＦＥＴは、ｐ型半導体基板１に平面ストライプ状のトレンチ２が形成され、その内部には絶縁材料が充填されたトレンチ横型パワーＭＯＳＦＥＴである。ｎ^-オフセットドレイン領域３は、トレンチ２の周囲で均一な厚みに形成されており、トレンチ２の一方側にはｐウェル領域４とＰベース領域５が形成され、トレンチ２の他方側にはｎウェル領域６が形成されている。Ｐベース領域５の内部には、ｎ⁺ソース領域７がトレンチ２と並行に形成され、またｎウェル領域６の上には、ｎ⁺ドレイン領域８がトレンチ２と並行に形成されている。 FIG. 18 shows a cross-sectional structure of a conventional trench MOSFET.
The trench MOSFET is a lateral trench power MOSFET in which a planar stripe-shaped trench 2 is formed in a p-type semiconductor substrate 1 and an insulating material is filled therein. The n ⁻ offset drain region 3 is formed to have a uniform thickness around the trench 2, the p-well region 4 and the P base region 5 are formed on one side of the trench 2, and the n ^- offset drain region 3 is formed on the other side of the trench 2. A well region 6 is formed. An n ⁺ source region 7 is formed in parallel with the trench 2 inside the P base region 5, and an n ⁺ drain region 8 is formed in parallel with the trench 2 on the n well region 6.

ｐ型半導体基板１上には、さらにゲート絶縁層９を挟んでゲート電極１０が形成され、さらに層間絶縁膜１１を介してｎ⁺ソース領域７に接続するソース電極１２、およびｎ⁺ドレイン領域８に接続するドレイン電極１３が配置される。なお、ｐ型半導体基板１に形成されるトレンチ２は、たとえば深さおよび底辺長さがそれぞれ２０μｍであって、これらのフィールドプレートはパッシベーション膜１４および樹脂層１５によって覆われている。 A gate electrode 10 is further formed on the p-type semiconductor substrate 1 with a gate insulating layer 9 interposed therebetween. Further, a source electrode 12 connected to the n ⁺ source region 7 through an interlayer insulating film 11 and an n ⁺ drain region 8 A drain electrode 13 connected to is disposed. The trench 2 formed in the p-type semiconductor substrate 1 has a depth and a base length of, for example, 20 μm, respectively, and these field plates are covered with a passivation film 14 and a resin layer 15.

図１９は、図１８のトレンチ横型パワーＭＯＳＦＥＴのＡ−Ａ横断面を示す平面レイアウト図である。図１９には、２個のトレンチ横型パワーＭＯＳＦＥＴが示されている。また、この図１９ではゲート絶縁層９よりも上側のゲート電極１０、層間絶縁膜１１、ソース電極１２、ドレイン電極１３、パッシベーション膜１４および樹脂層１５などは省略されている。 FIG. 19 is a plan layout view showing an AA cross section of the trench lateral power MOSFET of FIG. FIG. 19 shows two trench lateral power MOSFETs. In FIG. 19, the gate electrode 10, the interlayer insulating film 11, the source electrode 12, the drain electrode 13, the passivation film 14, the resin layer 15 and the like above the gate insulating layer 9 are omitted.

ここでは説明の便宜上、図１９においてＡ−Ａ、Ｂ−Ｂに沿う方向（図面の横方向）をｘ方向とし、それに直交する方向（図面の縦方向）をｙ方向とする。図１９に示すように、トレンチ横型パワーＭＯＳＦＥＴの平面レイアウトとしては、オン電流の増大を図るために、並行に複数のトレンチ２がｙ方向に細長い矩形状をなして形成され、ｎウェル領域６およびｐウェル領域４とはいずれもｙ方向に細長い矩形状をなし、各トレンチ２の間に挟まれて、ｘ方向にストライプ状に並べられる。そして、奇数列のｎウェル領域６の上には、それぞれｎ⁺ドレイン領域（図示せず）を共通に接続するようにドレイン電極（図示せず）が配置されており、また偶数列のｐウェル領域４の上には、それぞれＰベース領域（図示せず）およびｎ⁺ソース領域（図示せず）を共通に接続するようにソース電極（図示せず）が配置されている。 Here, for convenience of explanation, in FIG. 19, the direction along AA and BB (the horizontal direction in the drawing) is the x direction, and the direction orthogonal to the direction (the vertical direction in the drawing) is the y direction. As shown in FIG. 19, as a planar layout of the lateral trench power MOSFET, in order to increase the on-current, a plurality of trenches 2 are formed in a rectangular shape elongated in the y direction, and the n-well region 6 and Each of the p-well regions 4 has an elongated rectangular shape in the y direction, and is sandwiched between the trenches 2 and arranged in a stripe shape in the x direction. A drain electrode (not shown) is arranged on the n-well region 6 in the odd-numbered column so as to connect n ⁺ drain regions (not shown) in common, and the p-well in the even-numbered column. A source electrode (not shown) is arranged on the region 4 so as to commonly connect a P base region (not shown) and an n ⁺ source region (not shown).

図２０（ａ），（ｂ）は、それぞれ図１９のＭＯＳＦＥＴのＡ−Ａ断面図、およびＢ−Ｂ断面図であって、ｐ型半導体基板１内に形成された複数のトレンチ２とｎ^-オフセットドレイン領域３を示している。 20A and 20B are an AA sectional view and a BB sectional view of the MOSFET of FIG. 19, respectively, and a plurality of trenches 2 formed in the p-type semiconductor substrate 1 and n ^−. An offset drain region 3 is shown.

ｎ^-オフセットドレイン領域３は、トレンチ２の側壁部および底面部に沿ってＵ字形状に形成され、ｎウェル領域６およびｐウェル領域４が対向して１つのトランジスタを構成している。これらのトランジスタには、ソースドレイン間の直線距離を短く構成しても絶縁層がブレイクダウンしないように、リサーフ（Reduced Surface field）層としてｎ^-オフセットドレイン領域３が構成されている。これにより、高耐圧を維持した状態でトレンチ横型パワーＭＯＳＦＥＴの集積度を高めることができる。
特開２００３−２４９６４６号公報特開２００３−３７２６７号公報 The n ⁻ offset drain region 3 is formed in a U shape along the side wall portion and the bottom surface portion of the trench 2, and the n well region 6 and the p well region 4 face each other to constitute one transistor. In these transistors, an n ⁻ offset drain region 3 is formed as a reduced surface field layer so that the insulating layer does not break down even if the linear distance between the source and drain is made short. Thereby, the degree of integration of the trench lateral power MOSFET can be increased while maintaining a high breakdown voltage.
JP 2003-249646 A JP 2003-37267 A

ところが、図２０（ｂ）のＢ−Ｂ断面に示すように、ソース領域となるｐウェル領域４の終端部分、およびドレイン領域となるｎウェル領域６の終端部分では、トレンチ２を跨いで図示しないソース電極、およびドレイン電極によってそれぞれの領域が接続されてしまう。そのため、トレンチ横型高耐圧半導体装置の集積度を高めようとした場合に、ｎ^-オフセットドレイン領域３における電位分布が複雑化し、ソース電極、およびドレイン電極との間の耐圧が低下するという問題があった。 However, as shown in the BB cross section of FIG. 20B, the termination portion of the p-well region 4 serving as the source region and the termination portion of the n-well region 6 serving as the drain region are not illustrated across the trench 2. Each region is connected by the source electrode and the drain electrode. Therefore, there is a problem that when the integration degree of the trench lateral type high breakdown voltage semiconductor device is increased, the potential distribution in the n ⁻ offset drain region 3 is complicated, and the breakdown voltage between the source electrode and the drain electrode is lowered. It was.

また、特許文献１に記載の構造によって数百Ｖ以上の耐圧を実現するには、たとえばトレンチ２の深さを２０μｍ、その幅を２０μｍとした場合、ｐ型半導体基板１に長さ数センチメートルに渡って櫛歯形状にトレンチ２を形成しなければならず、またその内壁に均一な厚さでｎ^-オフセットドレイン領域３を作成する必要がある。ところが、そのような製造技術が現段階では未確立であるために、安定した製品供給ができないという問題があった。 In order to achieve a breakdown voltage of several hundred volts or more with the structure described in Patent Document 1, for example, when the depth of the trench 2 is 20 μm and the width is 20 μm, the p-type semiconductor substrate 1 has a length of several centimeters. Further, the trench 2 must be formed in a comb-tooth shape, and the n ⁻ offset drain region 3 must be formed on the inner wall with a uniform thickness. However, since such a manufacturing technique has not been established at this stage, there has been a problem that stable product supply cannot be performed.

本発明はこのような点に鑑みてなされたものであり、高耐圧を維持でき、しかも簡単な手順で作成が可能なトレンチ横型高耐圧半導体装置を提供することを目的とする。 The present invention has been made in view of these points, and an object of the present invention is to provide a trench lateral type high breakdown voltage semiconductor device that can maintain a high breakdown voltage and can be manufactured by a simple procedure.

本発明では、上記問題を解決するために、少なくとも２本以上の第１トレンチ領域を有する半導体基板に、前記第１トレンチ領域に隣接して複数のウェル領域が形成され、前記ウェル領域のそれぞれにソース領域あるいはドレイン領域が配置された半導体装置において、前記第１トレンチ領域の側壁部および底面部に沿って形成されたＵ字形状のリサーフ層と、前記半導体基板上に配置され、かつ前記ソース領域とそれぞれ電気的に接続されるとともに前記ソース領域を互いに接続する接続部を有するソース電極と、前記半導体基板上に前記ソース電極と対向するように配置され、かつ前記ドレイン領域とそれぞれ電気的に接続されるとともに前記ドレイン領域を互いに接続する接続部を有するドレイン電極と、を備え、前記ソース電極の前記接続部に近接した前記ドレイン電極の端部領域、あるいは前記ドレイン電極の前記接続部に近接した前記ソース電極の端部領域には、前記リサーフ層が設けられていないことを特徴とする半導体装置が提供される。 In the present invention, in order to solve the above problem, a plurality of well regions are formed adjacent to the first trench region in a semiconductor substrate having at least two first trench regions, and each of the well regions is formed. In a semiconductor device in which a source region or a drain region is disposed, a U-shaped RESURF layer formed along a side wall portion and a bottom surface portion of the first trench region, and the source region disposed on the semiconductor substrate And a source electrode having a connection portion for connecting the source regions to each other, and a source electrode disposed on the semiconductor substrate so as to face the source electrode, and electrically connected to the drain region, respectively. And a drain electrode having a connection portion for connecting the drain regions to each other, and in front of the source electrode A semiconductor device characterized in that the RESURF layer is not provided in an end region of the drain electrode close to a connection portion or an end region of the source electrode close to the connection portion of the drain electrode. Provided.

本発明の半導体装置は、具体的には、前記ソース領域、あるいは前記ドレイン領域が形成されている前記ウェル領域の終端部分に所定の深さで形成され、前記第１トレンチ領域のうち少なくとも隣接する領域を互いに接続する第２トレンチ領域を備えたものである。 Specifically, the semiconductor device of the present invention is formed at a predetermined depth at a terminal portion of the well region where the source region or the drain region is formed, and at least adjacent to the first trench region. A second trench region connecting the regions to each other is provided.

本発明の別の半導体装置は、前記第１トレンチ領域は、前記ソース電極、あるいは前記ドレイン電極の端部領域の外側にトレンチ幅可変部位を備え、前記半導体基板の平面レイアウトに関して、前記第１トレンチ領域で挟まれた前記半導体基板の幅が前記端部領域で部分的に広く形成されていることを特徴とするものである。 In another semiconductor device of the present invention, the first trench region includes a trench width variable portion outside an end region of the source electrode or the drain electrode, and the first trench is related to a planar layout of the semiconductor substrate. A width of the semiconductor substrate sandwiched between the regions is partially formed wide in the end region.

本発明では、第１トレンチ領域の側壁部に沿ってリサーフ層を形成したとき、ウェル領域の終端部分でソース電極、あるいはドレイン電極の直下にリサーフ層が設けられていないようにした。これにより、ソース電極とドレイン電極との間隔を大きくしないで、しかも簡単な手順によって、トレンチ横型パワーＭＯＳＦＥＴなどの半導体デバイスにおける終端構造部での耐圧を向上できる。 In the present invention, when the RESURF layer is formed along the side wall portion of the first trench region, the RESURF layer is not provided directly under the source electrode or the drain electrode at the end portion of the well region. Thereby, the withstand voltage at the termination structure portion in a semiconductor device such as a trench lateral power MOSFET can be improved by a simple procedure without increasing the distance between the source electrode and the drain electrode.

以下、図面を参照してこの発明の実施の形態について説明する。
（実施の形態１）
図１は、実施の形態１に係るトレンチ横型パワーＭＯＳＦＥＴの平面構成を示す平面レイアウト図、図２（ａ），（ｂ）は、それぞれ図１のＡ−Ａ断面およびＢ−Ｂ断面を示す図である。なお、図１８ないし図２０に示す従来装置と対応する部分には同一の参照符号を付けてある。 Embodiments of the present invention will be described below with reference to the drawings.
(Embodiment 1)
FIG. 1 is a plan layout diagram showing a planar configuration of a trench lateral power MOSFET according to the first embodiment, and FIGS. 2A and 2B are diagrams showing an AA section and a BB section of FIG. 1, respectively. It is. The parts corresponding to those of the conventional apparatus shown in FIGS. 18 to 20 are denoted by the same reference numerals.

図１は、図１９に示した従来装置に対応する平面レイアウト図であって、２個のトレンチ横型パワーＭＯＳＦＥＴが示されている。この図１のトレンチ横型パワーＭＯＳＦＥＴの断面構造は、図１８に示す通りであるが、ゲート絶縁層９よりも上側のゲート電極１０、層間絶縁膜１１、ソース電極１２、ドレイン電極１３、パッシベーション膜１４および樹脂層１５などは省略されている。 FIG. 1 is a plan layout view corresponding to the conventional device shown in FIG. 19 and shows two trench lateral power MOSFETs. The cross-sectional structure of the trench lateral power MOSFET of FIG. 1 is as shown in FIG. 18, but the gate electrode 10, the interlayer insulating film 11, the source electrode 12, the drain electrode 13, and the passivation film 14 above the gate insulating layer 9. The resin layer 15 and the like are omitted.

ｐ型半導体基板１に形成された４本のトレンチ２は、平面ストライプ状の第１トレンチ領域をなしており、その内部が酸化とＣＶＤ（Chemical Vapor Deposition）による絶縁物によって埋め込まれている。また、図２（ａ）に示すように、各トレンチ２の側壁部および底面部に沿って、深さ２０μｍ、幅２０μｍでＵ字形状のリサーフ層を構成するｎ^-オフセットドレイン領域３が形成されている。さらに、これらのトレンチ２に並行に隣接して、複数のｎウェル領域６およびｐウェル領域４が交互に形成され、ｎウェル領域６には図示しないｎ⁺ドレイン領域８が、ｐウェル領域４には図示しないｎ⁺ソース領域７が配置されている。 The four trenches 2 formed in the p-type semiconductor substrate 1 form a planar stripe-shaped first trench region, and the inside thereof is buried with an insulator by oxidation and CVD (Chemical Vapor Deposition). Further, as shown in FIG. 2A, an n ⁻ offset drain region 3 that forms a U-shaped RESURF layer having a depth of 20 μm and a width of 20 μm is formed along the side wall portion and the bottom surface portion of each trench 2. ing. Further, a plurality of n well regions 6 and p well regions 4 are alternately formed adjacent to these trenches 2 in parallel, and an n ⁺ drain region 8 (not shown) is formed in the p well region 4 in the n well region 6. An n ⁺ source region 7 (not shown) is arranged.

ｐ型半導体基板１には、これらのｎウェル領域６およびｐウェル領域４の終端部分に接するように、トレンチ２のうち少なくとも隣接する領域を互いに接続する第２トレンチ領域２ａが、所定の深さに形成されている。また、これらの第２トレンチ領域２ａの内部はトレンチ２と同様に、酸化とＣＶＤによる絶縁物によって埋め込まれている。したがって、図２（ｂ）に示すようにｎ^-オフセットドレイン領域３がｎウェル領域６およびｐウェル領域４との交差部分で、第２トレンチ領域２ａによって絶縁されるため、ｐ型半導体基板１の表面に配置されるソース電極１２、およびドレイン電極１３との間に挟まれた層間絶縁膜１１の耐圧を向上することができる。 The p-type semiconductor substrate 1 has a second trench region 2a that connects at least adjacent regions of the trench 2 to a predetermined depth so as to be in contact with the terminal portions of the n-well region 6 and the p-well region 4. Is formed. In addition, the inside of the second trench region 2a is buried with an insulator by oxidation and CVD, like the trench 2. Therefore, as shown in FIG. 2B, the n ⁻ offset drain region 3 is insulated by the second trench region 2a at the intersection of the n well region 6 and the p well region 4, so that the p-type semiconductor substrate 1 The breakdown voltage of the interlayer insulating film 11 sandwiched between the source electrode 12 and the drain electrode 13 disposed on the surface can be improved.

図３は、基板上に配置されるソース電極、およびドレイン電極の平面構成を示す平面レイアウト図、図４は、ｎ^-オフセットドレイン領域の形状を示す平面レイアウト図である。 FIG. 3 is a plan layout diagram showing the plan configuration of the source and drain electrodes arranged on the substrate, and FIG. 4 is a plan layout diagram showing the shape of the n ⁻ offset drain region.

ｐ型半導体基板１の表面には、トレンチ２に隣接する各ｐウェル領域４内のｎ⁺ソース領域７とそれぞれ電気的に接続されるソース電極１２、および各ｎウェル領域６内のｎ⁺ドレイン領域８とそれぞれ電気的に接続されるドレイン電極１３が配置されている。これらのソース電極１２はその接続部１２ａにより共通に接続され、同様にドレイン電極１３はその接続部１３ａにより共通に接続され、それぞれに櫛歯形状をなしている。そのため、図４に示すように、ｎウェル領域６およびｐウェル領域４がｎ^-オフセットドレイン領域３に囲まれた平面形状となる。 On the surface of the p-type semiconductor substrate 1, a source electrode 12 electrically connected to the n ⁺ source region 7 in each p well region 4 adjacent to the trench 2, and an n ⁺ drain in each n well region 6. A drain electrode 13 that is electrically connected to each of the regions 8 is disposed. These source electrodes 12 are commonly connected by the connecting portion 12a, and similarly, the drain electrodes 13 are commonly connected by the connecting portion 13a, and each has a comb shape. Therefore, as shown in FIG. 4, the n-well region 6 and the p-well region 4 have a planar shape surrounded by the n ⁻ offset drain region 3.

すなわち、ソース電極１２とドレイン電極１３の接続部１３ａとの間に第２トレンチ領域２ａが設けられることになって、ソース電極１２およびドレイン電極１３の直下にｎ^-オフセットドレイン領域３が配置されないことになる。したがって、ソース電極１２とドレイン電極１３との間隔を必要以上に広げなくても、耐圧が低下するおそれがなく、集積度を高めることが容易になる。 That is, the second trench region 2 a is provided between the connection portion 13 a of the source electrode 12 and the drain electrode 13, and the n ⁻ offset drain region 3 is not disposed immediately below the source electrode 12 and the drain electrode 13. become. Therefore, even if the distance between the source electrode 12 and the drain electrode 13 is not increased more than necessary, the withstand voltage does not decrease and it is easy to increase the degree of integration.

つぎに、実施の形態１に係るトレンチ横型パワーＭＯＳＦＥＴの製造プロセスについて説明する。
図５は、実施の形態１に係るトレンチ横型パワーＭＯＳＦＥＴのトレンチ形成工程を示す図であり、図６には、図５のトレンチ形成工程をそのＸ−Ｘ断面とＹ−Ｙ断面に沿って示している。 Next, a manufacturing process of the trench lateral power MOSFET according to the first embodiment will be described.
FIG. 5 is a diagram showing a trench formation process of the trench lateral power MOSFET according to the first embodiment. FIG. 6 shows the trench formation process of FIG. 5 along the XX section and the YY section. ing.

図５（ａ）では、不純物濃度が５×１０¹⁴ｃｍ^-3のｐ型半導体基板１の表面に、一般的な半導体プロセスを用いてｐウェル領域４およびｎウェル領域６を形成した。
つぎに、図示しない厚さ１．４μｍのマスク酸化膜を形成し、フォトエッチング法により縦２０μｍ、横２．２μｍの矩形パターンを１．４μｍ間隔で形成した。これらの矩形パターンはトレンチ２だけではなく、第２トレンチ領域２ａにも対応するものである。その後、これらのパターンを用いて臭化水素（ＨＢｒ）系の混合ガス中で、図５（ｂ）に示すように深さ２０μｍのトレンチ列を形成した。 In FIG. 5A, the p-well region 4 and the n-well region 6 are formed on the surface of the p-type semiconductor substrate 1 having an impurity concentration of 5 × 10 ¹⁴ cm ⁻³ using a general semiconductor process.
Next, a mask oxide film having a thickness of 1.4 μm (not shown) was formed, and rectangular patterns having a length of 20 μm and a width of 2.2 μm were formed at intervals of 1.4 μm by photoetching. These rectangular patterns correspond not only to the trench 2 but also to the second trench region 2a. Thereafter, trench patterns having a depth of 20 μm were formed as shown in FIG. 5B in a hydrogen bromide (HBr) -based mixed gas using these patterns.

つぎに、トレンチ列を含むｐ型半導体基板１の表面に厚さ３５ｎｍのバッファ酸化膜を形成し、トレンチ２の両側壁面および底面に燐イオン（Ｐ）を注入した。このときの側壁には、注入角４４度、注入エネルギー１００ｋｅＶでドーズ量を７×１０¹¹ｃｍ^-2、底部には、注入角０度、注入エネルギー５０ｋｅＶで燐イオンを注入し、そのドーズ量は３．５×１０¹¹ｃｍ^-2とした。その後、温度１１５０℃で４００分、窒素雰囲気中で熱処理することで、表面不純物濃度が５×１０¹⁵ｃｍ^-3、拡散深さ（ｘｊ）が約４μｍのｎ^-オフセットドレイン領域３を、図５（ｃ）に示す形状で形成した。 Next, a buffer oxide film having a thickness of 35 nm was formed on the surface of the p-type semiconductor substrate 1 including the trench rows, and phosphorus ions (P) were implanted into both side walls and the bottom surface of the trench 2. At this time, the side wall is implanted with an implantation angle of 44 degrees and an implantation energy of 100 keV and a dose amount of 7 × 10 ¹¹ cm ⁻² , and the bottom portion is implanted with phosphorus ions at an implantation angle of 0 degree and an implantation energy of 50 keV. It was set to 3.5 × 10 ¹¹ cm ⁻² . Thereafter, the n ⁻ offset drain region 3 having a surface impurity concentration of 5 × 10 ¹⁵ cm ⁻³ and a diffusion depth (xj) of about 4 μm is obtained by performing heat treatment in a nitrogen atmosphere at a temperature of 1150 ° C. for 400 minutes. It was formed in the shape shown in (c).

つぎに、トレンチ列の間のシリコン柱を、温度１１００℃で６時間、水蒸気雰囲気中で熱処理することにより酸化し、さらに厚さ１．２μｍのＬＰ−ＴＥＯＳ（減圧テトラエチルオルソシリケート）膜を成膜した。そして、熱酸化による酸化膜とＬＰ−ＴＥＯＳ膜とをエッチバックして、図５（ｄ）に示すようにシリコンウェハの表面出しを行った。このとき、トレンチ２の内部は酸化物１１ａによって埋められることになる。 Next, the silicon pillars between the trench rows are oxidized by heat treatment in a water vapor atmosphere at a temperature of 1100 ° C. for 6 hours, and a 1.2 μm thick LP-TEOS (decompressed tetraethylorthosilicate) film is formed. did. Then, the oxide film by thermal oxidation and the LP-TEOS film were etched back, and the surface of the silicon wafer was exposed as shown in FIG. At this time, the inside of the trench 2 is filled with the oxide 11a.

その後、トレンチ横型パワーＭＯＳＦＥＴを図１８に示す断面構造のものとして作成する。すなわち、通常の半導体プロセスによりゲート絶縁層９と、その上にゲート電極１０となる電極層を形成した。 Thereafter, a trench lateral power MOSFET is formed having a cross-sectional structure shown in FIG. That is, the gate insulating layer 9 and the electrode layer to be the gate electrode 10 were formed thereon by a normal semiconductor process.

ゲート電極１０のソース側の端部によるセルフアラインで、ｐウェル領域４の表面部分にＰベース領域５、ｎ⁺ソース領域７を形成した。さらに、このｎ⁺ソース領域７の形成と同時に、トレンチ２と反対側で、ｎ^-オフセットドレイン領域３の表面部分にｎ⁺ドレイン領域８を形成した。 A P base region 5 and an n ⁺ source region 7 were formed on the surface portion of the p well region 4 by self-alignment at the source side end of the gate electrode 10. Further, simultaneously with the formation of the n ⁺ source region 7, the n ⁺ drain region 8 was formed on the surface portion of the n ⁻ offset drain region 3 on the side opposite to the trench 2.

つぎに、ゲート絶縁層９を挟んで形成されたゲート電極１０の上面に層間絶縁膜１１を堆積してから、層間絶縁膜１１に複数のコンタクトホールを開口して、ソース電極１２およびドレイン電極１３をトレンチ２上に各５μｍ張り出して形成した。続けて、プラズマ窒化膜よりなるパッシベーション膜１４を形成し、最後に樹脂層１５により封入した。 Next, an interlayer insulating film 11 is deposited on the upper surface of the gate electrode 10 formed with the gate insulating layer 9 interposed therebetween, and then a plurality of contact holes are opened in the interlayer insulating film 11 so that the source electrode 12 and the drain electrode 13 are opened. Were formed to overhang the trench 2 by 5 μm. Subsequently, a passivation film 14 made of a plasma nitride film was formed, and finally sealed with a resin layer 15.

図７（ａ）は、従来のトレンチ横型パワーＭＯＳＦＥＴのソース領域終端部分の平面構成を示す平面レイアウト図であり、同図（ｂ）は、この実施の形態１に係るソース領域終端部分の平面構成を示す平面レイアウト図である。 FIG. 7A is a plan layout diagram showing a plan configuration of a source region termination portion of a conventional trench lateral power MOSFET, and FIG. 7B is a plan configuration of a source region termination portion according to the first embodiment. FIG.

従来のｎ⁺ソース領域７の終端部分は、ｎ^-オフセットドレイン領域３の間がｐ型半導体基板１となっていたため、対向して配置されるドレイン電極１３との距離を大きくとるようにしていた。これに対して、実施の形態１のように埋め込み長さＬ１の第２トレンチ領域２ａがｎ⁺ソース領域７の終端部分に酸化物１１ａを埋め込まれて配置されることで、埋め込みがなされていない従来装置では耐圧が２２０Ｖであったが、その耐圧が６６５Ｖまで高くなった。なお、ＭＯＳＦＥＴを構成する基本構造部分での耐圧は５９２Ｖであった。 In the conventional termination portion of the n ⁺ source region 7, the distance between the n ⁻ offset drain region 3 is the p-type semiconductor substrate 1, so that the distance from the opposing drain electrode 13 is increased. . On the other hand, the second trench region 2a having the buried length L1 is buried in the terminal portion of the n ⁺ source region 7 and buried in the end portion of the n ⁺ source region as in the first embodiment. In the conventional device, the withstand voltage was 220V, but the withstand voltage increased to 665V. The breakdown voltage in the basic structure part constituting the MOSFET was 592V.

（実施の形態２）
図８および図９は、実施の形態２に係るトレンチ横型パワーＭＯＳＦＥＴのトレンチ形成工程を示す図である。 (Embodiment 2)
8 and 9 are diagrams showing a trench forming process of the trench lateral power MOSFET according to the second embodiment.

このトレンチ形成工程が実施の形態１のものと異なるのは、ｐ型半導体基板１の不純物濃度が３×１０¹⁴ｃｍ^-3と低い点、およびトレンチ２とそのトレンチ２の酸化物による埋め込みを２回に分けて行っている点である。しかも、２回目のトレンチ形成後に、燐イオンの注入と拡散が行われていないことから、第２トレンチ領域２ａの底面にはｎ^-オフセットドレイン領域３が配置されない。 This trench formation step is different from that of the first embodiment in that the impurity concentration of the p-type semiconductor substrate 1 is as low as 3 × 10 ¹⁴ cm ⁻³ and that the trench 2 and the trench 2 are filled with an oxide. It is a point that is divided into times. Moreover, since no phosphorus ions are implanted and diffused after the second trench formation, the n ⁻ offset drain region 3 is not disposed on the bottom surface of the second trench region 2a.

図８（ａ）では、不純物濃度が３×１０¹⁴ｃｍ^-3のｐ型半導体基板１の表面に、一般的な半導体プロセスを用いてｐウェル領域４およびｎウェル領域６を形成した。
つぎに、同図（ｂ）に示すように、ｐウェル領域４とｎウェル領域６との間に平面ストライプ状のトレンチ列（第１のトレンチ２）を複数本形成した。 In FIG. 8A, the p-well region 4 and the n-well region 6 are formed on the surface of the p-type semiconductor substrate 1 having an impurity concentration of 3 × 10 ¹⁴ cm ⁻³ using a general semiconductor process.
Next, as shown in FIG. 2B, a plurality of planar stripe-shaped trench rows (first trenches 2) were formed between the p-well region 4 and the n-well region 6.

つぎに、トレンチ列を含むｐ型半導体基板１の表面に厚さ３５μｍのバッファ酸化膜を形成し、トレンチの両側壁面および底面に燐イオンを注入して、表面不純物濃度が５×１０¹⁵ｃｍ^-3、拡散深さ（ｘｊ）が約４μｍのｎ^-オフセットドレイン領域３を、図８（ｃ）に示す形状で形成した。 Next, a buffer oxide film having a thickness of 35 μm is formed on the surface of the p-type semiconductor substrate 1 including the trench rows, and phosphorus ions are implanted into both side walls and the bottom surface of the trench so that the surface impurity concentration is 5 × 10 ¹⁵ cm ^{−. 3.} An n ⁻ offset drain region 3 having a diffusion depth (xj) of about 4 μm was formed in the shape shown in FIG.

図９（ｄ）では、トレンチ列の間のシリコン柱を、温度１１００℃で６時間、水蒸気雰囲気中で熱処理することにより酸化して、１回目の埋め込みにより層間絶縁膜１１を形成した。 In FIG. 9D, the silicon pillars between the trench rows were oxidized by heat treatment in a water vapor atmosphere at a temperature of 1100 ° C. for 6 hours, and the interlayer insulating film 11 was formed by the first filling.

つぎに、ソース領域を含むｐウェル領域４とドレイン領域を含むｎウェル領域６の各終端部分で、図９（ｅ）に示すように、少なくとも隣接するトレンチ列を互いに接続する第２トレンチ領域２ａを形成する。 Next, as shown in FIG. 9E, the second trench region 2a that connects at least adjacent trench rows to each other at the terminal portions of the p well region 4 including the source region and the n well region 6 including the drain region. Form.

その後、第２トレンチ領域２ａを熱酸化とＴＥＯＳ膜の堆積によって、第１のトレンチ２と同様に酸化物１１ａを埋め込む（２回目の埋め込み）。ここでは、第１のトレンチ２と第２トレンチ領域２ａを埋め込む絶縁物を同種のものとしたが、２回目の埋め込みに際してそのＴＥＯＳ膜に代えて他の種類の絶縁膜を堆積すれば、異なる絶縁物とすることも可能である。 Thereafter, the second trench region 2a is filled with the oxide 11a (second filling) in the same manner as the first trench 2 by thermal oxidation and deposition of a TEOS film. Here, the insulators that embed the first trench 2 and the second trench region 2a are of the same type. However, if another type of insulating film is deposited in place of the TEOS film in the second burying, different insulation is provided. It can also be a thing.

また、第２トレンチ領域２ａの底面にはｎ^-オフセットドレイン領域３が配置されないため、耐圧低下の原因とならない。
つぎに、この発明の効果とその原理について、上述した実施の形態１および２に関連して説明する。 Further, since the n ⁻ offset drain region 3 is not disposed on the bottom surface of the second trench region 2a, it does not cause a decrease in breakdown voltage.
Next, the effect and principle of the present invention will be described in relation to the first and second embodiments described above.

図１０（ａ），（ｂ）は、それぞれ実施の形態１および実施の形態２に係るトレンチ横型パワーＭＯＳＦＥＴの耐圧値と埋め込み部の長さＬ１との関係を示す図である。各図の横軸には、絶縁物が埋め込まれることで不活性領域となる長さを示す（図７）。 FIGS. 10A and 10B are diagrams showing the relationship between the breakdown voltage value of the trench lateral power MOSFET according to the first and second embodiments and the length L1 of the buried portion, respectively. The horizontal axis of each figure shows the length which becomes an inactive region by embedding an insulator (FIG. 7).

同図（ａ）に示すように、実施の形態１のトレンチ横型高耐圧半導体装置では、ｐ型半導体基板１の不純物濃度が５×１０¹⁵ｃｍ^-3と大きく、ＭＯＳＦＥＴが構成される基本構造部（活性領域）での耐圧が約６００Ｖであって、ｎ^-オフセットドレイン領域が埋め込み部の底面にあるか否かに関係なく、フィールドプレート直下での耐圧値を活性領域での耐圧より大きい６００〜７００Ｖにすることができる。 As shown in FIG. 6A, in the trench lateral high breakdown voltage semiconductor device of the first embodiment, the p-type semiconductor substrate 1 has a large impurity concentration of 5 × 10 ¹⁵ cm ^−3, and the basic structure portion in which the MOSFET is formed The withstand voltage in the (active region) is about 600 V, and the withstand voltage value immediately below the field plate is 600 to greater than the withstand voltage in the active region regardless of whether or not the n ⁻ offset drain region is on the bottom surface of the buried portion. 700V can be set.

実施の形態１に示すように、埋め込み部の底面にｎ^-オフセットドレイン領域３を設けることで、ドレイン端部での高い電界強度がソース側にシフトして、同図に実線で示すように、ドレイン端部で層間絶縁膜の耐圧値が大きくなる。 As shown in the first embodiment, by providing the n ⁻ offset drain region 3 on the bottom surface of the buried portion, the high electric field strength at the drain end is shifted to the source side, and as shown by the solid line in FIG. The withstand voltage value of the interlayer insulating film increases at the drain end.

ところが、実施の形態２のようにｐ型半導体基板１の不純物濃度が低い場合は、図１０（ｂ）の○印で示すように、ＭＯＳＦＥＴを構成する基本構造部分での耐圧は７４５Ｖとなるのに対して、埋め込み部の長さを６０μｍにすれば、図１０（ｂ）の×印で示すように埋め込み部の底面にｎ^-オフセットドレイン領域３が形成されていなくても、６９４Ｖの耐圧が得られた。また、埋め込み部の長さが３０μｍであっても、その耐圧値が６９０Ｖとなり、耐圧の大幅な改善を図ることができる。 However, when the impurity concentration of the p-type semiconductor substrate 1 is low as in the second embodiment, the breakdown voltage at the basic structure portion that constitutes the MOSFET is 745 V, as indicated by the circles in FIG. On the other hand, if the length of the buried portion is set to 60 μm, the breakdown voltage of 694 V can be obtained even if the n ⁻ offset drain region 3 is not formed on the bottom surface of the buried portion as shown by the crosses in FIG. Obtained. Even if the length of the embedded portion is 30 μm, the withstand voltage value is 690 V, and the withstand voltage can be greatly improved.

これに対して、埋め込み部の底面にｎ^-オフセットドレイン領域３を形成した場合には、その埋め込み部の長さを６０μｍにすると、図１０（ｂ）の△印で示すように耐圧値が４８５Ｖまで低下した。 On the other hand, in the case where the n ⁻ offset drain region 3 is formed on the bottom surface of the buried portion, when the length of the buried portion is 60 μm, the withstand voltage value is 485 V as shown by the Δ mark in FIG. It dropped to.

このように、ｐ型半導体基板１の不純物濃度を低くして、ｎ^-オフセットドレイン領域３を高濃度に形成することによって、オン抵抗が小さくできるので好ましい。ただし、この場合には端部耐圧が基本構造部の耐圧より小さくなる。 As described above, it is preferable to reduce the impurity concentration of the p-type semiconductor substrate 1 and to form the n ⁻ offset drain region 3 at a high concentration because the on-resistance can be reduced. However, in this case, the end breakdown voltage is smaller than the breakdown voltage of the basic structure.

つぎに、ブレイクダウンポイントと耐圧との関係について説明する。
図１１（ａ）は、従来装置のｎ^-オフセットドレイン領域についてシミュレーションした表面の電位分布図であり、同図（ｂ）は、この発明装置に係る電位分布図である。 Next, the relationship between the breakdown point and the breakdown voltage will be described.
11 (a) is, n of the conventional device ^- a potential distribution diagram of an offset drain region simulated surface for, FIG. (B) is a potential distribution diagram according to the present invention apparatus.

この発明を適用しないトレンチ横型パワーＭＯＳＦＥＴでは、耐圧は２２０Ｖであって、フィールドプレート直下のｎ^-オフセットドレイン領域３とｐウェル領域４との交点部分に、ブレイクダウンポイントを示す発光が確認された。このような浅いブレイクダウンポイントは、フィールドプレートでの電位０とオフセットドレイン領域３との電位差から電界成分が発生することから、その部分に第２トレンチ領域２ａを形成して絶縁物で埋め込むことにより、交点部分をなくして浅い位置でのブレイクダウンを防ぐことができる。 In the trench lateral power MOSFET to which the present invention is not applied, the withstand voltage is 220 V, and light emission indicating a breakdown point is confirmed at the intersection of the n ⁻ offset drain region 3 and the p well region 4 immediately below the field plate. Such a shallow breakdown point is due to the fact that an electric field component is generated from the potential difference between the potential 0 at the field plate and the offset drain region 3, so that the second trench region 2a is formed in that portion and buried with an insulator. By eliminating the intersection part, breakdown at a shallow position can be prevented.

なお、ドレイン端部領域は、耐圧維持に寄与する割合が小さいため、ソース端部領域だけに酸化物１１ａで埋め込まれた第２トレンチ領域２ａを形成してもよい。
（実施の形態３）
図１２は、実施の形態３に係るトレンチ横型パワーＭＯＳＦＥＴの平面構成を示す平面レイアウト図である。 Since the drain end region contributes little to maintaining the breakdown voltage, the second trench region 2a embedded with the oxide 11a may be formed only in the source end region.
(Embodiment 3)
FIG. 12 is a plan layout diagram showing a plan configuration of a trench lateral power MOSFET according to the third embodiment.

この実施の形態３が図１に示す実施の形態１の平面レイアウト構成と異なっている点は、ソース電極１２の端部領域の外側でトレンチ２がトレンチ幅可変部位２ｂを備え、これらのトレンチ２に挟まれたＰ型半導体基板１の幅がソース電極１２の下部に形成されるｐウェル領域４の端部領域で部分的に広く形成されていることである。なお、図１８ないし図２０に示す従来装置と対応する部分には、実施の形態１と同様に対応する参照符号を付けてある。 The third embodiment is different from the planar layout configuration of the first embodiment shown in FIG. 1 in that the trench 2 includes a trench width variable portion 2b outside the end region of the source electrode 12, and these trenches 2 That is, the width of the P-type semiconductor substrate 1 sandwiched between the p-type semiconductor substrates 1 is partially widened in the end region of the p-well region 4 formed below the source electrode 12. The portions corresponding to those of the conventional apparatus shown in FIGS. 18 to 20 are denoted by the same reference numerals as in the first embodiment.

図１２には、図１９に示した従来装置に対応する平面レイアウトを示していて、２個のトレンチ横型パワーＭＯＳＦＥＴが示されている。このトレンチ横型パワーＭＯＳＦＥＴの断面構造は図１８に示す通りであるが、ゲート絶縁層９よりも上側のゲート電極１０、層間絶縁膜１１、ソース電極１２、ドレイン電極１３、パッシベーション膜１４および樹脂層１５などの記載は省略されている。 FIG. 12 shows a planar layout corresponding to the conventional device shown in FIG. 19 and shows two trench lateral power MOSFETs. The cross-sectional structure of the trench lateral power MOSFET is as shown in FIG. 18, but the gate electrode 10, the interlayer insulating film 11, the source electrode 12, the drain electrode 13, the passivation film 14, and the resin layer 15 above the gate insulating layer 9. Descriptions such as are omitted.

ｐ型半導体基板１に形成された４本のトレンチ２は、平面ストライプ状の第１トレンチ領域をなしており、その内部が酸化とＣＶＤによる絶縁物によって埋め込まれている。また、各トレンチ２の側壁部および底面部に沿って、Ｕ字形状のリサーフ層を構成するｎ^-オフセットドレイン領域３が形成されている。このｎ^-オフセットドレイン領域３は、各トレンチ２の主要部では前述した図２（ａ）に示すように深さ２０μｍ、幅２０μｍに形成され、中央に示す２本のトレンチ２は、ソース電極（図示せず）の端部領域の外側部分におけるトレンチ幅可変部位２ｂを備え、このトレンチ幅可変部位２ｂでは、トレンチ幅が狭く形成されている。なお、これらのトレンチ２に並行に隣接して、複数のｎウェル領域６およびｐウェル領域４が交互に形成され、ｎウェル領域６には図示しないｎ⁺ドレイン領域８が、ｐウェル領域４には図示しないｎ⁺ソース領域７が配置されている。 The four trenches 2 formed in the p-type semiconductor substrate 1 form a planar trench-like first trench region, and the inside thereof is buried with an insulator by oxidation and CVD. An n ⁻ offset drain region 3 constituting a U-shaped RESURF layer is formed along the side wall and the bottom of each trench 2. The n ⁻ offset drain region 3 is formed in the main part of each trench 2 to have a depth of 20 μm and a width of 20 μm as shown in FIG. 2A described above. A trench width variable portion 2b is provided in the outer portion of the end region (not shown). The trench width variable portion 2b has a narrow trench width. A plurality of n well regions 6 and p well regions 4 are alternately formed adjacent to these trenches 2 in parallel, and an n ⁺ drain region 8 (not shown) is formed in the p well region 4 in the n well region 6. An n ⁺ source region 7 (not shown) is arranged.

このように、トレンチ２の間にｎ⁺ドレイン領域８とｎ⁺ソース領域７を交互に配置する構造では、ソース電極１２の端部領域におけるトレンチ２の開口幅を変化させることによって、ｎ^-オフセットドレイン領域３（リサーフ領域）に対向するｐ型半導体基板１表面部分での不純物の総和が増加する。したがって、トレンチ平行成分（Ｙ軸方向成分）の端部電界を緩和することにより、ｐ型半導体基板１の表面に配置されるソース電極１２、およびドレイン電極１３との間での耐圧向上を図ることができる。なお、ドレイン電極１３の端部領域におけるトレンチ２の開口幅を変化させることによって、同様の効果を得られる。 As described above, in the structure in which the n ⁺ drain regions 8 and the n ⁺ source regions 7 are alternately arranged between the trenches 2, the n ⁻ offset is changed by changing the opening width of the trench 2 in the end region of the source electrode 12. The total sum of impurities at the surface portion of the p-type semiconductor substrate 1 facing the drain region 3 (Resurf region) increases. Therefore, the breakdown voltage between the source electrode 12 and the drain electrode 13 arranged on the surface of the p-type semiconductor substrate 1 is improved by relaxing the end electric field of the trench parallel component (Y-axis direction component). Can do. The same effect can be obtained by changing the opening width of the trench 2 in the end region of the drain electrode 13.

すなわち、ソース電極１２とドレイン電極１３の接続部１３ａとの間にトレンチ幅可変部位２ｂが設けられることによって、ｐ型半導体基板１の平面レイアウトに関して、トレンチ２で挟まれたｐ型半導体基板１の幅がソース電極１２の端部領域で部分的に広く形成されるため、ソース電極１２およびドレイン電極１３の直下にｎ^-オフセットドレイン領域３が配置されないことになる。したがって、ソース電極１２とドレイン電極１３との間隔を必要以上に広げなくても、耐圧が低下するおそれがなく、集積度を高めることが容易になる。 That is, by providing the trench width variable portion 2 b between the connection portion 13 a of the source electrode 12 and the drain electrode 13, the p-type semiconductor substrate 1 sandwiched between the trenches 2 with respect to the planar layout of the p-type semiconductor substrate 1. Since the width is partially widened at the end region of the source electrode 12, the n ⁻ offset drain region 3 is not disposed immediately below the source electrode 12 and the drain electrode 13. Therefore, even if the distance between the source electrode 12 and the drain electrode 13 is not increased more than necessary, the withstand voltage does not decrease and it is easy to increase the degree of integration.

つぎに、実施の形態３に係るトレンチ横型パワーＭＯＳＦＥＴの製造プロセスについて説明する。
図１３は、実施の形態３に係るトレンチ横型パワーＭＯＳＦＥＴのトレンチ形成工程を示す図であり、図１４（ａ）〜（ｆ）には、図１３のトレンチ形成工程をそのＸ−Ｘ断面とＹ−Ｙ断面に沿って示している。 Next, a manufacturing process of the trench lateral power MOSFET according to the third embodiment will be described.
FIG. 13 is a diagram illustrating a trench formation process of the trench lateral power MOSFET according to the third embodiment. FIGS. 14A to 14F show the trench formation process of FIG. It is shown along the -Y cross section.

図１３（ａ）では、不純物濃度が５×１０¹⁴ｃｍ^-3のｐ型半導体基板１の表面に、一般的な半導体プロセスを用いてｐウェル領域４およびｎウェル領域６を形成した。
つぎに、図示しない厚さ１．４μｍのマスク酸化膜を形成し、フォトエッチング法により縦２０μｍ、横２．２μｍの矩形パターンを１．４μｍ間隔で形成した。このとき、Ｐウェル領域４の拡散長は６μｍであって、このＰウェル領域４の形成時のマスク位置からＹ軸方向に５μｍ離れたトレンチ２のＸ軸方向でのトレンチ幅は１０μｍとした。その後、これらのパターンを用いてＨＢｒ系の混合ガス中でシリコンドライエッチングを行い、図１３（ｂ）に示すように深さ２０μｍのトレンチ列を形成した。 In FIG. 13A, a p-well region 4 and an n-well region 6 are formed on the surface of a p-type semiconductor substrate 1 having an impurity concentration of 5 × 10 ¹⁴ cm ⁻³ using a general semiconductor process.
Next, a mask oxide film having a thickness of 1.4 μm (not shown) was formed, and rectangular patterns having a length of 20 μm and a width of 2.2 μm were formed at intervals of 1.4 μm by photoetching. At this time, the diffusion length of the P-well region 4 is 6 μm, and the trench width in the X-axis direction of the trench 2 that is 5 μm away from the mask position when the P-well region 4 is formed in the Y-axis direction is 10 μm. Thereafter, using these patterns, silicon dry etching was performed in an HBr-based mixed gas to form a trench row having a depth of 20 μm as shown in FIG.

つぎに、トレンチ列を含むｐ型半導体基板１の表面に厚さ３５ｎｍのバッファ酸化膜を形成し、トレンチ２の両側壁面および底面に燐イオンを注入した。このときの側壁には、注入角４４度、注入エネルギー１００ｋｅＶでドーズ量を７×１０¹¹ｃｍ^-2、底部には、注入角０度、注入エネルギー５０ｋｅＶで燐イオンを注入し、そのドーズ量は３．５×１０¹¹ｃｍ^-2とした。その後、温度１１５０℃で４００分、窒素雰囲気中で熱処理することで、表面不純物濃度が５×１０¹⁵ｃｍ^-3、拡散深さ（ｘｊ）が約４μｍのｎ^-オフセットドレイン領域３を、図１３（ｃ）に示す形状で形成した。 Next, a buffer oxide film having a thickness of 35 nm was formed on the surface of the p-type semiconductor substrate 1 including the trench rows, and phosphorus ions were implanted into both side walls and the bottom surface of the trench 2. At this time, the side wall is implanted with an implantation angle of 44 degrees and an implantation energy of 100 keV and a dose amount of 7 × 10 ¹¹ cm ⁻² , and the bottom portion is implanted with phosphorus ions at an implantation angle of 0 degree and an implantation energy of 50 keV. It was set to 3.5 × 10 ¹¹ cm ⁻² . Thereafter, the n ⁻ offset drain region 3 having a surface impurity concentration of 5 × 10 ¹⁵ cm ⁻³ and a diffusion depth (xj) of about 4 μm is obtained by performing heat treatment in a nitrogen atmosphere at a temperature of 1150 ° C. for 400 minutes. It was formed in the shape shown in (c).

つぎに、トレンチ列の間のシリコン柱を、温度１０００℃で６時間、酸素雰囲気中で熱処理することにより酸化し、さらに厚さ１．２μｍのＬＰ−ＴＥＯＳ膜を成膜した。そして、熱酸化による酸化膜とＬＰ−ＴＥＯＳ膜とをエッチバックして、図１３（ｄ）に示すようにシリコンウェハの表面出しを行った。このとき、トレンチ２の内部は酸化物１１ａによって埋められることになる。 Next, the silicon pillars between the trench rows were oxidized by heat treatment in an oxygen atmosphere at a temperature of 1000 ° C. for 6 hours, and an LP-TEOS film having a thickness of 1.2 μm was formed. Then, the oxide film by thermal oxidation and the LP-TEOS film were etched back, and the surface of the silicon wafer was exposed as shown in FIG. At this time, the inside of the trench 2 is filled with the oxide 11a.

図１５（ａ）は、従来のトレンチ横型パワーＭＯＳＦＥＴのソース領域終端部分の平面構成を示す平面レイアウト図であり、同図（ｂ）は、この実施の形態３に係るソース領域終端部分の平面構成を示す平面レイアウト図である。 FIG. 15A is a plan layout diagram showing a plan configuration of a source region termination portion of a conventional trench lateral power MOSFET, and FIG. 15B is a plan configuration of a source region termination portion according to the third embodiment. FIG.

従来のｎ⁺ソース領域７の終端部分は、ｎ^-オフセットドレイン領域３の間がｐ型半導体基板１となっていたため、対向して配置されるドレイン電極１３との距離を大きくとるようにしていた。これに対して、実施の形態３のようにトレンチ２がソース電極１２あるいはドレイン電極１３のＹ軸方向端部の外側領域にトレンチ幅可変部位２ｂを備えていることで、トレンチ幅を一定にした従来装置では耐圧が１７２Ｖであったが、その耐圧が６２４Ｖまで高くなった。なお、ＭＯＳＦＥＴを構成する基本構造部分での耐圧は６６０Ｖであった。 In the conventional termination portion of the n ⁺ source region 7, the distance between the n ⁻ offset drain region 3 is the p-type semiconductor substrate 1, so that the distance from the opposing drain electrode 13 is increased. . In contrast, the trench 2 is provided with the trench width variable portion 2b in the outer region of the end portion in the Y-axis direction of the source electrode 12 or the drain electrode 13 as in the third embodiment, thereby making the trench width constant. In the conventional device, the withstand voltage was 172V, but the withstand voltage increased to 624V. Note that the breakdown voltage in the basic structure part constituting the MOSFET was 660V.

図１６（ａ）は、実施の形態３に係るソース領域終端部分の平面レイアウト図、同図（ｂ），（ｃ）は、それぞれ実施の形態３に係るトレンチ横型パワーＭＯＳＦＥＴのソース領域端部についてシミュレーションした立体電位分布図、同図（ｄ）は、従来装置に係る立体電位分布図である。 FIG. 16A is a plan layout view of the source region termination portion according to the third embodiment, and FIGS. 16B and 16C are diagrams of the source region end portion of the trench lateral power MOSFET according to the third embodiment, respectively. The simulated stereoscopic potential distribution diagram, FIG. 6D, is a stereoscopic potential distribution diagram according to the conventional apparatus.

ここでは、実施の形態３に係るトレンチ横型パワーＭＯＳＦＥＴの２つの実施例（第１実施例および第２実施例）について説明する。いずれのトレンチ横型パワーＭＯＳＦＥＴでも、ソース領域終端部分の平面レイアウトに関して、ｎウェル領域６とｐウェル領域４との間にそれぞれトレンチ２が形成され、トレンチ２のＹ軸方向長さは、ｎウェル領域６にほぼ等しく、かつｐウェル領域４より長く形成されている。ソース電極１２の端部領域では、ｐウェル領域４からトレンチ２のトレンチ幅可変部位２ｂまでの距離をＬ２、トレンチ幅可変部位２ｂにおけるトレンチ幅をＷとしている。図１６（ｂ）〜（ｄ）には、それぞれ矩形領域におけるソース端部とドレイン領域を含む幅２０μｍ、深さ６０μｍの領域における３次元の電位分布が示されている。ただし、幅２０μｍ深さ２０μｍのトレンチの埋めこみ酸化膜部分を非表示にしてある。また、その等圧線の間隔は５０Ｖ刻みになっている。 Here, two examples (first example and second example) of the trench lateral power MOSFET according to the third embodiment will be described. In any of the trench lateral power MOSFETs, the trench 2 is formed between the n well region 6 and the p well region 4 with respect to the planar layout of the source region termination portion, and the length of the trench 2 in the Y-axis direction is the n well region 6 and longer than the p-well region 4. In the end region of the source electrode 12, the distance from the p well region 4 to the trench width variable portion 2b of the trench 2 is L2, and the trench width in the trench width variable portion 2b is W. FIGS. 16B to 16D show three-dimensional potential distributions in a region having a width of 20 μm and a depth of 60 μm each including a source end and a drain region in a rectangular region. However, the buried oxide film portion of the trench having a width of 20 μm and a depth of 20 μm is not shown. The interval between the isobaric lines is in increments of 50V.

ここで、距離Ｌ２を１０μｍ、幅Ｗを１０μｍとした第１実施例のトレンチ形状のものでは、ドレイン・ソース間の降伏電圧ＢＶｄｓｓが４９２Ｖであり、距離Ｌ２を５μｍ、幅Ｗを１０μｍとした第２実施例のトレンチ形状のものでは、ドレイン・ソース間の降伏電圧ＢＶｄｓｓが６２４Ｖであった。なお、同図（ｄ）に示す従来のトレンチ形状のもの（Ｗ＝０）では、ＢＶｄｓｓが１７２Ｖとなる。 Here, in the trench shape of the first embodiment in which the distance L2 is 10 μm and the width W is 10 μm, the drain-source breakdown voltage BVdss is 492 V, the distance L2 is 5 μm, and the width W is 10 μm. In the trench shape of the second embodiment, the breakdown voltage BVdss between the drain and the source was 624V. In the conventional trench shape (W = 0) shown in FIG. 4D, BVdss is 172V.

図１７（ａ），（ｂ）は、それぞれ実施の形態３に係るトレンチ横型パワーＭＯＳＦＥＴのソース領域端部断面での電位分布図、同図（ｃ）は、従来装置に係る電位分布図である。 FIGS. 17 (a) and 17 (b) are potential distribution diagrams at the end of the source region of the trench lateral power MOSFET according to the third embodiment, and FIG. 17 (c) is a potential distribution diagram according to the conventional device. .

ここでは、図１６（ｂ）〜（ｄ）におけるＸ＝７μｍでの断面電位分布と、そのブレイクダウンポイントを示している。従来のトレンチ形状のものでは、ソース端部におけるブレイクダウンポイントがフィールドプレート直下のｐウェル領域４の基板表面に見られる（図１７（ｃ））。これに対して、本発明が適用された２つの実施例では、表面部分の電界が緩和され結果として、ブレイクダウンポイントがＺ軸方向に約５μｍずれて、Ｐウェル領域４の端部における曲率の小さな部分まで移動した。 Here, the cross-sectional potential distribution at X = 7 μm in FIGS. 16B to 16D and its breakdown point are shown. In the conventional trench shape, a breakdown point at the source end is seen on the substrate surface of the p-well region 4 directly under the field plate (FIG. 17C). On the other hand, in the two embodiments to which the present invention is applied, the electric field at the surface portion is relaxed, and as a result, the breakdown point is shifted by about 5 μm in the Z-axis direction, and the curvature at the end of the P well region 4 is reduced. Moved to a small part.

実施の形態１に係るトレンチ横型パワーＭＯＳＦＥＴの平面構成を示す平面レイアウト図である。FIG. 3 is a plan layout diagram showing a planar configuration of the trench lateral power MOSFET according to the first embodiment. （ａ），（ｂ）は、それぞれ図１のＡ−Ａ断面およびＢ−Ｂ断面を示す図である。(A), (b) is a figure which shows the AA cross section and BB cross section of FIG. 1, respectively. 基板上に配置されるソース電極、およびドレイン電極の平面構成を示す平面レイアウト図である。It is a plane layout figure which shows the plane structure of the source electrode arrange | positioned on a board | substrate, and a drain electrode. ｎ^-オフセットドレイン領域の形状を示す平面レイアウト図である。FIG. 6 is a plan layout diagram showing the shape of an n ⁻ offset drain region. 実施の形態１に係るトレンチ横型パワーＭＯＳＦＥＴのトレンチ形成工程を示す図である。6 is a diagram showing a trench formation step of the trench lateral power MOSFET according to the first embodiment. FIG. 図５のトレンチ形成工程をそのＸ−Ｘ断面とＹ−Ｙ断面に沿って示す断面図である。It is sectional drawing which shows the trench formation process of FIG. 5 along the XX cross section and the YY cross section. （ａ），（ｂ）は、それぞれ従来のトレンチ横型パワーＭＯＳＦＥＴのソース領域終端部分の平面構成、および実施の形態１に係るソース領域終端部分の平面構成を示す平面レイアウト図である。(A), (b) is a plane layout figure which shows the planar structure of the source region termination | terminus part of the conventional trench lateral type power MOSFET, and the planar structure of the source region termination | terminus part based on Embodiment 1, respectively. 実施の形態２に係るトレンチ横型パワーＭＯＳＦＥＴのトレンチ形成工程（その１）を示す図である。FIG. 10 is a diagram showing a trench forming step (No. 1) of the trench lateral power MOSFET according to the second embodiment. 実施の形態２に係るトレンチ横型パワーＭＯＳＦＥＴのトレンチ形成工程（その２）を示す図である。FIG. 10 is a diagram showing a trench forming step (No. 2) of the trench lateral power MOSFET according to the second embodiment. （ａ），（ｂ）は、それぞれ実施の形態１および実施の形態２に係るトレンチ横型パワーＭＯＳＦＥＴの耐圧値と埋め込み長さとの関係を示す図である。(A), (b) is a figure which shows the relationship between the proof pressure value and embedding length of trench lateral type power MOSFET which concern on Embodiment 1 and Embodiment 2, respectively. （ａ），（ｂ）は、それぞれ従来装置のｎ^-オフセットドレイン領域についてシミュレーションした表面の電位分布図、およびこの発明装置に係る電位分布図である。(A), (b) is the potential distribution diagram of the surface which simulated about the n < ^- > offset drain region of the conventional device, respectively, and the potential distribution diagram concerning this invention device. 実施の形態３に係るトレンチ横型パワーＭＯＳＦＥＴの平面構成を示す平面レイアウト図である。FIG. 6 is a plan layout diagram showing a plan configuration of a trench lateral power MOSFET according to a third embodiment. 実施の形態３に係るトレンチ横型パワーＭＯＳＦＥＴのトレンチ形成工程を示す図である。FIG. 10 is a diagram showing a trench formation step of the trench lateral power MOSFET according to the third embodiment. （ａ）〜（ｆ）は、図１３のトレンチ形成工程をそのＸ−Ｘ断面とＹ−Ｙ断面に沿って示す断面図である。(A)-(f) is sectional drawing which shows the trench formation process of FIG. 13 along the XX cross section and the YY cross section. （ａ），（ｂ）は、それぞれ従来のトレンチ横型パワーＭＯＳＦＥＴのソース領域終端部分の平面構成、および実施の形態３に係るソース領域終端部分の平面構成を示す平面レイアウト図である。(A), (b) is a plane layout figure which shows the planar structure of the source region termination | terminus part of the conventional trench lateral type power MOSFET, and the planar structure of the source region termination | terminus part based on Embodiment 3, respectively. （ａ）は、実施の形態３に係るソース領域終端部分の平面レイアウト図、（ｂ），（ｃ）は、それぞれ実施の形態３に係るトレンチ横型パワーＭＯＳＦＥＴのソース領域端部についてシミュレーションした立体電位分布図、（ｄ）は、従来装置に係る立体電位分布図である。(A) is a plan layout view of a source region termination portion according to the third embodiment, and (b) and (c) are three-dimensional potentials simulated for the source region end portion of the trench lateral power MOSFET according to the third embodiment. A distribution diagram, (d), is a three-dimensional potential distribution diagram according to a conventional apparatus. （ａ），（ｂ）は、それぞれ実施の形態３に係るトレンチ横型パワーＭＯＳＦＥＴのソース領域端部断面での電位分布図、（ｃ）は、従来装置に係る電位分布図である。(A), (b) is a potential distribution diagram in the cross section of the end portion of the source region of the trench lateral power MOSFET according to the third embodiment, and (c) is a potential distribution diagram according to the conventional device. 従来のトレンチ横型パワーＭＯＳＦＥＴの断面構造を示す図である。It is a figure which shows the cross-section of the conventional trench lateral type power MOSFET. 図１８のトレンチ横型パワーＭＯＳＦＥＴのＡ−Ａ横断面を示す平面レイアウト図である。FIG. 19 is a plan layout diagram showing an AA cross section of the trench lateral power MOSFET of FIG. 18. （ａ），（ｂ）は、それぞれ図１９のＡ−Ａ断面図、およびＢ−Ｂ断面図である。(A), (b) is respectively AA sectional drawing of FIG. 19, and BB sectional drawing.

Explanation of symbols

１ｐ型半導体基板
２トレンチ
２ａ第２トレンチ領域
２ｂトレンチ幅可変部位
３ｎ^-オフセットドレイン領域
４ｐウェル領域
５Ｐベース領域
６ｎウェル領域
７ｎ⁺ソース領域
８ｎ⁺ドレイン領域
９ゲート絶縁層
１０ゲート電極
１１層間絶縁膜
１２ソース電極
１３ドレイン電極
１４パッシベーション膜
１５樹脂層
1 p-type semiconductor substrate 2 trenches 2a second trench region 2b trench width variable region 3 n ^- offset drain region 4 p-well region 5 P base region 6 n-well region 7 n ⁺ source regions 8 n ⁺ drain region 9 a gate insulating layer 10 Gate electrode 11 Interlayer insulating film 12 Source electrode 13 Drain electrode 14 Passivation film 15 Resin layer

Claims

In a semiconductor device in which a plurality of well regions are formed adjacent to the first trench region on a semiconductor substrate having at least two first trench regions, and a source region or a drain region is disposed in each of the well regions. ,
A U-shaped resurf layer formed along the side wall and the bottom of the first trench region;
A source electrode disposed on the semiconductor substrate and having a connection part electrically connected to the source region and connecting the source region to each other;
A drain electrode disposed on the semiconductor substrate so as to face the source electrode, and having a connection portion that is electrically connected to the drain region and connects the drain region to each other;
With
The RESURF layer is not provided in an end region of the drain electrode close to the connection portion of the source electrode or an end region of the source electrode close to the connection portion of the drain electrode. A semiconductor device.

A second trench region is formed at a predetermined depth at a terminal portion of the well region where the source region or the drain region is formed, and connects at least adjacent regions of the first trench region to each other. The semiconductor device according to claim 1.

The second trench region is formed between the connection portion of the drain electrode and a terminal portion of the well region in which the source region is disposed with respect to a planar layout of the semiconductor substrate. Item 3. The semiconductor device according to Item 2.

The second trench region is formed between the connection portion of the source electrode and a terminal portion of the well region in which the drain region is disposed with respect to a planar layout of the semiconductor substrate. Item 3. The semiconductor device according to Item 2.

The second trench region has a planar layout of the semiconductor substrate between the connection portion of the drain electrode and a terminal portion of the well region where the source region is disposed, and the connection portion of the source electrode and the 3. The semiconductor device according to claim 2, wherein the semiconductor device is formed between each of the well regions where the drain region is disposed.

3. The semiconductor device according to claim 2, wherein an offset drain region is formed in the bottom portion of the second trench region with the same impurity concentration as that of the RESURF layer.

3. The semiconductor device according to claim 2, wherein an offset drain region is formed in the second trench region at an impurity concentration lower than that of the semiconductor substrate at a bottom surface portion thereof.

The semiconductor device according to claim 2, wherein the first trench region is filled with a first insulator.

The semiconductor device according to claim 2, wherein the second trench region is filled with a second insulator.

The semiconductor device according to claim 9, wherein the second insulator is different from the first insulator filling the first trench region.

The first trench region includes a trench width variable portion outside the end region of the source electrode or the drain electrode,
2. The semiconductor device according to claim 1, wherein a width of the semiconductor substrate sandwiched between the first trench regions is partially widened in the end region with respect to a planar layout of the semiconductor substrate.