JP2006331615A - フラッシュメモリ装置のプログラム方法 - Google Patents

Abstract

【課題】プログラム動作の信頼性とプログラム動作後の均一なしきい値電圧特性を得ることが可能なフラッシュメモリ装置のプログラム方法を提供する。
【解決手段】プログラム動作およびプログラム検証動作を繰り返し行ってメモリセルをプログラムするが、プログラム検証動作の際に前記プログラム動作が正常に行われたメモリセルを含んだ全てのメモリセルに対する前記プログラム検証動作を行う。この場合、プログラム動作は、メモリセルに印加されるプログラム電圧を上昇させながら繰り返し行われる。また、プログラム検証動作の際にメモリセルのしきい値電圧レベルの判断に使用される比較電圧を目標のしきい値電圧より高めに設定し、前記比較電圧を目標のしきい値電圧まで低めながら前記プログラム検証動作を繰り返し行う。
【選択図】図３

Description

この発明は、フラッシュメモリ装置のプログラム方法に関し、特に、プログラム動作の信頼性とプログラム動作後の均一なしきい値電圧特性を得るためのフラッシュメモリ装置のプログラム方法に関する。

フラッシュメモリ装置は、データを記憶する記憶素子であって、電源供給が中断しても、記憶されたデータが消えないでそのまま維持される特性を持つ。このような理由から、フラッシュメモリ装置は、携帯電話、ＰＤＡ、ＭＰ３プレーヤーなどの電子製品のデータ記憶手段として用いられており、その需要量が急激に増加している趨勢にある。

一般に、フラッシュメモリ装置は、ＮＯＲ型フラッシュメモリ装置とＮＡＮＤ型フラッシュメモリ装置に大別されるが、両者の共通点は、プログラム動作によってデータを書き込み記憶し、消去動作によって書き込まれているデータを削除することである。そのうち、プログラム動作が行われるときは、フラッシュメモリセルのしきい値電圧が上昇し、逆に、消去動作が行われるときは、フラッシュメモリセルのしきい値電圧は降下する。例えば、ＮＡＮＤ型フラッシュメモリ装置において、プログラム動作を行うと、フラッシュメモリセルのしきい値電圧が０Ｖより高くなり、消去動作を行うと、しきい値電圧が０Ｖより低くなる。

また、メモリセルに記憶されたデータは、読出し動作によって確認する（検証する）ことができる。

このように、ＮＯＲ型フラッシュメモリ装置とＮＡＮＤ型フラッシュメモリ装置は、基本動作が同一であるが、同じ動作を行っても、フラッシュメモリセルに印加される動作電圧は互いに異なるレベルで印加される。以下、説明の便宜上、ＮＡＮＤ型フラッシュメモリ装置でプログラム動作が行われる場合をより具体的に説明する。

図１は、従来の技術に係るフラッシュメモリ装置のプログラム方法を説明するための流れ図である。

図１を参照すると、従来の技術に係るフラッシュメモリ装置のプログラム方法は、データ入力段階（Ｓ１１０）、プログラム動作段階（Ｓ１２０）、プログラム検証段階（Ｓ１３０）、プログラム動作再実施段階（Ｓ１４０）およびプログラム検証再実施段階（Ｓ１５０）を含む。次に、これらの段階をより具体的に説明する。

データ入力段階（Ｓ１１０）では、メモリセルに記憶されるデータがメモリ装置の内部に入力されるが、より具体的には、フラッシュメモリ装置内のページバッファに含まれたラッチ手段に記憶される。ページバッファは、ＮＡＮＤ型フラッシュメモリ装置に含まれている要素であって、既に知られている要素なので、具体的な構成または動作についての説明は省略する。

プログラム動作段階（Ｓ１２０）では、ページバッファに記憶されたデータをメモリセルに記憶する。この際、ＮＡＮＤ型フラッシュメモリ装置の場合、ページ単位でプログラム動作が行われ、プログラムされたメモリセルのしきい値電圧は０Ｖより高くなる。同様に、プログラム動作がページ単位で行われることもすでに知られている技術内容であるので、具体的な説明は省略する。一方、プログラム動作は、メモリセルに記憶されていたデータが全て削除された状態で行われるため、プログラム動作の前に消去動作が先に行われるのが一般的である。

プログラム検証段階（Ｓ１３０）では、プログラム動作によってメモリセルにデータが正常に記憶されたか否かを検証する。この際、検証動作は、プログラムされたメモリセルのしきい値電圧と比較電圧（例えば、１Ｖ）とを比較して比較電圧より高ければ、プログラム動作が正常に行われたものと判断する。

逆に、プログラムされたメモリセルのしきい値電圧が目標電圧より低い場合には、プログラム動作が失敗したものと判断する。もし、全てのメモリセルのプログラム動作が正常に完了した場合には、プログラム動作は終了する。

プログラム動作再実施段階（Ｓ１４０）では、プログラム動作が正常に行われなかったメモリセルに対して再びプログラム動作を行う。

プログラム検証再実施段階（Ｓ１５０）では、プログラム動作が再び行われたメモリセルにデータが正常に記憶されたか否かを検証する。

全てのメモリセルのプログラム動作が正常に完了した場合は、プログラム動作は終了し、そうでない場合は、全てのメモリセルのプログラム動作が正常に完了するまで、プログラム動作再実施段階（Ｓ１４０）とプログラム検証再実施段階（Ｓ１５０）を繰り返し行う。

上述したプログラム動作の場合、プログラムが正常に行われたメモリセルに対しては、プログラム動作が再び行われない。したがって、正常にプログラムされたメモリセルの中には、しきい値電圧が目標電圧よりは高いけれども十分高くはないメモリセルが存在する。この場合、時間が経過し、あるいは周辺メモリセルの動作に影響されて、しきい値電圧が変わると、しきい値電圧が目標の電圧より低くなって、メモリセルに記憶されたデータが変わる可能性もある。また、多数回のプログラム動作が行われたメモリセルのしきい値電圧は目標電圧より十分高くなるので、全体的なしきい値電圧のレベルが不均一になるという欠点がある。このような理由から、プログラム動作の信頼性が低下するという問題点が発生する。

そこで、この発明の目的は、プログラム動作の完了後にプログラム検証動作を繰り返し行うが、正常にプログラムされたメモリセルのしきい値電圧もともに検出し、しきい値電圧の低くなったメモリセルが発生すると、該当メモリセルのプログラム動作を再び行うことにより、しきい値電圧の均一な分布特性を得ることができるフラッシュメモリ装置のプログラム方法を提供することにある。

また、この発明の他の目的は、初期には比較電圧を目標の電圧より高く設定した状態でプログラム検証動作を行ってメモリセルのしきい値電圧が目標の電圧より十分高いレベルとなるようにし、反復回数に応じて比較電圧を低めながらプログラム検証動作を行い、正常にプログラムされたセルが再びプログラムされて過度にプログラムされることを防止することができるフラッシュメモリ装置のプログラム方法を提供することにある。

上記目的を達成するために、この発明の一実施例に係るフラッシュメモリ装置のプログラム方法は、プログラム動作およびプログラム検証動作を繰り返し行ってメモリセルをプログラムするが、プログラム検証動作の際にプログラム動作が正常に行われたメモリセルを含んだ全てのメモリセルに対するプログラム検証動作を行う。

前記において、プログラム動作は、メモリセルに印加されるプログラム電圧を上昇させながら繰り返し行う。この際、プログラム電圧は、１６.５Ｖから１９.５Ｖまで上昇する。また、プログラム電圧がプログラム動作の回数に応じて０.２〜０.５Ｖずつ増加する。

プログラム検証動作の際にメモリセルのしきい値電圧レベルの判断に使用される比較電圧を目標のしきい値電圧より高めに設定し、比較電圧を目標のしきい値電圧まで低めながらプログラム検証動作を繰り返し行うことができる。この際、比較電圧が１.１５Ｖ〜１.２５Ｖから１.０５Ｖ〜０.９５Ｖまで低くなる。また、プログラム検証動作が２回〜６回繰り返し行われるたびに比較電圧を０.０２Ｖ〜０.０３Ｖずつ低めにして印加することができる。

また、プログラム検証動作の全体反復回数をｎ個の区間に分け、一番目の区間では目標のしきい値電圧＋Ｖ１を比較電圧として印加し、２番目の区間では目標のしきい値電圧＋Ｖ２（ここに、Ｖ２＜Ｖ１）を比較電圧として印加し、最後のｎ番目の区間では比較電圧として目標しきい値電圧が印加されるように区間ごとに比較電圧を低めながら印加することもできる。この際、目標のしきい値電圧は０.８Ｖ〜１.２Ｖの範囲に設定することができる。

この発明の他の実施例に係るフラッシュメモリ装置のプログラム方法では、メモリセルをプログラムするプログラム段階と、メモリセルのプログラム状態を検証する検証段階と、検証結果に応じてプログラム失敗メモリセル発生の際にプログラム失敗メモリセルを再びプログラムするプログラム再実施段階と、プログラムが正常に行われたメモリセルを含んだ全てのメモリセルのプログラム状態を再検証する再検証段階とを含み、プログラム再実施段階および再検証段階が繰り返し行われる。

前記において、プログラム再実施段階および再検証段階は、プログラム失敗メモリセルが発生しなくなるまで繰り返し行うことができる。

検証段階でメモリセルのしきい値電圧と比較電圧とを比較してメモリセルのプログラム状態を検証するが、比較電圧を目標のしきい値電圧より高めに設定する。

プログラム失敗メモリセルのしきい値電圧のレベルを判断するために再検証段階で使用される比較電圧を再検証実施の回数に応じて再設定する比較電圧再設定段階をさらに含むことができる。

再検証段階の全体反復回数をｎ個の区間に分け、一番目の区間では目標のしきい値電圧＋Ｖ１を比較電圧として印加し、２番目の区間では目標のしきい値電圧＋Ｖ１より低いＶ２を比較電圧として印加し、最後のｎ番目の区間では比較電圧として目標のしきい値電圧が印加されるように区間ごとに比較電圧を低めながら印加することができる。この際、目標のしきい値電圧を０.８Ｖ〜１.２Ｖの範囲に設定することができ、比較電圧は１.１５Ｖ〜１.２５Ｖから１.０５Ｖ〜０.９５Ｖまで低くなるように設定することができる。

また、再検証段階が２回〜６回繰り返し行われる度に、比較電圧を０.０２Ｖ〜０.０３Ｖずつ低めることもできる。

プログラム再実施段階は、プログラムの実施回数に応じてメモリセルに印加されるプログラム電圧のレベルを高めながらプログラムを再び行うことができる。この際、プログラム電圧を１６.５Ｖから１９.５Ｖまで増加させることができ、プログラムの再実施回数に応じてプログラム電圧を０.２Ｖ〜０.５Ｖずつ増加させることができる。

上述したように、この発明によれば、フラッシュメモリ装置のプログラム方法に関するもので、プログラム動作の完了後にプログラム検証動作を繰り返し行うが、正常にプログラムされたメモリセルのしきい値電圧もともに検出し、しきい値電圧の低くなったメモリセルが発生すると、該当メモリセルのプログラム動作を再び行うことにより、しきい値電圧の均一な分布特性を得ることができる。

また、この発明によれば、初期には比較電圧を目標の電圧より高めに設定した状態でプログラム検証動作を行ってメモリセルのしきい値電圧が目標の電圧より十分高いレベルとなるようにし、反復回数に応じて比較電圧を低めながらプログラム検証動作を行い、正常にプログラムされたセルが再びプログラムされて過度にプログラムされることを防止することができる。

以下、添付図面を参照してこの発明の好適な実施例をより具体的に説明する。

図２は、ＮＡＮＤ型フラッシュメモリ装置に含まれたページバッファの回路図である。図３は、この発明の実施例に係るフラッシュメモリ装置のプログラム方法を説明するための流れ図である。

図２を参照すると、ページバッファ２１０は、メモリセルアレイ２２０のビットラインＢＬｅおよびＢＬｏに連結され、ページバッファ２１０とデータライン２３０との間には、カラムアドレス情報に基づいて生成された信号ＹＡおよびＹＢに応じてページバッファ２１０とデータライン２３０とを電気的に連結させるためのトランジスタＴ２２０およびＴ２２１が接続される。次に、ページバッファ２１０の構成要素を詳細に説明する。

ＥＶＥＮビットラインＢＬｅとＯＤＤビットラインＢＬｏとの間にはバイアス回路が接続され、バイアス回路は第１トランジスタＴ２０１および第２トランジスタＴ２０２からなる。第１トランジスタＴ２０１および第２トランジスタＴ２０２は、それぞれ第１信号ＤＩＳＣＨｅよび第２信号ＤＩＳＣＨｏに応じて動作し、ＥＶＥＮビットラインＢＬｅまたはＯＤＤビットラインＢＬｏに電圧ＶＩＲＰＷを伝達する。

ＥＶＥＮビットラインＢＬｅと感知ノードＳ０との間にはＥＶＥＮビットライン選択信号ＢＬＳｅに応じて動作する第３トランジスタＴ２０３が接続され、第３トランジスタＴ２０３の動作に応じてＥＶＥＮビットラインＢＬｅが感知ノードＳ０と電気的に連結される。

ＯＤＤビットラインＢＬｏと感知ノードＳ０との間にはＯＤＤビットライン選択信号ＢＬＳｏに応じて動作する第４トランジスタＴ２０４が接続され、第４トランジスタＴ２０４の動作に応じてＯＤＤビットラインＢＬｏが感知ノードＳ０と電気的に連結される。

電源電圧端子と感知ノードＳ０との間にはプリチャージ信号ＰＲＥＣＨｂに応じて動作する第５トランジスタＴ２０５が接続され、メモリセル動作（例えば、読出し動作）の前に感知ノードＳ０をプリチャージする。

データが入力または出力される入出力ノードＩ０と感知ノードＳ０との間には、プログラム動作信号ＰＧＭに応じて動作する第６トランジスタＴ２０６と、出力制御信号ＰＢＤ０に応じて動作する第７トランジスタＴ２０７とが直列に接続される。ここで、プログラム動作信号ＰＧＭは、プログラム動作の際にメインレジスタに相当する第１ラッチＬＡＴ１に記憶されたデータが感知ノードＳ０を介して選択ビットラインに伝達されるように第６トランジスタＴ２０６をターンオンさせる。出力制御信号ＰＢＤ０は、読出し動作（または検証動作）の際にメモリセルから読み出され、第１ラッチＬＡＴ１に記憶されたデータが出力されるように第７トランジスタＴ２０７をターンオンさせる。

第６トランジスタＴ２０６と第７トランジスタＴ２０７との間の接続ノードＮＯ１には、メインレジスタである第１ラッチＬＡＴ１の第１端子が接続され、第１ラッチＬＡＴ１の第２端子と接地端子との間には、感知ノードＳ０の電位に応じて動作する第８トランジスタＴ２０８と、読出し制御信号ＭＬＣＨに応じて動作する第９トランジスタＴ２０９が接続される。読出し制御信号ＭＬＣＨは、補助レジスタである第２ラッチＬＡＴ２またはメモリセルに記憶されたデータを第１ラッチＬＡＴ１に記憶する場合、第９トランジスタＴ２０９をターンオンさせる。

一方、接続ノードＮＯ１と接地端子との間には第１０トランジスタＴ２１０が接続され、リセット信号ＲＥＳＥＴに応じて第１ラッチＬＡＴ１をリセットする。

入出力ノードＩ０と補助レジスタに相当する第２ラッチＬＡＴ２の第１端子との間には、第１０信号ｎＤＩに応じて動作する第１１トランジスタＴ２１１が接続され、入出力ノードＩ０と第２ラッチＬＡＴ２の第２端子との間には、第１１信号ＤＩに応じて動作する第１２トランジスタＴ２１２が接続される。プログラム動作の際にメモリセルに記憶されるデータは、入出力ノードＩＯから第１０信号ｎＤＩおよび第１１信号ＤＩに応じて第１１トランジスタＴ２１１および第１２トランジスタＴ２１２を介して第２ラッチＬＡＴ２に先に記憶される。したがって、第１０信号ｎＤＩおよび第１１信号ＤＩは、入力制御信号になる。

第２ラッチＬＡＴ２の第２端子と感知ノードＳ０との間には、伝達制御信号ＴＲＡＮに応じて動作する第１３トランジスタＴ２１３が接続される。第２ラッチＬＡＴ２に記憶されたデータは、伝達制御信号ＴＲＡＮに応じて第１３トランジスタＴ２１３を介して感知ノードＳ０に伝達される。

次に、図２の回路図と図３の流れ図を参照してこの発明の実施例に係るフラッシュメモリ装置のプログラム方法を説明する。

図２および図３を参照すると、この発明の実施例に係るプログラム方法は、データ入力段階（Ｓ３１０）、プログラム動作段階（Ｓ３２０）、初期比較電圧設定段階（Ｓ３３０）、プログラム検証段階（Ｓ３４０）、プログラム動作再実施段階（Ｓ３５０）、プログラム検証再実施段階（Ｓ３６０）および比較電圧再設定段階（Ｓ３７０）を含む。次に、これらの段階をより具体的に説明する。

データ入力段階（Ｓ３１０）では、メモリセルに記憶されるデータがページバッファに入力される。具体的に説明すると、リセット信号ＲＥＳＥＴによって第１ラッチＬＡＴ１がリセットされた後、メモリセルに記憶されるデータが入力制御信号ｎＤＩおよびＤＩに応じて第２ラッチＬＡＴ２に記憶される。次いで、伝達制御信号ＴＲＡＮに基づいて第２ラッチＬＡＴ２のデータが感知ノードＳ０に伝達されると、読出し制御信号ＭＬＣＨに基づいて第２ラッチＬＡＴ２のデータが第１ラッチＬＡＴ１に記憶される。

プログラム動作段階Ｓ３２０では、ページバッファに記憶されたデータをメモリセルに記憶する。具体的に説明すると、プログラム動作信号ＰＧＭとＥＶＥＮビットライン選択信号ＢＬＳｅによって、第１ラッチＬＡＴ１のデータがＥＶＥＮビットラインＢＬｅまで伝達される。次に、メモリセルアレイの選択されたワードライン（図示せず）にプログラム電圧が印加されると、第１ラッチＬＡＴ１に記憶されたデータに応じてメモリセルがプログラムされる。

一方、プログラム動作は、メモリセルに記憶されたデータが全て削除された状態で行われるべきであるので、プログラム動作の前に消去動作が先に行われることが好ましい。

プログラム動作後には、メモリセルにデータが正常に記憶されたか否かを検証し、メモリセルのしきい値電圧を測定してこれを検証する。この際、しきい値電圧を測定するために比較電圧が使用されるが、比較電圧のレベルを設定しなければならない。

初期比較電圧設定段階（Ｓ３３０）では、プログラムされたメモリセルのしきい値電圧の特定に使用される比較電圧を設定する。具体的に説明すると、比較電圧は、目標のしきい値電圧（例えば、０.８Ｖ〜１.２Ｖ）に設定することができるが、目標のしきい値電圧より高めに設定（例えば、１.１５Ｖ〜１.２５Ｖ）する。その理由を説明すると、次のとおりである。

プログラムされたメモリセルのしきい値電圧が目標の電圧より少しだけ（例えば、０.０４Ｖ以内）高い場合には、後続の動作または周辺メモリセルの動作による干渉によってメモリセルのしきい値電圧がシフトされて目標のしきい値電圧より低くなる可能性がある。この場合、メモリセルに記憶されたデータが変わるので不安定である。したがって、このようなメモリセルは、不安定なメモリセルなので、このようなメモリセルをプログラム失敗メモリセルと見なすために、比較電圧を目標のしきい値電圧より高めに設定する。

プログラム検証段階（Ｓ３３０）では、プログラム動作によってメモリセルにデータが正常に記憶されたか否かを検証する。この際、検証動作は、プログラムされたメモリセルのしきい値電圧と比較電圧とを比較し、プログラムされたメモリセルのしきい値電圧が比較電圧より高ければ、プログラム動作が正常に行われたものと判断する。逆に、プログラムされたメモリセルのしきい値電圧が目標の電圧より低ければ、プログラム動作が失敗したものと判断する。もし、全てのメモリセルのプログラム動作が正常に完了したならば、プログラム動作は終了する。

具体的に説明すると、プリチャージ信号ＰＲＥＣＨｂに応じて感知ノードＳ０がプリチャージされ、ＥＶＥＮビットライン選択信号ＢＬＳｅに応じてＥＶＥＮビットラインＢＬｅが選択されると、所定の電圧がＥＶＥＮビットラインＢＬｅに印加される。次に、メモリセルアレイの選択ワードライン（図示せず）に比較電圧が印加されると、プログラム動作が正常に行われてメモリセルのしきい値電圧が比較電圧より高い場合、メモリセルはターンオンされず、ＥＶＥＮビットラインＢＬｅに印加された所定の電圧（すなわち、感知ノードＳ０の電圧）はそのまま維持される。その後、読出し制御信号ＭＬＣＨと感知ノードＳ０の電圧に応じてメモリセルのプログラム状態が第１ラッチＬＡＴ１に記憶され、出力制御信号ＰＢＤ０に基づいて第１ラッチＬＡＴ１のデータが出力される。出力されたデータによって、メモリセルが正常にプログラムされたか否かを判断する。

プログラム動作再実施段階（Ｓ３５０）では、プログラム動作が正常に行われていないプログラム失敗メモリセルに対して再びプログラム動作を行う。プログラム再実施動作は、プログラム動作段階（Ｓ３２０）で行った方法と同様の方法で行うことができる。

一方、メモリセルアレイのワードラインに印加されるプログラム電圧は、プログラムの再実施回数に応じて調節することができる。例えば、プログラム電圧は、最初には１６.５Ｖに設定し、最終的には１９.５Ｖの電圧が印加されるように調節することができる。この際、プログラム動作の再実施回数に応じてプログラム電圧を０.２Ｖ〜０.５Ｖずつ増加させることができる。これは、プログラム動作の再実施によってプログラムされていないメモリセルはプログラム特性の良くないメモリセルなので、よりさらに高いプログラム電圧を印加してプログラムを行わせるためである。

プログラム検証再実施段階（Ｓ３６０）では、プログラム動作が再び行われたプログラム失敗メモリセルだけでなく、プログラム動作が正常に行われたメモリセルのプログラム状態（データ保存状態）もさらに検証する。この際、プログラム動作が正常に行われたメモリセルも再び検証する理由は、周辺メモリセルの動作による干渉によってメモリセルのしきい値電圧がシフトされて低くなる可能性があるからである。

再検証動作は、検証段階（Ｓ３４０）で行った方法と同様の方法で行うことができる。

全てのメモリセルのプログラム動作が正常に完了した場合は、プログラム動作は終了し、そうでない場合は、全てのメモリセルのプログラム動作が正常に完了するまでプログラム動作再実施段階（Ｓ３５０）とプログラム検証再実施段階（Ｓ３６０）を繰り返し行う。この際、プログラム検証を再び行う場合、比較電圧を調節することが好ましい。その理由を説明すると、次のとおりである。

比較電圧再設定段階（Ｓ３７０）では、プログラム検証を再び行った後にもプログラム失敗メモリセルが存在する場合、不良メモリセルのプログラム動作を再び行う前に、目標のしきい値電圧より高めに設定された比較電圧を再設定する。具体的に説明すると、次のとおりである。

例えば、一番目のプログラム動作において正常に行われたメモリセルは、プログラム特性に優れたメモリセルであるうえ、目標のしきい値電圧より高めに設定された比較電圧を用いた検証段階においても正常にパスするため、しきい値電圧も十分高くなったメモリセルである。したがって、このようなメモリセルが再びプログラムされる場合には、他のメモリセルに比べてしきい値電圧が高く上昇しすぎて過度プログラム状態になる。すると、以後の消去動作で正常な消去動作が行われず、あるいはしきい値電圧の分布が不均一になる。

ところが、一番目のプログラム動作でプログラムが正常に行われたメモリセルも、以後に行われる動作または周辺メモリセルの動作による干渉によってしきい値電圧がシフトされてやや低くなる可能性がある。この場合、しきい値電圧が目標のしきい値電圧よりは高いが、比較電圧より少しだけ低くなってもプログラム動作が再び行われるため、メモリセルのしきい値電圧が急激に上昇して過度プログラム状態になる。

したがって、プログラム特性に優れたメモリセルは、追って行われるプログラム再検証段階でプログラム失敗メモリセルと見なされないようにするために、比較電圧を少しずつ低くして印加することが好ましい。

例えば、プログラム再検証段階の全体反復回数をｎ個の区間に分け、１番目の区間では目標のしきい値電圧＋Ｖ１を比較電圧として印加し、２番目の区間では前記目標のしきい値電圧＋Ｖ２（Ｖ２は、Ｖ１より低い）を比較電圧として印加し、最後のｎ番目の区間では比較電圧として目標のしきい値電圧が印加されるように区間ごとに比較電圧を低めながら印加することができる（Ｓ３７２およびＳ３７３）。

他の例として、最初には１.１５Ｖ〜１.２５Ｖの比較電圧を印加し、最終的には比較電圧を１.０５Ｖ〜０.９５Ｖまで低くして印加することもできる。この際、比較電圧は、再検証段階を２回〜６回行うたびに、０.０２Ｖ〜０.０３Ｖずつ低めることができる。

前記のような条件で比較電圧を印加すると、プログラム特性に優れ、既に正常にプログラムされたメモリセルが再びプログラムされて過度にプログラムされることを防止することができる。それだけでなく、しきい値電圧が目標のしきい値電圧よりは高いけれども十分高くはないメモリセルに対してもプログラム動作が再び行われるため、安定なプログラム特性と均一なしきい値電圧分布を確保することができる。

このような比較電圧再設定段階（Ｓ３７０）は、プログラム動作再実施段階（Ｓ３５０）とプログラム検証再実施段階（Ｓ３６０）との間で行うこともできる。

この発明は、前述した実施例に限定されるものではなく、互いに異なる様々な形で実現できる。すなわち、これらの実施例は、この発明の開示を完全にし、当該技術分野で通常の知識を有する者にこの発明の範疇を完全に知らせるために提供されるものである。なお、この発明の範囲は、特許請求の範囲によって理解されるべきである。

従来の技術に係るフラッシュメモリ装置のプログラム方法を説明するための流れ図である。 ＮＡＮＤ型フラッシュメモリ装置に含まれるページバッファの回路図である。 この発明の実施例に係るフラッシュメモリ装置のプログラム方法を説明するための流れ図である。

符号の説明

２１０ … ページバッファ
２２０ … メモリセルアレイ
２３０ … データライン

Claims (20)

1. プログラム動作およびプログラム検証動作を繰り返し行ってメモリセルをプログラムするが、プログラム検証動作の際に前記プログラム動作が正常に行われたメモリセルを含んだ全てのメモリセルに対する前記プログラム検証動作を行うことを特徴とする、フラッシュメモリ装置のプログラム方法。
2. 請求項１に記載のフラッシュメモリ装置のプログラム方法において、
   前記プログラム動作は、前記メモリセルに印加されるプログラム電圧を上昇させながら繰り返し行われる
   ことを特徴とするプログラム方法。
3. 請求項２に記載のフラッシュメモリ装置のプログラム方法において、
   前記プログラム電圧が１６.５Ｖから１９.５Ｖまで上昇していく
   ことを特徴とするプログラム方法。
4. 請求項３に記載のフラッシュメモリ装置のプログラム方法において、
   前記プログラム電圧が前記プログラム動作の回数に応じて０.２Ｖ〜０.５Ｖずつ増加していく
   ことを特徴とするプログラム方法。
5. 請求項１に記載のフラッシュメモリ装置のプログラム方法において、
   プログラム検証動作の際にメモリセルのしきい値電圧レベルの判断に使用される比較電圧を目標のしきい値電圧より高めに設定し、前記比較電圧を目標のしきい値電圧まで低めながら前記プログラム検証動作を繰り返し行う
   ことを特徴とするプログラム方法。
6. 請求項５に記載のフラッシュメモリ装置のプログラム方法において、
   前記比較電圧が１.１５Ｖ〜１.２５Ｖから１.０５Ｖ〜０.９５Ｖまで低くなっていく
   ことを特徴とするプログラム方法。
7. 請求項６に記載のフラッシュメモリ装置のプログラム方法において、
   前記プログラム検証動作が２回〜６回繰り返し行われるたびに、前記比較電圧を０.０２Ｖ〜０.０３Ｖずつ低めにして印加する
   ことを特徴とするプログラム方法。
8. 請求項５に記載のフラッシュメモリ装置のプログラム方法において、
   前記プログラム検証動作の全体反復回数をｎ個の区間に分け、一番目の区間では目標のしきい値電圧＋Ｖ１を前記比較電圧として印加し、２番目の区間では前記目標のしきい値電圧＋Ｖ１より低いＶ２を前記比較電圧として印加し、最後のｎ番目の区間では前記比較電圧として目標のしきい値電圧が印加されるように区間ごとに前記比較電圧を低めながら印加する
   ことを特徴とするプログラム方法。
9. 請求項８に記載のフラッシュメモリ装置のプログラム方法において、
   前記目標のしきい値電圧が０.８Ｖ〜１.２Ｖである
   ことを特徴とするプログラム方法。
10. メモリセルをプログラムするプログラム段階と、
    前記メモリセルのプログラム状態を検証する検証段階と、
    検証結果に基づいてプログラム失敗メモリセル発生の際に前記プログラム失敗メモリセルを再びプログラムするプログラム再実施段階と、
    前記プログラムが正常に行われたメモリセルを含んだ全てのメモリセルのプログラム状態を再び検証する再検証段階とを含んでなり、
    前記プログラム再実施段階および前記再検証段階が繰り返し行われることを特徴とする
    フラッシュメモリ装置のプログラム方法。
11. 請求項１０に記載のフラッシュメモリ装置のプログラム方法において、
    前記プログラム再実施段階および前記再検証段階は、前記プログラム失敗メモリセルが発生しなくなるまで繰り返し行われる
    ことを特徴とするプログラム方法。
12. 請求項１０に記載のフラッシュメモリ装置のプログラム方法において、
    前記検証段階で前記メモリセルのしきい値電圧と前記比較電圧を比較してメモリセルのプログラム状態を検証するが、前記比較電圧を目標のしきい値電圧より高く設定する
    ことを特徴とするプログラム方法。
13. 請求項１０に記載のフラッシュメモリ装置のプログラム方法であって、さらに、
    前記プログラム失敗メモリセルのしきい値電圧のレベルを判断するために、前記再検証段階で使用される比較電圧を前記再検証実施回数に応じて再設定する比較電圧再設定段階を含んでなる
    ことを特徴とするプログラム方法。
14. 請求項１３に記載のフラッシュメモリ装置のプログラム方法において、
    前記再検証段階の全体反復回数をｎ個の区間に分け、一番目の区間では目標のしきい値電圧＋Ｖ１を前記比較電圧として印加し、２番目の区間では前記目標のしきい値電圧＋Ｖ１より低いＶ２を前記比較電圧として印加し、最後のｎ番目の区間では前記比較電圧として目標のしきい値電圧が印加されるように区間ごとに前記比較電圧を低めながら印加する
    ことを特徴とするプログラム方法。
15. 請求項１４に記載のフラッシュメモリ装置のプログラム方法において、
    前記目標のしきい値電圧が０.８Ｖ〜１.２Ｖである
    ことを特徴とするプログラム方法。
16. 請求項１３に記載のフラッシュメモリ装置のプログラム方法において、
    前記比較電圧が１.１５Ｖ〜１.２５Ｖから１.０５Ｖ〜０.９５Ｖまで低くなっていく
    ことを特徴とするプログラム方法。
17. 請求項１６に記載のフラッシュメモリ装置のプログラム方法において、
    前記再検証段階が２回〜６回繰り返し行われるたびに、前記比較電圧が０.０２Ｖ〜０.０３Ｖずつ低くなっていく
    ことを特徴とするプログラム方法。
18. 請求項１０に記載のフラッシュメモリ装置のプログラム方法において、
    前記プログラム再実施段階は、前記プログラムの実施回数に応じて前記メモリセルに印加されるプログラム電圧のレベルを高めながら前記プログラムを再び行う
    ことを特徴とするプログラム方法。
19. 請求項１８に記載のフラッシュメモリ装置のプログラム方法において、
    前記プログラム電圧が１６.５Ｖから１９.５Ｖまで増加していく
    ことを特徴とするプログラム方法。
20. 請求項１９に記載のフラッシュメモリ装置のプログラム方法において、
    前記プログラム電圧が前記プログラム再実施回数に応じて０.２Ｖ〜０.５Ｖずつ増加していく
    ことを特徴とするプログラム方法。

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