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JP2006286966A - 半導体装置の生産管理方法及び半導体基板 - Google Patents

半導体装置の生産管理方法及び半導体基板 Download PDF

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JP2006286966A
JP2006286966A JP2005105228A JP2005105228A JP2006286966A JP 2006286966 A JP2006286966 A JP 2006286966A JP 2005105228 A JP2005105228 A JP 2005105228A JP 2005105228 A JP2005105228 A JP 2005105228A JP 2006286966 A JP2006286966 A JP 2006286966A
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JP
Japan
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tag
production management
semiconductor device
wafer
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005105228A
Other languages
English (en)
Inventor
Yoshiyuki Yoneda
義之 米田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to US11/229,728 priority patent/US20060223340A1/en
Priority to KR1020050095585A priority patent/KR100721356B1/ko
Priority to CNB2005101137623A priority patent/CN100388417C/zh
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Abstract

【課題】 本発明はウェハレベルパッケージの生産に用いて好適な半導体装置の生産管理方法に関し、簡単な処理で精度の高い生産管理を行うことを課題とする。
【解決手段】 複数の半導体素子11が形成されたウェハ10に、非接触で情報の読み出し/書き込みを行いうるタグが設けられるタグ領域12Aを少なくとも一つ設け、複数の半導体素子11のそれぞれの生産管理情報をウェハ10と非接触でタグに書き込み処理し、ウェハ10のダイシング後、タグに書き込まれた生産管理情報21を読み出すことにより、この生産管理情報21に基づき良品である半導体素子(CSP)を選定する。
【選択図】 図2

Description

本発明は半導体装置の生産管理方法及び半導体基板に係り、特にウェハレベルパッケージの生産に用いて好適な半導体装置の生産管理方法及び半導体基板に関する。
一般に、銅再配線を使用したウェハレベルCSP(CSP:チップサイズパッケージ)では、ウェハプロセス完了後もチップ単位で個片化することなく、そのままパッケージング工程(ウェハレベルパッケージング工程)が進められる。また、複数のパッケージング工程の各工程間では適宜外観検査等がウェハ単位で行われる。
この検査結果は、ウェハの有効素子のレイアウトから紙マップを作成し、これに対して検査員がパッケージの内部や外観の検査結果(モード等)と位置を転記するか、または自動外観検査機を使用し、位置と検査結果(モード等)を電子データ化する手法が取られる。更にこれらのデータは、検査マップデータとして製造中の製品と一緒に添付され、検査結果が随時追記するか、電子データとして不良が重ね合わせられる。
更に、ウェハレベルCSPは、ダイシングによる個片化がなされるまではウェハ単位で取り扱われることを利用し、ウェハレベルテストが行われる。このウェハレベルテストの結果、ウェハ上における良品の位置(良品マップ)を求めることができ、テスターから電子データとして良品マップが出力される。
このテスターから出力された良品マップは、前述の検査結果と重ね合わされ、最終的な良品マップが作成される。そして、この最終的な良品マップに基づき、ダイシング後に良品選別(ピックアップ)が実施される。
この際、良品マップとウェハとの対応付けを行っておく必要がある。このため、各ウェハは各々に固有の識別標識(ウェハID)が付けられており、このウェハIDを用いて紙マップや電子データは照合される。このウェハIDは、ウェハの回路面にレーザで刻印されるのが一般的であるが、近年では特許文献1,2に開示されるように、ICタグを利用したものも提案されている。
また、ウェハレベルパッケージング工程では、回路面側に絶縁樹脂や配線金属層が形成されるため、認識が困難となることがある。このような場合には、パッケージング工程最初に、予め回路面にあるウェハIDをウェハの裏面に転載することも実施されている。
特開2004−179234号公報 特開2004−157765号公報
しかしながら、上記のように従来の製造方法では、ウェハには識別標識となるウェハIDが刻印或いはICタグの形態で付されているのみである。そして、各種検査等により検出されるウェハに形成された個々の半導体素子の良否データ、製造処理がされるロットナンバー、製造処理で実施され作業レシピ等(以下,このウェハレベルパッケージング工程の生産管理に必要な各種情報を生産管理情報という)は、直接ウェハに記録することはできず、前記ように良品マップ等のウェハとは別体の形態で記録することが行われていた。
このため、最終工程で実施されるダイシング後の良品選別(ピックアップ)において、
必然的にウェハの識別標識(ウェハID)と生産管理情報が記録された良品マップ等との照合が必要となる。しかしながら、個々のウェハに対してこの照合処理を行うのは困難で、また通常ウェハ上には多数の半導体素子が形成されるため、個々の半導体素子と良品マップとの対照処理も面倒であった。このため、従来の生産管理方法では、管理に要する処理が煩雑で、また誤認識も発生しやすいという問題点があった。
本発明は上記の点に鑑みてなされたものであり、簡単な処理で精度の高い生産管理を行いうる半導体装置の生産管理方法及び半導体基板を提供することを目的とする。
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
請求項1記載の発明は、
複数の半導体素子が形成された半導体基板に、非接触で情報の読み出し/書き込みを行いうるタグが設けられるタグ領域を少なくとも一つ設け、
前記複数の半導体素子のそれぞれの生産管理情報を、前記半導体基板と非接触で前記タグに書き込み処理し、
前記半導体基板の分割処理後、前記タグに書き込まれた前記生産管理情報を読み出すことにより、前記生産管理情報に基づき良品である半導体装置を選定することを特徴とするものである。
上記発明によれば、半導体基板に複数形成された半導体素子の夫々の生産管理情報が、半導体基板に設けられたタグ領域のタグに直接書き込まれるため、従来のように半導体基板と別個にされたマップを用いる方法に比べ、良品である半導体装置の選定処理の精度を高めることができる。
また、請求項2記載の発明は、
請求項1記載の半導体装置の生産管理方法において、
前記半導体装置の生産工程で使用する全て或いは一部の生産装置に、前記タグと非接触で情報の読み出し/書き込みを行いうる手段を設けたことを特徴とするものである。
上記発明によれば、半導体装置の生産工程で使用する生産装置に、タグに対し非接触で情報の読み出し/書き込みを行いうる手段を設けたことにより、当該生産装置は前工程で当該半導体基板に対して実施された処理の情報を読み出すことができ、当該生産装置により処理にこの情報を生かすことが可能となる。
また、請求項3記載の発明のように、
請求項1または2記載の半導体装置の生産管理方法において、
前記生産管理情報は、前記半導体基板に対する検査/試験情報を含むことが望ましい。
また、請求項4記載の発明は、
請求項1乃至3のいずれか1項に記載の半導体装置の生産管理方法において、
前記半導体基板は、ウェハレベルパッケージング工程によって、前記半導体素子、再配線、はんだ電極が形成されることを特徴とするものである。
上記発明によれば、半導体基板はウェハレベルで再配線等の処理が行われるため、タグにより半導体基板に複数形成される各半導体素子の生産管理情報の一括管理が可能となる。
また、請求項5記載の発明は、
請求項1乃至4のいずれか1項に記載の半導体装置の生産管理方法において、
前記タグ領域は、前記半導体基板上で前記半導体素子の領域に干渉しない位置に形成されることを特徴とするものである。
上記発明によれば、半導体基板上にタグ領域を形成しても、半導体素子の形成領域に不都合が生じるようなことはない。
また、請求項6記載の発明は、
請求項1乃至5のいずれか1項に記載の半導体装置の生産管理方法において、
前記タグ領域は記憶素子を含み、該記憶素子は前記半導体素子の形成工程において形成されることを特徴とするものである。
上記発明によれば、記憶素子は半導体素子の形成工程において形成されるため、記憶素子を形成するための独自の工程は不要となり、半導体装置の製造処理の簡略化を図ることができる。
また、請求項7記載の発明のように、
請求項1乃至6のいずれか1項に記載の半導体装置の生産管理方法において、
前記タグ領域内に前記タグと接続するアンテナを設けてもよい。
また、請求項8記載の発明は、
請求項7記載の半導体装置の生産管理方法において、
前記アンテナは、前記半導体素子の形成工程、或いは前記再配線の形成工程において形成されることを特徴とするものである。
上記発明によれば、アンテナは半導体素子の形成工程或いは再配線の形成工程において形成されるため、アンテナを形成するための独自の工程は不要となり、半導体装置の製造処理の簡略化を図ることができる。
また、請求項9記載の発明のように、
請求項7または8記載の半導体装置の生産管理方法において、
前記タグは、前記アンテナ上に搭載されたタグチップとしてもよい。
また、請求項10記載の発明に係る半導体基板は、
複数の半導体素子、及び非接触で情報の読み出し/書き込みを行いうるタグが設けられるタグ領域が形成されていることを特徴とするものである。
上述の如く本発明によれば、従来のように半導体基板と別個にされたマップを用いる方法に比べ、良品である半導体素子の選定処理の精度を高めることができる。
次に、本発明を実施するための最良の形態について図面と共に説明する。
図1乃至図3は、本発明の一実施例である半導体装置の生産管理方法を説明するための図である。図1はウェハプロセスが終了したウェハ10を示しており、図2は本実施例に係る生産管理方法を適用したウェハレベルCSP(半導体装置)の製造方法を示す工程図であり、図3は本実施例に係る生産管理方法を用いて製造されたウェハレベルCSPの第1実施例を示している。尚、本実施例では、各図に示されようにウェハレベルCSP(半導体装置)の生産管理方法を例に挙げて説明するものとする。
図1は、図2に示すステップ10(図では、ステップをSと略称している)の処理であるウェハプロセスが終了した状態のウェハ10を示している。ウェハ10には、ウェハプロセスにおいて多数の半導体素子11が形成されている。
また、ウェハ10の半導体素子11の形成面には、非接触で情報の読み出し/書き込みを行いうるタグ(RFID:Radio Frequency Identification)が設けられたタグ領域12Aが少なくとも一つ設けられている(図1に示す例では1個設けられている)。このタグ領域12Aは、ウェハ10上で半導体素子11の領域に干渉しない位置に形成されている。よって、ウェハ10上にタグ領域12Aを形成しても、半導体素子11の形成領域に不都合が生じるようなことはない。
本実施例では、タグはステップ10のウェハプロセスにおいて半導体素子11と同時に形成されている。また、タグには外部と電磁誘導或いは電波通信を用いて非接触で情報の読み出し/書き込みを行うためのアンテナ13Aが形成されている。また本実施例では、このアンテナ13Aもステップ10のウェハプロセスにおいて半導体素子11と同時に形成されている。このため、アンテナ13Aを形成するための独自の工程は不要となり、半導体装置の製造処理の簡略化を図ることができる。
図1に示すウェハ10に対し、図2にステップ10〜ステップ34示すウェハレベルパッケージング工程処理(ウェハ状態で全てのパッケージ加工を行う処理)が実施されることにより、図3に示すウェハレベルCSPが形成される。図3に示すウェハレベルCSPは、ウェハ10上に複数(同図では、図示の便宜上、2個のみ示す)の半導体素子11が形成されている。
シリコン製の10の上面には、前記したようにステップ10のウェハプロセスを実施することにより、複数の半導体素子11が形成される。また、ウェハ10上のタグ領域12Aには、ウェハプロセス(ステップ10)において、アンテナ13Aも予め形成されている。このウェハ10の上部には、絶縁樹脂14,17、銅再配線15、及びはんだボール16等が設けられている。
絶縁樹脂14は半導体素子11及びアンテナ13Aが予め形成されたウェハ10の上部に形成されている。この絶縁樹脂14の所定位置には、ウェハ10に形成された電極と接続するための開口が形成されている。この絶縁樹脂14は、タグ領域12Aにおいては、アンテナ13Aの上部を完全に被覆した構成となっている。
また、絶縁樹脂14の上部には銅再配線15が形成されている。この銅再配線15は、絶縁樹脂14に形成された開口を介してウェハ10に形成された電極と電気的に接続されている。この銅再配線15の上部には、絶縁樹脂17が形成されている。
この絶縁樹脂17は、銅再配線15と対向する所定位置に開口が形成されており、この開口にははんだボール16が配設されている。これにより、各半導体素子11の形成領域において、ウェハレベルCSPが形成される。
また、タグ領域12Aの領域には、前記したようにタグが形成されているが、このタグは記憶素子であり、アンテナ13Aを介してウェハ10の外部から非接触で情報の読み出し/書き込みを行いうる構成となっている。
続いて、図2に示したウェハレベルCSPの製造工程を例に挙げ、この製造工程と本実施例に係る半導体装置の生産管理方法とを関連付けしつつ、以下説明する。
図2に示すステップ10のウェハプロセスは、いわゆる半導体製造プロセスにおける前工程であり、このウェハプロセスを実施することにより、ウェハ10上に半導体素子11及びタグ領域12A(アンテナ13Aを含む)が形成される。このウェハプロセスでは、プロセス不良が発生することがあり、このプロセス不良は製造されるウェハレベルCSPの不良原因となるため、従来では良品マップに記載される内容である。
しかしながら、本実施例では、ウェハ10にタグ(図示せず)が内設されたタグ領域12Aが形成されており、またウェハプロセスの終了時ではアンテナ13Aも形成されているため、直ちにタグに書き込むことが可能である。よって本実施例では、ウェハプロセスの終了時において、プロセス不良を生産管理情報21の一つとしてタグに書き込み処理を行っている。
このプロセス不良に係る生産管理情報21のタグへの書き込み処理は、ウェハプロセスに用いる製造装置や検査装置等に設けられた送信装置を用いて行われる。この送信装置は、ウェハプロセスに用いる製造装置である場合には、最終工程で用いる製造装置に配設することが望ましい。また、製造装置による処理終了後において、ウェハ10を搬送するハンドリング装置等に設けても良い。
続くプローブ試験工程(ステップ12)では、ウェハ10に形成されている電極にテスターに接続されたプローブを接触させ、電気試験が実施される。ここで生成される電気試験結果は、生産管理情報21としてタグに書き込みされる。
また、ウェハ10上に絶縁樹脂14を形成する絶縁膜形成工程(ステップ14)では、絶縁樹脂14となる樹脂の塗布、露光、現像、検査の各処理が実施される。この絶縁膜形成工程では、外観検査結果及び膜厚が生産管理情報21としてタグに書き込みされる。
ステップ16〜ステップ26は、銅再配線15を形成するための工程である。この内、スパッタ膜形成工程(ステップ16)では,銅再配線15をめっきするための密着層及び給電層としての役割を持ち、シード膜(Ti/Cu或いはCr/Cu等)がスパッタにより形成される。このスパッタ膜形成工程では、シード膜のシード抵抗値や膜厚、使用号機が生産管理情報21としてタグに書き込みされる。
また、再配線めっき工程(ステップ20)では、ステップ16で形成されたシード膜を電極として、めっき装置から給電し、銅再配線15を形成するための電解銅めっきが実施される。この再配線めっき工程では、めっき条件等が生産管理情報21としてタグに書き込みされる。
尚、この再配線めっき工程では、タグに書き込まれている生産管理情報21を読み出すことにより、品種毎のめっき条件やエッチング条件など装置のレシピを読み出す等して、オペレーションのミスを防止することも可能である。
また、エッチング工程(ステップ24)では、スパッタ工程で形成されたシード膜をエッチングし、シード層で電気的に接合された再配線を分離し、完成させる。このエッチング工程では、エッチング条件やエッチング後に実施される配線の厚さの検査結果等が生産管理情報21としてタグに書き込みされる。
上記のようにして銅再配線15が形成されると、この銅再配線15や絶縁膜14に対して外観検査(ステップ26)が実施される。この外観検査の結果も、生産管理情報21としてタグに書き込みされる。再配線や絶縁膜の異常は、人の目による検査か、または自動外観検査機による検査で検出され、これらは電子マップ化される。
ステップ30及びステップ32は、はんだボール16の形成工程である。周知の方法によりはんだボール16が形成された後(ステップ30)、形成されたはんだボール16が所定の形状となっているかどうかを検査する外観検査工程(ステップ32)が実施される。また、ボールの寸法・形状もここで確認される。このはんだボール16の外観検査の結果や寸法異常の結果もマップ化し、生産管理情報21としてタグに書き込みされる。
上記のステップ10〜ステップ32の工程を実施することにより、ウェハ10上にはウェハレベルCSPが形成される。続くステップ34では、このウェハ10上に形成されたウェハレベルCSPに対し、ウェハレベルにおけるファイナル試験(FT)が実施される(ステップ34)。このファイナル試験による試験結果も良不良判定結果や不良カテゴリなどと一緒に、生産管理情報21としてタグに書き込みされる。
上記のステップ10〜ステップ34の工程が終了し、ウェハ10上に複数のCSP(半導体装置)が形成されると、続いて各CSPを個片化するためにダイシング工程(ステップ36)が実施される。このダイシング処理は、ウェハ10をダイシングテープに貼着した上で、ダイシングブレードを用いて行われる。よって、ダイシングが終了した状態では、CSPは個片化されているが、依然としてダイシングテープに貼着された状態を維持している。
続いて、例えば紫外線照射等によりダイシングテープの貼着剤の接着力を低下させた上で、ピックアップ装置を用いて個片化されたCSPのピックアップが実施される(ステップ38)。この際、ピックアップ装置は、タグ領域12Aに配設されたタグに書き込まれた生産管理情報21を読み取る読取り装置を有している。このため、読取り装置は、タグに書き込まれた生産管理情報21に基づき良品であるCSPのみに対しピックアップを実施する。
上記したように、本実施例に係る生産管理方法では、ウェハ10に形成されたタグに生産管理情報21(いわゆる、半導体素子11の良品マップ)が書き込まれるため、ウェハ10は生産管理情報21を保持した状態で各工程(ステップ12〜ステップ38)を流れる。また、各工程にタグの情報を読み書き可能な機構を持たせることにより、その工程以前の生産管理情報21を装置側で読み取り、装置で行われる加工・検査にその生産管理情報21を活かすことが可能となる。また、各装置において発生した結果を生産管理情報21としてウェハ10のタグに書き込めば、次工程への生産管理情報21の申し送りが可能となる。
また、上記のように本実施例では、ウェハ10に複数形成されたCSPの夫々の生産管理情報21(半導体素子11における情報も含む)がタグに直接書き込まれるため、従来のようにウェハと別個に作成されたマップを用い、このマップとウェハとを対照して良品判別を行なっていた方法に比べ、良品選定処理の簡単化を図れると共に精度の向上を図ることもできる。更に、ステップ36で実施されるダイシング後に、個片化されたタグ領域12Aを保管・管理することにより、そのウェハ10の履歴を残すことが可能となり、トレーサビリティに有効である。
続いて、図4乃至図7を参照し、本実施例に係る生産管理方法を適用しうるウェハレベルCSPの他実施例、及びタグ領域に形成されるアンテナの他実施例について説明する。尚、図4乃至図7において、図1乃至図3に示した構成と対応する構成については、同一符号を付してその説明を省略する。
図4に示すウェハレベルCSPは、銅再配線15上にメタルポスト18を形成し、このメタルポスト18の上部に、バリアメタル19を介してはんだボール16を形成したことを特徴とするものである。また、メタルポスト18を覆うようにモールド樹脂20が形成されている。
この構成とすることにより、メタルポスト18により応力緩和作用が発生し、またモールド樹脂20の存在によりメタルポスト18が支持されるため、CSPを実装する場合にアンダーフィルレジンを不要とすることができる。また、本実施例におけるタグ領域12Aは図3に示した構成と同一であり、タグ領域12Aを構成するタグ及びアンテナ13Aは、ウェハプロセス(ステップ10。図2参照)で形成される。
図5に示すウェハレベルCSPは、図3に示したウェハレベルCSPと類似しているが、アンテナ13Bを銅再配線15の形成工程(ステップ16〜ステップ26)において、銅再配線15と同時に形成したことを特徴とするものである。また、タグについては第1実施例と同様に、ウェハプロセス(ステップ10。図2参照)で形成される。
このアンテナ13Bは、タグ領域12Bの領域内に形成されている。また、タグとアンテナ13Bとの電気的接続は、アンテナ13Bの端部に形成された接合部13a(図5(B)参照)を絶縁樹脂14に形成された開口を介してタグの電極(図示せず)と接続することにより行なわれている。
本実施例の構成によれば、タグはウェハプロセス(ステップ10)で形成され、アンテナ13Bは銅再配線15の形成工程において同時形成されるため、タグ領域12B(タグ及びアンテナ13B)を形成するに際し、タグ領域12Bを形成するための独自の工程は不要となり製造処理の簡略化を図ることができる。
前記した各実施例においては、ウェハプロセス(ステップ10)においてタグをウェハ10に一体的に形成した構成とした。これに対して図5に示すウェハレベルCSPは、タグとしてチップ部品であるICタグ22を用いたことを特徴とするものである。
また、アンテナ13Cは、銅再配線15の形成工程において絶縁樹脂14の上部に形成される。この際、図6(B)に示されるように、絶縁樹脂14の上部には、タグ領域12Cと接合される接合部13aが形成されたアンテナ13Cが形成とれると共に、ICタグ22を搭載するためのダミーパッド23も形成される。
図7は、図6に示すウェハレベルCSPの製造方法を示す工程図である。尚、図7において、図2に示したウェハレベルCSPの製造方法と同一工程については、同一のステップ数を付してその説明を省略するものとする。
本実施例に係る製造方法では、ステップ16〜ステップ26の銅再配線15の形成処理が終了した後、レジスト形成処理(ステップ23−1)及び銅ポストめっき処理(ステップ23−2)等を実施することにより、メタルポスト18を形成する。この際、ステップ16〜ステップ26の銅再配線15の形成処理において、アンテナ13C及びダミーパッド23の形成も同時行う。
また、ステップ26の配線検査工程が終了すると、本実施例ではICタグ22の実装処理が行われる。この実装処理は、表面実装タイプのICタグ22を用い、アンテナ13Cの接合部13a及びダミーパッド23にフリップチップ接合することにより行われる。続くステップ27−2では、ICタグ22が実装されたウェハ10に対し、モールド樹脂20が形成され、ICタグ22は確実にウェハ10上に固定される。
本実施例係る製造方法では、ICタグ22として汎用部品を用いることが可能となり、またタグをウェハプロセス(ステップ10)において形成する必要がなくなるため、ウェハプロセスにおける負担(工数の増大等)を軽減することができる。
図1は、タグ領域を有したウェハを示す平面図である。 図2は、第1実施例に係るウェハレベルCSPの製造方法を例に挙げ、本発明の一実施例である生産管理方法を説明する図である。 図3は、タグ領域を有したウェハレベルCSPの第1実施例を示す断面図である。 図4は、タグ領域を有したウェハレベルCSPの第2実施例を示す断面図である。 図5は、タグ領域を有したウェハレベルCSPの第3実施例を示す断面図である。 図6は、タグ領域を有したウェハレベルCSPの第4実施例を示す断面図である。 図7は、第4実施例に係るウェハレベルCSPの製造方法を説明するための図である。
符号の説明
10 ウェハ
11 半導体素子
12A〜12C タグ領域
13A〜13C アンテナ
15 銅再配線
16 はんだボール
18 メタルポスト
20 モールド樹脂
21 生産管理情報
22 ICタグ

Claims (10)

  1. 複数の半導体素子が形成された半導体基板に、非接触で情報の読み出し/書き込みを行いうるタグが設けられるタグ領域を少なくとも一つ設け、
    前記複数の半導体素子のそれぞれの生産管理情報を、前記半導体基板と非接触で前記タグに書き込み処理し、
    前記半導体基板の分割処理後、前記タグに書き込まれた前記生産管理情報を読み出すことにより、前記生産管理情報に基づき良品である半導体装置を選定することを特徴とする半導体装置の生産管理方法。
  2. 請求項1記載の半導体装置の生産管理方法において、
    前記半導体装置の生産工程で使用する全て或いは一部の生産装置に、前記タグと非接触で情報の読み出し/書き込みを行いうる手段を設けたことを特徴とする半導体装置の生産管理方法。
  3. 請求項1または2記載の半導体装置の生産管理方法において、
    前記生産管理情報は、前記半導体基板に対する検査/試験情報を含むことを特徴とする半導体装置の生産管理方法。
  4. 請求項1乃至3のいずれか1項に記載の半導体装置の生産管理方法において、
    前記半導体基板は、ウェハレベルパッケージング工程によって、前記半導体素子、再配線、はんだ電極が形成されることを特徴とする半導体装置の生産管理方法。
  5. 請求項1乃至4のいずれか1項に記載の半導体装置の生産管理方法において、
    前記タグ領域は、前記半導体基板上で前記半導体素子の領域に干渉しない位置に形成されることを特徴とする半導体装置の生産管理方法。
  6. 請求項1乃至5のいずれか1項に記載の半導体装置の生産管理方法において、
    前記タグ領域は記憶素子を含み、該記憶素子は前記半導体素子の形成工程において形成されることを特徴とする半導体装置の生産管理方法。
  7. 請求項1乃至6のいずれか1項に記載の半導体装置の生産管理方法において、
    前記タグ領域は、前記タグと接続するアンテナを有することを特徴とする半導体装置の生産管理方法。
  8. 請求項7記載の半導体装置の生産管理方法において、
    前記アンテナは、前記半導体素子の形成工程、或いは前記再配線の形成工程において形成されることを特徴とする半導体装置の生産管理方法。
  9. 請求項7または8記載の半導体装置の生産管理方法において、
    前記タグは、前記アンテナ上に搭載されたタグチップであることを特徴とする半導体装置の生産管理方法。
  10. 複数の半導体素子、及び非接触で情報の読み出し/書き込みを行いうるタグが設けられるタグ領域が形成されている半導体基板。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008225588A (ja) * 2007-03-08 2008-09-25 Fujitsu Ltd Rfidシステム及びrfidタグ
WO2011055781A1 (ja) * 2009-11-05 2011-05-12 株式会社ニコン 基板カートリッジ、基板処理装置、基板処理システム、基板処理方法、制御装置及び表示素子の製造方法
JP2011098809A (ja) * 2009-11-05 2011-05-19 Nikon Corp 基板カートリッジ、基板処理装置、基板処理システム、基板処理方法、制御装置及び表示素子の製造方法
JP2011098808A (ja) * 2009-11-05 2011-05-19 Nikon Corp 基板カートリッジ、基板処理装置、基板処理システム、基板処理方法、制御装置及び表示素子の製造方法
JP2014208555A (ja) * 2014-05-12 2014-11-06 株式会社ニコン 表示素子の製造方法
JP2015021805A (ja) * 2013-07-18 2015-02-02 株式会社日立ハイテクノロジーズ レプリカ採取装置およびそれを備えた検査システム

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100713121B1 (ko) * 2005-09-27 2007-05-02 한국전자통신연구원 칩과 이를 이용한 칩 스택 및 그 제조방법
US7884725B2 (en) 2006-06-21 2011-02-08 Neology, Inc. Systems and methods for stirring electromagnetic fields and interrogating stationary RFID tags
WO2009034496A2 (en) * 2007-09-12 2009-03-19 Nxp B.V. Wafer, method of manufacturing integrated circuits on a wafer, and method of storing data about said circuits
FR2973563A1 (fr) * 2011-04-01 2012-10-05 St Microelectronics Rousset Memorisation de donnees sur une plaquette de circuits electroniques
US10163828B2 (en) * 2013-11-18 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and fabricating method thereof
JP6377936B2 (ja) * 2014-04-01 2018-08-22 エイブリック株式会社 半導体ウェハ
US10685918B2 (en) * 2018-08-28 2020-06-16 Semiconductor Components Industries, Llc Process variation as die level traceability

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002074294A (ja) * 2000-08-25 2002-03-15 Dainippon Printing Co Ltd 非接触式データキャリア
JP2002083894A (ja) * 2000-06-21 2002-03-22 Hitachi Maxell Ltd 半導体チップ及びこれを用いた半導体装置
JP2005057203A (ja) * 2003-08-07 2005-03-03 Renesas Technology Corp ウェハ、集積回路チップおよび半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3255292B2 (ja) * 1996-03-19 2002-02-12 株式会社日立製作所 プロセス管理システム
WO2000002236A2 (en) * 1998-07-07 2000-01-13 Memc Electronic Materials, Inc. Radio frequency identification system and method for tracking silicon wafers
AR022299A1 (es) * 1999-01-29 2002-09-04 Sensormatic Electronics Corp Manejo de produccion y operaciones utilizando etiquetas rfid de lectura/escritura
SE522531C2 (sv) * 1999-11-24 2004-02-17 Micronic Laser Systems Ab Metod och anordning för märkning av halvledare
CN1275328C (zh) * 2000-06-21 2006-09-13 日立马库塞鲁株式会社 半导体芯片和使用了该半导体芯片的半导体器件
US6524881B1 (en) * 2000-08-25 2003-02-25 Micron Technology, Inc. Method and apparatus for marking a bare semiconductor die
US6974782B2 (en) * 2002-08-09 2005-12-13 R. Foulke Development Company, Llc Reticle tracking and cleaning
JP2004157765A (ja) * 2002-11-06 2004-06-03 Tokyo Seimitsu Co Ltd 識別タグを備える半導体ウエハ、マスク、ウエハキャリアおよびマスクキャリアならびにこれらを用いる露光装置および半導体検査装置
JP2004179234A (ja) * 2002-11-25 2004-06-24 Renesas Technology Corp 半導体装置の製造方法
WO2004072747A1 (ja) * 2003-02-14 2004-08-26 Ntn Corporation Icタグを用いた機械部品ならびにその品質管理方法および異常検査システム
US7348887B1 (en) * 2004-06-15 2008-03-25 Eigent Technologies, Llc RFIDs embedded into semiconductors
KR100604869B1 (ko) * 2004-06-16 2006-07-31 삼성전자주식회사 식별수단을 가지는 반도체 웨이퍼 및 이를 이용한 식별방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002083894A (ja) * 2000-06-21 2002-03-22 Hitachi Maxell Ltd 半導体チップ及びこれを用いた半導体装置
JP2002074294A (ja) * 2000-08-25 2002-03-15 Dainippon Printing Co Ltd 非接触式データキャリア
JP2005057203A (ja) * 2003-08-07 2005-03-03 Renesas Technology Corp ウェハ、集積回路チップおよび半導体装置の製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008225588A (ja) * 2007-03-08 2008-09-25 Fujitsu Ltd Rfidシステム及びrfidタグ
US8274367B2 (en) 2007-03-08 2012-09-25 Fujitsu Limited RFID system and RFID tag
WO2011055781A1 (ja) * 2009-11-05 2011-05-12 株式会社ニコン 基板カートリッジ、基板処理装置、基板処理システム、基板処理方法、制御装置及び表示素子の製造方法
JP2011098809A (ja) * 2009-11-05 2011-05-19 Nikon Corp 基板カートリッジ、基板処理装置、基板処理システム、基板処理方法、制御装置及び表示素子の製造方法
JP2011098808A (ja) * 2009-11-05 2011-05-19 Nikon Corp 基板カートリッジ、基板処理装置、基板処理システム、基板処理方法、制御装置及び表示素子の製造方法
US9379339B2 (en) 2009-11-05 2016-06-28 Nikon Corporation Substrate cartridge, substrate-processing apparatus, substrate-processing system, substrate-processing method, control apparatus, and method of manufacturing display element
JP2015021805A (ja) * 2013-07-18 2015-02-02 株式会社日立ハイテクノロジーズ レプリカ採取装置およびそれを備えた検査システム
JP2014208555A (ja) * 2014-05-12 2014-11-06 株式会社ニコン 表示素子の製造方法

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