[go: up one dir, main page]

JP2006268521A - 予備cell試験システム - Google Patents

予備cell試験システム Download PDF

Info

Publication number
JP2006268521A
JP2006268521A JP2005086462A JP2005086462A JP2006268521A JP 2006268521 A JP2006268521 A JP 2006268521A JP 2005086462 A JP2005086462 A JP 2005086462A JP 2005086462 A JP2005086462 A JP 2005086462A JP 2006268521 A JP2006268521 A JP 2006268521A
Authority
JP
Japan
Prior art keywords
cell
partition
spare
bios
service processor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2005086462A
Other languages
English (en)
Inventor
Izumi Watanabe
泉 渡邊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2005086462A priority Critical patent/JP2006268521A/ja
Publication of JP2006268521A publication Critical patent/JP2006268521A/ja
Withdrawn legal-status Critical Current

Links

Images

Landscapes

  • Test And Diagnosis Of Digital Computers (AREA)
  • Stored Programmes (AREA)
  • Hardware Redundancy (AREA)

Abstract

【課題】本発明は、マルチパーティション構成が構築可能であり、パーティションの構成をサービスプロセッサから自由に変更でき、且つ、CELL(プロセッサ+主記憶が実装されるボード)の予備を搭載し、運用中のCELLの障害時や増設時に本予備CELL組み込みが可能な情報処理システムにおいて、CELLを対象に、通常のBIOS立ち上げの仕組みを使って組み込む以前に定期的に正常性確認試験を実施することを可能とする。
【解決手段】図1によると、本発明は、複数のパーティションと、各パーティションと接続され、パーティション構成を自由に変更可能なサービスプロセッサとから構成される。システム内の各パーティションは、CPU、主記憶から構成されるCELLノードとI/O装置から構成されるI/Oノードとの組み合わせで構成され、CPU上では、システム起動制御をつかさどるBIOSおよびシステムを運用するOSが動作する。
【選択図】 図1

Description

本発明は、情報処理装置の予備CELL試験に関し、特に、CPUとメモリからなる予備CELL試験システムに関する。
一般的にBIOSと呼ばれるファームウェアは、I/Oデバイスが搭載されていることが前提のファームウェアである。従来のBIOS立ち上げは、I/Oノード付構成での実施が必須であった。すなわち、CELLノード(CELL=プロセッサ+メモリが実装されるボード)+I/Oノードの組み合わせで構成されるコンピュータシステムにおいて、通常稼動していない予備のCELLノードに対しては、CELLノード単独での立ち上げが不可能であった。そのため、運用中に予備CELLの正常性確認が行えないという問題があり、たとえば運用中に、運用中CELLの故障あるいは、増設のために、運用中CELLへ予備CELL組み込み時点で初めて障害が検出されるケースがあった。
従来のコンピュータシステムでも、例えば、特許文献1等において、運用中に予備系部品の試験を行う方式は実現されているが、予備系診断用の専用回路を設けて試験を行うものであったり、あるいは、CPU/メモリ/IO全てを搭載して立ち上げ、まとまった単位での個々の部品の試験を行う方法が一般的であった。
特開平03−233744
本発明の予備CELLは、CPUとメモリのみが搭載されているCELLノードの構成を持ち、CELLノード単独で試験を行う方法を持つ。
この予備CELLは、
1)I/O デバイスアクセス無しでのBIOS立ち上げ機能をサポートし、
2)定期的に、予備CELL上のBIOS立ち上げ、立ち下げを実施する手段を設けることにより、予備CELLの定期的な正常性確認試験を実現するものである。
本発明では、I/OデバイスをアクセスしないBIOSを用いて、CPU/メモリのみの試験を行うことにより、専用回路なしでCELLノード単独での試験を可能とし、かつサーバ管理ソフトにより、定期的に、予備CELL上のBIOS立ち上げ、立ち下げを実施する手段を設けることにより、予備CELLの定期的な正常性確認試験の自動化を実現するものである。
本発明の第1の予備CELL試験システムは、CPUと主記憶メモリを搭載したCELLノードとI/Oノードとを含む1以上の運用パーティションと、CELLノードのみからなる1以上の予備パーティションと、を備えたサーバにおいて、前記運用パーティションへの組込前の前記予備パーティションに対する診断試験を、I/O系の診断機能を持たないBIOSによって適宜行うことを特徴とする。
本発明の第2の予備CELL試験システムは、前記第1の予備CELL試験システムに於いて、前記サーバとバス接続したサービスプロセッサから前記予備パーティションへの前記BIOSのアップロードを行い診断試験を実行することを特徴とする。
第1の効果は、運用中であっても予備CELL単体で正常性確認試験を実施できることにある。その理由は、I/Oデバイスアクセス無しでのBIOS立ち上げ機能をサポートしているためである。
第2の効果は、定期的に予備CELL試験を実施できることにある。その理由は、定期的な、予備CELLの立ち上げ、立ち下げ機能をサーバ管理手段によってサポートしているためである。
第3の効果は、第1の効果と第2の効果の組み合わせにより、たとえば運用中CELL構成へ予備CELLを組みこもうとした時点で初めて障害が検出されるケースを未然に防ぐことが可能であることである。
次に、本発明を実施するための最良の形態について図面を参照して詳細に説明する。
次に、本発明の実施例の構成について図面を参照して詳細に説明する。
図1を参照すると、本発明の実施例であるコンピュータシステムは、パーティション1(11)〜パーティションn(1n)までのマルチパーティションを構成し、加えて、予備CELL1mが接続されている。
サービスプロセッサ2には、サーバ管理手段5がネットワーク経由で接続されており、パーティションの構成、立ち上げ、立ち下げ等の運用制御指示が、行われる。
パーティション1(11)は、CPU1111とメモリ1112を有するCellカード111と、同じくCPU11n1とメモリ11n2を有するCellカード11nによって構成されるCELLノードと、I/Oノード112から構成されている。同様に、パーティション2(12)は、それぞれCPUとメモリを有するCellカード121〜12nとI/O装置121とから、パーティションn(1n)は、それぞれCPUとメモリを有するCellカード1n1〜1nnで構成されるCELLノードとI/Oノード1n1とから構成されている。
加えて、CPU1m11とメモリ1m12を有する予備CELL 1mが接続されている。
CPU1111は、パーティションの立ち上げ制御を行うBIOS11121を起動する。BIOS11121は、サービスプロセッサ2によってメモリ1112の決められたアドレス空間にアップロードされる。メモリ1112は、CPU命令列、演算データなどのシステム情報を記憶しており、メモリ1112の決められたアドレスに、サービスプロセッサ2によって、BIOSがアップロードされる。
サービスプロセッサ2は、バス4を介して、コンピュータシステムの各パーティション1(11)からパーティションn(1n)と接続されており、ネットワーク経由でサーバ管理手段5とも接続されている。
サービスプロセッサ2は、サーバ管理手段5から指示により、コンピュータシステムのパーティション構成を変更し、パーティションの立ち上げ、立ち下げ制御を行う。パーティションを構成する際、CellカードおよびI/O装置はシステム最大Cellカード数、およびI/O装置の構成数まで構成可能となっており、システムの構成に応じて適宜変更可能である。すなわち、すべてのCellカード、I/O装置を使用して1パーティション構成を構築することも可能であり、Cellカード1枚、I/O装置1つという構成でパーティションを複数構築することも可能である。
図2は、予備CELL 1mが実際にシステムに組み込まれる構成のイメージを記述したものである。
次に、本発明を実施するための最良の形態の動作について図面を参照して説明する。
次に、図3及び図4のフローチャートを参照して本発明の第1の実施例の動作について詳細に説明する。
図3は、予備CELL試験を実施するための、サーバ管理手段5および、サービスプロセッサ2、BIOS 1m21の動作を示すフローチャートである。サービスプロセッサ2は、HW構成制御やHWの立ち上げ診断などの処理を実行するが、一般的な処理なのでここでは詳細は記述しない。ここでは、本実施例に必要な動作のみ記述する。
まず、サーバ管理手段5は、予備CELLのみでパーティションを構成した立ち上げをサービスプロセッサ2へ指示する(図3のステップA1)。次に、サービスプロセッサ2は予備CELLのみでパーティションを構成しHW初期化を実施する(ステップA2)。
さらに、BIOSを主記憶上にアップロードし、予備へ対してリセットの指示を出す(ステップA3)。次にBIOSはプロセッサの初期化およびテストを実施する(ステップA4)。
次に、BIOSは、チップセットおよびメモリの初期化を行う(ステップA5)。
(ステップA4)または(ステップA5)で何らかの異常が検出された場合には、BIOS BOOT異常処理を行いサービスプロセッサへ異常終了通知を送る(ステップA6)。
その後通常のBIOS立ち上げでは、図4(ステップB7-B9)で示されるとおり、IO 初期化(B7)および、OS BOOT(A9)が実施されるが、図3に示す本予備CELL試験のフローでは、IO初期化を全てスキップし、BIOS BOOT完了後停止し、サービスプロセッサへ終了通知を送る(ステップA8)。
その後、サービスプロセッサ2は、サーバ管理手段5へ対して終了結果を通知する。通知を受け取った、サーバ管理手段は、パーティション削除指示をサービスプロセッサ2へ通知する。
終了通知が正常終了の場合には、次の立ち上げスケジュール(すなわち次の試験開始)まで待ち、たとえば、24時間後に、再度、予備CELL試験を開始する(ステップA1から開始) 。
上記終了通知が、異常終了のケースは、サーバ管理手段5内で試験対象予備CELLが故障している旨を記憶し、本CELLがその後組み込まれることがないように管理する(ステップA13)。
なお、本発明の図3に示す、予備CELL動作立ち上げ動作は、図1に示すCELL 11-1n が、運用中の状態であっても、すなわち図4のフローにより、OS BOOT(ステップB9)まで完了している状態でも動作可能である。
次に、本発明の第1の実施例の効果について説明する。
本発明の第1の実施例では、図1の構成および図3で示すフローにより、I/O デバイスアクセス無しでのBIOS立ち上げ機能をサポートし、定期的に、予備CELL上の立ち上げ、立ち下げを実施する手段を設けることにより、運用中であっても、予備CELL単体での定期的な正常性確認試験を実施できる。
次に、本発明の第2の実施例の構成について図面を参照して詳細に説明する。
図5を参照すると、本発明の実施例であるコンピュータシステムは、パーティション1(11)〜2(11)までのマルチパーティションを構成し、加えて、予備CELL1n 及び予備CELL1mが接続されている。
次に、図5及び図6のフローチャートを参照して本発明の第2の実施例の動作について詳細に説明する。
まず、サーバ管理手段5は、予備CELL1のみでパーティションを構成した立ち上げをサービスプロセッサ2へ指示する(図6のステップC1)。次に、サービスプロセッサ2は予備CELLのみでパーティションを構成しHW初期化を実施する(ステップC2)。
さらに、BIOSを主記憶上にアップロードし、CELLへ対してリセットの指示を出す(ステップC3)。次にBIOSはプロセッサの初期化およびテストを実施する(ステップC4)。 次に、BIOSは、チップセットおよびメモリの初期化を行う(ステップC5)。
ステップC4またはC5で何らかの異常が検出された場合には、BIOS BOOT異常処理を行いサービスプロセッサへ異常終了通知を送る(ステップC6)。
図3に示す本予備CELL試験のフローと同様に、IO初期化を全てスキップし、BIOS BOOT完了後停止し、サービスプロセッサへ終了通知を送る(ステップC8)。 その後、サービスプロセッサ2は、サーバ管理手段5へ対して終了結果を通知する。通知を受け取った、サーバ管理手段は、パーティション削除指示をサービスプロセッサ2へ通知する。終了通知が正常終了の場合には、予備CELLをシステムへ組み込む。(すなわち、図4のステップB1から開始) 。上記終了通知が、異常終了のケースは、サーバ管理手段5内で試験対象予備CELL1が故障している旨を記憶し(ステップC13)、次は、予備CELL2を試験対象へ変更し、再度C1から試験を開始する(ステップC15)。
本実施例では、予備CELLが複数あるケースに、たとえば1番目の予備CELLが故障していても、2番目の予備CELLが正常であれば、2番目のCELLをシステムへ組み込み可能であることを事前にサーバ管理手段が判断し自動的に制御可能である。
本発明によれば、大規模なマルチパーティション構成のシステムにおいて、予備のCELLを搭載しておき、障害時点では迅速に予備CELLへ切り替える運用が行われているシステムにおいて、組み込む前に定期的に正常性を確認しておくことが可能である。
本発明は、安全に、予備系―>運用系CELLへの切り替えを行うことが要求されるミッションクリティカルなシステムへの適用で有効である。
本発明の第1の実施例の構成を説明するブロック図である。 本発明の第1の実施例の予備セルを運用対象として組込を行った構成を説明するブロック図である。 本発明の第1の実施例の動作を説明するフローチャートである。 本発明の第1の実施例の動作を説明するフローチャートである。 本発明の第2の実施例の構成を説明するブロック図である。 本発明の第2の実施例の動作を説明するフローチャートである。
符号の説明
1(11) パーティション
n(1n) パーティション
1m 予備CELL
1m11 CPU
1m12 メモリ
2 サービスプロセッサ
4 バス
5 サーバ管理手段

Claims (2)

  1. CPUと主記憶メモリを搭載したCELLノードとI/Oノードとを含む1以上の運用パーティションと、CELLノードのみからなる1以上の予備パーティションと、を備えたサーバにおいて、前記運用パーティションへの組込前の前記予備パーティションに対する診断試験を、I/O系の診断機能を持たないBIOSによって適宜行うことを特徴とする予備CELL試験システム。
  2. 前記サーバとバス接続したサービスプロセッサから前記予備パーティションへの前記BIOSのアップロードを行い診断試験を実行することを特徴とする請求項1記載の予備CELL試験システム。
JP2005086462A 2005-03-24 2005-03-24 予備cell試験システム Withdrawn JP2006268521A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005086462A JP2006268521A (ja) 2005-03-24 2005-03-24 予備cell試験システム

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005086462A JP2006268521A (ja) 2005-03-24 2005-03-24 予備cell試験システム

Publications (1)

Publication Number Publication Date
JP2006268521A true JP2006268521A (ja) 2006-10-05

Family

ID=37204411

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005086462A Withdrawn JP2006268521A (ja) 2005-03-24 2005-03-24 予備cell試験システム

Country Status (1)

Country Link
JP (1) JP2006268521A (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009205427A (ja) * 2008-02-27 2009-09-10 Nec Corp 情報処理システム、リソース診断方法、および診断管理プログラム
JP2010092127A (ja) * 2008-10-03 2010-04-22 Fujitsu Ltd コンピュータ装置、プロセッサ診断方法、及びプロセッサ診断制御プログラム
WO2010061446A1 (ja) * 2008-11-27 2010-06-03 富士通株式会社 情報処理装置,処理部切換方法及び処理部切換プログラム
JP2012150699A (ja) * 2011-01-20 2012-08-09 Nec Corp 故障検出装置、故障検出方法、及び、故障検出プログラム
US8321608B2 (en) 2007-03-01 2012-11-27 Hitachi, Ltd. Pool I/O device operation confirmation method and computer system
WO2015107650A1 (ja) * 2014-01-16 2015-07-23 株式会社日立製作所 複数のサーバを有するサーバシステムの管理システム
JP2016014940A (ja) * 2014-06-30 2016-01-28 日本信号株式会社 システム復帰回路及びシステム復帰方法
JP2019079156A (ja) * 2017-10-22 2019-05-23 ホーチキ株式会社 トンネル防災システム

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8321608B2 (en) 2007-03-01 2012-11-27 Hitachi, Ltd. Pool I/O device operation confirmation method and computer system
JP2009205427A (ja) * 2008-02-27 2009-09-10 Nec Corp 情報処理システム、リソース診断方法、および診断管理プログラム
JP2010092127A (ja) * 2008-10-03 2010-04-22 Fujitsu Ltd コンピュータ装置、プロセッサ診断方法、及びプロセッサ診断制御プログラム
WO2010061446A1 (ja) * 2008-11-27 2010-06-03 富士通株式会社 情報処理装置,処理部切換方法及び処理部切換プログラム
JP5234115B2 (ja) * 2008-11-27 2013-07-10 富士通株式会社 情報処理装置,処理部切換方法及び処理部切換プログラム
US8555110B2 (en) 2008-11-27 2013-10-08 Fujitsu Limited Apparatus, method, and program configured to embed a standby unit based on an abnormality of an active unit
JP2012150699A (ja) * 2011-01-20 2012-08-09 Nec Corp 故障検出装置、故障検出方法、及び、故障検出プログラム
WO2015107650A1 (ja) * 2014-01-16 2015-07-23 株式会社日立製作所 複数のサーバを有するサーバシステムの管理システム
JP2016014940A (ja) * 2014-06-30 2016-01-28 日本信号株式会社 システム復帰回路及びシステム復帰方法
JP2019079156A (ja) * 2017-10-22 2019-05-23 ホーチキ株式会社 トンネル防災システム

Similar Documents

Publication Publication Date Title
JP4586750B2 (ja) コンピュータシステムおよび起動監視方法
JP5828348B2 (ja) 試験サーバ、情報処理システム、試験プログラムおよび試験方法
JP4568764B2 (ja) システム監視装置の制御方法、プログラム及びコンピュータシステム
JP5234115B2 (ja) 情報処理装置,処理部切換方法及び処理部切換プログラム
US10789141B2 (en) Information processing device and information processing method
WO2019156062A1 (ja) 情報処理システム、情報処理装置、情報処理装置のbios更新方法、及び情報処理装置のbios更新プログラム
US20160378603A1 (en) Automated fault recovery
KR100725080B1 (ko) 정보 처리 장치 및 시스템 버스 제어 방법
CN109976886B (zh) 内核远程切换方法及装置
US20130117518A1 (en) System controller, information processing system and method of saving and restoring data in the information processing system
ES2689948T3 (es) Métodos y aparato para arrancar de manera múltiple automáticamente un sistema informático
JP2015035175A (ja) 情報処理装置、仮想マシン制御方法および仮想マシン制御プログラム
JP2006268521A (ja) 予備cell試験システム
US8745436B2 (en) Information processing apparatus, information processing system, and control method therefor
JP2008003735A (ja) 無停電電源装置に接続された情報処理システムの自動停止方式
US9195554B2 (en) Information processing apparatus and maintenance method of an information processing apparatus
CN107291505A (zh) 一种存储系统控制器升级的方法及装置
JP5549688B2 (ja) 情報処理システム、及び、情報処理システムの制御方法
JP6232877B2 (ja) 情報処理装置、情報処理方法及びプログラム
JP2009015525A (ja) データ処理装置及びその制御方法
JP5220281B2 (ja) 情報処理システムのコアセル変更制御方式及びその制御プログラム
JP5953976B2 (ja) ファームウェア交換支援プログラム、ファームウェア交換支援方法、及び処理装置
JPH05216855A (ja) マルチcpu制御方式
JP2003029998A (ja) 冗長あるいは二重化された論理部の動作状態を表示するコンソールを備えた情報処理装置
CN118590422A (zh) 节点高可用的实现方法、系统、计算机设备及存储介质

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20080603