JP2006230186A - 半導体装置 - Google Patents

Abstract

【課題】スイッチング電源回路全体でのオープンループの位相余裕を向上させ、出力電圧を安定化し得るとともに、出力電圧の応答を高速化し得るスイッチング電源回路を得る。
【解決手段】本発明に係るスイッチング電源回路は、従来のスイッチング電源回路に加えて、抵抗２０及びコンデンサ２１を備えている。抵抗２０は、ノードＮ１ａとコンデンサ２１との間に接続されている。コンデンサ２１は、抵抗２０とノードＮ２との間に接続されている。抵抗２０及びコンデンサ２１は、位相補償回路１９を構成している。位相補償回路１９は、抵抗２０の抵抗値Ｒ４及びコンデンサ２１のキャパシタンスＣ４を調整することにより、インダクタ５ａ及びコンデンサ６の共振周波数に合わせたカットオフ周波数を有している。
【選択図】図２

Description

本発明は、半導体装置に関し、特にスイッチング電源回路に関する。

半導体装置の一つであるスイッチング電源回路では、直列抵抗体によって出力電圧を分圧することにより得られる電圧と、所定の基準電圧との誤差をエラーアンプによって増幅し、その誤差に基づいてスイッチング素子のオンデューティをＰＷＭ（Pulse Width Modulator）コンパレータによって制御することにより、出力電圧の値が一定値に保たれる。これにより、入力された直流電圧から所望の直流電圧が得られる。

なお、スイッチング電源回路に関する従来の技術が、例えば下記特許文献１〜３に開示されている。

特開２００１−８６７４０号公報 特開２００３−５２１７０号公報 特開２００４−８０９８５号公報

上記の通りスイッチング電源回路では、出力電圧をエラーアンプにフィードバックすることによって、出力電圧の制御を行っている。ところで、スイッチング電源回路は、入力端子と出力端子との間に、インダクタ及びコンデンサから成るローパスフィルタ回路が接続されている。従って、出力電圧をエラーアンプにフィードバックする構成によると、フィードバックループに上記のインダクタ及びコンデンサが含まれることになる。そのため、インダクタとコンデンサとの共振周波数において電源回路全体でのオープンループの位相が約１８０°変化してしまうため、位相余裕がなくなって回路が発振してしまうという問題がある。

本発明はかかる問題を解決するために成されたものであり、新たなフィードバックループを追加することにより、スイッチング電源回路全体でのオープンループの位相余裕を向上させ、出力電圧を安定化し得るとともに、出力電圧の応答を高速化し得る半導体装置を得ることを目的とする。

第１の発明に係る半導体装置は、入力端子と、出力端子と、前記入力端子と前記出力端子との間に接続されたスイッチング素子と、前記出力端子の電圧である出力電圧を検出する出力電圧検出回路と、前記スイッチング素子の制御電極と前記出力電圧検出回路との間に接続され、前記出力電圧検出回路によって検出された前記出力電圧に基づいて前記スイッチング素子の駆動を制御する制御回路と、前記スイッチング素子の出力電極である第１のノードと、前記出力電圧検出回路と前記制御回路との間の第２のノードとの間に接続され、抵抗素子及び容量素子を含むフィードバック回路とを備える。

第２の発明に係る半導体装置は、入力端子と、出力端子と、前記入力端子と前記出力端子との間の第１のノードと、接地電位との間に接続されたスイッチング素子と、前記出力端子の電圧である出力電圧を検出する出力電圧検出回路と、前記スイッチング素子の制御電極と前記出力電圧検出回路との間に接続され、前記出力電圧検出回路によって検出された前記出力電圧に基づいて前記スイッチング素子の駆動を制御する制御回路と、前記制御電極と、前記出力電圧検出回路と前記制御回路との間の第２のノードとの間に接続され、抵抗素子及び容量素子を含むフィードバック回路とを備える。

第３の発明に係る半導体装置は、入力端子と、出力端子と、前記入力端子と前記出力端子との間に接続されたトランスと、前記トランスに接続されたスイッチング素子と、前記出力端子の電圧である出力電圧を検出する出力電圧検出回路と、前記スイッチング素子の制御電極と前記出力電圧検出回路との間に接続され、前記出力電圧検出回路によって検出された前記出力電圧に基づいて前記スイッチング素子の駆動を制御する制御回路と、前記制御電極と前記出力電圧検出回路との間の第１のノードと、前記出力電圧検出回路と前記制御回路との間の第２のノードとの間に接続され、抵抗素子及び容量素子を含むフィードバック回路とを備える。

第４の発明に係る半導体装置は、入力端子と、出力端子と、前記入力端子と前記出力端子との間に接続されたスイッチング素子と、前記出力端子の電圧である出力電圧を検出する出力電圧検出回路と、前記スイッチング素子の制御電極と前記出力電圧検出回路との間に接続され、前記出力電圧検出回路によって検出された前記出力電圧に基づいて前記スイッチング素子の駆動を制御する制御回路と、前記制御電極と、前記出力電圧検出回路と前記制御回路との間のノードとの間に接続され、抵抗素子及び容量素子を含むフィードバック回路とを備える。

第５の発明に係る半導体装置は、第１の入力端子と、第１の出力端子と、前記第１の入力端子と前記第１の出力端子との間に接続された第１のスイッチング素子と、前記第１の出力端子の電圧である第１の出力電圧を検出する第１の出力電圧検出回路と、前記第１のスイッチング素子の制御電極と前記第１の出力電圧検出回路との間に接続され、前記第１の出力電圧検出回路によって検出された前記第１の出力電圧に基づいて前記第１のスイッチング素子の駆動を制御する第１の制御回路と、前記第１のスイッチング素子の出力電極である第１のノードと、前記第１の出力電圧検出回路と前記第１の制御回路との間の第２のノードとの間に接続され、第１の抵抗素子及び第１の容量素子を含む第１のフィードバック回路と、第２の入力端子と、第２の出力端子と、前記第２の入力端子と前記第２の出力端子との間の第３のノードと、接地電位との間に接続された第２のスイッチング素子と、前記第２の出力端子の電圧である第２の出力電圧を検出する第２の出力電圧検出回路と、前記第２のスイッチング素子の制御電極と前記第２の出力電圧検出回路との間に接続され、前記第２の出力電圧検出回路によって検出された前記第２の出力電圧に基づいて前記第２のスイッチング素子の駆動を制御する第２の制御回路と、前記第２のスイッチング素子の前記制御電極と、前記第２の出力電圧検出回路と前記第２の制御回路との間の第４のノードとの間に接続され、第２の抵抗素子及び第２の容量素子を含む第２のフィードバック回路とを備える。

第１の発明に係る半導体装置によれば、スイッチング電源回路全体でのオープンループの位相余裕を向上することができる。

第２の発明に係る半導体装置によれば、スイッチング電源回路全体でのオープンループの位相余裕を向上することができる。

第３の発明に係る半導体装置によれば、スイッチング電源回路全体でのオープンループの位相余裕を向上することができる。

第４の発明に係る半導体装置によれば、スイッチング電源回路全体でのオープンループの位相余裕を向上することができる。

第５の発明に係る半導体装置によれば、スイッチング電源回路全体でのオープンループの位相余裕を向上することができる。

本発明に係る半導体装置は、各種の電子機器に適用可能であり、特に、これらに限定するものではないが、ディジタルスチルカメラ（ＤＳＣ）やディジタルビデオカメラ（ＤＶＣ）等の携帯機器で、入力直流電圧が１．５Ｖ〜４．２Ｖ程度、出力直流電圧が−８Ｖ〜＋１６Ｖ程度のスイッチング電源として用いられる。

以下、本発明に係る半導体装置の実施の形態について、スイッチング電源回路を例にとり、図面を用いて詳細に説明する。なお、異なる図面において同一の符号を付した要素は、同一又は相当する要素を示すものとする。

図１は、従来のスイッチング電源回路の構成を示す回路図であり、図２は、図１に対応させて、本発明の実施の形態に係るスイッチング電源回路の構成を示す回路図である。図１，２には、降圧ダイオード整流方式のスイッチング電源回路が示されている。

図１を参照して、降圧ダイオード整流方式の従来のスイッチング電源回路は、入力端子１、出力端子２、ＰＭＯＳトランジスタ３ａ、ダイオード４ａ、インダクタ５ａ（インダクタンスＬ１）、コンデンサ６，１６，１７（キャパシタンスＣ１，Ｃ２，Ｃ３）、抵抗７，８，１８（抵抗値Ｒ１，Ｒ２，Ｒ３）、エラーアンプ９、電源１０、ＰＷＭコンパレータ１１、三角波発振器１２、及びゲートドライバ１３ａを備えている。

入力端子１には、直流電圧である入力電圧ＶＩＮが入力される。出力端子２からは、直流電圧である出力電圧ＶＯＵＴが出力される。ＰＭＯＳトランジスタ３ａのゲート電極はゲートドライバ１３ａの出力端子に接続されており、ソース電極は入力端子１に接続されており、ドレイン電極はノードＮ１ａに接続されている。ダイオード４ａのアノード電極は接地電位（回路の基準電位）に接続されており、カソード電極はノードＮ１ａに接続されている。

インダクタ５ａは、ノードＮ１ａと出力端子２との間に接続されている。コンデンサ６は、出力端子２と接地電位との間に接続されている。抵抗７は、出力端子２とノードＮ２との間に接続されている。抵抗８は、ノードＮ２と接地電位との間に接続されている。コンデンサＣ２は、出力端子２とノードＮ２との間に接続されており、位相補償回路１４を構成している。

エラーアンプ９の第１入力端子（−側）はノードＮ２に接続されており、第２入力端子（＋側）は電源１０に接続されており、出力端子はノードＮ３に接続されている。電源１０は、エラーアンプ９の第２入力端子と接地電位との間に接続されており、所定の基準電圧を出力する。コンデンサ１７は、ノードＮ３と抵抗１８との間に接続されている。抵抗１８は、コンデンサ１７とノードＮ２との間に接続されている。コンデンサ１７及び抵抗１８は、位相補償回路１５を構成している。

ＰＷＭコンパレータ１１の第１入力端子（＋側）はノードＮ３に接続されており、第２入力端子（−側）は三角波発振器１２に接続されており、出力端子はゲートドライバ１３ａの入力端子に接続されている。ゲートドライバ１３ａの出力端子はＰＭＯＳトランジスタ３ａのゲート電極に接続されている。

図２を参照して、本実施の形態に係るスイッチング電源回路も、図１に示した従来のスイッチング電源回路と同様に、入力端子１、出力端子２、ＰＭＯＳトランジスタ３ａ、ダイオード４ａ、インダクタ５ａ、コンデンサ６，１６，１７、抵抗７，８，１８、エラーアンプ９、電源１０、ＰＷＭコンパレータ１１、三角波発振器１２、及びゲートドライバ１３ａを備えている。さらに本実施の形態に係るスイッチング電源回路は、従来のスイッチング電源回路に加えて、抵抗２０（抵抗値Ｒ４）及びコンデンサ２１（キャパシタンスＣ４）を備えている。

抵抗２０は、ノードＮ１ａとコンデンサ２１との間に接続されている。コンデンサ２１は、抵抗２０とノードＮ２との間に接続されている。抵抗２０及びコンデンサ２１は、位相補償回路１９を構成している。位相補償回路１９は、抵抗２０の抵抗値Ｒ４及びコンデンサ２１のキャパシタンスＣ４を調整することにより、インダクタ５ａ及びコンデンサ６の共振周波数に合わせたカットオフ周波数を有している。インダクタ５ａ及びコンデンサ６を含まず、抵抗２０及びコンデンサ２１の直列接続体を含むフィードバック回路を、ＰＭＯＳトランジスタ３ａのドレイン電極と、エラーアンプ９の第１入力端子との間に接続することにより、スイッチング電源回路全体でのオープンループの位相余裕が大きくなる。つまり、位相補償回路１９を追加することによって位相が進み、インダクタ５ａ及びコンデンサ６による位相の変化が軽減される。

ノードＮ２には、出力電圧ＶＯＵＴが抵抗７，８の抵抗値Ｒ１，Ｒ２によって分圧された分圧電圧が現れる。つまり、抵抗７，８は、出力電圧ＶＯＵＴを検出するための出力電圧検出回路として機能する。

エラーアンプ９は、ノードＮ２の分圧電圧と、電源１０から入力された所定の基準電圧との誤差を増幅し、誤差信号を出力する。ＰＷＭコンパレータ１１は、エラーアンプ９から入力された誤差信号と、三角波発振器１２から入力された三角波信号とに応じて、パルス幅が変調されたパルス信号を生成する。ゲートドライバ１３ａは、ＰＷＭコンパレータ１１から入力されたパルス信号に基づいて、スイッチング素子であるＰＭＯＳトランジスタ３ａの駆動を制御し、これにより、出力電圧ＶＯＵＴの値が一定値に保たれて、入力された直流電圧（ＶＩＮ）から所望の直流電圧（ＶＯＵＴ）が得られる。つまり、エラーアンプ９、ＰＷＭコンパレータ１１、電源１０、三角波発振器１２、及びゲートドライバ１３ａは、抵抗７，８から成る出力電圧検出回路によって検出された出力電圧ＶＯＵＴ（厳密にはノードＮ２の分圧電圧）に基づいてＰＭＯＳトランジスタ３ａのスイッチングを制御するための、制御回路として機能する。

図３は、図２に示したスイッチング電源回路を機能的に表したブロック図である。図３では、図２に示したＰＭＯＳトランジスタ３ａがスイッチング素子３０として表されており、図２に示したインダクタ５ａ及びコンデンサ６がローパスフィルタ３１として表されており、図２に示した抵抗７，８が出力電圧検出回路３２として表されており、図２に示したエラーアンプ９、ＰＷＭコンパレータ１１、電源１０、三角波発振器１２、及びゲートドライバ１３ａが、制御回路３３として表されている。なお、図３では、図２に示した位相補償回路１４，１５の記載は省略している。図３において太線３５で囲んだ部分は、ＩＣとして集積化が可能な部分である。入力端子１は直流電源３６に接続されており、出力端子２は負荷３７に接続されており、ローパスフィルタ３１は端子３４に接続されている。

図４は、図１に示した従来のスイッチング電源回路（従来回路）と、図２に示した本実施の形態に係るスイッチング電源回路（本発明における回路）とに関するオープンループボード線図である。従来回路では、インダクタ５ａ及びコンデンサ６の共振周波数における位相余裕が６°以下である。つまり、従来回路では位相余裕が少ないため、外部の寄生ＬＣＲに起因して出力電圧ＶＯＵＴが発振する可能性が高く、出力電圧ＶＯＵＴが不安定である。一方、本発明における回路では、インダクタ５ａ及びコンデンサ６の共振周波数における位相余裕が５２°程度であり、従来回路と比較して位相余裕が大幅に向上されている（図４の領域Ｐ参照）。

図２に示したように、本実施の形態に係るスイッチング電源回路によると、抵抗２０及びコンデンサ２１の直列接続体を含む位相補償回路１９が、ＰＭＯＳトランジスタ３ａのドレイン電極と、エラーアンプ９の第１入力端子との間に接続されている。これにより、図４に示したボード線図から明らかなように、スイッチング電源回路全体でのオープンループの位相余裕が大きくなる。その結果、図１に示した従来のスイッチング電源回路と比較して位相余裕が大幅に向上され、出力電圧ＶＯＵＴを安定化し得るとともに、出力電圧ＶＯＵＴの応答を高速化することができる。

以下、本発明の変形例について説明する。以下に述べる全ての変形例においても、上記した実施の形態に係るスイッチング電源回路と同様の効果を得ることができる。

第１の変形例．
図５は、従来のスイッチング電源回路の構成を示す回路図であり、図６は、図５に対応させて、本発明の第１の変形例に係るスイッチング電源回路の構成を示す回路図である。図５，６には、降圧同期整流方式のスイッチング電源回路が示されている。

図５に示した従来のスイッチング電源回路では、図１に示した従来のスイッチング電源回路におけるダイオード４ａの代わりに、ＮＭＯＳトランジスタ４０ａ及びゲートドライバ４１ａが設けられている。ＮＭＯＳトランジスタ４０ａのゲート電極はゲートドライバ４１ａの出力端子に接続されており、ソース電極は接地電位に接続されており、ドレイン電極はノードＮ１ａに接続されている。ゲートドライバ４１ａの入力端子は、ＰＷＭコンパレータ１１の出力端子に接続されている。

図６に示した本発明の第１の変形例に係るスイッチング電源回路は、図５に示した従来のスイッチング電源回路に加えて、抵抗２０及びコンデンサ２１を含む位相補償回路１９を備えている。図２に示した本発明の実施の形態に係るスイッチング電源回路と同様に、抵抗２０はノードＮ１ａとコンデンサ２１との間に接続されており、コンデンサ２１は抵抗２０とノードＮ２との間に接続されている。

第２の変形例．
図７は、従来のスイッチング電源回路の構成を示す回路図であり、図８は、図７に対応させて、本発明の第２の変形例に係るスイッチング電源回路の構成を示す回路図である。図７，８には、昇圧ダイオード整流方式のスイッチング電源回路が示されている。

図７を参照して、昇圧ダイオード整流方式の従来のスイッチング電源回路は、ＮＭＯＳトランジスタ３ｂ、ダイオード４ｂ、インダクタ５ｂ、及びゲートドライバ１３ｂと、図１に示した従来のスイッチング電源回路と同様の、入力端子１、出力端子２、コンデンサ６，１６，１７、抵抗７，８，１８、エラーアンプ９、電源１０、ＰＷＭコンパレータ１１、及び三角波発振器１２を備えている。

インダクタ５ｂは、入力端子１とノードＮ１ｂとの間に接続されている。ＮＭＯＳトランジスタ３ｂのゲート電極はゲートドライバ１３ｂの出力端子に接続されており、ソース電極は接地電位に接続されており、ドレイン電極はノードＮ１ｂに接続されている。ゲートドライバ１３ｂの入力端子は、ＰＷＭコンパレータ１１の出力端子に接続されている。ダイオード４ｂのアノード電極はノードＮ１ｂに接続されており、カソード電極は出力端子２に接続されている。

図８に示した本発明の第２の変形例に係るスイッチング電源回路は、図７に示した従来のスイッチング電源回路に加えて、抵抗２０及びコンデンサ２１を含む位相補償回路１９を備えている。抵抗２０はＮＭＯＳトランジスタ３ｂのゲート電極とコンデンサ２１との間に接続されており、コンデンサ２１は抵抗２０とノードＮ２との間に接続されている。

第３の変形例．
図９は、従来のスイッチング電源回路の構成を示す回路図であり、図１０は、図９に対応させて、本発明の第３の変形例に係るスイッチング電源回路の構成を示す回路図である。図９，１０には、昇圧同期整流方式のスイッチング電源回路が示されている。

図９に示した従来のスイッチング電源回路では、図７に示した従来のスイッチング電源回路におけるダイオード４ｂの代わりに、ＰＭＯＳトランジスタ４０ｂ及びゲートドライバ４１ｂが設けられている。ＰＭＯＳトランジスタ４０ｂのゲート電極はゲートドライバ４１ｂの出力端子に接続されており、ソース電極はノードＮ１ｂに接続されており、ドレイン電極は出力端子２に接続されている。ゲートドライバ４１ｂの入力端子は、ＰＷＭコンパレータ１１の出力端子に接続されている。

図１０に示した本発明の第３の変形例に係るスイッチング電源回路は、図９に示した従来のスイッチング電源回路に加えて、抵抗２０及びコンデンサ２１を含む位相補償回路１９を備えている。図８に示した本発明の第２の変形例に係るスイッチング電源回路と同様に、抵抗２０はＮＭＯＳトランジスタ３ｂのゲート電極とコンデンサ２１との間に接続されており、コンデンサ２１は抵抗２０とノードＮ２との間に接続されている。

第４の変形例．
図１１は、従来のスイッチング電源回路の構成を示す回路図であり、図１２は、図１１に対応させて、本発明の第４の変形例に係るスイッチング電源回路の構成を示す回路図である。図１１，１２には、昇降圧ダイオード整流方式のスイッチング電源回路が示されている。

図１１を参照して、昇降圧ダイオード整流方式の従来のスイッチング電源回路は、図１に示した従来のスイッチング電源回路と同様の、入力端子１、出力端子２、ＰＭＯＳトランジスタ３ａ、ダイオード４ａ、インダクタ５ａ、コンデンサ６，１６，１７、抵抗７，８，１８、エラーアンプ９、電源１０、ＰＷＭコンパレータ１１、三角波発振器１２、及びゲートドライバ１３ａと、図７に示した従来のスイッチング電源回路と同様の、ＮＭＯＳトランジスタ３ｂ、ダイオード４ｂ、及びゲートドライバ１３ｂとを備えている。

図１２に示した本発明の第４の変形例に係るスイッチング電源回路は、図１１に示した従来のスイッチング電源回路に加えて、抵抗２０及びコンデンサ２１を含む位相補償回路１９を備えている。図２に示した本発明の実施の形態に係るスイッチング電源回路と同様に、抵抗２０はノードＮ１ａとコンデンサ２１との間に接続されており、コンデンサ２１は抵抗２０とノードＮ２との間に接続されている。

第５の変形例．
図１３は、従来のスイッチング電源回路の構成を示す回路図であり、図１４は、図１３に対応させて、本発明の第５の変形例に係るスイッチング電源回路の構成を示す回路図である。図１３，１４には、昇降圧同期整流方式のスイッチング電源回路が示されている。

図１３に示した従来のスイッチング電源回路では、図１１に示した従来のスイッチング電源回路におけるダイオード４ａの代わりに、ＮＭＯＳトランジスタ４０ａ及びゲートドライバ４１ａが設けられている。また、図１１に示した従来のスイッチング電源回路におけるダイオード４ｂの代わりに、ＰＭＯＳトランジスタ４０ｂ及びゲートドライバ４１ｂが設けられている。

図５に示した従来のスイッチング電源回路と同様に、ＮＭＯＳトランジスタ４０ａのゲート電極はゲートドライバ４１ａの出力端子に接続されており、ソース電極は接地電位に接続されており、ドレイン電極はノードＮ１ａに接続されている。ゲートドライバ４１ａの入力端子は、ＰＷＭコンパレータ１１の出力端子に接続されている。また、図９に示した従来のスイッチング電源回路と同様に、ＰＭＯＳトランジスタ４０ｂのゲート電極はゲートドライバ４１ｂの出力端子に接続されており、ソース電極はノードＮ１ｂに接続されており、ドレイン電極は出力端子２に接続されている。ゲートドライバ４１ｂの入力端子は、ＰＷＭコンパレータ１１の出力端子に接続されている。

図１４に示した本発明の第５の変形例に係るスイッチング電源回路は、図１３に示した従来のスイッチング電源回路に加えて、抵抗２０及びコンデンサ２１を含む位相補償回路１９を備えている。図１２に示した本発明の第４の変形例に係るスイッチング電源回路と同様に、抵抗２０はノードＮ１ａとコンデンサ２１との間に接続されており、コンデンサ２１は抵抗２０とノードＮ２との間に接続されている。

第６の変形例．
図１５は、従来のスイッチング電源回路の構成を示す回路図であり、図１６は、図１５に対応させて、本発明の第６の変形例に係るスイッチング電源回路の構成を示す回路図である。図１５，１６には、フライバック型のスイッチング電源回路が示されている。

図１５を参照して、フライバック型の従来のスイッチング電源回路は、トランス５ｃと、図７に示した従来のスイッチング電源回路と同様の、入力端子１、出力端子２、ＮＭＯＳトランジスタ３ｂ、ダイオード４ｂ、ゲートドライバ１３ｂ、コンデンサ６，１６，１７、抵抗７，８，１８、エラーアンプ９、電源１０、ＰＷＭコンパレータ１１、及び三角波発振器１２とを備えている。つまり、図１５に示した従来のスイッチング電源回路では、図７に示したインダクタ５ｂの代わりに、トランス５ｃが設けられている。

図１６に示した本発明の第６の変形例に係るスイッチング電源回路は、図１５に示した従来のスイッチング電源回路に加えて、抵抗２０及びコンデンサ２１を含む位相補償回路１９を備えている。抵抗２０は、ＮＭＯＳトランジスタ３ｂのゲート電極とゲートドライバ１３ｂとの間のノードＮ１ｂと、コンデンサ２１との間に接続されている。コンデンサ２１は、抵抗２０とノードＮ２との間に接続されている。

第７の変形例．
図１７は、従来のスイッチング電源回路の構成を示す回路図であり、図１８は、図１７に対応させて、本発明の第７の変形例に係るスイッチング電源回路の構成を示す回路図である。図１７，１８には、極性反転型のスイッチング電源回路が示されている。

図１７を参照して、極性反転型の従来のスイッチング電源回路は、ＰＭＯＳトランジスタ３ｃ、インダクタ５ｃ、ダイオード４ｃ、及びゲートドライバ１３ｃと、図１に示した従来のスイッチング電源回路と同様の、入力端子１、出力端子２、コンデンサ６，１６，１７、抵抗７，８，１８、エラーアンプ９、電源１０、ＰＷＭコンパレータ１１、及び三角波発振器１２とを備えている。

ＰＭＯＳトランジスタ３ｃのゲート電極はゲートドライバ１３ｃの出力端子に接続されており、ドレイン電極は入力端子１に接続されており、ソース電極はノードＮ１ｃに接続されている。ゲートドライバ１３ｃの入力端子は、ＰＷＭコンパレータ１１の出力端子に接続されている。ダイオード４ｃのアノード電極は出力端子２に接続されており、カソード電極はノードＮ１ｃに接続されている。インダクタ５ｃは、ノードＮ１ｃと接地電位との間に接続されている。

図１８に示した本発明の第７の変形例に係るスイッチング電源回路は、図１７に示した従来のスイッチング電源回路に加えて、抵抗２０及びコンデンサ２１を含む位相補償回路１９を備えている。抵抗２０は、ＰＭＯＳトランジスタ３ｃのゲート電極と、コンデンサ２１との間に接続されている。コンデンサ２１は、抵抗２０とノードＮ２との間に接続されている。

第８の変形例．
図１９は、本発明の第８の変形例に係るスイッチング電源回路の構成を示す回路図である。本発明の第８の変形例に係るスイッチング電源回路は、図６に示した降圧同期整流方式のスイッチング電源回路と、図１０に示した昇圧同期整流方式のスイッチング電源回路とが、同一のＩＣチップ内に搭載されたものである。

降圧同期整流方式のスイッチング電源回路は、入力端子１₂、出力端子２₂、ＰＭＯＳトランジスタ３ａ、ＮＭＯＳトランジスタ４０ａ、インダクタ５ａ、コンデンサ６₂，１６₂，１７₂，２１₂、抵抗７₂，８₂，１８₂，２０₂、エラーアンプ９₂、電源１０、ＰＷＭコンパレータ１１₂、三角波発振器１２、ゲートドライバ１３ａ，４１ａ、ＤＴＣ（Dead Time Controller）５０、ＡＮＤ回路５１₂、及び制御回路５２₂を備えている。抵抗２０₂とコンデンサ２１₂とによって、位相補償回路１９₂が構成されている。

昇圧同期整流方式のスイッチング電源回路は、入力端子１₁、出力端子２₁、ＮＭＯＳトランジスタ３ｂ、ＰＭＯＳトランジスタ４０ｂ、インダクタ５ｂ、コンデンサ６₁，１６₁，１７₁，２１₁、抵抗７₁，８₁，１８₁，２０₁、エラーアンプ９₁、電源１０、ＰＷＭコンパレータ１１₁、三角波発振器１２、ゲートドライバ１３ｂ，４１ｂ、ＤＴＣ５０、ＡＮＤ回路５１₁、及び制御回路５２₁を備えている。抵抗２０₁とコンデンサ２１₁とによって、位相補償回路１９₁が構成されている。

なお、ゲートドライバ１３ａ，１３ｂ，４１ａ，４１ｂは、ＭＯＳトランジスタ又はバイポーラトランジスタ等のスイッチング素子であってもよい。

図１９に示した回路の各要素間の接続関係は、図６，１０に示した回路の各要素間の接続関係と基本的に同様であるため、ここでの詳細な説明は省略する。なお、ＤＴＣ５０及びＡＮＤ回路５１₁，５１₂は、ＰＭＯＳトランジスタ３ａ，４０ｂ及びＮＭＯＳトランジスタ３ｂ，４０ａを定期的にオフさせるための制御を行う。また、制御回路５２₁は、ＮＭＯＳトランジスタ３ｂのオン／オフの切り換えタイミングと、ＰＭＯＳトランジスタ４０ｂのオフ／オンの切り換えタイミングとをずらすための制御を行う。同様に制御回路５２₂は、ＰＭＯＳトランジスタ３ａのオン／オフの切り換えタイミングと、ＮＭＯＳトランジスタ４０ａのオフ／オンの切り換えタイミングとをずらすための制御を行う。

なお、以上の説明では、図６に示した回路と図１０に示した回路との組合せについて述べたが、これに限らず、図２，６，８，１０，１２，１４，１６，１８にそれぞれ示した回路を任意に組み合わせることが可能である。

第９の変形例．
図２０は、図２に対応させて、本発明の第９の変形例に係るスイッチング電源回路の第１の構成を示す回路図である。図２０に示した回路では、抵抗２０とコンデンサ２１との接続順序が、図２に示した回路とは逆となっている。つまり、図２０に示した位相補償回路１９ａでは、コンデンサ２１は抵抗２０を介してノードＮ２に接続されている。一方、図２に示した位相補償回路１９では、抵抗２０はコンデンサ２１を介してノードＮ２に接続されている。

図２１は、図２に対応させて、本発明の第９の変形例に係るスイッチング電源回路の第２の構成を示す回路図である。図２１に示した回路では、コンデンサ２１の両側に抵抗２０ａ，２０ｂが接続されている。つまり、図２１に示した位相補償回路１９ｂでは、抵抗２０ａはコンデンサ２１及び抵抗２０ｂを介してノードＮ２に接続されている。

このように、図２に示した位相補償回路１９の代わりに、図２０に示した位相補償回路１９ａ又は図２１に示した位相補償回路１９ｂを用いることが可能である。図６，８，１０，１２，１４，１６，１８にそれぞれ示した位相補償回路１９、及び図１９に示した位相補償回路１９₁，１９₂についても同様である。

但し、トランジスタのゲートキャパシタによってコンデンサＣ４を構成する場合等においては、サージ耐圧を高めて回路を保護する観点から、入力端子１から見て抵抗Ｒ４及びコンデンサ２１がこの順に配設された構成が望ましい。つまり、図２０に示した位相補償回路１９ａよりも、図２等に示した位相補償回路１９や図２１に示した位相補償回路１９ｂのほうが望ましい。

第１実施例．
以下では、図６に示した降圧同期整流方式のスイッチング電源回路を例にとり、抵抗１８，２０の各抵抗値Ｒ３，Ｒ４、コンデンサ６，１７，２１の各キャパシタンスＣ１，Ｃ３，Ｃ４、及びインダクタ５ａのインダクタンスＬ１の具体的数値について述べる。

抵抗値Ｒ４、キャパシタンスＣ１，Ｃ４、及びインダクタンスＬ１のそれぞれの望ましい範囲は、三角波発振器１２の発振周波数に応じて変化する。三角波発振器１２の発振周波数は、５００Ｈｚ〜数ＭＨｚである。この場合、抵抗値Ｒ４の望ましい範囲は１０ｋΩ〜１０００ｋΩであり、キャパシタンスＣ１の望ましい範囲は１μＦ〜１００μＦであり、キャパシタンスＣ４の望ましい範囲は１ｐＦ〜１０００ｐＦであり、インダクタンスＬ１の望ましい範囲は０．１μＨ〜１００μＨである。

具体例として、三角波発振器１２の発振周波数が１ＭＨｚである場合、抵抗値Ｒ４の望ましい範囲は１０ｋΩ〜数１００ｋΩであり、キャパシタンスＣ１の望ましい範囲は１μＦ〜数１０μＦであり、キャパシタンスＣ４の望ましい範囲は１ｐＦ〜数１００ｐＦであり、インダクタンスＬ１の望ましい範囲は０．１μＨ〜数μＨである。

また、抵抗値Ｒ３の望ましい範囲は数ｋΩ〜数１０ｋΩであり、キャパシタンスＣ３の望ましい範囲は数ｐＦ〜数１０ｐＦである。従って、抵抗値Ｒ３のオーダー（１０³〜１０⁴）と抵抗値Ｒ４のオーダー（１０⁴〜１０⁵）との差は二桁以内であり、キャパシタンスＣ３のオーダー（１０^-12〜１０^-11）とキャパシタンスＣ４のオーダー（１０^-12〜１０^-10）との差も二桁以内である。

抵抗値Ｒ３及びキャパシタンスＣ３が抵抗値Ｒ４及びキャパシタンスＣ４に比べてあまりにも小さくなり過ぎると、位相補償回路１５による効果が得られなくなる。そこで、上記の通りオーダーの差が二桁以内になるように抵抗値Ｒ３，Ｒ４及びキャパシタンスＣ３，Ｃ４を設定することにより、かかる問題を回避することができる。

なお、以上の説明では図６に示した回路を例にとって抵抗値Ｒ３，Ｒ４、キャパシタンスＣ１，Ｃ３，Ｃ４、及びインダクタンスＬ１の具体的数値について述べたが、図２，８，１０，１２，１４，１６，１８，１９にそれぞれ示した回路についても、同様の数値を適用することができる。

第２実施例．
図２２は、本発明に係るスイッチング電源回路が搭載されたＩＣチップのレイアウトパターンの一部を模式的に示す上面図である。シリコン基板１００の所定の領域内に、エラーアンプ９、抵抗１８，２０、及びコンデンサ１７，２１が形成されている。

また、図２３は、図２２に示したＩＣチップのうち、抵抗２０及びコンデンサ２１が形成されている部分の断面構造を示す断面図である。Ｐ型のシリコン基板１００の上面内に、Ｎ型のウェル１０１，１０２が部分的に形成されている。ウェル１０１の上面内に、抵抗２０として作用するＰ⁺型の不純物拡散層１０３が部分的に形成されている。ウェル１０２の上面上に、酸化シリコン等のゲート絶縁膜１０４が部分的に形成されている。ゲート絶縁膜１０４上に、ポリシリコン等のゲート電極１０５が形成されている。ゲート電極１０５、ゲート絶縁膜１０４、及びウェル１０２は、コンデンサ２１として作用する。

従来のスイッチング電源回路の構成を示す回路図である。 図１に対応させて、本発明の実施の形態に係るスイッチング電源回路の構成を示す回路図である。 図２に示したスイッチング電源回路を機能的に表したブロック図である。 図１に示したスイッチング電源回路と、図２に示したスイッチング電源回路とに関するオープンループボード線図である。 従来のスイッチング電源回路の構成を示す回路図である。 図５に対応させて、本発明の第１の変形例に係るスイッチング電源回路の構成を示す回路図である。 従来のスイッチング電源回路の構成を示す回路図である。 図７に対応させて、本発明の第２の変形例に係るスイッチング電源回路の構成を示す回路図である。 従来のスイッチング電源回路の構成を示す回路図である。 図９に対応させて、本発明の第３の変形例に係るスイッチング電源回路の構成を示す回路図である。 従来のスイッチング電源回路の構成を示す回路図である。 図１１に対応させて、本発明の第４の変形例に係るスイッチング電源回路の構成を示す回路図である。 従来のスイッチング電源回路の構成を示す回路図である。 図１３に対応させて、本発明の第５の変形例に係るスイッチング電源回路の構成を示す回路図である。 従来のスイッチング電源回路の構成を示す回路図である。 図１５に対応させて、本発明の第６の変形例に係るスイッチング電源回路の構成を示す回路図である。 従来のスイッチング電源回路の構成を示す回路図である。 図１７に対応させて、本発明の第７の変形例に係るスイッチング電源回路の構成を示す回路図である。 本発明の第８の変形例に係るスイッチング電源回路の構成を示す回路図である。 本発明の第９の変形例に係るスイッチング電源回路の第１の構成を示す回路図である。 本発明の第９の変形例に係るスイッチング電源回路の第２の構成を示す回路図である。 本発明に係るスイッチング電源回路が搭載されたＩＣチップのレイアウトパターンの一部を模式的に示す上面図である。 図２２に示したＩＣチップのうち、抵抗及びコンデンサが形成されている部分の断面構造を示す断面図である。

符号の説明

１，１₁，１₂ 入力端子、２，２₁，２₂ 出力端子、３ａ，４０ｂ ＰＭＯＳトランジスタ、３ｂ，３ｃ，４０ａ ＮＭＯＳトランジスタ、５ｃ トランス、１９，１９₁，１９₂，１５ 位相補償回路、１８，２０ 抵抗、１７，２１ コンデンサ、１３ａ，１３ｂ，４１ａ，４１ｂ ゲートドライバ、３０ スイッチング素子、３２ 出力電圧検出回路、３３ 制御回路。

Claims (11)

1. 入力端子と、
   出力端子と、
   前記入力端子と前記出力端子との間に接続されたスイッチング素子と、
   前記出力端子の電圧である出力電圧を検出する出力電圧検出回路と、
   前記スイッチング素子の制御電極と前記出力電圧検出回路との間に接続され、前記出力電圧検出回路によって検出された前記出力電圧に基づいて前記スイッチング素子の駆動を制御する制御回路と、
   前記スイッチング素子の出力電極である第１のノードと、前記出力電圧検出回路と前記制御回路との間の第２のノードとの間に接続され、抵抗素子及び容量素子を含むフィードバック回路と
   を備える、半導体装置。
2. 入力端子と、
   出力端子と、
   前記入力端子と前記出力端子との間の第１のノードと、接地電位との間に接続されたスイッチング素子と、
   前記出力端子の電圧である出力電圧を検出する出力電圧検出回路と、
   前記スイッチング素子の制御電極と前記出力電圧検出回路との間に接続され、前記出力電圧検出回路によって検出された前記出力電圧に基づいて前記スイッチング素子の駆動を制御する制御回路と、
   前記制御電極と、前記出力電圧検出回路と前記制御回路との間の第２のノードとの間に接続され、抵抗素子及び容量素子を含むフィードバック回路と
   を備える、半導体装置。
3. 入力端子と、
   出力端子と、
   前記入力端子と前記出力端子との間に接続されたトランスと、
   前記トランスに接続されたスイッチング素子と、
   前記出力端子の電圧である出力電圧を検出する出力電圧検出回路と、
   前記スイッチング素子の制御電極と前記出力電圧検出回路との間に接続され、前記出力電圧検出回路によって検出された前記出力電圧に基づいて前記スイッチング素子の駆動を制御する制御回路と、
   前記制御電極と前記出力電圧検出回路との間の第１のノードと、前記出力電圧検出回路と前記制御回路との間の第２のノードとの間に接続され、抵抗素子及び容量素子を含むフィードバック回路と
   を備える、半導体装置。
4. 前記抵抗素子は前記容量素子を介して前記第２のノードに接続されている、請求項１〜３のいずれか一つに記載の半導体装置。
5. 入力端子と、
   出力端子と、
   前記入力端子と前記出力端子との間に接続されたスイッチング素子と、
   前記出力端子の電圧である出力電圧を検出する出力電圧検出回路と、
   前記スイッチング素子の制御電極と前記出力電圧検出回路との間に接続され、前記出力電圧検出回路によって検出された前記出力電圧に基づいて前記スイッチング素子の駆動を制御する制御回路と、
   前記制御電極と、前記出力電圧検出回路と前記制御回路との間のノードとの間に接続され、抵抗素子及び容量素子を含むフィードバック回路と
   を備える、半導体装置。
6. 前記抵抗素子は前記容量素子を介して前記ノードに接続されている、請求項５に記載の半導体装置。
7. 前記制御回路は、抵抗素子及び容量素子を含む位相補償回路を有しており、
   前記フィードバック回路の前記抵抗素子の抵抗値のオーダーと、前記位相補償回路の前記抵抗素子の抵抗値のオーダーとの差は、二桁以内であり、
   前記フィードバック回路の前記容量素子のキャパシタンスのオーダーと、前記位相補償回路の前記容量素子のキャパシタンスのオーダーとの差は、二桁以内である、請求項１〜６のいずれか一つに記載の半導体装置。
8. 第１の入力端子と、
   第１の出力端子と、
   前記第１の入力端子と前記第１の出力端子との間に接続された第１のスイッチング素子と、
   前記第１の出力端子の電圧である第１の出力電圧を検出する第１の出力電圧検出回路と、
   前記第１のスイッチング素子の制御電極と前記第１の出力電圧検出回路との間に接続され、前記第１の出力電圧検出回路によって検出された前記第１の出力電圧に基づいて前記第１のスイッチング素子の駆動を制御する第１の制御回路と、
   前記第１のスイッチング素子の出力電極である第１のノードと、前記第１の出力電圧検出回路と前記第１の制御回路との間の第２のノードとの間に接続され、第１の抵抗素子及び第１の容量素子を含む第１のフィードバック回路と、
   第２の入力端子と、
   第２の出力端子と、
   前記第２の入力端子と前記第２の出力端子との間の第３のノードと、接地電位との間に接続された第２のスイッチング素子と、
   前記第２の出力端子の電圧である第２の出力電圧を検出する第２の出力電圧検出回路と、
   前記第２のスイッチング素子の制御電極と前記第２の出力電圧検出回路との間に接続され、前記第２の出力電圧検出回路によって検出された前記第２の出力電圧に基づいて前記第２のスイッチング素子の駆動を制御する第２の制御回路と、
   前記第２のスイッチング素子の前記制御電極と、前記第２の出力電圧検出回路と前記第２の制御回路との間の第４のノードとの間に接続され、第２の抵抗素子及び第２の容量素子を含む第２のフィードバック回路と
   を備える、半導体装置。
9. 前記第１のノードと接地電位との間に接続された第３のスイッチング素子と、
   前記第３のノードと前記第２の出力端子との間に接続された第４のスイッチング素子と
   をさらに備え、
   前記第１の制御回路は、
   前記第１のスイッチング素子の前記制御電極に接続された第１のドライバと、
   前記第３のスイッチング素子の制御電極に接続された第２のドライバと
   を有し、
   前記第２の制御回路は、
   前記第２のスイッチング素子の前記制御電極に接続された第３のドライバと、
   前記第４のスイッチング素子の制御電極に接続された第４のドライバと
   を有する、請求項８に記載の半導体装置。
10. 前記第１の抵抗素子は前記第１の容量素子を介して前記第２のノードに接続されており、
    前記第２の抵抗素子は前記第２の容量素子を介して前記第４のノードに接続されている、請求項８又は９に記載の半導体装置。
11. 前記第１の制御回路は、第３の抵抗素子及び第３の容量素子を含む第１の位相補償回路を有しており、
    前記第２の制御回路は、第４の抵抗素子及び第４の容量素子を含む第２の位相補償回路を有しており、
    前記第１の抵抗素子の抵抗値のオーダーと、前記第３の抵抗素子の抵抗値のオーダーとの差は、二桁以内であり、
    前記第１の容量素子のキャパシタンスのオーダーと、前記第３の容量素子のキャパシタンスのオーダーとの差は、二桁以内であり、
    前記第２の抵抗素子の抵抗値のオーダーと、前記第４の抵抗素子の抵抗値のオーダーとの差は、二桁以内であり、
    前記第２の容量素子のキャパシタンスのオーダーと、前記第４の容量素子のキャパシタンスのオーダーとの差は、二桁以内である、請求項８〜１０のいずれか一つに記載の半導体装置。
    

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