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JP2006210589A - Thin film capacitor - Google Patents

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Publication number
JP2006210589A
JP2006210589A JP2005019703A JP2005019703A JP2006210589A JP 2006210589 A JP2006210589 A JP 2006210589A JP 2005019703 A JP2005019703 A JP 2005019703A JP 2005019703 A JP2005019703 A JP 2005019703A JP 2006210589 A JP2006210589 A JP 2006210589A
Authority
JP
Japan
Prior art keywords
electrode layer
lower electrode
thin film
film capacitor
layer
Prior art date
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Pending
Application number
JP2005019703A
Other languages
Japanese (ja)
Inventor
Hiroaki Nakamura
洋明 中村
Tsuneo Mishima
常雄 見島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP2005019703A priority Critical patent/JP2006210589A/en
Publication of JP2006210589A publication Critical patent/JP2006210589A/en
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Abstract

【課題】 下部電極層による寄生抵抗が小さい薄膜コンデンサを提供すること。
【解決手段】 支持基板21上に形成された下部電極層22と、下部電極層22上に形成された誘電体層23と、誘電体層23上に形成された上部電極層24と、下部電極層22上に接続された下部電極層22よりも低抵抗な引き出し電極27bとを具備しており、下部電極層22は、誘電体層23の形成領域側が厚く、その外側で薄くなっている段差部を有しており、引き出し電極27bは、段差部の縦の面に接して接続されている薄膜コンデンサである。高抵抗な下部電極層22内を通る電流の経路を従来構造のものよりも短くすることができるので、寄生抵抗の小さい、コンデンサとしての電気特性の優れた薄膜コンデンサを提供することができる。
【選択図】 図1
PROBLEM TO BE SOLVED: To provide a thin film capacitor having a low parasitic resistance due to a lower electrode layer.
A lower electrode layer 22 formed on a support substrate 21, a dielectric layer 23 formed on the lower electrode layer 22, an upper electrode layer 24 formed on the dielectric layer 23, and a lower electrode A lower electrode layer 22 having a lower resistance than that of the lower electrode layer 22 connected to the layer 22, and the lower electrode layer 22 is thicker on the formation region side of the dielectric layer 23 and thinner on the outer side. The lead electrode 27b is a thin film capacitor connected in contact with the vertical surface of the stepped portion. Since the current path through the high-resistance lower electrode layer 22 can be made shorter than that of the conventional structure, a thin film capacitor having a small parasitic resistance and excellent electrical characteristics as a capacitor can be provided.
[Selection] Figure 1

Description

本発明は、下部電極層と上部電極層とに誘電体層が挟持されてなる薄膜コンデンサに関するものであり、特に寄生抵抗を低減させた薄膜コンデンサに関するものである。   The present invention relates to a thin film capacitor in which a dielectric layer is sandwiched between a lower electrode layer and an upper electrode layer, and more particularly to a thin film capacitor with reduced parasitic resistance.

支持基板に下部電極層、誘電体層、上部電極層が順次形成され、下部電極層と上部電極層とに誘電体層が挟持された薄膜コンデンサが知られている。この薄膜コンデンサを外部回路と接続するには、下部電極層および上部電極層に接続された引き出し電極が必要となる(例えば、特許文献1を参照。)。そのような従来の引き出し電極を備える薄膜コンデンサについて説明する。   A thin film capacitor is known in which a lower electrode layer, a dielectric layer, and an upper electrode layer are sequentially formed on a support substrate, and the dielectric layer is sandwiched between the lower electrode layer and the upper electrode layer. In order to connect this thin film capacitor to an external circuit, a lower electrode layer and a lead electrode connected to the upper electrode layer are required (see, for example, Patent Document 1). A thin film capacitor having such a conventional lead electrode will be described.

図8は従来の引き出し電極を備える薄膜コンデンサの例を示す要部断面図である。図8に示す薄膜コンデンサでは、支持基板上1に下部電極層2、誘電体層3、上部電極層4が順次積層されて構成される容量素子が形成され、その容量素子を覆って保護膜5が形成されている。この容量素子においては誘電体層3および上部電極層4よりも下部電極層2を大きく形成しており、保護膜5には上部電極層4に達する開口6aと、下部電極層2の誘電体層3および上部電極層4がない領域に達する開口6bとが形成されている。そして、開口6aを介して上部電極層4に接続された引き出し電極7aと、開口6bを介して下部電極層2に接続された引き出し電極7bとが形成されている。   FIG. 8 is a cross-sectional view of an essential part showing an example of a conventional thin film capacitor having an extraction electrode. In the thin film capacitor shown in FIG. 8, a capacitor element is formed by sequentially laminating a lower electrode layer 2, a dielectric layer 3, and an upper electrode layer 4 on a support substrate 1, and a protective film 5 covering the capacitor element. Is formed. In this capacitive element, the lower electrode layer 2 is formed larger than the dielectric layer 3 and the upper electrode layer 4. An opening 6 a reaching the upper electrode layer 4 and a dielectric layer of the lower electrode layer 2 are formed in the protective film 5. 3 and an opening 6b reaching a region where the upper electrode layer 4 is absent. An extraction electrode 7a connected to the upper electrode layer 4 through the opening 6a and an extraction electrode 7b connected to the lower electrode layer 2 through the opening 6b are formed.

このような構成によると、下部電極層2と引き出し電極7bとが接する面と、下部電極層2と誘電体層3とが接する面とが同一面上に存在していることから、容量素子の誘電体層3から下部電極層2を通って引き出し電極7bへ流れる電流の経路は、例えば図8に破線の矢印で示すf1〜f3のような経路になる。   According to such a configuration, since the surface where the lower electrode layer 2 and the extraction electrode 7b are in contact with the surface where the lower electrode layer 2 and the dielectric layer 3 are in contact with each other, the capacitance element The path of current flowing from the dielectric layer 3 through the lower electrode layer 2 to the extraction electrode 7b is, for example, paths f1 to f3 indicated by dashed arrows in FIG.

ここで、下部電極層2が引き出し電極7bよりも大きな比抵抗を有する材料で形成されている場合には、下部電極層2内を通過する距離が最も短い経路f1の電気抵抗が最小となる。したがって、経路f1が最も電流の流れやすい経路であるといえる。しかし、電流のすべてがこの経路f1のみを選択的に流れることは原理的にあり得ず、実際には例えば経路f2や経路f3も通ることとなる。   Here, when the lower electrode layer 2 is formed of a material having a specific resistance larger than that of the extraction electrode 7b, the electric resistance of the path f1 having the shortest distance passing through the lower electrode layer 2 is minimized. Accordingly, it can be said that the path f1 is the path through which current flows most easily. However, it is impossible in principle that all of the current selectively flows only through the path f1, and actually, for example, the path f2 and the path f3 also pass.

そこで、一般的な電流経路を、図8と同様の要部断面図である図9に示すように、3つの部分の経路A1,B1,C1に分割して、以下のように定義する。   Therefore, as shown in FIG. 9 which is a cross-sectional view of the main part similar to FIG. 8, a general current path is divided into three parts of paths A1, B1, and C1, and defined as follows.

経路A1;誘電体層3と下部電極層2とが接する面から、下部電極層2内で引き出し電極7bの真下に含まれる領域に至るまでの経路。 Path A1; a path from the surface where the dielectric layer 3 and the lower electrode layer 2 are in contact to a region included in the lower electrode layer 2 immediately below the extraction electrode 7b.

経路B1;下部電極層2内で引き出し電極7bの真下に含まれる領域を通って引き出し電極7bと下部電極層2との接する面に至るまでの経路。 Path B1; a path from the region included in the lower electrode layer 2 directly below the extraction electrode 7b to the surface where the extraction electrode 7b and the lower electrode layer 2 are in contact with each other.

経路C1;引き出し電極7bと下部電極層2との接する面から引き出し電極7bを通って外部回路に至るまでの経路。 Path C1: A path from the contact surface between the extraction electrode 7b and the lower electrode layer 2 to the external circuit through the extraction electrode 7b.

以上のように定義された経路A1,B1,C1の電気抵抗は、電流が流れる微小断面積をΔSとすると、
(a+b)×下部電極層2の比抵抗/ΔS+c×引き出し電極7bの比抵抗/ΔS
と表わされる。ここで、a,b,cはそれぞれ経路A1,B1,C1の長さを表わす。
The electrical resistances of the paths A1, B1, and C1 defined as described above are expressed as follows.
(A + b) × resistivity of lower electrode layer 2 / ΔS + c × resistivity of extraction electrode 7b / ΔS
It is expressed as Here, a, b, and c represent the lengths of the paths A1, B1, and C1, respectively.

ところで、このような薄膜コンデンサにおいて小面積で大容量を得るために、誘電体層3に高誘電率を有する結晶性誘電体材料、特にチタン酸ストロンチウム,チタン酸バリウム,チタン酸バリウムストロンチウム,チタン酸鉛等のペロブスカイト型酸化物誘電体材料を用いるとよいことが一般的に知られている。   By the way, in order to obtain a large capacity with a small area in such a thin film capacitor, a crystalline dielectric material having a high dielectric constant in the dielectric layer 3, particularly strontium titanate, barium titanate, barium strontium titanate, titanate. It is generally known that a perovskite oxide dielectric material such as lead may be used.

しかしながら、これらの高誘電体材料は、結晶性が良くなければ優れた誘電特性を発現しない。誘電体層3の結晶性には、その下側に存在する支持基板1や下部電極層2を構成する材料の結晶の格子定数や結晶配向性等が大きな影響を及ぼす。中でも誘電体層3の直下に位置する下部電極層2は特に重要である。すなわち、下部電極層2には誘電体層3との格子整合が良いことや、表面モフォロジーが良いことなどが要求される。また、一般に上記のような高誘電体膜は高温雰囲気下で成膜されるため、この高温に耐え得る優れた耐熱性も必要となる。   However, these high dielectric materials do not exhibit excellent dielectric properties unless the crystallinity is good. The crystallinity of the dielectric layer 3 is greatly influenced by the crystal lattice constant, crystal orientation, and the like of the material constituting the support substrate 1 and the lower electrode layer 2 existing below the dielectric layer 3. Among these, the lower electrode layer 2 located immediately below the dielectric layer 3 is particularly important. That is, the lower electrode layer 2 is required to have good lattice matching with the dielectric layer 3 and good surface morphology. Further, since the high dielectric film as described above is generally formed in a high temperature atmosphere, excellent heat resistance that can withstand this high temperature is also required.

これらの条件を満たす材料として、白金や酸化物導電体等が下部電極層2の形成材料として一般的に使用されている。しかし、これらは誘電体層3との格子整合や耐熱性に優れるものの、一般的な電極材料として使用される金や銅,アルミニウム等に比べると電気抵抗が高く、電極材料として用いるには本来は不向きである。しかしながら、上記のように誘電体層3の結晶性を考慮すると、たとえ高抵抗であろうとこれらの材料を使用せざるを得ないのが現状である。   As a material satisfying these conditions, platinum, an oxide conductor, or the like is generally used as a material for forming the lower electrode layer 2. However, these are excellent in lattice matching with the dielectric layer 3 and heat resistance, but have a higher electric resistance than gold, copper, aluminum, etc., which are used as general electrode materials. It is unsuitable. However, in view of the crystallinity of the dielectric layer 3 as described above, it is necessary to use these materials even if the resistance is high.

このように、従来の薄膜コンデンサにおいては、図1に示したような構造で、このような高い比抵抗を有する下部電極層2が用いられていた。
特許第3246274号公報
As described above, in the conventional thin film capacitor, the lower electrode layer 2 having such a high specific resistance is used in the structure as shown in FIG.
Japanese Patent No. 3246274

ところで、薄膜コンデンサに寄生する抵抗分は、コンデンサとしての電気特性を悪化させるため、容量素子の構造は寄生抵抗が可能な限り小さくなるものであることが求められる。したがって、下部電極層2に高い比抵抗を有する材料を用いた薄膜コンデンサにおいては、下部電極層2を通る電流経路の長さをできるだけ短くしなければならない。   By the way, the resistance component parasitic on the thin film capacitor deteriorates the electrical characteristics of the capacitor. Therefore, the structure of the capacitive element is required to have a parasitic resistance as small as possible. Therefore, in a thin film capacitor using a material having a high specific resistance for the lower electrode layer 2, the length of the current path through the lower electrode layer 2 must be as short as possible.

しかしながら、従来の構成の薄膜コンデンサでは、図2に示すように、電流は高抵抗な下部電極層2内を経路A1と経路B1との距離を足した長さの経路を通る構造となっており、容量素子において寄生抵抗を低減させる工夫がなされておらず、Q値の低下等のコンデンサとしての電気特性が寄生抵抗によって劣化してしまうという問題点があった。   However, in the conventional thin film capacitor, as shown in FIG. 2, the current passes through the high resistance lower electrode layer 2 through a path having a length obtained by adding the distance between the path A1 and the path B1. However, the capacitance element has not been devised to reduce the parasitic resistance, and there has been a problem that the electrical characteristics as a capacitor such as a decrease in the Q value are deteriorated by the parasitic resistance.

また、耐電圧性の向上等のためにこのような従来の薄膜コンデンサを電気的に直列接続して構成される薄膜コンデンサにおいては、容量素子を直列接続した分だけ寄生抵抗も加算されるため、下部電極層2による寄生抵抗の影響がより顕著になるという問題点があった。   In addition, in a thin film capacitor configured by electrically connecting such conventional thin film capacitors in series for improving withstand voltage and the like, parasitic resistance is added as much as the capacitive elements are connected in series. There is a problem that the influence of the parasitic resistance due to the lower electrode layer 2 becomes more remarkable.

本発明はこのような従来の技術における問題点に鑑みてなされたものであり、その目的は、下部電極層による寄生抵抗が小さい、コンデンサとしての電気特性に優れている薄膜コンデンサを提供することにある。   The present invention has been made in view of such problems in the prior art, and an object of the present invention is to provide a thin film capacitor having a small parasitic resistance due to a lower electrode layer and excellent electrical characteristics as a capacitor. is there.

本発明の薄膜コンデンサは、支持基板上に形成された下部電極層と、この下部電極層上に形成された誘電体層と、この誘電体層上に形成された上部電極層と、前記下部電極層上に接続されたこの下部電極層よりも低抵抗な引き出し電極とを具備しており、前記下部電極層は、前記誘電体層の形成領域側が厚く、その外側で薄くなっている段差部を有しており、前記引き出し電極は、前記段差部の縦の面に接して接続されていることを特徴とするものである。   The thin film capacitor of the present invention includes a lower electrode layer formed on a support substrate, a dielectric layer formed on the lower electrode layer, an upper electrode layer formed on the dielectric layer, and the lower electrode And a lower electrode layer having a lower resistance than the lower electrode layer connected to the lower electrode layer. The lower electrode layer has a stepped portion that is thicker on the dielectric layer forming region side and thinner on the outer side. And the extraction electrode is connected in contact with a vertical surface of the stepped portion.

また、本発明の薄膜コンデンサは、上記構成の薄膜コンデンサを2個以上直列に接続したことを特徴とするものである。   Further, the thin film capacitor of the present invention is characterized in that two or more thin film capacitors having the above-described configuration are connected in series.

本発明の薄膜コンデンサによれば、支持基板上に形成された下部電極層と、この下部電極層上に形成された誘電体層と、この誘電体層上に形成された上部電極層と、下部電極層上に接続されたこの下部電極層よりも低抵抗な引き出し電極とを具備しており、下部電極層は、誘電体層の形成領域側が厚く、その外側で薄くなっている段差部を有しており、引き出し電極は、下部電極層の段差部の縦の面に接して接続されていることから、高抵抗な下部電極層内を通る電流の経路を従来構造のものよりも短くすることができるので、寄生抵抗の小さい、コンデンサとしての電気特性の優れた薄膜コンデンサを提供することができる。   According to the thin film capacitor of the present invention, the lower electrode layer formed on the support substrate, the dielectric layer formed on the lower electrode layer, the upper electrode layer formed on the dielectric layer, The lower electrode layer is connected to the electrode layer and has a lower resistance than the lower electrode layer. The lower electrode layer has a stepped portion that is thick on the dielectric layer forming region side and thin on the outside. Since the extraction electrode is connected in contact with the vertical surface of the step portion of the lower electrode layer, the current path through the high resistance lower electrode layer should be shorter than that of the conventional structure. Therefore, a thin film capacitor with low parasitic resistance and excellent electrical characteristics as a capacitor can be provided.

また、本発明の薄膜コンデンサによれば、上記構成の薄膜コンデンサを2個以上直列に接続していることから、高抵抗な下部電極を通る電流の経路を従来構造のものよりも短くすることができるので、寄生抵抗の小さい、コンデンサとしての電気特性が優れた薄膜コンデンサを提供することができる。したがって、耐電圧性の向上等のために容量素子として機能する薄膜コンデンサを2個以上直列に接続したものにおいて、従来よりも寄生抵抗の小さい薄膜コンデンサを得ることができる。   Further, according to the thin film capacitor of the present invention, since two or more thin film capacitors having the above-described configuration are connected in series, the current path through the high resistance lower electrode can be made shorter than that of the conventional structure. Therefore, a thin film capacitor with low parasitic resistance and excellent electrical characteristics as a capacitor can be provided. Therefore, in the case where two or more thin film capacitors functioning as a capacitive element are connected in series for improving withstand voltage, a thin film capacitor having a smaller parasitic resistance than the conventional one can be obtained.

図1は本発明の薄膜コンデンサの第1の実施形態の例を示す要部断面図である。図1に示すように、本発明の薄膜コンデンサは、支持基板21の上に形成された下部電極層22と、この下部電極層22上に形成された誘電体層23と、この誘電体層23上に形成された上部電極層24と、下部電極層22上に接続された引き出し電極27bとを具備している。   FIG. 1 is a cross-sectional view of an essential part showing an example of a first embodiment of a thin film capacitor of the present invention. As shown in FIG. 1, the thin film capacitor of the present invention includes a lower electrode layer 22 formed on a support substrate 21, a dielectric layer 23 formed on the lower electrode layer 22, and the dielectric layer 23. An upper electrode layer 24 formed on the upper electrode layer 24 and an extraction electrode 27b connected on the lower electrode layer 22 are provided.

下部電極層22は、白金膜等からなり、誘電体層23の形成領域側が厚く、その外側で薄くなっている段差部を有している。また、この例の下部電極層22では、誘電体層23の形成領域側である段差部の高い領域22aと、その外側の領域である段差部の低い領域22bとに加えて、低い領域22bの外側にさらに第2の段差部が設けられて高い領域22cを有している。そして、引き出し電極27bは下部電極層22に対して、下部電極層22の段差部の高い領域22aと低い領域22bとの間の縦の面に接して接続されている。下部電極層22に対して引き出し電極27bがこのように接続されていることにより、高抵抗な下部電極層22内を通る電流の経路を従来構造のものよりも短くすることができるので、寄生抵抗を従来のものよりも低減することができるものとなる。   The lower electrode layer 22 is made of a platinum film or the like, and has a step portion that is thick on the formation region side of the dielectric layer 23 and thin on the outside thereof. Further, in the lower electrode layer 22 of this example, in addition to the region 22a having a high stepped portion on the side where the dielectric layer 23 is formed and the region 22b having a low stepped portion which is an outer region thereof, the lower region 22b A second step portion is further provided on the outer side to have a high region 22c. The lead electrode 27b is connected to the lower electrode layer 22 in contact with the vertical surface between the high region 22a and the low region 22b of the step portion of the lower electrode layer 22. Since the lead electrode 27b is connected to the lower electrode layer 22 in this way, the current path through the high-resistance lower electrode layer 22 can be made shorter than that of the conventional structure, so that the parasitic resistance Can be reduced as compared with the conventional one.

このような本発明の薄膜コンデンサにおける下部電極層22には、誘電体層23との相性や耐熱性等を考慮して、白金や酸化物導電体等を用いればよい。   For the lower electrode layer 22 in the thin film capacitor of the present invention, platinum, an oxide conductor, or the like may be used in consideration of compatibility with the dielectric layer 23, heat resistance, and the like.

また、この例のように下部電極層22の低い領域22bの外側にさらに第2の段差部が設けられて高い領域22cを有しており、引き出し電極27bがこの第2の段差部の縦の面にも接するように接続されているようにすると、下部電極層22と引き出し電極27bとが鈎状に固定されるようになるので、下部電極層22と引き出し電極27bとの密着性を大幅に向上させることができる。この結果、熱履歴等による引き出し電極層27bの剥離が起こりにくい、高信頼な薄膜コンデンサを供給することができるものとなる。   Further, as in this example, a second step portion is further provided outside the low region 22b of the lower electrode layer 22 to have a high region 22c, and the extraction electrode 27b is arranged vertically to the second step portion. Since the lower electrode layer 22 and the extraction electrode 27b are fixed in a bowl shape if they are connected so as to be in contact with the surface, the adhesion between the lower electrode layer 22 and the extraction electrode 27b is greatly improved. Can be improved. As a result, it is possible to supply a highly reliable thin film capacitor in which the extraction electrode layer 27b does not easily peel off due to thermal history or the like.

ここで、本発明の薄膜コンデンサによれば従来の薄膜コンデンサと比べて寄生抵抗が小さくなることについて、図2に示す図1と同様の要部断面図において電流経路を示して説明する。なお、図2において図1と同様の箇所には同じ符号を付してある。   Here, the fact that the parasitic resistance is smaller than that of the conventional thin film capacitor according to the thin film capacitor of the present invention will be described by showing a current path in the same cross-sectional view as FIG. 1 shown in FIG. In FIG. 2, the same parts as those in FIG.

図1に示した本発明の薄膜コンデンサの第1の実施形態の例において、例えば図2に破線の矢印で示したような経路A2,B2,C2を流れる電流を考える。このとき、経路A2,B2,C2は、それぞれ図9で示した経路A1,B1,C1と同じ軌跡である。このような経路A2,B2,C2の電気抵抗は、
a×下部電極層22の比抵抗/ΔS+(b+c)×引き出し電極27bの比抵抗/ΔS
と表わされ、図8に示した従来構造の薄膜コンデンサに比べて
ΔR=b×(下部電極層22の比抵抗−引き出し電極27bの比抵抗)/ΔS
だけ低減させることができる。なお、ここでa,b,cはそれぞれ経路A2,B2,C2の長さを表わす。下部電極層22の比抵抗は引き出し電極27bの比抵抗よりも大きい。また経路B2の長さbの取り得る範囲はb≧0である。従って、ΔRはb=0以外の場合には正の値をとることとなる。このことは、下部電極層22および引き出し電極27b内を流れる電流の経路の中で、b=0である経路、すなわち経路B2を含まない経路を除くすべての経路において、図8に示すような従来の構造内で同一の軌跡をとる電流経路に比べて電気抵抗が低減することを示している。また、本発明において下部電極層22および引出し電極27bを形成する電極材料には従来のものと同一のものを用いることができることから、本発明の薄膜コンデンサにおいては、b=0の経路の電気抵抗が従来構造の薄膜コンデンサに比べて増大することはない。さらに、前述したように、電流がb=0の経路のみを選択的に流れることは原理的にあり得ない。
In the example of the first embodiment of the thin film capacitor of the present invention shown in FIG. 1, for example, consider the current flowing through the paths A2, B2, and C2 as shown by broken arrows in FIG. At this time, the routes A2, B2, and C2 are the same trajectories as the routes A1, B1, and C1 shown in FIG. The electrical resistance of such paths A2, B2, C2 is
a × specific resistance of lower electrode layer 22 / ΔS + (b + c) × specific resistance of extraction electrode 27b / ΔS
Compared with the conventional thin film capacitor shown in FIG. 8, ΔR = b × (specific resistance of lower electrode layer 22−specific resistance of lead electrode 27b) / ΔS
Can only be reduced. Here, a, b, and c represent the lengths of the paths A2, B2, and C2, respectively. The specific resistance of the lower electrode layer 22 is larger than the specific resistance of the extraction electrode 27b. Further, the possible range of the length b of the path B2 is b ≧ 0. Therefore, ΔR takes a positive value when b = 0 is not satisfied. This is the case in all the paths of the current flowing through the lower electrode layer 22 and the extraction electrode 27b except for the path where b = 0, that is, the path not including the path B2, as shown in FIG. It shows that the electric resistance is reduced as compared with the current path having the same locus in the structure. Further, in the present invention, the same electrode material as that used in the prior art can be used as the electrode material for forming the lower electrode layer 22 and the extraction electrode 27b. However, there is no increase compared to the conventional thin film capacitor. Furthermore, as described above, it is impossible in principle that the current selectively flows only through the path of b = 0.

以上のような理由により、本発明の薄膜コンデンサの寄生抵抗は従来の薄膜コンデンサと比べて小さく、コンデンサとしての電気特性に優れた薄膜コンデンサを得ることができる。   For the reasons described above, the parasitic resistance of the thin film capacitor of the present invention is smaller than that of a conventional thin film capacitor, and a thin film capacitor having excellent electrical characteristics as a capacitor can be obtained.

本発明の薄膜コンデンサにおいて、下部電極層22の厚さは、誘電体層23の形成領域側である段差部の高い領域22aで例えば0.1〜10μmであり、その外側の領域である段差部の低い領域22bで例えば0.01μm〜10μmである。下部電極層22を高い領域22aにおいて0.1μmよりも薄くすると、面内で抵抗値がばらつくなど電気特性の連続性が確保できなる可能性があり、他方、10μmよりも厚くすると、支持基板21との密着性が低下したり、厚くすることによる下部電極層22の応力が原因で支持基板21の反りを生じさせたりするおそれがある。一方、下部電極層22の低い領域22bにおいては、主としてこの上に形成される引き出し電極27bとの密着性および支持基板21との密着性のみを考慮すればよく、電気特性の均一性は考慮しなくてよいことから、膜が連続的に形成でき得る範囲で膜厚の下限値が決定される。また、低い領域22bの膜厚の上限値は、高い領域22aの膜厚よりも小さければ本発明の効果は本質的になくなるものではないが、例えば高周波領域で使用するコンデンサに本発明を用いる場合であれば、好ましくは高い領域22aと低い領域22bとの差は下部電極層22内を通る電流の表皮深さと同程度であることが望ましい。   In the thin film capacitor of the present invention, the thickness of the lower electrode layer 22 is, for example, 0.1 to 10 μm in the high stepped region 22a on the dielectric layer 23 forming region side, and the lower stepped portion is the outer region. In the region 22b, for example, 0.01 μm to 10 μm. If the lower electrode layer 22 is made thinner than 0.1 μm in the high region 22a, there is a possibility that continuity of electric characteristics such as variation in resistance in the surface may be secured. On the other hand, if the lower electrode layer 22 is made thicker than 10 μm, the support substrate 21 and There is a possibility that the adhesiveness of the support substrate 21 is lowered or the support substrate 21 is warped due to the stress of the lower electrode layer 22 due to the increase in thickness. On the other hand, in the low region 22b of the lower electrode layer 22, only the adhesion with the lead electrode 27b formed thereon and the adhesion with the support substrate 21 need to be considered, and the uniformity of electrical characteristics is taken into consideration. Since there is no need, the lower limit of the film thickness is determined within a range in which the film can be continuously formed. Further, the effect of the present invention is not essentially lost if the upper limit value of the film thickness of the low region 22b is smaller than the film thickness of the high region 22a. However, when the present invention is used for a capacitor used in a high frequency region, for example. If so, the difference between the high region 22a and the low region 22b is preferably about the same as the skin depth of the current passing through the lower electrode layer 22.

また、本発明の薄膜コンデンサにおいて、引き出し電極27a,27bには、例えば、金,銅,アルミニウムやそれらの合金等、一般的に電極として用いられる低抵抗な材料を用いるのが好ましい。なお、本発明の効果を得るためには、引出し電極27a,27bに用いる材料の比抵抗値は、下部電極層22に用いる材料の比抵抗値よりも小さくなくてはならない。   In the thin film capacitor of the present invention, it is preferable to use a low-resistance material generally used as an electrode, such as gold, copper, aluminum, or an alloy thereof, for example, for the extraction electrodes 27a and 27b. In order to obtain the effect of the present invention, the specific resistance value of the material used for the extraction electrodes 27a and 27b must be smaller than the specific resistance value of the material used for the lower electrode layer 22.

下部電極層22の誘電体層23の形成領域である高い領域22aの上には、チタン酸バリウムストロンチウム膜等からなる誘電体層23と、厚さが例えば0.1〜10μmの白金膜等からなる上部電極層24とが形成されて、下部電極層22と誘電体層23と上部電極層24とで容量素子が形成されている。誘電体層23の厚さは素子に望む容量値によって任意に定められる。また誘電体層23の面積は下部電極層22の高い領域22aよりも小さく、かつ上部電極層24の面積よりも大きいことが望ましい。上部電極層24の面積は誘電体層23の面積を超えない範囲で素子に望む容量値に合わせて任意に定められる。   On the high region 22a, which is the formation region of the dielectric layer 23 of the lower electrode layer 22, is a dielectric layer 23 made of a barium strontium titanate film or the like, and an upper part made of a platinum film having a thickness of 0.1 to 10 μm, for example. The electrode layer 24 is formed, and the lower electrode layer 22, the dielectric layer 23, and the upper electrode layer 24 form a capacitive element. The thickness of the dielectric layer 23 is arbitrarily determined depending on the capacitance value desired for the element. The area of the dielectric layer 23 is preferably smaller than the high region 22 a of the lower electrode layer 22 and larger than the area of the upper electrode layer 24. The area of the upper electrode layer 24 is arbitrarily determined in accordance with the capacitance value desired for the element within a range not exceeding the area of the dielectric layer 23.

また、誘電体層23には、高誘電率を有する結晶性誘電体材料、特にチタン酸ストロンチウム,チタン酸バリウム,チタン酸バリウムストロンチウム,チタン酸鉛等のペロブスカイト型酸化物誘電体材料を用いることが望ましい。   For the dielectric layer 23, a crystalline dielectric material having a high dielectric constant, particularly a perovskite oxide dielectric material such as strontium titanate, barium titanate, barium strontium titanate, lead titanate or the like is used. desirable.

また、上部電極層24の厚みの範囲は、下部電極層22と同様に、電気特性の均一性と誘電体層23に対する密着性とを考慮して決定される。 Also, the thickness range of the upper electrode layer 24 is determined in consideration of the uniformity of the electrical characteristics and the adhesion to the dielectric layer 23, as in the lower electrode layer 22.

本発明の薄膜コンデンサにおける上部電極層24には、例えば白金や金等の酸化されにくい、化学的に安定な金属を用いるのが望ましい。   For the upper electrode layer 24 in the thin film capacitor of the present invention, it is desirable to use a chemically stable metal such as platinum or gold that is not easily oxidized.

この容量素子の上に保護膜25が形成されており、保護膜25には上部電極層24に達する開口26aと、下部電極層22の誘電体層23および上部電極層24がない領域に達する開口26bとが形成されている。また、開口26aを介して上部電極層24に接続された引き出し電極27aと、開口26bを介して下部電極層22に接続された引き出し電極27bとが形成されている。そして、図1に示すように、この例においては、引き出し電極27bは下部電極層22に対して、下部電極層22の段差部の低い領域22bと下部電極層22の段差部の縦の面とに接して接続されている。これにより、高抵抗な下部電極層22内を通る電流の経路を従来構造のものよりも短くすることができるので、寄生抵抗の小さい、コンデンサとしての電気特性の優れた薄膜コンデンサを得ることができるものとなる。   A protective film 25 is formed on the capacitor element. The protective film 25 has an opening 26a reaching the upper electrode layer 24 and an opening reaching the region of the lower electrode layer 22 where the dielectric layer 23 and the upper electrode layer 24 are absent. 26b is formed. An extraction electrode 27a connected to the upper electrode layer 24 through the opening 26a and an extraction electrode 27b connected to the lower electrode layer 22 through the opening 26b are formed. As shown in FIG. 1, in this example, the extraction electrode 27 b is lower than the lower electrode layer 22 in the region 22 b where the step portion of the lower electrode layer 22 is low and the vertical surface of the step portion of the lower electrode layer 22. Connected in contact with As a result, the current path passing through the high-resistance lower electrode layer 22 can be made shorter than that of the conventional structure, so that a thin film capacitor having a small parasitic resistance and excellent electrical characteristics as a capacitor can be obtained. It will be a thing.

次に、本発明の薄膜コンデンサの製造方法の一例について説明する。図3および図4は、それぞれ本発明の薄膜コンデンサの第1の実施形態の例の製造方法の各工程を説明するための断面図である。   Next, an example of the manufacturing method of the thin film capacitor of the present invention will be described. 3 and 4 are cross-sectional views for explaining each step of the manufacturing method of the example of the first embodiment of the thin film capacitor of the present invention.

まず、図3に示すように、支持基板21上に厚さ0.1〜10μmの第1の白金膜22’を、その上にチタン酸バリウムストロンチウム膜23’を、さらにその上に厚さ0.01〜1μmの第2の白金膜24’を、それぞれスパッタリング法を用いて連続的に成膜して積層する。   First, as shown in FIG. 3, a first platinum film 22 ′ having a thickness of 0.1 to 10 μm is formed on a support substrate 21, a barium strontium titanate film 23 ′ is further formed thereon, and a thickness of 0.01 to 1 μm is further formed thereon. The second platinum film 24 'is continuously formed by using a sputtering method and laminated.

次に、第2の白金膜24’上にレジストを塗布してパターニングを行なった後、これをマスクに用いてエッチングを行ない、上部電極層24を形成する。次に、このレジストを除去した後、新たにレジストを塗布して上部電極層24よりも大きな形状になるようにパターニングを行ない、これをマスクに用いてチタン酸バリウムストロンチウム膜23’をエッチングして誘電体層23を形成し、このレジストを除去する。次に、新たにレジストを塗布して誘電体層23よりも大きな形状になるようにパターニングを行ない、これをマスクに用いて第1の白金膜22’をエッチングして下部電極層22を形成する。そして、レジストを除去した後、図4に示すように、この上の全面にSiOからなる保護膜25をCVD法によって成膜する。 Next, a resist is applied onto the second platinum film 24 'and patterned, and then etching is performed using this as a mask to form the upper electrode layer 24. Next, after removing the resist, a new resist is applied and patterned so as to have a larger shape than the upper electrode layer 24. Using this as a mask, the barium strontium titanate film 23 ′ is etched. A dielectric layer 23 is formed and the resist is removed. Next, a new resist is applied to perform patterning so as to be larger than the dielectric layer 23, and the first platinum film 22 'is etched using this as a mask to form the lower electrode layer 22. . Then, after removing the resist, as shown in FIG. 4, a protective film 25 made of SiO 2 is formed on the entire upper surface by CVD.

次に、保護膜25の上にレジストを塗布してパターニングを行ない、続いてエッチングを行なって、誘電体層23が形成されていない領域の下部電極層22に達する開口26bを保護膜25に形成する。さらに、この開口26bを通してエッチングを行ない、下部電極層22を厚さ0.01〜1μm残るようにエッチングし、薄い領域22bを形成して、段差部を有する下部電極層22を形成し、レジストを除去する。   Next, a resist is applied on the protective film 25 and patterned, followed by etching to form an opening 26b in the protective film 25 reaching the lower electrode layer 22 in a region where the dielectric layer 23 is not formed. To do. Further, etching is performed through the opening 26b, the lower electrode layer 22 is etched so as to remain in a thickness of 0.01 to 1 μm, a thin region 22b is formed, the lower electrode layer 22 having a stepped portion is formed, and the resist is removed. .

このとき、下部電極層22のエッチングは、開口26bを形成する際に用いたレジストマスクを除去せず、これをマスクとして行なってもよいし、レジストを除去し開口26bを形成した保護膜25aをマスクとして行なってもよい。   At this time, the etching of the lower electrode layer 22 may be performed using the resist mask used for forming the opening 26b as a mask without removing the resist mask, or the protective film 25a having the opening 26b formed by removing the resist. It may be performed as a mask.

次に、レジストを塗布し、パターニングを行なった後、これをマスクに用いてエッチングを行ない、上部電極層24に達する開口26aを保護膜25に形成した後、このレジストを除去する。   Next, after a resist is applied and patterned, etching is performed using the resist as a mask to form an opening 26a reaching the upper electrode layer 24 in the protective film 25, and then the resist is removed.

次に、開口26a,26bを介して金合金材料等からなる引き出し電極27a,27bを形成することにより、図1に示すような本発明の薄膜コンデンサを形成することができる。   Next, by forming lead electrodes 27a and 27b made of a gold alloy material or the like through openings 26a and 26b, the thin film capacitor of the present invention as shown in FIG. 1 can be formed.

以上のように、下部電極層22に対して下部電極層22に設けた段差部の縦の面に接して引き出し電極27bが接続されると、引き出し電極27bよりも高い抵抗を有する下部電極層22内を通る電流の経路が従来の段差部のない薄膜コンデンサにおける下部電極層2内を通る経路と比べて短くなるので、寄生抵抗が小さな薄膜コンデンサを得ることができる。さらに、段差部を形成するための下部電極層22のエッチングに、保護膜25を形成する際のレジストあるいは開口26a,27bを形成した保護膜25をマスクとして使用することで、下部電極層22に段差部を設けるためのマスク形成工程が不要となるため、段差部の形成のために必要な加工工程を最小限に抑えることができる。   As described above, when the extraction electrode 27b is connected to the lower electrode layer 22 in contact with the vertical surface of the stepped portion provided in the lower electrode layer 22, the lower electrode layer 22 having a higher resistance than the extraction electrode 27b. Since the path of the current passing therethrough is shorter than the path passing through the lower electrode layer 2 in the conventional thin film capacitor having no stepped portion, a thin film capacitor having a small parasitic resistance can be obtained. Further, the etching of the lower electrode layer 22 for forming the stepped portion uses the resist when forming the protective film 25 or the protective film 25 formed with the openings 26a and 27b as a mask. Since the mask forming process for providing the stepped portion is not necessary, the processing steps required for forming the stepped portion can be minimized.

なお、以上の第1の実施形態では、下部電極層22および引き出し電極27a,27bにそれぞれ白金および金合金を用いているが、引き出し電極27a,27bに用いる材料の比抵抗値が下部電極層22に用いる材料の比抵抗値に比べて低ければ、他の金属や酸化物導電体またはそれらの多層膜を用いてもよい。   In the first embodiment described above, platinum and gold alloy are used for the lower electrode layer 22 and the extraction electrodes 27a and 27b, respectively, but the specific resistance value of the material used for the extraction electrodes 27a and 27b is lower. Other metals, oxide conductors, or multilayer films thereof may be used as long as the specific resistance value of the material used for the film is low.

また、以上の第1の実施形態では、誘電体層23にチタン酸バリウムストロンチウムを用いているが、他の高誘電体材料を用いてもよい。   In the first embodiment described above, barium strontium titanate is used for the dielectric layer 23, but other high dielectric materials may be used.

次に、本発明の薄膜コンデンサの第2の実施形態の例について図面を参照しながら説明する。   Next, an example of the second embodiment of the thin film capacitor of the present invention will be described with reference to the drawings.

図5は本発明の薄膜コンデンサの第2の実施形態の例を示す要部断面図であり、図1と同様の箇所には同じ符号を付してある。以下に、第1の実施形態の例と異なる部分のみ説明する。   FIG. 5 is a cross-sectional view of an essential part showing an example of the second embodiment of the thin film capacitor of the present invention. The same reference numerals are given to the same portions as in FIG. Only the parts different from the example of the first embodiment will be described below.

図5に示すように、本実施形態では、保護膜25の開口26bが下部電極層22の段差の低い領域22bよりも大きくなっている。これにより、開口26bを形成するときに下部電極層22とのアライメントが図1に示した第1の実施形態の例よりも厳密でなくてよく、加工の容易さという観点から非常に有利なものとなる。   As shown in FIG. 5, in this embodiment, the opening 26 b of the protective film 25 is larger than the region 22 b having a low step in the lower electrode layer 22. Thereby, when forming the opening 26b, the alignment with the lower electrode layer 22 does not have to be stricter than the example of the first embodiment shown in FIG. 1, and is very advantageous from the viewpoint of ease of processing. It becomes.

なお、本実施形態の例についての製造方法に関しては、開口26aを形成するときのレジストのパターニング以外は、前述の第1の実施形態の例の製造方法と同じである。   The manufacturing method for the example of the present embodiment is the same as the manufacturing method of the example of the first embodiment described above, except for the resist patterning when the opening 26a is formed.

次に、図6は本発明の薄膜コンデンサの第3の実施形態の例を示す要部断面図であり、図1および図5と同様の箇所には同じ符号を付してある。   Next, FIG. 6 is a cross-sectional view of an essential part showing an example of the third embodiment of the thin film capacitor of the present invention, and the same reference numerals are given to the same portions as in FIGS.

この第3の実施形態では、上部電極層24が第1の実施形態の上部電極層24よりも厚い構造を持つことによって、製造工程において工程数を減らすことができる。また、第3の実施形態と第1の実施形態とで異なっている部分は上部電極層24の構造のみであるため、下部電極層22を流れる電流の経路は第3の実施形態と第1の実施形態とで異なる経路ではなく、従って、第3の実施形態の構造を選択することで本発明の効果が損なわれることはない。   In the third embodiment, since the upper electrode layer 24 has a thicker structure than the upper electrode layer 24 of the first embodiment, the number of steps can be reduced in the manufacturing process. Also, since the only difference between the third embodiment and the first embodiment is the structure of the upper electrode layer 24, the path of the current flowing through the lower electrode layer 22 is the same as that of the third embodiment and the first embodiment. The route is not different from that of the embodiment, and therefore the effect of the present invention is not impaired by selecting the structure of the third embodiment.

なお、この第3の実施形態の例の製造工程は、保護膜25を成膜する段階(図4を参照)までは前述の第1の実施形態の例の製造工程と同じである。続く製造工程は、第1の実施形態の例においては、保護膜25に開口26bを形成し、続いてエッチングを行ない、段差部を有する下部電極層22を形成した後、保護膜25に開口26aを形成した。一方、本実施形態の例においては、保護膜25に開口26a,26bを同時に形成し、続いてエッチングを行ない、段差部を有する下部電極層22を形成する。このとき、上部電極層24上にもすでに開口26aが形成されているため、図6に示すように、段差部を有する上部電極層24が形成される。以降は第1〜第3の実施形態の例の製造工程は同じである。   The manufacturing process of the example of the third embodiment is the same as the manufacturing process of the example of the first embodiment described above until the step of forming the protective film 25 (see FIG. 4). In the subsequent manufacturing process, in the example of the first embodiment, an opening 26b is formed in the protective film 25, etching is performed to form the lower electrode layer 22 having a stepped portion, and then the opening 26a is formed in the protective film 25. Formed. On the other hand, in the example of the present embodiment, openings 26a and 26b are simultaneously formed in the protective film 25, and then etching is performed to form the lower electrode layer 22 having a stepped portion. At this time, since the opening 26a has already been formed on the upper electrode layer 24, the upper electrode layer 24 having a stepped portion is formed as shown in FIG. Thereafter, the manufacturing steps of the first to third embodiments are the same.

この第3の実施形態の例においては、製造工程においてエッチングによる上部電極層24の膜厚の低下に注意を払わなければならないが、保護膜25に対して開口26a,26bの形成を同時に行なえるため、第1の実施形態の例に比べて製造工程数を減らすことができ、非常に有利である。   In the example of the third embodiment, attention must be paid to the reduction in the film thickness of the upper electrode layer 24 due to etching in the manufacturing process, but the openings 26a and 26b can be simultaneously formed in the protective film 25. Therefore, the number of manufacturing steps can be reduced as compared with the example of the first embodiment, which is very advantageous.

次に、図7は本発明の薄膜コンデンサの第4の実施形態の例を示す要部断面図であり、この図7においても、図1,図5および図7と同様の箇所には同じ符号を付してある。   Next, FIG. 7 is a cross-sectional view of an essential part showing an example of the fourth embodiment of the thin film capacitor of the present invention. In FIG. 7, the same reference numerals are used for the same parts as in FIGS. Is attached.

この第4の実施形態の例では、第1の実施形態の例による薄膜コンデンサCap1,Cap2を引き出し電極27により2個以上の複数個直列に接続する。ここでは、2個を直列に接続した部分を示している。本発明の薄膜コンデンサによれば、このように従来よりも寄生抵抗を低減した薄膜コンデンサを直列接続することで、従来の薄膜コンデンサを直列に接続した薄膜コンデンサに比べて寄生抵抗の小さな薄膜コンデンサを得ることができる。   In the example of the fourth embodiment, two or more thin film capacitors Cap 1 and Cap 2 according to the example of the first embodiment are connected in series by a lead electrode 27. Here, the part which connected two pieces in series is shown. According to the thin film capacitor of the present invention, a thin film capacitor having a lower parasitic resistance than that of a conventional thin film capacitor is connected in series, so that a thin film capacitor having a smaller parasitic resistance than a thin film capacitor in which a conventional thin film capacitor is connected in series. Obtainable.

なお、本発明は以上の実施の形態の例に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば種々の変更を加えることは何ら差し支えない。   It should be noted that the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the present invention.

本発明の薄膜コンデンサの第1の実施形態の例を示す要部断面図である。It is principal part sectional drawing which shows the example of 1st Embodiment of the thin film capacitor of this invention. 本発明の薄膜コンデンサの第1の実施形態の例における電流経路を示す要部断面図である。It is principal part sectional drawing which shows the current pathway in the example of 1st Embodiment of the thin film capacitor of this invention. 本発明の薄膜コンデンサの第1の実施形態の例の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the example of 1st Embodiment of the thin film capacitor of this invention. 本発明の薄膜コンデンサの第1の実施形態の例の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the example of 1st Embodiment of the thin film capacitor of this invention. 本発明の薄膜コンデンサの第2の実施形態の例を示す要部断面図である。It is principal part sectional drawing which shows the example of 2nd Embodiment of the thin film capacitor of this invention. 本発明の薄膜コンデンサの第3の実施形態の例を示す要部断面図である。It is principal part sectional drawing which shows the example of 3rd Embodiment of the thin film capacitor of this invention. 本発明の薄膜コンデンサの第4の実施形態の例を示す要部断面図である。It is principal part sectional drawing which shows the example of 4th Embodiment of the thin film capacitor of this invention. 従来の薄膜コンデンサの断面説明図である。It is sectional explanatory drawing of the conventional thin film capacitor. 従来の薄膜コンデンサの断面説明図である。It is sectional explanatory drawing of the conventional thin film capacitor.

符号の説明Explanation of symbols

21・・・支持基板
22・・・下部電極層
23・・・誘電体層
24・・・上部電極層
25・・・保護膜
27a,27b・・・引き出し電極
21 ... Support substrate
22 ... Lower electrode layer
23 ・ ・ ・ Dielectric layer
24 ... Upper electrode layer
25 ... Protective film
27a, 27b ... extraction electrodes

Claims (2)

支持基板上に形成された下部電極層と、該下部電極層上に形成された誘電体層と、該誘電体層上に形成された上部電極層と、前記下部電極層上に接続された該下部電極層よりも低抵抗な引き出し電極とを具備しており、前記下部電極層は、前記誘電体層の形成領域側が厚く、その外側で薄くなっている段差部を有しており、前記引き出し電極は、前記段差部の縦の面に接して接続されていることを特徴とする薄膜コンデンサ。   A lower electrode layer formed on the support substrate; a dielectric layer formed on the lower electrode layer; an upper electrode layer formed on the dielectric layer; and the connected to the lower electrode layer A lower electrode layer having a lower resistance than the lower electrode layer, and the lower electrode layer has a step portion that is thicker on the dielectric layer forming region side and thinner on the outer side, and The electrode is connected in contact with a vertical surface of the step portion, and is a thin film capacitor. 請求項1記載の薄膜コンデンサを2個以上直列に接続したことを特徴とする薄膜コンデンサ。   2. A thin film capacitor comprising two or more thin film capacitors according to claim 1 connected in series.
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