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JP2006166142A - Overcurrent protection circuit and inverter provided with the same - Google Patents

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JP2006166142A
JP2006166142A JP2004356010A JP2004356010A JP2006166142A JP 2006166142 A JP2006166142 A JP 2006166142A JP 2004356010 A JP2004356010 A JP 2004356010A JP 2004356010 A JP2004356010 A JP 2004356010A JP 2006166142 A JP2006166142 A JP 2006166142A
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Japan
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terminal
circuit
mosfet
resistor
switching element
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Application number
JP2004356010A
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Japanese (ja)
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Masaharu Anpo
正治 安保
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Toyota Motor Corp
Original Assignee
Toyota Motor Corp
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Publication date
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Abstract

【課題】過電流保護回路において、負荷のインダクタンス及び寄生容量による発振を抑制する。
【解決手段】ＭＯＳＦＥＴ５０のドレイン端子に負荷５４が接続され、ゲート端子に駆動信号が供給される。ＭＯＳＦＥＴ５０のソース端子とゲート端子間にトランジスタ６２を含むフォードバック回路を接続してドレイン電流を制限する。ＭＯＳＦＥＴ５０のドレイン端子とゲート端子間に、互いに直列接続された抵抗Ｒ７２及びキャパシタＣ７４を接続し、出力電圧の発振を抑制する。
【選択図】図１
In an overcurrent protection circuit, oscillation due to load inductance and parasitic capacitance is suppressed.
A load is connected to a drain terminal of a MOSFET and a drive signal is supplied to a gate terminal. A Fordback circuit including a transistor 62 is connected between the source terminal and the gate terminal of the MOSFET 50 to limit the drain current. Between the drain terminal and the gate terminal of the MOSFET 50, a resistor R72 and a capacitor C74 connected in series are connected to suppress oscillation of the output voltage.
[Selection] Figure 1

Description

本発明は過電流保護回路及びインバータに関し、特に過電流保護回路の共振抑制に関する。   The present invention relates to an overcurrent protection circuit and an inverter, and more particularly to resonance suppression of the overcurrent protection circuit.

従来より、自動車等の点火回路に用いる半導体スイッチング素子に電流制限回路を設けた場合に、負荷のインダクタンスと寄生容量による共振回路により出力電圧が振動し易い問題を解消すべく、半導体スイッチング素子の出力端子と入力端子との間に定電流回路、抵抗、ＭＯＳＦＥＴを接続する構成が提案されている。   Conventionally, when a current limiting circuit is provided in a semiconductor switching element used in an ignition circuit of an automobile or the like, the output of the semiconductor switching element is solved in order to eliminate the problem that the output voltage is likely to oscillate due to the resonance circuit due to the inductance and parasitic capacitance of the load. A configuration in which a constant current circuit, a resistor, and a MOSFET are connected between a terminal and an input terminal has been proposed.

図８は、下記の特許文献１に開示された制御回路内蔵絶縁ゲート半導体装置を示す。パワーＭＯＳＦＥＴ１１及び制御回路９１が設けられる。外部ソース端子１とパワーＭＯＳＦＥＴ１１のソース端子と制御回路９１のグランド端子４とＭＯＳＦＥＴ２１のソース端子が互いに結合され、外部ドレイン端子２とパワーＭＯＳＦＥＴ１１のドレイン端子とエンハンスメント型の縦型ＭＯＳＦＥＴ１２のドレイン端子とエンハンスメント型の縦型ＭＯＳＦＥＴ１３のドレイン端子が結合される。外部ゲート端子３とエンハンスメント型の縦型ＭＯＳＦＥＴ１２のゲート端子とエンハンス型の縦型ＭＯＳＦＥＴ１３のゲート端子が結合され、外部ゲート端子３とパワーＭＯＳＦＥＴ１１のゲート端子６との間には抵抗４１が接続される。抵抗４１とパワーＭＯＳＦＥＴ１１のゲート端子６との間にＭＯＳＦＥＴ２１のドレイン端子とエンハンスメント型の縦型ＭＯＳＦＥＴ１２のソース端子が結合される。制御回路９１の出力端子７とＭＯＳＦＥＴ２１のゲート端子が結合される。エンハンスメント型の縦型ＭＯＳＦＥＴ１３のソース端子と制御回路９１の電源端子５が結合される。制御回路９１は外部ドレイン端子２と外部ソース端子１の間に流れるドレイン電流を基準電流値以下に制限して制御する差動型比較回路である。縦型ＭＯＳＦＥＴ１３からの電流を制限する抵抗４６と制御回路９１内の動作電圧の上限値を制限するダイオード３７とキャパシタ５１が設けられる。縦型ＭＯＳＦＥＴ１４のソース端子と外部ソース端子１との間に抵抗４２が設けられる。縦型ＭＯＳＦＥＴ１４のゲート端子と外部ゲート端子３が抵抗４１を介して結合され、縦型ＭＯＳＦＥＴ１４のドレイン端子と外部ドレイン端子２が結合される。パワーＭＯＳＦＥＴ１１のドレイン電流が増加すると抵抗４２の端子間電圧、すなわち、制御回路９１の入力端子８の電圧が増加し、ＭＯＳＦＥＴ２２がオフ状態、ＭＯＳＦＥＴ２１がオン状態となって、パワーＭＯＳＦＥＴ１１のドレイン電流が基準値以内に制限される。また、パワーＭＯＳＦＥＴ１１のゲート端子６の制御に外部ドレイン２に接続されるＭＯＳＦＥＴ１２を用いるため、抵抗４１の値を大きくしてもパワーＭＯＳＦＥＴ１１のドレイン電流を目標値にすばやく到達させるためにゲート端子６の電圧を高速に上昇できる。ＭＯＳＦＥＴ１２を抵抗として用いることでパワーＭＯＳＦＥＴ１１のドレイン電圧の振動を低減し安定に制御できるとしている。   FIG. 8 shows an insulated gate semiconductor device with a built-in control circuit disclosed in Patent Document 1 below. A power MOSFET 11 and a control circuit 91 are provided. The external source terminal 1, the source terminal of the power MOSFET 11, the ground terminal 4 of the control circuit 91, and the source terminal of the MOSFET 21 are coupled to each other, and the external drain terminal 2, the drain terminal of the power MOSFET 11, the drain terminal of the enhancement type vertical MOSFET 12 and the enhancement. The drain terminal of the vertical MOSFET 13 is coupled. The external gate terminal 3, the gate terminal of the enhancement type vertical MOSFET 12 and the gate terminal of the enhancement type vertical MOSFET 13 are coupled, and a resistor 41 is connected between the external gate terminal 3 and the gate terminal 6 of the power MOSFET 11. . The drain terminal of the MOSFET 21 and the source terminal of the enhancement type vertical MOSFET 12 are coupled between the resistor 41 and the gate terminal 6 of the power MOSFET 11. The output terminal 7 of the control circuit 91 and the gate terminal of the MOSFET 21 are coupled. The source terminal of the enhancement type vertical MOSFET 13 and the power supply terminal 5 of the control circuit 91 are coupled. The control circuit 91 is a differential comparison circuit that controls the drain current flowing between the external drain terminal 2 and the external source terminal 1 by limiting it to a reference current value or less. A resistor 46 for limiting the current from the vertical MOSFET 13, a diode 37 for limiting the upper limit value of the operating voltage in the control circuit 91, and a capacitor 51 are provided. A resistor 42 is provided between the source terminal of the vertical MOSFET 14 and the external source terminal 1. The gate terminal of the vertical MOSFET 14 and the external gate terminal 3 are coupled via a resistor 41, and the drain terminal of the vertical MOSFET 14 and the external drain terminal 2 are coupled. When the drain current of the power MOSFET 11 increases, the voltage between the terminals of the resistor 42, that is, the voltage of the input terminal 8 of the control circuit 91 increases, the MOSFET 22 is turned off, the MOSFET 21 is turned on, and the drain current of the power MOSFET 11 is the reference. Limited to value. Further, since the MOSFET 12 connected to the external drain 2 is used to control the gate terminal 6 of the power MOSFET 11, even if the value of the resistor 41 is increased, the drain current of the power MOSFET 11 can be quickly reached the target value. The voltage can be increased at high speed. By using the MOSFET 12 as a resistor, the oscillation of the drain voltage of the power MOSFET 11 can be reduced and stably controlled.

特許第３４４４２６３号公報Japanese Patent No. 3444263

しかしながら、パワーＭＯＳＦＥＴの定電流動作時の発振を抑制すべくＭＯＳＦＥＴ１２等の高価な素子を用いるのではコスト増加を招いてしまう。また、過渡的にフィードバックが動作しない状態が存在し得るが、このときに不安定になるおそれもある。すなわち、パワーＭＯＳＦＥＴ１１をオン状態とするときに同時にＭＯＳＦＥＴ１２をオン状態とする必要があるが、ＭＯＳＦＥＴ１２のオン開始タイミングが遅れる可能性がある。特に、パワーＭＯＳＦＥＴ１１を高速でスイッチングさせる場合には、ＭＯＳＦＥＴ１２をそれよりも早くオンさせる必要があり回路設計の制約となってしまう。   However, using an expensive element such as the MOSFET 12 to suppress oscillation during the constant current operation of the power MOSFET causes an increase in cost. In addition, there may exist a state where the feedback does not operate transiently, but there is a possibility that the state becomes unstable at this time. That is, it is necessary to turn on the MOSFET 12 at the same time when the power MOSFET 11 is turned on, but the on-start timing of the MOSFET 12 may be delayed. In particular, when the power MOSFET 11 is switched at a high speed, it is necessary to turn on the MOSFET 12 earlier than that, which is a restriction on circuit design.

本発明の目的は、ＭＯＳＦＥＴ等の素子を用いることなく、簡易かつ低廉でありながら確実に発振を抑制することができる回路を提供することにある。   An object of the present invention is to provide a circuit capable of reliably suppressing oscillation without using an element such as a MOSFET, while being simple and inexpensive.

本発明は、半導体スイッチング素子と、前記半導体スイッチング素子の出力電流を制限するフィードバック回路とを有する過電流保護回路であって、前記半導体スイッチング素子の出力と入力との間に接続され、互いに直列接続された抵抗及びキャパシタを含む共振抑制回路とを有することを特徴とする。   The present invention is an overcurrent protection circuit having a semiconductor switching element and a feedback circuit for limiting an output current of the semiconductor switching element, and is connected between an output and an input of the semiconductor switching element and connected in series to each other And a resonance suppression circuit including a resistor and a capacitor.

本発明の１つの実施形態では、前記半導体スイッチング素子は、エンハンスメント型トランジスタであり、前記エンハンスメント型トランジスタのゲート端子に駆動信号が供給され、前記エンハンスメント型トランジスタのソース端子とゲート端子との間に前記フィードバック回路が接続され、前記エンハンスメント型トランジスタのドレイン端子とゲート端子との間に前記共振抑制回路が接続される。   In one embodiment of the present invention, the semiconductor switching element is an enhancement-type transistor, a drive signal is supplied to a gate terminal of the enhancement-type transistor, and the semiconductor switching element is interposed between a source terminal and a gate terminal of the enhancement-type transistor. A feedback circuit is connected, and the resonance suppression circuit is connected between a drain terminal and a gate terminal of the enhancement type transistor.

本発明における半導体スイッチング素子としては、例えばＩＧＢＴやＭＯＳＦＥＴを用いることができる。   As the semiconductor switching element in the present invention, for example, an IGBT or a MOSFET can be used.

また、本発明は、上記の過電流保護回路を有するインバータを提供する。インバータ内に過電流保護回路が設けられ、この過電流保護回路の出力と入力との間に抵抗及びキャパシタを有する共振抑制回路を接続する。   The present invention also provides an inverter having the above-described overcurrent protection circuit. An overcurrent protection circuit is provided in the inverter, and a resonance suppression circuit having a resistor and a capacitor is connected between the output and input of the overcurrent protection circuit.

本発明のインバータの１つの実施形態では、電源側に接続された上側アームとＧＮＤ側に接続された下側アームとを備え、上側アーム及び下側アームを交互に動作させることで電力を変換する。前記上側アームは、前記電源に接続される第１半導体スイッチング素子と、前記第１半導体スイッチング素子の出力電流を制限する第１フィードバック回路と、前記第１半導体スイッチング素子の出力と入力との間に接続され、互いに直列接続された抵抗及びキャパシタを含む第１共振抑制回路とを有し、前記下側アームは、前記ＧＮＤに接続される第２半導体スイッチング素子と、前記第２半導体スイッチング素子の出力電流を制限する第２フィードバック回路と、前記第２半導体スイッチング素子の出力と入力との間に接続され、互いに直列接続された抵抗及びキャパシタを含む第２共振抑制回路とを有する。   One embodiment of the inverter of the present invention includes an upper arm connected to the power supply side and a lower arm connected to the GND side, and converts power by operating the upper arm and the lower arm alternately. . The upper arm includes a first semiconductor switching element connected to the power source, a first feedback circuit that limits an output current of the first semiconductor switching element, and an output and an input of the first semiconductor switching element. A first resonance suppression circuit including a resistor and a capacitor connected in series with each other, wherein the lower arm includes a second semiconductor switching element connected to the GND, and an output of the second semiconductor switching element A second feedback circuit for limiting current; and a second resonance suppression circuit including a resistor and a capacitor connected between the output and the input of the second semiconductor switching element and connected in series to each other.

本発明によれば、簡易かつ低廉な構成で負荷のインダクタンス及び寄生容量により生じる発振を抑制することができる。   According to the present invention, it is possible to suppress oscillation caused by load inductance and parasitic capacitance with a simple and inexpensive configuration.

以下、図面に基づき本発明の実施形態について説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

＜第１実施形態＞
図１は、本実施形態に係る過電流保護回路の構成を示す。半導体スイッチング素子としてエンハンスメント型ＭＯＳＦＥＴ５０が設けられる。ＭＯＳＦＥＴ５０のドレイン端子には出力端子５２が接続され、出力端子５２には負荷５４が接続される。負荷５４はインダクタンスを有し、便宜上コイルとして示されている。負荷５４の他端が電源に接続される。ＭＯＳＦＥＴ５０のゲート端子にはゲート抵抗ＲＧ５６が接続され、ゲート抵抗ＲＧ５６の他端には駆動信号用端子５８が接続される。外部回路からの駆動信号は、駆動信号用端子５８からＭＯＳＦＥＴ５０のゲート端子に供給される。ＭＯＳＦＥＴ５０のソース端子にはソース抵抗ＲＳ６０が接続され、ソース抵抗ＲＳ６０の他端はＧＮＤに接続される。また、ＭＯＳＦＥＴ５０のソース端子とゲート端子との間に、ＭＯＳＦＥＴ５０のドレイン電流を制限するフィードバック回路が接続される。フィードバック回路は、ｎｐｎ型トランジスタ６２、フィードバック抵抗ＲＦ６４、キャパシタＣＣ６８及びダイオード６６を有する。トランジスタ６２のベース端子にはフィードバック抵抗ＲＦ６４が接続され、フィードバック抵抗ＲＦ６４の他端はＭＯＳＦＥＴ５０のソース端子とソース抵抗ＲＳ６０との間に接続される。トランジスタ６２のエミッタ端子はＧＮＤに接続される。トランジスタ６２のコレクタ端子にはリーク電流防止用のダイオード６６が接続され、ダイオード６６の他端はＭＯＳＦＥＴ５０のゲート端子とゲート抵抗ＲＧ５６との間に接続される。また、トランジスタ６２のコレクタ端子とベース端子間にはキャパシタ６８が接続される。 <First Embodiment>
FIG. 1 shows a configuration of an overcurrent protection circuit according to the present embodiment. An enhancement type MOSFET 50 is provided as a semiconductor switching element. An output terminal 52 is connected to the drain terminal of the MOSFET 50, and a load 54 is connected to the output terminal 52. The load 54 has inductance and is shown as a coil for convenience. The other end of the load 54 is connected to a power source. A gate resistor RG56 is connected to the gate terminal of the MOSFET 50, and a drive signal terminal 58 is connected to the other end of the gate resistor RG56. The drive signal from the external circuit is supplied from the drive signal terminal 58 to the gate terminal of the MOSFET 50. A source resistor RS60 is connected to the source terminal of the MOSFET 50, and the other end of the source resistor RS60 is connected to GND. A feedback circuit that limits the drain current of the MOSFET 50 is connected between the source terminal and the gate terminal of the MOSFET 50. The feedback circuit includes an npn transistor 62, a feedback resistor RF64, a capacitor CC68, and a diode 66. A feedback resistor RF64 is connected to the base terminal of the transistor 62, and the other end of the feedback resistor RF64 is connected between the source terminal of the MOSFET 50 and the source resistor RS60. The emitter terminal of the transistor 62 is connected to GND. A leakage current preventing diode 66 is connected to the collector terminal of the transistor 62, and the other end of the diode 66 is connected between the gate terminal of the MOSFET 50 and the gate resistor RG 56. A capacitor 68 is connected between the collector terminal and the base terminal of the transistor 62.

一方、ＭＯＳＦＥＴ５０のドレイン端子とゲート端子の間に共振抑制回路７０が接続される。本実施形態の共振抑制回路７０は、従来のようにＭＯＳＦＥＴ等を有せず、互いに直列接続された抵抗Ｒ７２及びキャパシタＣ７４を有する。すなわち、ＭＯＳＦＥＴ５０のドレイン端子に抵抗Ｒ７２が接続され、抵抗Ｒ７２の他端にキャパシタＣ７４が接続される。キャパシタＣ７４の他端はＭＯＳＦＥＴ５０のゲート端子に接続される。   On the other hand, the resonance suppression circuit 70 is connected between the drain terminal and the gate terminal of the MOSFET 50. The resonance suppression circuit 70 of this embodiment does not include a MOSFET or the like as in the prior art, and includes a resistor R72 and a capacitor C74 connected in series. That is, the resistor R72 is connected to the drain terminal of the MOSFET 50, and the capacitor C74 is connected to the other end of the resistor R72. The other end of the capacitor C74 is connected to the gate terminal of the MOSFET 50.

上記のような構成において、駆動信号用端子５８から駆動信号がＭＯＳＦＥＴ５０のゲート端子に供給され、ＭＯＳＦＥＴ５０がオン状態となって負荷５４にドレイン電流が供給され負荷５４が駆動される。ドレイン電流が増大すると、ソース抵抗ＲＳ６０の端子間電位が増大し、トランジスタ６２がオン状態となり、ＭＯＳＦＥＴ５０のゲート電圧が減少してドレイン電流を減少させる。これにより、ドレイン電流の過大が防止される。   In the configuration as described above, a drive signal is supplied from the drive signal terminal 58 to the gate terminal of the MOSFET 50, the MOSFET 50 is turned on, a drain current is supplied to the load 54, and the load 54 is driven. When the drain current increases, the potential between the terminals of the source resistor RS60 increases, the transistor 62 is turned on, the gate voltage of the MOSFET 50 decreases, and the drain current decreases. This prevents an excessive drain current.

また、ＭＯＳＦＥＴ５０のドレイン端子とゲート端子間に接続された共振抑制回路７０の抵抗Ｒ７２により、負荷５４のインダクタンスと寄生容量で構成される共振回路により生じる発振を減衰させ、さらにキャパシタＣ７４により抵抗Ｒ７２を流れる電流の直流成分を遮断して共振抑制回路７０での消費電流を低減させる。   Further, the resistance R72 of the resonance suppression circuit 70 connected between the drain terminal and the gate terminal of the MOSFET 50 attenuates the oscillation generated by the resonance circuit composed of the inductance of the load 54 and the parasitic capacitance, and further the resistor R72 is reduced by the capacitor C74. The direct current component of the flowing current is cut off, and the current consumption in the resonance suppression circuit 70 is reduced.

図２は、図１の回路において抵抗Ｒ７２及びキャパシタＣ７４が存在しない場合の出力電圧特性を示す。横軸は時間（μｓ）、縦軸は出力端子５２の出力電圧（Ｖ）である。抵抗Ｒ７２及びキャパシタＣ７４が存在しないと、負荷５４のインダクタンス及び寄生容量で構成される共振回路により発振する。図３は、共振抑制回路７０として抵抗Ｒ７２のみを接続した場合の出力特性である。振動はあるものの短時間で収束していることがわかる。このことから、振動抑制の効果の観点からは抵抗Ｒ７２のみで十分とも考えられるが、例えば本実施形態の過電流保護回路をハイブリッド車に搭載し、電源電圧７００Ｖで駆動する場合、抵抗Ｒ７２としてＲ＝５００Ωとすると抵抗Ｒ７２での損失が９８０Ｗ程度にもなり消費電力が過大となって現実的ではない。図４は、図１に示す構成、すなわち抵抗Ｒ７２とキャパシタＣ７４をともに接続した場合の出力特性である。図３と同様に発振を効果的に抑制していることがわかる。図３と図４では、振動抑制効果はほとんど同様であるが、抵抗Ｒ７２とキャパシタＣ７４を用いる場合、共振周波数＝５ｋＨｚの動作として時定数ＲＣをＲ＝５００Ω、Ｃ＝２０００ｐＦとしても消費電力を４．９Ｗ程度に抑制することができ、低消費電力の観点から有効である。   FIG. 2 shows output voltage characteristics when the resistor R72 and the capacitor C74 are not present in the circuit of FIG. The horizontal axis represents time (μs), and the vertical axis represents the output voltage (V) of the output terminal 52. When the resistor R72 and the capacitor C74 are not present, the oscillation is caused by the resonance circuit constituted by the inductance of the load 54 and the parasitic capacitance. FIG. 3 shows output characteristics when only the resistor R 72 is connected as the resonance suppression circuit 70. It can be seen that although there is vibration, it converges in a short time. From this point of view, it can be considered that only the resistor R72 is sufficient from the viewpoint of vibration suppression effect. However, when the overcurrent protection circuit of this embodiment is mounted on a hybrid vehicle and driven at a power supply voltage of 700 V, the resistor R72 is R. = 500Ω, the loss at the resistor R72 is about 980 W, and the power consumption is excessive, which is not realistic. FIG. 4 shows output characteristics when the configuration shown in FIG. 1, that is, the resistor R72 and the capacitor C74 are connected together. It can be seen that oscillation is effectively suppressed as in FIG. 3 and 4, the vibration suppression effect is almost the same, but when the resistor R72 and the capacitor C74 are used, the power consumption is 4 even when the resonance frequency is 5 kHz and the time constant RC is R = 500Ω and C = 2000 pF. It can be suppressed to about .9 W, which is effective from the viewpoint of low power consumption.

以上より、ＭＯＳＦＥＴ５０のドレイン端子とゲート端子との間に抵抗Ｒ７２及びキャパシタＣ７４からなる共振抑制回路７０を接続することで、出力電圧の発振を抑制し、発振による素子の破損等の異常を未然に防止することができる。また、本実施形態の共振抑制回路７０は、ＭＯＳＦＥＴ等の高価な素子を用いることなく、安価な抵抗ＲとキャパシタＣで構成されるためコスト上も有利であり、回路設計の制約も少ない。   As described above, by connecting the resonance suppression circuit 70 composed of the resistor R72 and the capacitor C74 between the drain terminal and the gate terminal of the MOSFET 50, the oscillation of the output voltage is suppressed, and abnormalities such as element breakage due to the oscillation are obviated. Can be prevented. In addition, the resonance suppression circuit 70 of the present embodiment is advantageous in terms of cost because it includes an inexpensive resistor R and capacitor C without using expensive elements such as MOSFETs, and there are few restrictions on circuit design.

本実施形態の過電流保護回路は、例えば自動車の点火回路に組み込むことができる。   The overcurrent protection circuit of this embodiment can be incorporated into, for example, an automobile ignition circuit.

＜第２実施形態＞
図５は、本実施形態の過電流保護回路の構成を示す。上下アームを有するインバータに組み込んだ場合である。 Second Embodiment
FIG. 5 shows the configuration of the overcurrent protection circuit of this embodiment. This is a case where it is incorporated in an inverter having upper and lower arms.

まず、上側アームについて説明する。半導体スイッチング素子としてエンハンスメント型ＭＯＳＦＥＴ５０−１が設けられる。ＭＯＳＦＥＴ５０−１のドレイン端子には電源が接続される。ＭＯＳＦＥＴ５０−１のゲート端子にはゲート抵抗ＲＧ５６−１が接続され、ゲート抵抗ＲＧ５６−１の他端には駆動信号用端子５８−１が接続される。外部回路からの駆動信号は、駆動信号用端子５８−１からＭＯＳＦＥＴ５０−１のゲート端子に供給される。ＭＯＳＦＥＴ５０−１のソース端子にはソース抵抗ＲＳ６０−１が接続され、ソース抵抗ＲＳ６０−１の他端には出力端子５３が接続される。また、ＭＯＳＦＥＴ５０−１のソース端子とゲート端子との間に、ＭＯＳＦＥＴ５０−１のドレイン電流を制限するフィードバック回路が接続される。フィードバック回路は、ｎｐｎ型トランジスタ６２−１、フィードバック抵抗ＲＦ６４−１、キャパシタＣＣ６８−１及びダイオード６６−１を有する。トランジスタ６２−１のベース端子にはフィードバック抵抗ＲＦ６４−１が接続され、フィードバック抵抗ＲＦ６４−１の他端はＭＯＳＦＥＴ５０−１のソース端子とソース抵抗ＲＳ６０−１との間に接続される。トランジスタ６２−１のエミッタ端子は出力端子５３に接続される。トランジスタ６２−１のコレクタ端子にはリーク電流防止用のダイオード６６−１が接続され、ダイオード６６−１の他端はＭＯＳＦＥＴ５０−１のゲート端子とゲート抵抗ＲＧ５６−１との間に接続される。トランジスタ６２−１のコレクタ端子とベース端子間にはキャパシタ６８−１が接続される。   First, the upper arm will be described. An enhancement type MOSFET 50-1 is provided as a semiconductor switching element. A power supply is connected to the drain terminal of the MOSFET 50-1. A gate resistor RG56-1 is connected to the gate terminal of the MOSFET 50-1, and a drive signal terminal 58-1 is connected to the other end of the gate resistor RG56-1. The drive signal from the external circuit is supplied from the drive signal terminal 58-1 to the gate terminal of the MOSFET 50-1. A source resistor RS60-1 is connected to the source terminal of the MOSFET 50-1, and an output terminal 53 is connected to the other end of the source resistor RS60-1. A feedback circuit that limits the drain current of the MOSFET 50-1 is connected between the source terminal and the gate terminal of the MOSFET 50-1. The feedback circuit includes an npn transistor 62-1, a feedback resistor RF64-1, a capacitor CC68-1, and a diode 66-1. The feedback resistor RF64-1 is connected to the base terminal of the transistor 62-1, and the other end of the feedback resistor RF64-1 is connected between the source terminal of the MOSFET 50-1 and the source resistor RS60-1. The emitter terminal of the transistor 62-1 is connected to the output terminal 53. A leakage current preventing diode 66-1 is connected to the collector terminal of the transistor 62-1, and the other end of the diode 66-1 is connected between the gate terminal of the MOSFET 50-1 and the gate resistor RG56-1. A capacitor 68-1 is connected between the collector terminal and the base terminal of the transistor 62-1.

また、ＭＯＳＦＥＴ５０−１のドレイン端子とゲート端子の間に共振抑制回路７０−１が接続される。共振抑制回路７０−１は、図１に示す共振抑制回路７０と同様にＭＯＳＦＥＴ等を有せず、互いに直列接続された抵抗Ｒ７２−１及びキャパシタＣ７４−１を有する。ＭＯＳＦＥＴ５０−１のドレイン端子に抵抗Ｒ７２−１が接続され、抵抗Ｒ７２−１の他端にキャパシタＣ７４−１が接続される。キャパシタＣ７４−１の他端はＭＯＳＦＥＴ５０−１のゲート端子に接続される。   A resonance suppression circuit 70-1 is connected between the drain terminal and the gate terminal of the MOSFET 50-1. Similar to the resonance suppression circuit 70 shown in FIG. 1, the resonance suppression circuit 70-1 does not include a MOSFET or the like, and includes a resistor R <b> 72-1 and a capacitor C <b> 74-1 connected in series. The resistor R72-1 is connected to the drain terminal of the MOSFET 50-1, and the capacitor C74-1 is connected to the other end of the resistor R72-1. The other end of the capacitor C74-1 is connected to the gate terminal of the MOSFET 50-1.

次に、下側アームについて説明する。半導体スイッチング素子としてエンハンスメント型ＭＯＳＦＥＴ５０−２が設けられる。ＭＯＳＦＥＴ５０−２のドレイン端子には出力端子５３が接続される。したがって、ＭＯＳＦＥＴ５０−２のドレイン端子と上側アームのソース抵抗ＲＳ６０−１、及びトランジスタ６２−１のエミッタ端子が結合されて出力端子５３に接続される。ＭＯＳＦＥＴ５０−２のゲート端子にはゲート抵抗ＲＧ５６−２が接続され、ゲート抵抗ＲＧ５６−２の他端には駆動信号用端子５８−２が接続される。外部回路からの駆動信号は、駆動信号用端子５８−２からＭＯＳＦＥＴ５０−２のゲート端子に供給される。ＭＯＳＦＥＴ５０−２のソース端子にはソース抵抗ＲＳ６０−２が接続され、ソース抵抗ＲＳ６０−２の他端はＧＮＤに接続される。また、ＭＯＳＦＥＴ５０−２のソース端子とゲート端子との間に、ＭＯＳＦＥＴ５０−２のドレイン電流を制限するフィードバック回路が接続される。フィードバック回路は、ｎｐｎ型トランジスタ６２−２、フィードバック抵抗ＲＦ６４−２、キャパシタＣＣ６８−２及びダイオード６６−２を有する。トランジスタ６２−２のベース端子にはフィードバック抵抗ＲＦ６４−２が接続され、フィードバック抵抗ＲＦ６４−２の他端はＭＯＳＦＥＴ５０−２のソース端子とソース抵抗ＲＳ６０−２との間に接続される。トランジスタ６２−２のエミッタ端子はＧＮＤに接続される。トランジスタ６２−２のコレクタ端子にはリーク電流防止用のダイオード６６−２が接続され、ダイオード６６−２の他端はＭＯＳＦＥＴ５０−２のゲート端子とゲート抵抗ＲＧ５６−２との間に接続される。トランジスタ６２−２のコレクタ端子とベース端子間にはキャパシタ６８−２が接続される。   Next, the lower arm will be described. An enhancement type MOSFET 50-2 is provided as a semiconductor switching element. An output terminal 53 is connected to the drain terminal of the MOSFET 50-2. Therefore, the drain terminal of the MOSFET 50-2, the source resistance RS 60-1 of the upper arm, and the emitter terminal of the transistor 62-1 are coupled and connected to the output terminal 53. A gate resistor RG56-2 is connected to the gate terminal of the MOSFET 50-2, and a drive signal terminal 58-2 is connected to the other end of the gate resistor RG56-2. The drive signal from the external circuit is supplied from the drive signal terminal 58-2 to the gate terminal of the MOSFET 50-2. A source resistor RS60-2 is connected to the source terminal of the MOSFET 50-2, and the other end of the source resistor RS60-2 is connected to GND. A feedback circuit that limits the drain current of the MOSFET 50-2 is connected between the source terminal and the gate terminal of the MOSFET 50-2. The feedback circuit includes an npn transistor 62-2, a feedback resistor RF64-2, a capacitor CC68-2, and a diode 66-2. The feedback resistor RF64-2 is connected to the base terminal of the transistor 62-2, and the other end of the feedback resistor RF64-2 is connected between the source terminal of the MOSFET 50-2 and the source resistor RS60-2. The emitter terminal of the transistor 62-2 is connected to GND. A leakage current preventing diode 66-2 is connected to the collector terminal of the transistor 62-2, and the other end of the diode 66-2 is connected between the gate terminal of the MOSFET 50-2 and the gate resistor RG56-2. A capacitor 68-2 is connected between the collector terminal and the base terminal of the transistor 62-2.

また、ＭＯＳＦＥＴ５０−２のドレイン端子とゲート端子の間に共振抑制回路７０−２が接続される。共振抑制回路７０−２は、図１に示す共振抑制回路７０あるいは上側アームの共振抑制回路７０−１と同様にＭＯＳＦＥＴ等を有せず、互いに直列接続された抵抗Ｒ７２−２及びキャパシタＣ７４−２を有する。ＭＯＳＦＥＴ５０−２のドレイン端子（及びトランジスタ６２−１のエミッタ端子）に抵抗Ｒ７２−２が接続され、抵抗Ｒ７２−２の他端にキャパシタＣ７４−２が接続される。キャパシタＣ７４−２の他端はＭＯＳＦＥＴ５０−２のゲート端子に接続される。   The resonance suppression circuit 70-2 is connected between the drain terminal and the gate terminal of the MOSFET 50-2. Similar to the resonance suppression circuit 70 shown in FIG. 1 or the resonance suppression circuit 70-1 of the upper arm, the resonance suppression circuit 70-2 does not include a MOSFET or the like, and includes a resistor R72-2 and a capacitor C74-2 connected in series with each other. Have The resistor R72-2 is connected to the drain terminal of the MOSFET 50-2 (and the emitter terminal of the transistor 62-1), and the capacitor C74-2 is connected to the other end of the resistor R72-2. The other end of the capacitor C74-2 is connected to the gate terminal of the MOSFET 50-2.

このような構成において駆動信号用端子５８−１及び５８−２に供給される駆動信号により、上側アームのＭＯＳＦＥＴ５０−１と下側アームのＭＯＳＦＥＴ５０−２は交互に動作する。すなわち、あるタイミングでＭＯＳＦＥＴ５０−１がオン状態、ＭＯＳＦＥＴ５０−２がオフ状態となって出力端子５３から出力され（上側アームの動作状態）、次のタイミングでＭＯＳＦＥＴ５０−１がオフ状態、ＭＯＳＦＥＴ５０−２がオン状態となって出力端子５３から出力される（下側アームの動作状態）。上側アームの動作状態では、ＭＯＳＦＥＴ５０−１のドレイン電流はフィードバック抵抗ＲＦ６４−１及びトランジスタ６２−１を含むフィードバック回路により制限され、かつ、共振抑制回路７０−１により出力電圧の発振が抑制される。また、下側アームの動作状態では、ＭＯＳＦＥＴ５０−２のドレイン電流はフィードバック抵抗ＲＦ６４−２及びトランジスタ６２−２を含むフィードバック回路により制限され、かつ、共振抑制回路７０−２により出力電圧の発振が抑制される。   In such a configuration, the upper arm MOSFET 50-1 and the lower arm MOSFET 50-2 operate alternately by the drive signals supplied to the drive signal terminals 58-1 and 58-2. That is, at a certain timing, the MOSFET 50-1 is turned on and the MOSFET 50-2 is turned off and output from the output terminal 53 (the upper arm operating state). At the next timing, the MOSFET 50-1 is turned off and the MOSFET 50-2 is turned on. It is turned on and output from the output terminal 53 (the operating state of the lower arm). In the operating state of the upper arm, the drain current of the MOSFET 50-1 is limited by the feedback circuit including the feedback resistor RF64-1 and the transistor 62-1, and the oscillation of the output voltage is suppressed by the resonance suppression circuit 70-1. In the operating state of the lower arm, the drain current of the MOSFET 50-2 is limited by the feedback circuit including the feedback resistor RF64-2 and the transistor 62-2, and the oscillation suppression of the output voltage is suppressed by the resonance suppression circuit 70-2. Is done.

＜第３実施形態＞
図６は、本実施形態の過電流保護回路の構成を示す。図１に示す過電流保護回路におけるＭＯＳＦＥＴ５０の代わりに、センスＦＥＴ５１を用いる場合である。センスＦＥＴ５１は電流検出用に改良されたパワーＭＯＳＦＥＴであり、ＭＯＳＦＥＴセル内の一部のソース端子を他から分離して取り出し、外付け抵抗に流れる電流をセル数倍して全体に流れる電流を見積もるように構成したＦＥＴである。接続関係は図１と同様であり、センスＦＥＴ５１のドレイン端子には出力端子５２が接続され、出力端子５２には負荷５４が接続される。センスＦＥＴ５１のゲート端子にはゲート抵抗ＲＧ５６が接続され、ゲート抵抗ＲＧ５６の他端には駆動信号用端子５８が接続される。センスＦＥＴ５１のソース端子にはソース抵抗ＲＳ６０が接続され、ソース抵抗ＲＳ６０の他端はＧＮＤに接続される。また、センスＦＥＴ５１のソース端子とゲート端子との間に、センスＦＥＴ５１のドレイン電流を制限するフィードバック回路が接続される。フィードバック回路は、ｎｐｎ型トランジスタ６２、フィードバック抵抗ＲＦ６４、キャパシタＣＣ６８及びダイオード６６を有する。トランジスタ６２のベース端子にはフィードバック抵抗ＲＦ６４が接続され、フィードバック抵抗ＲＦ６４の他端はセンスＦＥＴ５１のソース端子とソース抵抗ＲＳ６０との間に接続される。トランジスタ６２のエミッタ端子はＧＮＤに接続される。トランジスタ６２のコレクタ端子にはリーク電流防止用のダイオード６６が接続され、ダイオード６６の他端はセンスＦＥＴ５１のゲート端子とゲート抵抗ＲＧ５６との間に接続される。また、トランジスタ６２のコレクタ端子とベース端子間にはキャパシタ６８が接続される。さらに、センスＦＥＴ５１のドレイン端子とゲート端子の間に共振抑制回路７０が接続される。センスＦＥＴ５１のドレイン端子に抵抗Ｒ７２が接続され、抵抗Ｒ７２の他端にキャパシタＣ７４が接続される。キャパシタＣ７４の他端はセンスＦＥＴ５１のゲート端子に接続される。 <Third Embodiment>
FIG. 6 shows the configuration of the overcurrent protection circuit of this embodiment. This is a case where a sense FET 51 is used instead of the MOSFET 50 in the overcurrent protection circuit shown in FIG. The sense FET 51 is a power MOSFET improved for current detection. A part of the source terminal in the MOSFET cell is separated from the other, and the current flowing through the external resistor is multiplied by the number of cells to estimate the current flowing through the whole. The FET is configured as described above. The connection relationship is the same as in FIG. 1, the output terminal 52 is connected to the drain terminal of the sense FET 51, and the load 54 is connected to the output terminal 52. A gate resistor RG56 is connected to the gate terminal of the sense FET 51, and a drive signal terminal 58 is connected to the other end of the gate resistor RG56. A source resistor RS60 is connected to the source terminal of the sense FET 51, and the other end of the source resistor RS60 is connected to GND. Further, a feedback circuit for limiting the drain current of the sense FET 51 is connected between the source terminal and the gate terminal of the sense FET 51. The feedback circuit includes an npn transistor 62, a feedback resistor RF64, a capacitor CC68, and a diode 66. A feedback resistor RF64 is connected to the base terminal of the transistor 62, and the other end of the feedback resistor RF64 is connected between the source terminal of the sense FET 51 and the source resistor RS60. The emitter terminal of the transistor 62 is connected to GND. A leakage current preventing diode 66 is connected to the collector terminal of the transistor 62, and the other end of the diode 66 is connected between the gate terminal of the sense FET 51 and the gate resistor RG 56. A capacitor 68 is connected between the collector terminal and the base terminal of the transistor 62. Further, a resonance suppression circuit 70 is connected between the drain terminal and the gate terminal of the sense FET 51. A resistor R72 is connected to the drain terminal of the sense FET 51, and a capacitor C74 is connected to the other end of the resistor R72. The other end of the capacitor C74 is connected to the gate terminal of the sense FET 51.

＜第４実施形態＞
図７は、本実施形態の過電流保護回路の構成を示す。図１のフィードバック回路のトランジスタ６２の代わりに、オペアンプを用いる構成である。ＭＯＳＦＥＴ５０のドレイン端子には出力端子５２が接続され、出力端子５２には負荷５４が接続される。ＭＯＳＦＥＴ５０のゲート端子にはゲート抵抗ＲＧ５６が接続され、ゲート抵抗ＲＧ５６の他端には駆動信号用端子５８が接続される。外部回路からの駆動信号は、駆動信号用端子５８からＭＯＳＦＥＴ５０のゲート端子に供給される。ＭＯＳＦＥＴ５０のソース端子にはソース抵抗ＲＳ６０が接続され、ソース抵抗ＲＳ６０の他端はＧＮＤに接続される。また、ＭＯＳＦＥＴ５０のソース端子とゲート端子との間に、ＭＯＳＦＥＴ５０のドレイン電流を制限するフィードバック回路が接続される。フィードバック回路は、オペアンプ６３、フィードバック抵抗ＲＦ６４、基準電源Ｖｒｅｆ６５、キャパシタＣＣ６９及びダイオード６６を有する。オペアンプ６３の非反転入力端子（＋）には基準電源Ｖｒｅｆ６５が接続され、反転入力端子（−）にはフィードバック抵抗ＲＦ６４が接続される。フィードバック抵抗ＲＦ６４の他端はＭＯＳＦＥＴ５０のソース端子とソース抵抗ＲＳ６０との間に接続される。オペアンプ６３の出力端子にダイオード６６が接続され、出力端子と反転入力端子との間にキャパシタＣＣ６９が接続される。また、ＭＯＳＦＥＴ５０のドレイン端子とゲート端子の間に共振抑制回路７０が接続される。ＭＯＳＦＥＴ５０のドレイン電流が増大すると、ソース抵抗ＲＳ６０の端子電位が増大し、オペアンプ６３での基準電源電圧Ｖｒｅｆとの比較結果に応じてＭＯＳＦＥＴ５０のゲート電圧が制御されドレイン電流が制限される。 <Fourth embodiment>
FIG. 7 shows the configuration of the overcurrent protection circuit of this embodiment. Instead of the transistor 62 in the feedback circuit of FIG. 1, an operational amplifier is used. An output terminal 52 is connected to the drain terminal of the MOSFET 50, and a load 54 is connected to the output terminal 52. A gate resistor RG56 is connected to the gate terminal of the MOSFET 50, and a drive signal terminal 58 is connected to the other end of the gate resistor RG56. The drive signal from the external circuit is supplied from the drive signal terminal 58 to the gate terminal of the MOSFET 50. A source resistor RS60 is connected to the source terminal of the MOSFET 50, and the other end of the source resistor RS60 is connected to GND. A feedback circuit that limits the drain current of the MOSFET 50 is connected between the source terminal and the gate terminal of the MOSFET 50. The feedback circuit includes an operational amplifier 63, a feedback resistor RF64, a reference power supply Vref65, a capacitor CC69, and a diode 66. A reference power supply Vref65 is connected to the non-inverting input terminal (+) of the operational amplifier 63, and a feedback resistor RF64 is connected to the inverting input terminal (−). The other end of the feedback resistor RF64 is connected between the source terminal of the MOSFET 50 and the source resistor RS60. A diode 66 is connected to the output terminal of the operational amplifier 63, and a capacitor CC69 is connected between the output terminal and the inverting input terminal. A resonance suppression circuit 70 is connected between the drain terminal and the gate terminal of the MOSFET 50. When the drain current of the MOSFET 50 increases, the terminal potential of the source resistor RS60 increases, and the gate voltage of the MOSFET 50 is controlled according to the comparison result with the reference power supply voltage Vref in the operational amplifier 63 to limit the drain current.

以上、本発明の実施形態について説明したが、本発明はこれに限らず種々の変形が可能である。例えば、本実施形態では、半導体スイッチング素子としてＭＯＳＦＥＴを用いているが、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のパワートランジスタを用いることもできる。ＩＧＢＴを用いる場合、図１に即して説明すると、ＩＧＢＴのコレクタ端子に出力端子５２が接続され、ベース端子にゲート抵抗ＲＧ５６が接続され、エミッタ端子にソース抵抗ＲＳ６０が接続される。また、ＩＧＢＴのエミッタ端子とベース端子との間に、ＩＧＢＴのコレクタ電流を制限するフィードバック回路が接続される。また、ＩＧＢＴのコレクタ端子とベース端子の間に共振抑制回路７０が接続される。   As mentioned above, although embodiment of this invention was described, this invention is not restricted to this, A various deformation | transformation is possible. For example, in the present embodiment, a MOSFET is used as the semiconductor switching element, but a power transistor such as an IGBT (Insulated Gate Bipolar Transistor) can also be used. When the IGBT is used, the output terminal 52 is connected to the collector terminal of the IGBT, the gate resistor RG56 is connected to the base terminal, and the source resistor RS60 is connected to the emitter terminal. A feedback circuit that limits the collector current of the IGBT is connected between the emitter terminal and the base terminal of the IGBT. A resonance suppression circuit 70 is connected between the collector terminal and base terminal of the IGBT.

また、本発明の過電流保護回路のフィードバック回路は、第１実施形態で示したトランジスタ６２を用いた回路及び第４実施形態で示したオペアンプ６３を用いた回路の他、任意の電流制限回路あるいは定電流回路を用いることができる。本実施形態の過電流保護回路は、上記の実施形態で示した点火回路やインバータの他、電力変換回路（ＤＣ−ＤＣあるいはＤＣ−ＡＣ）等の任意の回路に適用することが可能である。   The feedback circuit of the overcurrent protection circuit of the present invention includes an arbitrary current limiting circuit or a circuit using the transistor 62 shown in the first embodiment and a circuit using the operational amplifier 63 shown in the fourth embodiment. A constant current circuit can be used. The overcurrent protection circuit of this embodiment can be applied to an arbitrary circuit such as a power conversion circuit (DC-DC or DC-AC) in addition to the ignition circuit and inverter shown in the above embodiment.

実施形態の過電流保護回路の回路図である。It is a circuit diagram of an overcurrent protection circuit of an embodiment. 抵抗及びキャパシタがない過電流保護回路の出力特性図である。It is an output characteristic figure of an overcurrent protection circuit without a resistor and a capacitor. 抵抗を有する過電流保護回路の出力特性図である。It is an output characteristic figure of the overcurrent protection circuit which has resistance. 抵抗及びキャパシタを有する過電流保護回路の出力特性図である。It is an output characteristic view of an overcurrent protection circuit having a resistor and a capacitor. インバータにおける過電流保護回路の回路図である。It is a circuit diagram of the overcurrent protection circuit in an inverter. 他の実施形態の過電流保護回路の回路図である。It is a circuit diagram of the overcurrent protection circuit of other embodiment. さらに他の実施形態の過電流保護回路の回路図である。It is a circuit diagram of the overcurrent protection circuit of other embodiment. 従来装置の回路図である。It is a circuit diagram of a conventional device.

符号の説明Explanation of symbols

５０ ＭＯＳＦＥＴ（半導体スイッチング素子）、５１ センスＦＥＴ（半導体スイッチング素子）、５２ 出力端子、５３ 出力端子、５４ 負荷、７０ 共振抑制回路、７２ 抵抗、７４ キャパシタ。   50 MOSFET (semiconductor switching element), 51 sense FET (semiconductor switching element), 52 output terminal, 53 output terminal, 54 load, 70 resonance suppression circuit, 72 resistance, 74 capacitor.

Claims (7)

半導体スイッチング素子と、
前記半導体スイッチング素子の出力電流を制限するフィードバック回路と、
を有する過電流保護回路であって、
前記半導体スイッチング素子の出力と入力との間に接続され、互いに直列接続された抵抗及びキャパシタを含む共振抑制回路と、
を有することを特徴とする過電流保護回路。 A semiconductor switching element;
A feedback circuit for limiting an output current of the semiconductor switching element;
An overcurrent protection circuit having
A resonance suppression circuit including a resistor and a capacitor connected between an output and an input of the semiconductor switching element and connected in series;
An overcurrent protection circuit comprising: 請求項１記載の回路において、
前記半導体スイッチング素子は、エンハンスメント型トランジスタであり、
前記エンハンスメント型トランジスタのゲート端子に駆動信号が供給され、
前記エンハンスメント型トランジスタのソース端子とゲート端子との間に前記フィードバック回路が接続され、
前記エンハンスメント型トランジスタのドレイン端子とゲート端子との間に前記共振抑制回路が接続される
ことを特徴とする過電流保護回路。 The circuit of claim 1, wherein
The semiconductor switching element is an enhancement type transistor,
A drive signal is supplied to the gate terminal of the enhancement type transistor,
The feedback circuit is connected between a source terminal and a gate terminal of the enhancement type transistor,
The overcurrent protection circuit, wherein the resonance suppression circuit is connected between a drain terminal and a gate terminal of the enhancement type transistor. 請求項１、２のいずれかに記載の回路において、
前記共振抑制回路の前記抵抗及び前記キャパシタは、前記半導体スイッチング素子で駆動される負荷のインダクタンス及び寄生容量により生じる共振周波数を抑制する時定数に設定される
ことを特徴とする過電流保護回路。 The circuit according to claim 1,
The overcurrent protection circuit, wherein the resistance and the capacitor of the resonance suppression circuit are set to a time constant for suppressing a resonance frequency caused by an inductance and a parasitic capacitance of a load driven by the semiconductor switching element. 請求項１〜３のいずれかに記載の回路において、
前記半導体スイッチング素子は、ＩＧＢＴであることを特徴とする過電流保護回路。 The circuit according to any one of claims 1 to 3,
The overcurrent protection circuit, wherein the semiconductor switching element is an IGBT. 請求項１〜３のいずれかに記載の回路において、
前記半導体スイッチング素子は、ＭＯＳＦＥＴであることを特徴とする過電流保護回路。 The circuit according to any one of claims 1 to 3,
The overcurrent protection circuit, wherein the semiconductor switching element is a MOSFET. 請求項１〜５のいずれかに記載の回路を有するインバータ。   An inverter having the circuit according to claim 1. 電源側に接続された上側アームとＧＮＤ側に接続された下側アームとを備え、上側アーム及び下側アームを交互に動作させることで電力を変換するインバータであって、
前記上側アームは、
前記電源に接続される第１半導体スイッチング素子と、
前記第１半導体スイッチング素子の出力電流を制限する第１フィードバック回路と、
前記第１半導体スイッチング素子の出力と入力との間に接続され、互いに直列接続された抵抗及びキャパシタを含む第１共振抑制回路と、
を有し、
前記下側アームは、
前記ＧＮＤに接続される第２半導体スイッチング素子と、
前記第２半導体スイッチング素子の出力電流を制限する第２フィードバック回路と、
前記第２半導体スイッチング素子の出力と入力との間に接続され、互いに直列接続された抵抗及びキャパシタを含む第２共振抑制回路と、
を有することを特徴とするインバータ。
An inverter that includes an upper arm connected to the power supply side and a lower arm connected to the GND side, and converts power by operating the upper arm and the lower arm alternately,
The upper arm is
A first semiconductor switching element connected to the power source;
A first feedback circuit for limiting an output current of the first semiconductor switching element;
A first resonance suppression circuit connected between an output and an input of the first semiconductor switching element and including a resistor and a capacitor connected in series;
Have
The lower arm is
A second semiconductor switching element connected to the GND;
A second feedback circuit for limiting an output current of the second semiconductor switching element;
A second resonance suppression circuit including a resistor and a capacitor connected between an output and an input of the second semiconductor switching element and connected in series;
An inverter characterized by comprising:
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