JP2006142447A - 機能素子体及びその製造方法 - Google Patents

Abstract

【課題】 チップサイズの小型化を図り、簡易な工程で歩留まりを向上してコスト低減を図る。
【解決手段】 ウエハー３０上に多数個のチップ素子３や配線パターン７を形成し、各チップ素子に対向してキャップ基板４を所定の厚みを有する接合シール層５を介して実装した後に、ウエハー３０を切り分ける。チップ基板２の主面２ａとキャップ基板４の第１主面４ａとの間に、チップ素子３を封装するチップ素子収納空間部６を構成する。
【選択図】 図１

Description

本発明は、可動部を有する機能素子体、例えば微小電子機械部品（MEMS：Micro Electro Mechanical Systems）や圧電薄膜共振素子（ＦＢＡＲ：Film Bulk Acoustic Resonator）或いは表面弾性波フィルタ素子（ＳＡＷ：Surface Acoustic Wave Device）、バルク弾性波フィルタ素子（BAW：Bulk Acoustic Wave Device）等の機能素子体及びその製造方法に関する。

パーソナルコンピュータ、携帯電話機、ビデオ機器、オーディオ機器等の各種モバイル電子機器においては、近年小型軽量化や多機能化、高機能化或いは高速処理化等が図られている。モバイル電子機器等においては、このために微細な配線パターンを有する配線層を多層に形成して高密度配線化を図った実装用基板を用い、この実装用基板に小型で多機能化等が図られた集積回路部品や電子部品或いは各種の半導体ディバイス部品をフリップチップ実装法等の表面実装法によって実装した回路モジュール体が備えられている。

回路モジュール体としては、例えば半導体ディバイスが、樹脂モールドやセラミックパッケージから突出された端子片を介する実装方法から、非パッケージ状態のいわゆるベアチップを実装用基板に対して直接実装することによってチップサイズ化を図った実装法も採用されている。回路モジュール体は、実装用基板に形成した多数個の素子実装用電極上に予め半田バンプ等の接続子を設け、この実装用基板に対して位置決めして組み合わされたベアチップをリフロー半田等によって半田付けして実装する。

回路モジュール体は、実装用基板が素子実装領域をチップサイズとほぼ同等にして実装面積の狭域化や多ピン化の対応を図ることによって電子部品や半導体ディバイス等の高密度実装を可能とする。また、回路モジュール体は、ロスの発生が小さい配線長の短縮化によって、信号伝達の高速化や高周波化等も実現している。回路モジュール体においては、実装用基板に実装したベアチップを絶縁樹脂により封止することによって、他の実装部品との絶縁や機械的保護が図られるようにする。

ところで、可動子や振動子が設けられた機能面を有するMEMSやＦＢＡＲ或いはＳＡＷ等の機能阻止ディバイスにおいては、上述した半導体ディバイスのように機能素子を実装用基板に対して表面実装して絶縁樹脂で封止する構造を採用すると、可動子や振動子が固定されて動作不能となり機能することができないといった問題がある。機能素子ディバイスにおいては、機能素子体の微細な可動部が露出した状態にあると、パッケージ化工程や回路モジュール体の製造工程時に負荷される温度変化やエッチング液等の影響を受けて特性変化が生じる虞がある。

したがって、機能素子ディバイスは、一般にディバイス基板上に形成したチップ素子を樹脂製キャップ体によって気密パッケージングして構成され、実装基板等に実装されていた。機能素子ディバイスにおいては、チップ素子の大きさに比較してパッケージングによる外形が大きいために、高密度実装化或いは小型化を図った回路モジュール体の実現を困難にしていた。

回路モジュール体においては、パッケージ基板や実装用基板の内層に適宜の構成によって機能素子を実装する中空部を形成する種々の実装方法が検討されている。例えば、特許文献１には、チップ素子のアクティブ面を囲んで接着層を構成する絶縁樹脂枠と接続用バンプとを設け、アクティブ面を対向面としてチップ素子を実装用基板に対してフェースダウン実装（表面実装）するマイクロパッケージ構造が開示されている。かかるマイクロパッケージ構造においては、チップ素子のアクティブ面と実装用基板の主面との間に絶縁樹脂枠によって囲まれた中空部が構成される。かかるマイクロパッケージ構造によれば、実装用基板に対してアクティブ面を有するチップ素子を、他の電子部品やベアチップ等と同様にフェースダウン実装することが可能である。したがって、かかるマイクロパッケージ構造によれば、回路モジュール体の薄型化や実装工程の効率が向上されるようになる。

一方、機能素子ディバイスにおいては、ＭＥＭＳ素子等に備えられる微細な可動部が、外部環境の影響を受けやすく、また酸化や静電気による帯電等によって電気的特性や機能特性が大きく変化する。したがって、機能素子ディバイスにおいては、一連のディバイス製作工程におけるパッケージ工程及びモジュール化工程が一般に低温プロセスによって行われる。また、かかる機能素子ディバイスにおいては、機能素子体を、上述した様々な外部要因からの影響を抑制する真空或いは還元雰囲気下で気密状態（ハーメチックシーリング状態）に保持して安定した動作が行われるように構成する必要がある。

特許文献２には、中空部（キャビティ）に実装した機能素子と実装基板の表面層に形成した外部出力端子とをビアで接続するが、キャビティの気密性を保持した回路基板が開示されている。回路基板においては、ガラス−セラミック成分を含む絶縁層に回路パターンを多層に形成するとともに、めっき液によって溶解されないように金属成分からなる中間層を設けている。回路基板においては、表面配線層を形成するめっき工程により絶縁層のポーラス化が生じても中間層によってキャビティの気密状態が保持されるようにする。

特許文献３には、多数個のチップ素子や入出力電極を有する所定の配線パターンを形成した素子ウエハーに対して、キャップウエハー上に多数個の接合部やビアを形成しかつ１個ずつに切断したキャップ体を各チップ素子に対応して実装することによって封止や電気的接続を行った後に素子ウエハーの切断工程を施して機能素子体を中空部内に封装する機能素子ディバイスが開示されている。

特許第３５１４３４９号公報 特開２００３−２８２７６３号公報 特開２００２−２４６４８９号公報

ところで、上述した特許文献１に開示されるマイクロパッケージにおいては、薄型化では有効であるが、チップ素子に接続バンプを形成する領域と枠状の絶縁樹脂層を形成する領域とを設けることからチップ素子自体が大型化する。マイクロパッケージにおいては、実装用基板に対して、外形寸法とほぼ同等の領域にチップ素子を実装することが可能ではあるが、このチップ素子の大型化により、モジュール全体の小型化にさほど貢献度し得ないといった問題があった。また、マイクロパッケージにおいては、チップ素子が開放状態で実装されることで、水分や酸化の影響により信頼性が低下するといった問題もある。

一方、特許文献２に開示される回路基板においては、実装基板のキャビティ内に機能素子を気密状態に実装することで、信頼性の向上が図られるようになる。しかしながら、かかる回路基板においては、ガラス−セラミック成分を含む基板を用いることから、セラミック焼成時にチップ素子がダメージを受けてしまう。また、回路基板においては、基板も高価であるとともに、ビアホールの気密性を保持するためにＡｕ、Ａｇ、Ｐｔ、Ｒｈ等の貴金属が用いられることでコストが高いといった問題がある。さらに、回路基板においては、キャビティを閉塞する蓋体が設けられことから、全体として厚みが大きくなり小型化が図れないといった問題もある。

特許文献３に開示される機能素子ディバイスは、ウエハー工程においてチップ素子のパッケージングを行うことから、ハンドリング性の向上が図られて微細な可動部等の損傷が防止され、歩留りが大幅に向上する。機能素子ディバイスは、シリコン基板やガラス基板によって形成されるウエハーを用いることで単体として高精度に形成されるものの、ウエハーがビアホール等を形成する機械加工性が低く整合回路等を一体化した多層化の実現が困難であるとともにコストも高いといった問題がある。また、機能素子ディバイスは、単体での小型化を図ることが可能ではあるが、実装基板への実装構造が複雑となり回路モジュール体の薄型化や実装工程の効率を実現し得ないといった問題がある。

したがって、本発明は、いわゆるチップサイズの小型化が図られ、簡易な工程で歩留まり向上が図られ、高精度でかつコスト低減を図った機能素子体及びその製造方法を提供することを目的とする。

上述した目的を達成する本発明にかかる機能素子体は、チップ基板と、キャップ基板と、接合シール層とから構成される。機能素子体は、チップ基板が、ウエハーを切り分けてなり、主面上にチップ素子と、このチップ素子と接続される所定の入出力電極を有する配線パターンとが形成される。機能素子体は、キャップ基板が、第１主面にチップ基板側の入出力電極と相対接続される接続電極を有する第１配線パターンが形成されるとともに第２主面にビアを介して第１配線パターンと層間接続されかつ外部接続電極を有する第２配線パターンが形成される。機能素子体は、接合シール層が、キャップ基板の第１主面上に接続電極を囲む枠状領域に所定の厚みを有して形成される。

機能素子体においては、ウエハー状態で主面上に多数個のチップ素子や配線パターンを形成した後に、ウエハーの主面上に各チップ素子に対向してキャップ基板が第１主面を実装面として接合シール層を介して実装される。機能素子体においては、所定の厚みを有する接合シール層によって、ウエハーの主面とキャップ基板の第１主面との間にチップ素子を封装するチップ素子収納空間部が構成される。機能素子体においては、各キャップ基板の間においてウエハーを切断してチップ基板を構成することで１個ずつの切り分けが行われる。機能素子体においては、チップ基板を天井部としてキャップ基板の第２主面を実装面として外部接続電極を介して実装用基板に実装されて回路モジュール体を構成する。

また、上述した目的を達成する本発明にかかる機能素子体の製造方法は、ウエハー工程と、キャップ基板製作工程と、接合シール層形成工程と、キャップ基板実装工程と、ウエハー切断工程とを有する。機能素子体の製造方法は、ウエハー工程が、ウエハーからなるチップ基板の主面上に、多数個のチップ素子を形成する工程と、各チップ素子毎に所定の入出力電極を有する多数個の配線パターンを形成する工程と、各入出力電極上にそれぞれ接続用バンプを形成する工程とを有する。機能素子体の製造方法は、キャップ基板製作工程が、有機絶縁基板を基材として、少なくとも第１主面に各入出力電極と相対接続される接続電極を有する第１配線パターンを形成する工程と、第２主面に外部接続電極を有する第２配線パターンを形成する工程と、有機絶縁基板を貫通して第１配線パターンと第２配線パターンとを層間接続するビアを形成する工程とを有する。機能素子体の製造方法は、接合シール層形成工程が、キャップ基板の第１主面上に、接続電極を囲む枠状領域に所定の厚みを有する枠状層からなりキャップ基板を各チップ基板に接合させる接合シール層を形成する。機能素子体の製造方法は、キャップ基板実装工程が、キャップ基板をチップ基板に対して第１主面を実装面として各接続電極を各入出力電極に相対させて主面上に位置決めして組み合わせる工程と、キャップ基板をチップ基板に対して所定の硬化処理を施して接合シール層を硬化させて一体化させることによりキャップ基板の主面とキャップ基板の第１主面との間に構成された各チップ素子収納空間部内に各チップ素子を封装する工程とを有する。機能素子体の製造方法は、ウエハー切断工程が、各キャップ基板の間において、ウエハーを切断してチップ基板に切り分けて機能素子体を製造する。

機能素子体の製造方法においては、接合シール層によってチップ基板の主面とキャップ基板の第１主面との間に構成されたチップ素子収納空間部内にチップ素子を封装した機能素子体を製造する。機能素子体の製造方法においては、チップ基板を天井部としてキャップ基板の第２主面を実装面として外部接続電極を介して実装用基板に実装される機能素子体を製造する。

本発明によれば、ウエハー状態で形成される高精度のチップ素子や配線パターンを設けたチップ基板に対して、チップ素子の外周部位において所定の厚みを有する接合シール層を介してキャップ基板を接合して気密性の高いチップ素子収納空間部を構成してチップ素子が封装する。本発明によれば、小型化が図られることで回路モジュール等の実装密度を向上させて小型化、高機能化が図られるようにする。本発明によれば、製造工程時においてハンドリング性の向上を図ってチップ素子の損傷等の発生を防止するとともに、チップ素子収納空間部にチップ素子を高気密状態に封装して安定した動作が行われるようにすることで、歩留まりや信頼性の向上が図られる。本発明によれば、キャップ基板を介してモジュール基板等に対する実装構造も簡易化され、回路モジュールの生産性の向上が図られるようにする。

以下、本発明の実施の形態として示す機能素子体１及びその製造方法について図面を参照して詳細に説明する。機能素子体１は、図１に示すように半導体プロセスで用いられるシリコン基板（ウエハー）１０を切り分けてなるチップ基板２と、このチップ基板２の主面２ａ上に設けられたチップ素子３と、キャップ基板４と、接合シール層５とによって構成される。機能素子体１は、詳細を後述するようにチップ基板２とキャップ基板４との間にチップ素子収納空間部６が構成され、このチップ素子収納空間部６内にチップ素子３を封装する。機能素子体１は、キャップ基板４を介してモジュール基板２１に搭載され、図２に示した携帯電話機やパーソナルコンピュータ等に搭載される高周波回路モジュール体２０を構成する。

機能素子体１は、チップ基板２にチップ素子３を設けるとともに配線パターン７や多数個の入出力電極８を形成することによって、いわゆるベアチップを構成する。チップ基板２は、主面２ａの略中央部に位置して詳細を省略するがチップ素子３の外形とほぼ同等の大きさの領域に多数個のチップ実装用電極を形成してチップ素子実装領域が構成される。チップ基板２には、各チップ実装用電極から外周側に配線パターン７が引き出されてチップ素子実装領域を取り囲んで多数個の入出力電極８が形成される。

チップ基板２には、各入出力電極８上に、後述するようにキャップ基板４を電気的かつ機械的に結合して実装する実装用バンプ９が形成される。実装用バンプ９は、例えば金ワイヤを用いるボールバンプ形成法やめっき法或いは印刷法等のアディティブ法によってスタッド状を呈して形成される。各実装用バンプ９は、後述する接合シール層５の厚みよりもやや大きな高さを有して形成される。

機能素子体１は、チップ基板２のチップ素子実装領域上に、詳細を省略するが機能面３ａに微細な可動部３ｂを設けたチップ素子３が実装される。チップ素子３は、例えばＳＡＷ素子（表面弾性波素子）やＢＡＷ素子（バルク弾性波素子）或いはMEMS（微小電子機械部品）やＦＢＡＲ素子（圧電薄膜共振素子）等の機能チップ素子からなる。チップ素子３は、詳細を省略する電極が相対する入出力電極と位置合わせされ、機能面３ａを上側にしてチップ素子実装領域上に例えばフリップチップ実装法によって実装される。

なお、機能素子体１は、チップ素子３を薄膜技術等によってチップ基板２の主面２ａ上に直接形成してもよく、この場合に配線パターン７とともに一括して形成される。また、機能素子体１は、チップ基板２上に、同一若しくは異種の複数個のチップ素子３を搭載した複合機能チップ素子であってもよい。機能素子体１は、例えばフリップチップ実装法によりチップ基板２に実装される場合に、アンダフィル剤を塗布して機械的な接合強度が保持されるようにする。

キャップ基板４は、耐熱性や耐薬品性或いは加工性に優れた有機絶縁基板１０、例えば液晶ポリマー、ガラスエポキシ、ポリイミド、ポリフェニレンエーテル、ビスマレイトトリアジン、ポリテトラフルオロエチレン或いは高周波対応を図るブタジエン樹脂等の有機絶縁基板を基材として製作される。キャップ基板４は、上述したチップ基板３の外形寸法とほぼ同等とされ、有機絶縁基板１０の両面に貼り付けられた銅箔層に対してフォトリソグラフ法等による所定のパターニングを施して、第１主面４ａと第２主面４ｂにそれぞれ第１配線パターン１１と第２配線パターン１２とが形成される。キャップ基板４は、上述した有機絶縁基板１０が、セラミック基板やガラス基板と比較して廉価であるとともにビア１３の加工性にも優れている。

キャップ基板４には、有機絶縁基板１０を貫通するビアホールに導通処理を施した複数個のビア１３が形成されており、これらビア１３によって第１配線パターン１１と第２配線パターン１２とが層間接続される。キャップ基板４は、後述するように第１主面４ａを実装面としてチップ基板２の主面２ａ上に実装される。キャップ基板４には、第１主面４ａ側の第１配線パターン１１に、チップ基板２の相対する入出力電極８とそれぞれ接続される多数個の接続電極１４が形成されている。

キャップ基板４は、各接続電極１４に対応してそれぞれ上述したビア１３が形成されており、これらビア１３を介して各接続電極１４と第２主面４ｂ側の第２配線パターン１２とを接続している。キャップ基板４は、第１配線パターン１１が、チップ基板２のチップ素子実装領域と対向する部位をベタ状態に形成してシールドパターン１５として構成することにより、チップ収納空間部６に実装されたチップ素子３を電気的にシールドして安定した動作が行われるようにする。

キャップ基板４には、第２主面４ｂ側の第２配線パターン１２に、第１配線パターン１１側の各接続電極１４とそれぞれビア１３を介して接続された多数個の外部接続電極１６が形成されている。キャップ基板４は、詳細を後述するように第２主面４ｂを実装面として機能素子体１がフリップチップ実装法によってモジュール基板２１に実装されるが、その際にこのモジュール基板２１側の実装用電極に外部接続電極１６が接続される。

なお、キャップ基板４は、有機絶縁基板１０の第１主面４ａと第２主面４ｂとに第１配線パターン１１と第２配線パターン１２とを形成した両面基板を示したが、絶縁層と配線層とを多層に形成した多層配線基板であってもよい。キャップ基板４は、モジュール基板２１への実装体を構成するが、モジュール基板２１を兼用する大形サイズの基板によって構成するようにしてもよい。しかしながら、かかるキャップ基板４は、後述するようにチップ基板２に形成されるチップ素子２や配線パターン７がウエハー３０上に複数個を一括して形成する場合に、不向きとなる。

キャップ基板４には、チップ基板２に接合するため接合シール層５が第１主面４ａに形成される。接合シール層５は、例えば紫外線硬化型のベンゾシクロブテン樹脂系封止接着剤が用いられて、キャップ基板４の各接続電極１４を形成した外周縁に沿った全周に亘って枠状を呈して形成される。接合シール層５は、第１主面４ａの全面に所定の厚みで封止接着剤を塗布し、上述した各接続電極１４の対応部位を開口部とするマスキングを施して紫外線照射を行うとともに現像処理を施すことによって、各接続電極１４をそれぞれ外方に臨ませた枠状に形成される。

接合シール層５は、キャップ基板４がチップ基板２に対して、第１主面４ａを実装面として各接続電極１４を相対する入出力電極８に位置合わせされて組み合わされると、各接続電極１４に対して圧着される実装用バンプ９の外周部に回り込む。接合シール層５は、所定の加圧状態で紫外線照射が行われることによって硬化してキャップ基板４の第１主面４ａとチップ基板２の主面２ａとを密閉した状態で接合させる。接合シール層５は、キャップ基板４をチップ基板２に対して、図１に示すように第１主面４ａと主面２ａとの間にチップ素子３が可動部３ｂの動作量を保持されるに足る対向間隔に設定する高さを以って形成される。接合シール層５は、キャップ基板４の第１主面４ａとチップ基板２の主面２ａとを密閉した状態で接合させることによって、内部に密閉空間部からなるチップ素子収納空間部６を構成する。

なお、接合シール層５は、詳細には封止接着剤がベンゾシクロブテン樹脂３８重量％乃至５５重量％、メシチレン２５重量％乃至６０重量％の組成のものが用いられ、所定時間の紫外線照射を行った後にグリコールエーテルで現像処理を施して形成される。また、接合シール層５は、各接続電極１４との対向領域を開口部としたマスクを用いて接着剤を塗布するようにしてもよい。接合シール層５は、ベンゾシクロブテン樹脂ばかりでなく、例えばエポキシ樹脂、アクリル樹脂或いはシリコン樹脂系接着樹脂を用いても形成するようにしてもよい。また、接合シール層５は、例えば半導体チップの製造工程等に用いられている異方性導電フィルム（ACF:Anisotropic Conductive Film）等の未硬化状態で接着性が保持される樹脂フィルム材を用い、第１主面４ａに接合するようにしてもよい。

機能素子体１は、ウエハー状態において各チップ素子３や配線パターン７を覆って接合シール層５を介してキャップ基板４がそれぞれ接合され、各キャップ基板４の間においてウエハー３０が個々に切断されることによって１個ずつに切り分けられて完成される。機能素子体１は、ウエハー３０に対する各キャップ基板４の接合工程が真空チャンバーや不活性気体雰囲気中で行われることによって、チップ素子収納空間部６が真空雰囲気或いは不活性ガス雰囲気に構成される。機能素子体１は、チップ素子収納空間部６が高気密状態に保持されていることにより、内部に収納したチップ素子３が環境条件に影響されることなく安定した状態で動作するとともに可動部３ｂ等の酸化も抑制されて長寿命化が図られるようになる。

機能素子体１においては、チップ素子３の外周部位において接合シール層５を介してチップ基板２とキャップ基板４とを一体化するとともに気密性が保持されたチップ収納空間部６を構成する。機能素子体１においては、チップ素子３や配線パターン７が高精度に形成されかつハンドリング性の向上が図られることから、チップ素子の損傷等の発生が防止されて歩留りの向上が図られるとともに設備の簡易化や生産性の向上によりコスト低減が図られるようにする。機能素子体１は、いわゆるチップサイズの小型化が図られることから回路モジュール体２０の実装密度を向上させて小型化、高機能化が図られるようにするとともに、キャップ基板４を介してのモジュール基板２１への実装工程も簡易に行われるようになる。

機能素子体１には、キャップ基板４の第２主面４ｂに形成された第２配線パターン１２の各外部接続電極１６にバンプ１７が形成され、これらバンプ１７を介してモジュール基板２１の主面２１ａ上にフリップチップ実装されて回路モジュール体２０を構成する。モジュール基板２１は、特に限定されないがキャップ基板４を安定した状態で実装するために線膨張率が等しい上述した同一材料の絶縁基板を用いることが好ましく、従来周知の多層配線基板技術によって形成される。

すなわち、モジュール基板２１には、絶縁基板の両面に銅箔層が形成されたいわゆる両面基板が用いられ、各銅箔層に対して周知のパターニング処理を施して配線パターンが形成されてコア基板を構成する。モジュール基板２１は、このコア基板に対して両面に銅箔付きのプリプレグを接合し、これらプリプレグの銅箔層にもパターニング処理を施して配線パターンを形成し、さらに各層の配線パターン間を適宜接続するビア形成が行われて多層配線基板を完成させる。勿論、モジュール基板２１は、かかる配線基板工程に限定されず、従来実施されている種々の配線基板技術によっても形成される。

モジュール基板２１には、詳細を省略するが主面２１ａに形成した配線パターン２２に上述した機能素子体１のキャップ基板４に形成した各外部接続電極１６に相対して多数個の実装用電極２３が設けられている。モジュール基板２１には、機能素子体１が、第２主面４ｂを実装面として各実装用電極２２に対して相対する各外部接続電極１６を位置合わせして組み合わされる。モジュール基板２１には、チップ基板２側から加熱押圧装置によって加熱・押圧操作が施されることにより、各外部接続電極１６に形成したバンプ１７が各実装用電極２２に接合して機能素子体１がフリップチップ実装される。モジュール基板２１には、各実装用電極２２と各外部接続電極１６との接合部位にアンダフィル１８が充填され、機能素子体１が強固に実装されるようにする。なお、モジュール基板２１には、図示しないが主面２１ａ上に他のチップ部品や電子部品等が実装されて回路モジュール体２０を構成する。

上述した機能素子体１の製造工程について、図３乃至図５を参照して説明する。機能素子体１の製造工程は、ウエハー３０の主面３０ａ上に多数個のチップ素子３を設けるとともに各チップ素子３に対応して配線パターン７を形成するウエハー工程を有する。機能素子体１の製造工程は、多層配線基板技術によってキャップ基板４を製作するキャップ基板製作工程を有する。機能素子体１の製造工程は、各キャップ基板４に対して接合シール層５を形成する接合シール層形成工程を有する。機能素子体１の製造工程は、ウエハー３０の各チップ素子形成領域３１に接合シール層５を介してそれぞれキャップ基板４を実装するキャップ基板実装工程を有する。機能素子体１の製造工程は、ウエハー３０を切断して機能素子体１を１個ずつ切り分けるウエハー切断工程を有する。

ウエハー工程においては、供給されたウエハー３０に対して所定の間隔を以ってチップ素子形成領域３１が構成され、図３に示すようにそれぞれのチップ素子形成領域３１上に入出力電極８やチップ実装用電極を有する配線パターン７が形成される。ウエハー工程においては、各配線パターン７の各チップ実装用電極にそれぞれ接続電極を接続してチップ素子３が実装される。ウエハー工程においては、図４に示すように各配線パターン７の入出力電極８上に所定の高さを有する実装用バンプ９がそれぞれ形成される。

キャップ基板製作工程においては、上述したように有機絶縁基板１０を基材とした両面基板に所定のパターニングする工程や、両面基板に銅箔付きプリプレグを積層する工程或いはプリプレグの銅箔層に所定のパターニングする工程が施される。キャップ基板製作工程においては、これらの工程を経て第１主面４ａにウエハー３０側の各入出力電極８と相対接続される接続電極１４を有する第１配線パターン１１を形成するとともに、第２主面４ｂに外部接続電極１６を有する第２配線パターン１２を形成する。キャップ基板製作工程においては、有機絶縁基板１０やプリプレグを貫通して第１配線パターン１１と第２配線パターン１２の所定部位を層間接続する複数個のビア１３を形成してキャップ基板４を完成する。

接合シール層形成工程においては、上述したキャップ基板製作工程によって製作したキャップ基板４の第１主面上４ａに、接続電極１４を囲む外周縁に沿った枠状領域に所定の厚みを有する接合シール層５を形成する。接合シール層形成工程は、上述したように紫外線硬化型の封止接着剤を用い、第１主面４ａの全面に所定の厚みで塗布して形成した封止接着剤層に対してパターニング処理を施して各接続電極１４をそれぞれ外方に臨ませた枠状の接合シール層５を形成する。

キャップ基板実装工程は、真空或いは不活性気体雰囲気中においてキャップ基板４をウエハー３０の各チップ素子形成領域３１に上に実装するキャップ基板組み合わせ工程と、接合シール層５を介して各チップ素子３をチップ素子収納空間部６内にそれぞれ封装するチップ素子封装工程とを有する。キャップ基板組み合わせ工程においては、図４に示すようにウエハー３０の各チップ素子３や各配線パターン７を形成した各チップ素子形成領域３１上に、第１主面上４ａを実装面としてそれぞれキャップ基板４が組み合わされる。キャップ基板組み合わせ工程においては、キャップ基板４に形成された接合シール層５の開口部に入出力電極８上に形成した実装用バンプ９がそれぞれ嵌合し、これら実装用バンプ９が開口部を介して外方に臨ませられた接続電極１４に突き当たる。

チップ素子封装工程においては、加熱押圧装置によって各キャップ基板４をウエハー３０に対して加熱・押圧操作する。チップ素子封装工程においては、入出力電極８上に形成した実装用バンプ９が接続電極１４に接合してキャップ基板４をウエハー３０にフリップチップ実装する。チップ素子封装工程においては、加熱・押圧操作を施されることによって接合シール層５が硬化し、各キャップ基板４をウエハー３０上に一体化させる。

チップ素子封装工程においては、図５に示すように各キャップ基板４の第１主面４ａとウエハー３０の主面３０ａとが接合シール層５によって所定の対向間隔に保持されるとともに、この接合シール層５が外周部を閉塞して各チップ素子３Ａや各配線パターン７をチップ素子収納空間部６内に封装する。

ウエハー切断工程においては、図５に示すようにスリッタ等を用いてウエハー３０を各キャップ基板４間において切断して１個ずつの切り分けを行う。ウエハー切断工程においては、切り分けられたウエハー３０がそれぞれチップ基板２を構成して、機能素子体１を完成させる。

機能素子体１の製造方法においては、微細な可動部３ｂを有する各チップ素子３や微細ピッチ化した配線パターン７をウエハー３０の主面３０ａ上で高精度に形成することが可能である。機能素子体１の製造方法においては、各チップ素子３や配線パターン７を接合シール層５を介してキャップ基板４によって被覆した状態でウエハー３０の切り分けが行われることでハンドリング性が大幅に向上し、チップ素子３の損傷等の発生が防止されて歩留りの向上が図られるとともに設備の簡易化や生産性の向上によりコスト低減が図られるようにする。機能素子体１の製造方法においては、チップ素子３を高気密状態のチップ素子収納空間部６内に収納されることで安定した動作が行われるとともに可動部３ｂ等の酸化が抑制されて長寿命化が図られ、チップサイズの小型化を図った廉価な機能素子体１を製造する。

実施の形態として示す機能素子体の断面図である。 機能素子体を実装した回路モジュール体の断面図である。 チップ素子や配線パターンを形成したウエハーの断面図である。 キャップ基板の実装工程を示す断面図である。 ウエハーの切り分け工程を示す断面図である。

符号の説明

１ 機能素子体、２ チップ基板、３ チップ素子、４ キャップ基板、５ 接合シール層、６ チップ素子収納空間部、７ 配線パターン、８ 入出力電極、９ 実装用バンプ、１０ 有機絶縁基板、１１ 第１配線パターン、１２ 第２配線パターン、１３ ビア、１４ 接続電極、１５ シールドパターン、１６ 外部接続電極、１７ バンプ、１８ アンダフィル、２０ 回路モジュール体、２１ モジュール基板、２２ 配線パターン、２３ 実装用電極、３０ ウエハー、３１ チップ素子形成領域

Claims (3)

1. 主面上にチップ素子と、このチップ素子と接続される所定の入出力電極を有する配線パターンとが形成されたウエハーを切り分けてなるチップ基板と、
   第１主面に上記入出力電極と相対接続される接続電極を有する第１配線パターンが形成されるとともに第２主面にビアを介して上記第１配線パターンと層間接続されかつ外部接続電極を有する第２配線パターンが形成され、上記チップ基板の主面上に上記第１主面を実装面として実装されるキャップ基板と、
   上記キャップ基板の上記第１主面上に上記接続電極を囲む枠状領域に所定の厚みを有して形成され、上記キャップ基板を上記チップ基板に接合させる接合シール層とから構成され、
   上記接合シール層によって接合された上記チップ基板の主面と上記キャップ基板の第１主面との間に上記チップ素子を封装するチップ素子収納空間部が構成され、上記チップ基板を天井部として上記キャップ基板の第２主面を実装面として上記外部接続電極を介して実装用基板に実装されることを特徴とする機能素子体。
2. 上記キャップ基板が有機絶縁基板によって形成されるとともに、上記第１配線パターンが上記チップ素子収納空間部の構成部位を全域に亘って金属層で被覆するシールド金属層を有することを特徴とする請求項１に記載の機能素子体。
3. ウエハーからなるチップ基板の主面上に、多数個のチップ素子を形成する工程と、上記各チップ素子毎に所定の入出力電極を有する多数個の配線パターンを形成する工程と、上記各入出力電極上にそれぞれ接続用バンプを形成する工程とを有するウエハー工程と、
   有機絶縁基板を基材として、少なくとも第１主面に上記各入出力電極と相対接続される接続電極を有する第１配線パターンを形成する工程と、第２主面に外部接続電極を有する第２配線パターンを形成する工程と、上記有機絶縁基板を貫通して上記第１配線パターンと上記第２配線パターンとを層間接続するビアを形成する工程とを有するキャップ基板製作工程と、
   上記キャップ基板の上記第１主面上に、上記接続電極を囲む枠状領域に所定の厚みを有する枠状層からなり上記キャップ基板を上記各チップ基板に接合させる接合シール層を形成する接合シール層形成工程と、
   上記キャップ基板を上記チップ基板に対して上記第１主面を実装面として上記各接続電極を上記各入出力電極に相対させて主面上に位置決めして組み合わせる工程と、上記キャップ基板を上記チップ基板に対して上記接合シール層の硬化処理を施して一体化することにより上記キャップ基板の主面と上記キャップ基板の第１主面との間に構成された各チップ素子収納空間部内に上記各チップ素子を封装するキャップ基板実装工程と、
   上記各キャップ基板の間において、上記ウエハーを切断して上記チップ基板に１個ずつつ切り分けるウエハー切断工程とを経て、
   上記チップ基板を天井部として上記キャップ基板の第２主面を実装面として上記外部接続電極を介して実装用基板に実装される機能素子体を製造することを特徴とする機能素子体の製造方法。
   

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