JP2006128665A

JP2006128665A - 液晶表示装置の作製方法

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Publication number: JP2006128665A
Application number: JP2005285796A
Authority: JP
Inventors: Shunpei Yamazaki; 舜平山崎; Hironobu Shoji; 博信小路
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2004-09-30
Filing date: 2005-09-30
Publication date: 2006-05-18
Anticipated expiration: 2025-09-30
Also published as: JP4801406B2

Abstract

【課題】本発明は、しきい値のずれが生じにくく、高速動作が可能な逆スタガ型ＴＦＴを有する半導体装置の作製方法を提供する。また、スイッチング特性が高く、コントラストがすぐれた表示が可能な表示装置の作製方法を提供する。
【解決手段】本発明は、耐熱性の高い材料でゲート電極を形成した後、非晶質半導体膜の結晶化を促進する触媒金属層、非晶質半導体膜、及びドナー型元素又は希ガス元素を有する層を形成し加熱して、非晶質半導体膜を結晶化すると共に触媒元素を結晶性半導体膜から除いた後、該結晶性半導体膜の一部を用いて半導体領域を形成し、該半導体領域に電気的に接するソース電極及びドレイン電極を形成し、ゲート電極に接続するゲート配線を形成して、逆スタガ型ＴＦＴを形成する。
【選択図】図２

Description

本発明は、結晶性半導体膜で形成される逆スタガ型薄膜トランジスタを有する液晶表示装置の作製方法に関するものである。

近年、液晶ディスプレイ（ＬＣＤ）やＥＬディスプレイに代表されるフラットパネルディスプレイ（ＦＰＤ）は、これまでのＣＲＴに替わる表示装置として注目を集めている。特にアクティブマトリクス駆動の大型液晶パネルを搭載した大画面液晶テレビの開発は、液晶パネルメーカーにとって注力すべき重要な課題になっている。また、近年液晶テレビに追随し、大画面ＥＬテレビの開発も行われている。

従来の液晶装置において、各画素を駆動する半導体素子としてはアモルファスシリコンを用いた薄膜トランジスタ（以下、ＴＦＴと示す。）が用いられている。

一方、従来の液晶テレビにおいては、視野角特性の限界、液晶材料等が原因の高速動作の限界による画像のぼやけが欠点であったが、近年それを解消する新たな表示モードとして、ＯＣＢモードが提案されている（非特許文献１）。
長広恭明他編、「日経マイクロデバイス別冊フラットパネル・ディスプレイ２００２」、日系ＢＰ社、２００１年１０月、Ｐ１０２−１０９

一方、ＬＣＤの画質を向上させるために高速動作が可能なスイッチング素子が必要とされている。しかしながら、非晶質半導体膜を用いたＴＦＴでは限界がある。例えば、ＯＣＢモードの液晶表示装置を実現することが困難となる。

本発明は、このような状況に鑑みなされたものであり、少ないフォトマスク数で、しきい値のずれが生じにくいＴＦＴを有する液晶表示装置の作製方法を提供する。また、高速動作が可能なＴＦＴを有する液晶表示装置の作製方法を提供する。また、スイッチング特性が高く、コントラストがすぐれた表示が可能な液晶表示装置の作製方法を提供する。

本発明は、耐熱性の高い材料でゲート電極を形成した後、非晶質半導体膜を成膜し、該非晶質半導体膜に接する触媒元素層を形成し、該触媒元素層上にドナー型元素又は希ガス元素を有する層、若しくはドナー型元素及び希ガス元素を有する層を形成し加熱して結晶性半導体膜を形成し、触媒元素を結晶性半導体膜から除いた後、該結晶性半導体膜の一部を用いて半導体領域を形成し、該半導体領域に電気的に接するソース電極及びドレイン電極を形成し、ゲート電極に接続する走査線を形成して、逆スタガ型ＴＦＴを形成することを要旨とする。

本発明の一は、絶縁表面上にゲート電極を形成し、ゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に触媒元素を有する層を形成し、触媒元素を有する層上に第１の半導体膜を形成し、第１の半導体膜上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された第２の半導体膜に接する第１の導電層を形成し、第１の導電層の一部をエッチングして、ソース電極及びドレイン電極を形成し、第２の半導体膜の一部をエッチングして、ソース領域及びドレイン領域を形成し、ゲート絶縁膜及びソース電極及びドレイン電極上に絶縁膜を形成し、絶縁膜及びゲート絶縁膜の一部をエッチングして、ゲート電極の一部を露出した後、ゲート電極に接続するゲート配線を形成し、絶縁膜の一部をエッチングしてソース電極又はドレイン電極の一部を露出した後、ソース電極又はドレイン電極に接続する第１の電極を形成することを特徴とする液晶表示装置の作製方法である。

本発明の一は、絶縁表面上にゲート電極を形成し、ゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に第１の半導体膜を形成し、第１の半導体膜上に触媒元素を有する層を形成し、触媒元素を有する層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された第２の半導体膜に接する第１の導電層を形成し、第１の導電層の一部をエッチングして、ソース電極及びドレイン電極を形成し、第２の半導体膜の一部をエッチングして、ソース領域及びドレイン領域を形成し、ゲート絶縁膜及びソース電極及びドレイン電極上に絶縁膜を形成し、絶縁膜及びゲート絶縁膜の一部をエッチングして、ゲート電極の一部を露出した後、ゲート電極に接続するゲート配線を形成し、絶縁膜の一部をエッチングしてソース電極又はドレイン電極の一部を露出した後、ソース電極又はドレイン電極に接続する第１の電極を形成することを特徴とする液晶表示装置の作製方法である。

本発明の一は、絶縁表面上にゲート電極を形成し、ゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に触媒元素を有する層を形成し、触媒元素を有する層上に第１の半導体膜を形成し、ゲート電極、触媒元素を有する層、及び第１の半導体膜が重畳する領域上に保護層を形成し、第１の半導体膜及び保護層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された第２の半導体膜に接する第１の導電層を形成し、第１の導電層の一部をエッチングして、ソース電極及びドレイン電極を形成し、第２の半導体膜の一部をエッチングして、ソース領域及びドレイン領域を形成し、ゲート絶縁膜及びソース電極及びドレイン電極上に絶縁膜を形成し、絶縁膜及びゲート絶縁膜の一部をエッチングして、ゲート電極の一部を露出した後、ゲート電極に接続するゲート配線を形成し、絶縁膜の一部をエッチングしてソース電極又はドレイン電極の一部を露出した後、ソース電極又はドレイン電極に接続する第１の電極を形成することを特徴とする液晶表示装置の作製方法である。

本発明の一は、絶縁表面上にゲート電極を形成し、ゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に第１の半導体膜を形成し、第１の半導体膜上に触媒元素を有する層を形成し、ゲート電極、第１の半導体膜及び触媒元素を有する層が重畳する領域に保護層を形成し、保護層及び触媒元素を有する層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された第２の半導体膜に接する第１の導電層を形成し、第１の導電層の一部をエッチングして、ソース電極及びドレイン電極を形成し、第２の半導体膜の一部をエッチングして、ソース領域及びドレイン領域を形成し、ゲート絶縁膜及びソース電極及びドレイン電極上に絶縁膜を形成し、絶縁膜及びゲート絶縁膜の一部をエッチングして、ゲート電極の一部を露出した後、ゲート電極に接続するゲート配線を形成し、絶縁膜の一部をエッチングしてソース電極又はドレイン電極の一部を露出した後、ソース電極又はドレイン電極に接続する第１の電極を形成することを特徴とする液晶表示装置の作製方法である。

本発明の一は、基板上にゲート電極を形成し、ゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に触媒元素を有する層を形成し、触媒元素を有する層上に第１の半導体膜を形成し、第１の半導体膜上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された第２の半導体膜をエッチングしてソース領域及びドレイン領域を形成し、ゲート絶縁膜の一部をエッチングして、ゲート電極の一部を露出した後、ゲート電極に接続するゲート配線と、ソース領域及びドレイン領域に接するソース電極及びドレイン電極とを形成し、ゲート絶縁膜、ゲート配線、ソース電極及びドレイン電極上に絶縁膜を形成し、絶縁膜の一部をエッチングして、ゲート配線の一部を露出した後、ゲート配線に接続する導電層を形成し、絶縁膜の一部をエッチングしてソース電極又はドレイン電極の一部を露出した後、ソース電極又はドレイン電極に接する第１の電極を形成することを特徴とする液晶表示装置の作製方法である。

本発明の一は、基板上にゲート電極を形成し、ゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に第１の半導体膜を形成し、第１の半導体膜上に触媒元素を有する層を形成し、触媒元素を有する層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された第２の半導体膜をエッチングしてソース領域及びドレイン領域を形成し、ゲート絶縁膜の一部をエッチングして、ゲート電極の一部を露出した後、ゲート電極に接続するゲート配線と、ソース領域及びドレイン領域に接するソース電極及びドレイン電極とを形成し、ゲート絶縁膜、ゲート配線、ソース電極及びドレイン電極上に絶縁膜を形成し、絶縁膜の一部をエッチングして、ゲート配線の一部を露出した後、ゲート配線に接続する導電層を形成し、絶縁膜の一部をエッチングしてソース電極又はドレイン電極の一部を露出した後、ソース電極又はドレイン電極に接する第１の電極を形成することを特徴とする液晶表示装置の作製方法である。

本発明の一は、基板上にゲート電極を形成し、ゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に触媒元素を有する層を形成し、触媒元素を有する層上に第１の半導体膜を形成し、ゲート電極、触媒元素を有する層、及び第１の半導体膜が重畳する領域上に保護層を形成し、第１の半導体膜及び保護層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された第２の半導体膜をエッチングしてソース領域及びドレイン領域を形成し、ゲート絶縁膜の一部をエッチングして、ゲート電極の一部を露出した後、ゲート電極に接続するゲート配線と、ソース領域及びドレイン領域に接するソース電極及びドレイン電極とを形成し、ゲート絶縁膜、ゲート配線、ソース電極及びドレイン電極上に絶縁膜を形成し、絶縁膜の一部をエッチングして、ゲート配線の一部を露出した後、ゲート配線に接続する導電層を形成し、絶縁膜の一部をエッチングしてソース電極又はドレイン電極の一部を露出した後、ソース電極又はドレイン電極に接する第１の電極を形成することを特徴とする液晶表示装置の作製方法である。

本発明の一は、基板上にゲート電極を形成し、ゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に第１の半導体膜を形成し、第１の半導体膜上に触媒元素を有する層を形成し、ゲート電極、第１の半導体膜及び触媒元素を有する層が重畳する領域に保護層を形成し、保護層及び触媒元素を有する層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された第２の半導体膜をエッチングしてソース領域及びドレイン領域を形成し、ゲート絶縁膜の一部をエッチングして、ゲート電極の一部を露出した後、ゲート電極に接続するゲート配線と、ソース領域及びドレイン領域に接するソース電極及びドレイン電極とを形成し、ゲート絶縁膜、ゲート配線、ソース電極及びドレイン電極上に絶縁膜を形成し、絶縁膜の一部をエッチングして、ゲート配線の一部を露出した後、ゲート配線に接続する導電層を形成し、絶縁膜の一部をエッチングしてソース電極又はドレイン電極の一部を露出した後、ソース電極又はドレイン電極に接する第１の電極を形成することを特徴とする液晶表示装置の作製方法である。

なお、ソース電極又はドレイン電極に接する第１の電極を形成した後、ゲート電極に接続するゲート配線を形成してもよい。また、ゲート電極に接続するゲート配線を形成した後、ソース電極又はドレイン電極に接する第１の電極を形成してもよい。

ゲート配線は、３つ以上のゲート電極に接続されていてもよい。また、ゲート配線は、２つのゲート電極に接続されていてもよい。

なお、ゲート絶縁膜、ゲート配線、ソース電極及びドレイン電極上形成する絶縁膜の代わりに、ソース電極又はドレイン電極の一部を覆う絶縁膜を形成してもよい。

また、ゲート電極は、絶縁表面上に導電膜を形成し、導電膜上に感光性樹脂を吐出又は塗布し、感光性樹脂の一部に紫外光または近傍の波長の光を照射し、現像後マスクを形成した後、マスクを用いて導電膜をエッチングして形成する。

また、ゲート電極は、耐熱性を有する導電層で形成されている。代表的には、タングステン、モリブデン、ジルコニウム、ハフニウム、バナジウム、ニオブ、タンタル、クロム、コバルト、ニッケル、白金又はリンを含有する結晶性珪素膜、酸化インジウムスズ、酸化亜鉛、酸化インジウム亜鉛、ガリウムを添加した酸化亜鉛、又は酸化珪素を含む酸化インジウムスズで形成される。

また、触媒元素は、タングステン、モリブデン、ジルコニウム、ハフニウム、バナジウム、ニオブ、タンタル、クロム、コバルト、銅、チタン、ニッケル、及び白金から選ばれる一つ又は複数である。

また、不純物元素はリン、ヒ素、アンチモン、ビスマスから選ばれた元素である。

また、本発明の一は、上記半導体装置を有する液晶テレビジョンである。

また、本発明において、半導体装置としては、半導体素子で構成された集積回路、表示装置、無線タグ、ＩＣタグ、表示装置等が挙げられる。表示装置としては、代表的には液晶表示装置、ＤＭＤ（ＤｉｇｉｔａｌＭｉｃｒｏｍｉｒｒｏｒＤｅｖｉｃｅ；デジタルマイクロミラーデバイス）、ＰＤＰ（ＰｌａｓｍａＤｉｓｐｌａｙＰａｎｅｌ；プラズマディスプレイパネル）、ＦＥＤ（ＦｉｅｌｄＥｍｉｓｓｉｏｎＤｉｓｐｌａｙ；フィールドエミッションディスプレイ）、電気泳動表示装置（電子ペーパー）等の表示装置があげられる。

なお、本発明において、液晶表示装置とは、液晶表示素子を用いたデバイス、即ち画像表示デバイスを指す。また、液晶表示パネルにコネクター、例えばフレキシブルプリント配線（ＦＰＣ：ＦｌｅｘｉｂｌｅＰｒｉｎｔｅｄＣｉｒｃｕｉｔ）もしくはＴＡＢ（ＴａｐｅＡｕｔｏｍａｔｅｄＢｏｎｄｉｎｇ）テープもしくはＴＣＰ（ＴａｐｅＣａｒｒｉｅｒＰａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線基板が設けられたモジュール、または表示素子にＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）方式によりＩＣ（集積回路）やＣＰＵが直接実装されたモジュールも全て表示装置に含むものとする。

本発明により、少ないフォトマスク数で、結晶性半導体膜で形成される逆スタガ型ＴＦＴを形成することができる。本発明の逆スタガ型ＴＦＴは、非晶質半導体膜の結晶化工程と、非晶質半導体膜の結晶化を促進するための触媒元素のゲッタリング工程とを同時に行うことが可能であるため、工程数の削減が可能である。特に、加熱処理数を削減できるため、省エネルギー化が可能であり、また、スループットを向上させることができる。

また、本発明の逆スタガ型ＴＦＴは、ゲート電極に耐熱性の高い材料を用いており、また活性化工程、結晶化工程、ゲッタリング工程等を同時に行った後、低抵抗材料を用いて信号線、走査線等の配線を形成している。このため、結晶性を有し、不純物触媒元素が少なく、配線抵抗の低いＴＦＴを形成することが可能である。また、本発明の液晶表示装置は、絶縁膜上に画素電極を形成することが可能であり、開口率を増加させることが可能である。

また、結晶性半導体膜で形成されるＴＦＴは、非晶質半導体膜で形成される逆スタガ型ＴＦＴと比較して１０〜５０倍程度、移動度が高い。また、ソース領域及びドレイン領域には、アクセプター型元素又はドナー型元素に加え、触媒元素をも含む。このため、半導体領域との接触抵抗の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が必要な半導体装置を作製することが可能である。代表的には、ＯＣＢモードのような応答速度が速く且つ高視野角な表示が可能な液晶表示装置を製造することが可能である。

また、液晶表示装置の周辺部に、画素領域内のＴＦＴと同時に走査線駆動回路を形成することが可能である。このため、小型化された液晶表示装置を作製することが可能である。

また、非晶質半導体膜で形成されるＴＦＴと比較して、しきい値のずれが生じにくく、ＴＦＴ特性のバラツキを低減することが可能である。このため、非晶質半導体膜で形成されるＴＦＴをスイッチング素子として用いた液晶表示装置と比較して、表示ムラを低減することが可能であり、信頼性の高い半導体装置を作製することが可能である。

更には、結晶化工程と共に行われるゲッタリング工程により、成膜段階で半導体膜中に混入する触媒元素をもゲッタリングするため、オフ電流を低減することが可能であり、代表的には６桁以上のＯＮ／ＯＦＦ比を有するＴＦＴを形成することが可能である。このようなＴＦＴを液晶表示装置のスイッチング素子に設けることにより、コントラストを向上させることが可能である。

さらには、上記の作製工程により形成された半導体装置、又は液晶表示装置を有する液晶テレビジョンの、スループットや歩留まりを向上させることが可能であり、低コストで作製することができる。

以下、発明を実施するための最良の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は本実施の形態の記載内容に限定して解釈されるものではない。また、各図面において共通の部分は同じ符号を付して詳しい説明を省略する。

（実施形態１）
本実施形態においては、結晶性半導体膜を有する逆スタガ型ＴＦＴの作製工程を、図１〜図２を用いて説明する。

図１（Ａ）に示すように、基板１０１上に第１の導電膜１０２を形成し、第１の導電膜１０２上に感光性材料１０３を塗布又は吐出し乾燥焼成する。次に、感光性材料１０３を、フォトマスクを用いて部分的に感光、現像し、図１（Ｂ）に示すような第１のマスク１１１、１１２を形成する。

基板１０１としては、ガラス基板、石英基板、アルミナなどのセラミック等絶縁物質で形成される基板、シリコンウェハ、金属板等を用いることができる。また、基板１０１として、３２０ｍｍ×４００ｍｍ、３７０ｍｍ×４７０ｍｍ、５５０ｍｍ×６５０ｍｍ、６００ｍｍ×７２０ｍｍ、６８０ｍｍ×８８０ｍｍ、１０００ｍｍ×１２００ｍｍ、１１００ｍｍ×１２５０ｍｍ、１１５０ｍｍ×１３００ｍｍのような大面積基板を用いることができる。

第１の導電膜１０２は、ＰＶＤ法（ＰｈｙｓｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）、ＣＶＤ法（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）、蒸着法等により基板全面に形成する。

第１の導電膜１０２は、高融点材料を用いて形成することが好ましい。高融点材料を用いることにより、後の結晶化工程、ゲッタリング工程、活性化工程等の加熱工程が可能となる。高融点材料としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）等の金属又はその合金、若しくはその金属窒化物を適宜用いることができる。また、これら複数の膜を積層して形成しても良い。代表的には、基板表面側から窒化タンタル膜及びその上に形成されるタングステン膜、窒化タンタル膜及びその上に形成されるモリブデン、窒化チタン膜及びその上に形成されるタングステン膜、窒化チタン膜及びその上に形成されるモリブデン膜等の積層構造としてもよい。また、リンを含有する珪素膜（非晶質半導体膜、結晶性半導体膜を含む）、酸化インジウムスズ、酸化亜鉛、酸化インジウム亜鉛、ガリウムを添加した酸化亜鉛、又は酸化珪素を含む酸化インジウムスズを用いることもできる。

感光性材料１０３の材料としては、紫外光から赤外光に感光する材料ネガ型感光性材料又はポジ型感光性材料を用いる。感光性材料の代表例としては、エポキシ樹脂、クリル樹脂、フェノール樹脂、ノボラック樹脂、アクリル樹脂、メラミン樹脂、ウレタン樹脂等の感光性を示す樹脂材料を用いる。また、ベンゾシクロブテン、パリレン、フレア、ポリイミドなどの感光性を示す有機材料等を用いることができる。また、代表的なポジ型感光性樹脂として、ノボラック樹脂と感光剤であるナフトキノンジアジド化合物を有する感光性樹脂が挙げられ、ネガ型感光性樹脂として、ベース樹脂、ジフェニルシランジオール及び酸発生剤などを有する感光性樹脂が挙げられる。

次に、図１（Ｃ）に示すように、第１のマスクを用いて、第１の導電膜１０２をエッチングして、第２の導電膜１２１ａ、１２２ａを形成する。第２の導電膜１２１ａは、ゲート電極として機能し、第２の導電膜１２２ａは、ゲート電極においてゲート配線と接続する領域（以下、ゲート電極の接続部と示す。）である。なお、図１（Ｃ）においては、第２の導電膜１２１ａ、１２２ａは分断された状態で表示されているが、実際には図３（Ｃ）に示すように、接続された同一の領域である。

次に、第１のマスクを除去した後、膜厚１０〜２００ｎｍ、好ましくは５０〜１００ｎｍの第１の絶縁膜１２３を形成し、第１の絶縁膜上に触媒元素を有する層１２５及び膜厚５０〜２５０ｎｍの第１の半導体膜１２４を形成する。ここでは触媒元素とは半導体膜の結晶化を促進又は助長させる元素のことである。なお、この段階では加熱による結晶化は行わない。

第１の絶縁膜１２３は、ゲート絶縁膜として機能する。第１の絶縁膜１２３は、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）などを適宜用いることができる。更には、第２の導電膜１２１ａ、１２２ａを陽極酸化して、第１の絶縁膜の代わりに、陽極酸化膜を形成しても良い。なお、基板側から不純物などの拡散を防止するため、基板側に接する絶縁膜として、窒化珪素（ＳｉＮｘ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）などを用い、後に形成される第１の半導体膜１２４との界面特性から、酸化珪素（ＳｉＯｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）を第１の半導体膜側に形成して、積層構造の第１の絶縁膜を形成することが望ましい。しかしながら、該構造に限定されず、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等のいずれかを適宜組み合わせて積層構造としてもよい。なお、酸化珪素（ＳｉＯｘ）膜には、水素が含まれている。第１の絶縁膜１２３は、ＣＶＤ法、ＰＶＤ法等の公知の手法により形成する。

また、半導体膜に接する絶縁膜１２３の最上層に、膜厚０．０１〜１０ｎｍ、好ましくは１〜３ｎｍの窒化珪素膜、あるいは窒化珪素酸化膜を形成すると好ましい。本実施の形態では、半導体膜に結晶化を促進する触媒元素（本実施の形態ではニッケルを用いる）を添加し、結晶化と同時にゲッタリング処理を行って除去する。酸化珪素膜と珪素膜との界面状態は良好であるが、界面において珪素膜中の触媒元素と酸化珪素中の酸素が反応し、金属酸化物（本実施の形態では酸化ニッケル（ＮｉＯｘ））になりやすく、触媒元素がゲッタリングされにくくなる場合がある。また、窒化珪素膜は、窒化珪素膜の応力や、トラップの影響により、半導体膜との界面状態に悪影響を与える恐れがある。よって、半導体膜に接する絶縁膜の最上層に、膜厚０．０１〜１０ｎｍ、好ましくは１〜３ｎｍの窒化珪素膜、あるいは窒化酸化珪素膜を形成する。本実施の形態では、基板１０１上に窒化酸化珪素膜と酸化窒化珪素膜とを積層した後、酸化窒化珪素膜上に膜厚１〜３ｎｍの窒化酸化珪素膜を形成し、３層の積層構造とする。このような構造であると、半導体膜中の触媒元素のゲッタリング効率も上がり、かつ半導体膜への窒化珪素膜の悪影響も軽減できる。また積層される絶縁膜は、同チャンバー内で真空を破らずに同一温度下で、反応ガスを切り変えながら連続的に形成するとよい。真空を破らずに連続的に形成すると、積層する膜同士の界面が汚染されるのを防ぐことができる。なお、本発明の実施形態においては、第１の絶縁膜１２３を３層構造で示しているが、これらを代表して第１の絶縁膜１２３として示す。

第１の半導体膜１２４としては、非晶質半導体、非晶質状態と結晶状態とが混在したセミアモルファス半導体、非晶質半導体中に０．５ｎｍ〜２０ｎｍの結晶粒を観察することができる微結晶半導体、及び結晶性半導体から選ばれたいずれかの状態を有する膜で形成する。特に、０．５ｎｍ〜２０ｎｍの結晶粒を観察することができる微結晶状態はいわゆるマイクロクリスタル（μｃ）と呼ばれている。いずれも、シリコン、シリコン・ゲルマニウム（ＳｉＧｅ）等を主成分とする半導体膜を用いることができる。なお、セミアモルファスシリコンを、以下セミアモルファス半導体とも表記する。

なお、後の結晶化で良質な結晶構造を有する半導体膜を得るためには、第１の半導体膜１２４の膜中に含まれる酸素、窒素などの不純物濃度を５×１０¹⁸／ｃｍ³（以下、濃度はすべて二次イオン質量分析法（ＳＩＭＳ）にて測定した原子濃度として示す。）以下に低減させておくと良い。これらの不純物は、触媒元素と反応しやすく、後の結晶化を妨害する要因となり、また、結晶化後においても捕獲中心や再結合中心の密度を増加させる要因となる。

触媒元素を有する層１２５の形成方法としては、ＰＶＤ法、ＣＶＤ法、蒸着法等により第１の絶縁膜１２３表面に、触媒元素又は触媒元素の珪化物の薄膜を形成する方法、第１の半導体膜１２４表面に触媒元素を含む溶液を塗布する方法などがある。触媒元素としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）等の一つ又は複数を用いて形成することができる。ここでは、１〜２００ｐｐｍ、好ましくは１０〜１５０ｐｐｍのニッケルを含む溶液を塗布する。

次に、ＴＦＴのチャネル領域となる領域に３族元素（１３族元素、以下、アクセプター型元素と示す。）、または５族元素（１５族元素、以下、ドナー型元素と示す。）を低濃度に添加するチャネルドープ工程を全面または選択的に行う。このチャネルドープ工程は、ＴＦＴしきい値電圧を制御するための工程である。なお、ここではジボラン（Ｂ₂Ｈ₆）を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加する。なお、質量分離を行うイオン注入法を用いてもよい。

次に、第１の半導体膜１２４上に、ドナー型元素が含まれる膜厚８０〜２５０ｎｍの第２の半導体膜１３２を形成する。珪化物気体にリン、ヒ素のようなドナー型元素を有する気体を加えたプラズマＣＶＤ法で成膜する。このような手法により第２の半導体膜を形成することで、第１の半導体膜と第２の半導体膜との界面が形成される。また、ドナー型元素が含まれる第２の半導体膜１３２としては、第１の半導体膜と同様の半導体膜を形成した後、ドナー型元素をイオンドープ法又はイオン注入法により添加して形成することができる。このときの、第２の半導体膜１３２では、リンの濃度が１×１０¹⁹〜３×１０²¹／ｃｍ³であることが好ましい。

さらには、上記プラズマＣＶＤ法、又はイオンドープ法、イオン注入法を用いて、第１の半導体膜１２４に接する側に、低濃度領域（以下、ｎ^-領域と示す。）、その上に高濃度領域（以下、ｎ⁺領域と示す。）の積層構造としても良い。このとき、ｎ^-領域のドナー型元素の濃度は、１×１０¹⁷〜３×１０¹⁹／ｃｍ³、好ましくは１×１０¹⁸〜１×１０¹⁹／ｃｍ³とし、ｎ⁺領域のドナー型元素の濃度は、ｎ^-領域のドナー型元素の１０〜１００倍とする。また、ｎ^-領域の膜厚は５０〜２００ｎｍであり、ｎ⁺領域の膜厚は３０〜１００ｎｍ好ましくは４０〜６０ｎｍである。ここでは、第２の半導体膜１３２として、波線より第１の半導体膜１２４側の領域をｎ^-領域とし、その表面にｎ⁺領域を示す。

このときのドナー型元素が含まれる第２の半導体膜の不純物のプロファイルを図１６に示す。図１６（Ａ）は、第１の半導体膜１２４上に、プラズマＣＶＤ法によりドナー型元素が含まれる第２の半導体膜１３２ａを形成した時の、ドナー型元素のプロファイル１５０ａを示す。なお、第２の半導体膜１３２ａは、表面からｎ⁺領域１４４ａ及びｎ^-領域１４４ｂの界面までは、膜の深さ方向に対して一定の濃度（第１の濃度）のドナー型元素が分布している。また、ｎ⁺領域１４４ａ及びｎ^-領域１４４ｂの界面から、第１の半導体膜１２４の界面までは、膜の深さ方向に対して一定の濃度（第２の濃度）のドナー型元素が分布している。このとき、第１の濃度は第２の濃度より高い。

一方、図１６（Ｂ）は、第１の半導体膜１２４上に、非晶質半導体、セミアモルファス半導体、微結晶半導体、及び結晶性半導体から選ばれたいずれかの状態を有する半導体膜を形成し、イオンドープ法又はイオン注入法により該半導体膜にドナー型元素を添加して第２の半導体膜１３２ｂを形成した時の、ドナー型元素のプロファイル１５０ｂを示す。図１６（Ｂ）に示すように、第２の半導体膜１３２ｂの表面付近は、ドナー型元素濃度が比較的高い。この領域をｎ⁺領域１４４ａと示す。一方、第１の半導体膜１２４に近づくにつれ、ドナー型元素濃度が減少している。ドナー型元素濃度が１×１０¹⁷〜３×１０¹⁹／ｃｍ³の領域、好ましくは１×１０¹⁸〜１×１０¹⁹／ｃｍ³の領域をｎ^-領域１４４ｂと示す。また、ｎ⁺領域１４４ａのドナー型元素の濃度は、ｎ^-領域のドナー型元素の１０〜１００倍である。

ｎ⁺領域１４４ａは後にソース領域及びドレイン領域として機能し、ｎ^-領域１４４ｂはＬＤＤ領域として機能する。なお、ｎ⁺領域とｎ^-領域それぞれの界面は存在せず、相対的なドナー型元素濃度の、濃度の大小によって変化する。このようにイオンドープ法又はイオン注入法により形成されたドナー型元素が含まれる第２の半導体膜１３２ａまたは１３２ｂは、添加条件によって濃度プロファイルを制御することが可能であり、ｎ⁺領域とｎ^-領域の膜厚を適宜制御することが可能である。

なお、ドナー型元素が含まれる第２の半導体膜１３２ａまたは１３２ｂは、希ガス元素、代表的にはアルゴンが添加されることにより、結晶格子の歪が形成され、後に行われるゲッタリング工程で、より触媒元素をゲッタリングすることが可能である。

次に、第１の半導体膜１２４及び第２の半導体膜１３２を加熱して、第１の半導体膜１２４の結晶化を行うと共に、図１（Ｅ）の矢印で示すように、第１の半導体膜の結晶化を促した触媒元素を第２の半導体膜１３２に移動させて、触媒元素のゲッタリングを同時に行う。

結晶化は、半導体の結晶化を助長する触媒元素が接した半導体膜の部分でシリサイドが形成され、それを核として進行する。ここでは、脱水素化のための熱処理（４００〜５５０℃、０．５〜２時間）の後、結晶化のための熱処理（５５０℃〜６５０℃で１〜２４時間）を行う。また、ＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）、ＧＲＴＡ（ＧａｓＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）により結晶化を行っても良い。ここで、レーザ光照射を行わず結晶化することで、結晶性のばらつきを低減することが可能であり、後に形成されるＴＦＴのばらつきを抑制することが可能である。また、結晶表面で突起上に結晶成長するリッジ（凸部）が形成されにくいため、半導体領域表面が比較的平坦であり、ゲート絶縁膜と介してゲート電極との間に流れるリーク電流を抑制することが可能である。

また、ゲッタリング工程により、結晶化された第１の半導体膜中の触媒元素がデバイス特性に影響を与えない濃度、即ち膜中のニッケル濃度が１×１０¹⁸／ｃｍ³以下、望ましくは１×１０¹⁷／ｃｍ³以下とすることができる。このような膜を第１の結晶性半導体膜１４１と示す。また、ゲッタリング後の触媒元素が移動した第２の半導体膜も同様に結晶化されているため、第２の結晶性半導体膜１４２と示す。更に、本実施形態においては、ゲッタリング工程と共に、第２の結晶性半導体膜１４２中のドナー型元素の活性化を行っている。

次に、図２（Ａ）に示すように、第２の結晶性半導体膜１４２上に第２のマスク１４３を形成し、該第２のマスクを用いて第２の結晶性半導体膜１４２及び第１の結晶性半導体膜１４１をエッチングして、図２（Ｂ）に示すような第１の半導体領域１５２及び第２の半導体領域１５１を形成する。第２のマスク１４３を形成することで、後に形成される半導体領域の面積を縮小することが可能であり、半導体素子の高集積化や透過型液晶表示装置の開口率を高めることが可能である。

なお、以下の実施形態及び実施例のマスク形成工程において、半導体材料で形成される膜又は領域上に感光性材料を塗布する前には、半導体膜又は領域表面に、膜厚が数ｎｍ程度の絶縁膜を形成することが好ましい。この工程により半導体材料と感光性材料とが直接接触すること回避することが可能であり、不純物が半導体膜中に侵入するのを防止できる。なお、絶縁膜の形成方法としては、オゾン水等の酸化力のある溶液を塗布する方法、酸素プラズマ、オゾンプラズマを照射する方法等が挙げられる。

第２の結晶性半導体膜及び第１の結晶性半導体膜は、Ｃｌ₂、ＢＣｌ₃、ＳｉＣｌ₄もしくはＣＣｌ₄などを代表とする塩素系ガス、ＣＦ₄、ＳＦ₆、ＮＦ₃、ＣＨＦ₃などを代表とするフッ素系ガス、あるいはＯ₂を用いてエッチングすることができる。第２の結晶性半導体膜をエッチングして、第１の半導体領域１５２を形成し、第１の結晶性半導体膜をエッチングして第２の半導体領域１５１を形成する。

次に、第２のマスク１４３を除去した後、図２（Ｃ）に示すように、膜厚５００〜１５００ｎｍ、好ましくは５００〜１０００ｎｍの第３の導電膜１５３を成膜する。次に、第３の導電膜１５３上に感光性材料を塗布し、露光した後、現像して、第３のマスク１５４を形成する。

第３の導電膜１５３の材料としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、カドミウム（Ｃｄ）、亜鉛（Ｚｎ）、鉄（Ｆｅ）、チタン（Ｔｉ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、バリウム（Ｂａ）等の金属を用いることができる。また、これらの材料からなる導電膜を積層して第３の導電膜を形成することができる。第３の導電膜１５３は配線として機能する。配線抵抗を低下させるため、低抵抗材料を用いることが好ましい。

ここで、銅を配線として用いる場合のバリア膜としては、窒化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化チタン、窒化タンタルなど窒素を含む絶縁性又は導電性の物質を用いると良い。

次に、図２（Ｄ）に示すように第３のマスク１５４を用いて第３の導電膜１５３を所望の形状にエッチングして、第４の導電膜１６２、１６３を形成する。第４の導電膜１６２、１６３は、ソース電極及びドレイン電極として機能する。このとき、第３の導電膜を分断して、ソース電極及びドレイン電極を形成すると共に、ソース配線又はドレイン配線の幅が細くなるようにエッチングすることで、後に形成される液晶表示装置の開口率を高めることが可能である。

次に、第３のマスク１５４を用いて、第１の半導体領域１５２の露出部をエッチングして、ソース領域及びドレイン領域として機能する第３の半導体領域１６４、１６５を形成する。このとき、第２の半導体領域１５１の一部がオーバーエッチングされても良い。このときのオーバーエッチングされた第２の半導体領域を第４の半導体領域１６６と示す。第４の半導体領域１６６はチャネル形成領域として機能する。

次に、第３のマスクを除去した後、図２（Ｅ）に示すように、第４の導電膜１６２、１６３及び第４の半導体領域１６６表面上に、パッシベーション膜として機能する膜厚１００〜３００ｎｍの第２の絶縁膜１７１を成膜することが好ましい。パッシベーション膜は、プラズマＣＶＤ法又はスパッタリング法などの薄膜形成法を用い、窒化珪素、酸化珪素、窒化酸化珪素、酸化窒化珪素、酸化窒化アルミニウム、または酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素（ＣＮ）、その他の絶縁性材料を用いて形成することができる。なお、パッシベーション膜は単層でも積層構造でもよい。ここでは、第４の半導体領域１６６の界面特性から酸化珪素、又は酸化窒化珪素を形成し、その上に窒化珪素膜、又は窒化酸化珪素膜を成膜することが好ましい。

この後、第４の半導体領域を水素雰囲気又は窒素雰囲気で加熱して水素化することが好ましい。なお、窒素雰囲気で加熱する場合は、第２の絶縁膜に水素を含む絶縁膜を形成することが好ましい。

以上の工程により、結晶性半導体膜を有する逆スタガ型ＴＦＴを形成することができる。

次に、第２の絶縁膜１７１上に、膜厚５００〜１５００ｎｍの第３の絶縁膜１７２を形成する。第３の絶縁膜としては、酸化珪素、窒化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウムその他の無機絶縁性材料、又はアクリル酸、メタクリル酸及びこれらの誘導体、又はポリイミド（ｐｏｌｙｉｍｉｄｅ）、芳香族ポリアミド、ポリベンゾイミダゾール（ｐｏｌｙｂｅｎｚｉｍｉｄａｚｏｌｅ）などの耐熱性高分子、又はシリカガラスに代表されるシロキサンポリマー系材料を出発材料として形成された珪素、酸素、水素からなる化合物のうちＳｉ−Ｏ−Ｓｉ結合を含む無機シロキサンポリマー、アルキルシロキサンポリマー、アルキルシルセスキオキサンポリマー、水素化シルセスキオキサンポリマー、水素化アルキルシルセスキオキサンポリマーに代表される珪素上の水素がメチルやフェニルのような有機基によって置換された有機シロキサンポリマー系の絶縁材料を用いることができる。形成方法としては、ＣＶＤ法、塗布法、印刷法等公知の手法を用いて形成する。なお、塗布法で形成することにより、第３の絶縁膜の表面を平坦化することが可能である。ここでは、塗布法によりアクリル樹脂を塗布し焼成して、第３の絶縁膜を形成する。また、反射型液晶表示装置や半透過型液晶表示装置の場合、第３の絶縁膜は凹凸を有することで、光をより外部に反射することが可能となる。この場合、第３の絶縁膜を液滴吐出法、印刷法等を用いることで、凹凸を有する絶縁膜を形成することが可能である。

なお、第２の絶縁膜１７１が、後に形成される第５の導電膜１７３と第４の導電膜１６２、１６３との間に寄生容量が生じない程度の膜厚を有する場合、第３の絶縁膜１７２は必ずしも必要ではない。

次に、第３の絶縁膜１７２上に第４のマスク（図示しない。）を形成した後、第３の絶縁膜１７２及び第２の絶縁膜１７１の一部をエッチングして、ゲート電極の接続部となる第２の導電膜１２２ａを露出する。次に、第４のマスクを除去した後、ゲート配線として機能する膜厚５００〜１５００ｎｍ、好ましくは５００〜１０００ｎｍの第５の導電膜１７３を形成する。第４のマスクは、第２のマスク１４３と同様の手法及び材料を適宜用いることが可能である。第５の導電膜１７３の材料及び形成方法は、第３の導電膜１５３と同様の材料及び形成方法を適宜選択すればよい。なお、配線抵抗を抑制するため、低抵抗材料を用いることが好ましい。

次に、第５の導電膜１７３及び第３の絶縁膜１７２上に第４の絶縁膜１７４を形成する。第４の絶縁膜１７４としては、第３の絶縁膜１７２と同様の材料を適宜用いることが可能である。また、反射型液晶表示装置又は半透過型液晶表示装置を形成する場合、第４の絶縁膜は凹凸を有することで、光をより外部に反射することが可能となる。この場合、第３の絶縁膜を液滴吐出法、印刷法等を用いることで、凹凸を有する絶縁膜を形成することが可能である。

次に、第４の絶縁膜１７４上に第５のマスク（図示しない。）を形成した後、第４の絶縁膜１７４、第３の絶縁膜１７２及び第２の絶縁膜１７１の一部をエッチングして、第４の導電膜１６３の一部を露出する。次に、第５のマスクを除去した後、画素電極として機能する膜厚１００〜２００ｎｍの第６の導電膜１７５を形成する。第５のマスクは、第２のマスク１４３と同様の手法及び材料を適宜用いることが可能である。第６の導電膜１７５の代表的な材料としては、透光性を有する導電膜、又は反射性を有する導電膜がある。透光性を有する導電膜の材料としては、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）、酸化珪素を含む酸化インジウムスズ等が挙げられる。また、反射性を有する導電膜の材料としては、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、タンタル（Ｔａ）などの金属、又は該金属と化学量論的組成比以下の濃度で窒素を含む金属材料、若しくは該金属の窒化物である窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）などが挙げられる。さらには、半透過型液晶表示装置の場合、第６の導電膜を透光性を有する導電膜と、反射性を有する導電膜とで形成すれば良い。

第６の導電膜１７５の形成方法としては、液滴吐出法、スパッタリング法、蒸着法、ＣＶＤ法、塗布法等を適宜用いる。液滴吐出法を用いることで、選択的に第６の導電膜を形成することが可能である。また、スパッタリング法、蒸着法、ＣＶＤ法、塗布法等を用いた場合、第２の導電膜と同様にマスクを形成した後、該マスクを用いて導電膜をエッチングして第６の導電膜を形成する。

なお、ここでは第５の導電膜１７３としてはゲート配線として機能する導電膜を形成し、第６の導電膜１７５としては画素電極として機能する導電膜を形成したが、これに限定されない。画素電極として機能する導電膜を形成した後、ゲート配線として機能する導電膜を形成してもよい。

以上の工程により、アクティブマトリクス基板を形成することが可能である。

本実施形態の逆スタガ型ＴＦＴは、非晶質半導体膜の結晶化工程と、非晶質半導体膜の結晶化を促進するための触媒元素のゲッタリング工程とを同時に行うことが可能であるため、工程数の削減が可能である。特に、加熱処理数を削減できるため、省エネルギー化が可能であり、また、スループットを向上させることができる。

また、逆スタガ型ＴＦＴは、ゲート電極に耐熱性の高い材料を用いており、また活性化工程、ゲッタリング工程、結晶化工程等の加熱処理を行った後、低抵抗材料を用いて信号線、走査線等の配線を形成している。このため、結晶性を有し、不純物触媒元素が少なく、配線抵抗の低いＴＦＴを形成することが可能である。また、本発明の液晶表示装置は、絶縁膜上に画素電極を形成することが可能であり、開口率を増加させることが可能である。

このため、結晶性半導体膜で形成されるため非晶質半導体膜で形成される逆スタガ型ＴＦＴと比較して移動度が高い。また、ソース領域及びドレイン領域には、ドナー型元素に加え、触媒元素をも含む。このため、半導体領域との接触抵抗の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が必要な半導体装置を作製することが可能である。

更には、ゲッタリング工程により、成膜段階で半導体膜中に混入する触媒元素をもゲッタリングするため、オフ電流を低減することが可能である。このようなＴＦＴを液晶表示装置のスイッチング素子に設けることにより、コントラストを向上させることが可能である。

（実施形態２）
本実施形態は、実施形態１において、触媒元素の添加領域の異なる例を、図２０を用いて説明する。

図２０（Ａ）に示すように、実施形態１と同様に基板１０１上に第２の導電膜１２１ａ及び１２２ａを形成し、その上に第１の絶縁膜１２３を形成する。

次に図２０（Ｂ）に示すように、第１の絶縁膜１２３上に第１の半導体膜１２４を形成し、第１の半導体膜上に触媒元素を有する層１２５を形成する。

次に図２０（Ｃ）に示すように、触媒元素を有する層１２５の上に、ドナー型元素が含まれる第２の半導体膜１３２を形成する。本実施形態ではリンを有する気体を加えたプラズマＣＶＤ方で成膜する。

次に、第１の半導体膜１２４及び第２の半導体膜１３２を加熱して、非晶質である第１の半導体膜１２４の結晶化を行うと共に、図２０（Ｄ）の矢印で示すように、触媒元素を第２の半導体膜１３２に移動させて、触媒元素のゲッタリングを同時に行う。図２０（Ｄ）中の矢印は、第１の半導体膜の結晶化を促した触媒元素の移動の方向である。更に、第２の半導体膜１３２中のドナー型元素の活性化も同時に行っている。なお、結晶化及びゲッタリング後の第１の半導体膜を第１の結晶性半導体膜１４１と示す。また、結晶化及びゲッタリング後の触媒元素が移動した第２の半導体膜を、第２の結晶性半導体膜１４２と示す。

この後、実施形態１と同様の工程により、結晶性半導体膜を有する逆スタガ型ＴＦＴを形成することができる。また、実施形態１と同様の効果を有する。

（実施形態３）
本実施形態は、実施形態１において、チャネル形成領域の形成方法の異なる例を図２１を用いて説明する。

図２１（Ａ）に示すように、実施形態１と同様に、第１のマスク（図示しない。）を用いて基板１０１上に第２の導電膜１２１ａ及び１２２ａを形成し、その上に第１の絶縁膜１２３を形成した後、第１の絶縁膜上に触媒元素を有する層１２５を形成する。

次に図２１（Ｂ）に示すように、触媒元素を有する層１２５上に第１の半導体膜１２４を形成する。その上に絶縁膜を形成し、第２のマスク（図示しない。）を用いて絶縁膜の一部をエッチングして保護膜１２６を形成する。

次に図２１（Ｃ）に示すように、第２の半導体膜１３２を基板全面に形成する。その後、熱処理を行うことによって、図２１（Ｄ）に示すように第１の半導体膜１２４の結晶化及びゲッタリング及び第２の半導体膜の活性化を同時に行う。図２１（Ｄ）中の矢印は、第１の半導体膜の結晶化を促した触媒元素が第２の結晶性半導体膜１４２へ移動する様子を模式的に表したものである。なお、結晶化及びゲッタリング後の第１の半導体膜を第１の結晶性半導体膜１４１と示す。また、結晶化及びゲッタリング後の触媒元素が移動した第２の半導体膜を、第２の結晶性半導体膜１４２と示す。

この後、実施形態１と同様の工程により、図２１（Ｅ）に示すような結晶性半導体膜を有する逆スタガ型ＴＦＴを形成することができる。本実施形態のように保護膜を形成しておけば第２の半導体領域１５１をエッチングせず、残した状態で第３の導電膜１５３および第２の半導体膜１３２をエッチングすることができるため歩留まりを向上させることが可能である。また、実施形態１と同様の効果を有する。

（実施形態４）
本実施形態は、実施形態３において、触媒元素の添加領域が異なる例を、図３７を用いて説明する。

図３７（Ａ）に示すように、実施形態１と同様に、第１のマスク（図示しない。）を用いて基板１０１上に第２の導電膜１２１ａ及び１２２ａを形成し、その上に第１の絶縁膜１２３を形成した後、第１の絶縁膜上に第１の半導体膜１２４を形成する。

次に図３７（Ｂ）に示すように、第１の半導体膜１２４上に触媒元素を有する層１２５を形成した後、絶縁膜を形成し、該絶縁膜の一部を第２のマスク（図示しない。）を用いてエッチングして、保護膜１２６を形成する。

次に図３７（Ｃ）に示すように、基板全面に第２の半導体膜１３２を形成した後、熱処理を行い、図３７（Ｄ）に示すように第１の非晶質半導体膜の結晶化及び触媒元素のゲッタリング及び、第２の半導体膜の活性化を行う。図３７（Ｄ）中の矢印は、第１の半導体膜の結晶化を促した触媒元素が第２の結晶性半導体膜１４２へ移動する様子を模式的に表したものである。なお、結晶化及びゲッタリング後の第１の半導体膜を第１の結晶性半導体膜１４１と示す。また、結晶化及びゲッタリング後の触媒元素が移動した第２の半導体膜を、第２の結晶性半導体膜１４２と示す。

この後、実施形態１と同様の工程により、図３７（Ｅ）に示すような結晶性半導体膜を有する逆スタガ型ＴＦＴを形成することができる。また、実施形態１と同様の効果を有する。

本実施形態で形成される逆スタガ型ＴＦＴは、ゲート電極に耐熱性の高い材料を用いており、また活性化工程、ゲッタリング工程、結晶化工程等の加熱処理を行った後、低抵抗材料を用いて信号線、走査線等の配線を形成している。このため、結晶性を有し、不純物触媒元素が少なく、配線抵抗の低いＴＦＴを形成することが可能である。また、本発明の液晶表示装置は、絶縁膜上に画素電極を形成することが可能であり、開口率を増加させることが可能である。

（実施形態５）
本実施形態では、実施形態１で示したアクティブマトリクス基板のソース配線、ゲート配線、及び画素電極の積層の構造について、図３を用いて説明する。

図３（Ａ）は、本実施形態における逆スタガ型ＴＦＴと、ゲート配線として機能する第５の導電膜との積層構造を示す図であり、図３（Ｃ）のＡ−Ｂの断面構造に相当する。

図３（Ｂ）は、ソース配線として機能する第４の導電膜、ゲート配線として機能する第５の導電膜、ゲート電極の接続部として機能する第２の導電膜、及び画素電極として機能のする第６の導電膜の積層構造を示す図であり、図３（Ｃ）のＣ−Ｄの断面構造に相当する。以下、ソース配線として機能する第４の導電膜をソース配線１６２ａ、１６２ｂ、ゲート配線として機能する第５の導電膜をゲート配線１７３ａ、１７３ｂ、ゲート電極の接続部として機能する第２の導電膜をゲート電極の接続部１２２ａ、１２２ｂ、及び画素電極として機能する第６の導電膜を画素電極１７５と示す。

図３（Ｂ）に示すように、ゲート電極の接続部１２２ｂ上に第１の絶縁膜１２３が形成され、第１の絶縁膜１２３上に、容量配線１８１、ソース配線１６２ｂ、ドレイン電極１６３が形成される。また、容量配線１８１、ソース配線１６２ｂ、ドレイン電極１６３、第１の絶縁膜１２３すべての上に第２の絶縁膜１７１、第３の絶縁膜１７２が形成され、第３の絶縁膜１７２上にゲート配線１７３ａが形成される。即ち、ソース配線、ドレイン電極は、第２の絶縁膜１７１、第３の絶縁膜１７２を介してゲート配線１７３ａと交差している。

図３（Ｂ）に示すように、ゲート配線１７３ａ及び第３の絶縁膜１７２全ての上に第４の絶縁膜１７４が形成され、第４の絶縁膜上に画素電極１７５が形成されている。即ち、第４の絶縁膜を介して、ゲート配線１７３ａの一部を画素電極１７５が覆っている。画素電極１７５が形成される第４の絶縁膜１７４は、平坦化膜で形成されているため、後に画素電極間に充填される液晶材料の配向の乱れを抑制することが可能であり、液晶表示装置のコントラストを向上させることが可能である。

なお、ここでは、第４の絶縁膜１７４を、ゲート配線１７３及び第３の絶縁膜１７２全ての上に形成したが、ゲート配線１７３及びその周辺の第３の絶縁膜１７２を覆うように設けてもよい。

また、本実施形態では、図３（Ｃ）のＥ―Ｆで示すように、ソース配線上に画素電極の端部が形成されている。このため、透過型液晶表示装置の場合、画素電極端部で液晶材料の配向乱れが生じたとしても、その領域をソース配線が覆っているため、表示ムラを低減することが可能である。

（実施形態６）
本実施形態では、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図４を用いて説明する。

図４（Ａ）は、本実施形態における逆スタガ型ＴＦＴとゲート配線との積層構造を示す図であり、図４（Ｃ）のＡ−Ｂの断面構造に相当する。第１の絶縁膜１２３上には、第４の半導体領域、ドレイン電極として機能する第４の導電膜（以下、ドレイン電極と示す。）１６３、画素電極１１１２、ゲート配線１１１３が形成される。ドレイン電極１６３と画素電極１１１２は絶縁膜を介さないで接続されている。また、ゲート電極の接続部１２２ａとゲート配線１１１３とは、第１の絶縁膜１２３を介して接続されている。また、ソース配線１６２ａ、ドレイン電極１６３、画素電極１１１２、第１の絶縁膜１２３、ゲート配線１１１３上にはパッシベーション膜として機能する絶縁膜１１１４が形成される。

図４（Ｂ）は、ソース配線１６２ｂ、ゲート配線１１１３、ゲート電極の接続部１２２ｂ、及び画素電極１１１２の積層構造を示す図であり、図４（Ｃ）のＣ−Ｄの断面構造に相当する。

図４（Ｂ）に示すように、ゲート電極の接続部１２２ｂ上に第１の絶縁膜１２３が形成され、第１の絶縁膜１２３上に、容量配線１８１、ソース配線１６２ｂ、ドレイン電極１６３、ドレイン電極１６３に接続する画素電極１１１２が形成される。また、容量配線１８１、ソース配線１６２ｂ上に第２の絶縁膜１１１１が形成され、第２の絶縁膜１１１１上にゲート配線１１１３が形成される。即ち、ソース配線、ドレイン電極は、第２の絶縁膜１１１１を介してゲート配線１１１３と交差している。

また、ゲート配線１１１３と画素電極１１１２とが重なる領域に第３の絶縁膜を形成してもよい。この場合、画素電極が形成される領域を拡大することが可能であり、開口率を増加させることが可能である。

（実施形態７）
本実施形態では、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図５を用いて説明する。

図５（Ａ）は、本実施形態における逆スタガ型ＴＦＴとゲート配線との積層構造を示す図であり、図５（Ｃ）のＡ−Ｂの断面構造に相当する。

図５（Ｂ）は、ソース配線１６２ｂ、ゲート配線１１２１ｂ、ゲート電極の接続部１２２ｂ、及び画素電極１１２２の積層構造を示す図であり、図５（Ｃ）のＣ−Ｄの断面構造に相当する。

図５（Ｂ）に示すように、ゲート電極の接続部１２２ａ、１２２ｂ上に第１の絶縁膜１２３が形成され、第１の絶縁膜１２３上に、容量配線１８１、ソース配線１６２ｂ、ドレイン電極１６３が形成される。また、容量配線１８１、ソース配線１６２ｂ、ドレイン電極１６３、及び第１の絶縁膜１２３すべての上に第２の絶縁膜１７１、第３の絶縁膜１７２が形成され、第３の絶縁膜１７２上にゲート配線１１２１ｂが形成される。即ち、ソース配線１６２ｂ、ドレイン電極１６３は、第２の絶縁膜１７１、第３の絶縁膜１７２を介してゲート配線１１２１ｂと交差している。

なお、ここでは、図５（Ｃ）に示すように、ゲート配線１１２１ｂは、画素ごとに形成されており、隣り合う画素に設けられたゲート電極の接続部１２２ａ、１２２ｂに接続されている。このため、ゲート配線１１２１ｂの材料は、特に低抵抗材料である必要はなく、材料の選択の幅が広がる。

また、第３の絶縁膜１７２全ての上に第４の絶縁膜１７４が形成され、第４の絶縁膜上に画素電極１１２２が形成されている。即ち、第４の絶縁膜１７４を介して、ゲート配線１１２１ｂの一部を画素電極１１２２が覆っている。画素電極１１２２が形成される第４の絶縁膜１７４は、平坦化膜で形成されているため、後に画素電極間に充填される液晶材料の配向の乱れを抑制することが可能であり、液晶表示装置のコントラストを向上させることが可能である。

なお、ここでは、第４の絶縁膜１７４を、ゲート配線１１２１ｂ及び第３の絶縁膜１７２全ての上に形成したが、ゲート配線１１２１ｂ及びその周辺の第３の絶縁膜１７２を覆うように設けてもよい。

（実施形態８）
本実施形態では、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図６を用いて説明する。

図６（Ａ）は、本実施形態における逆スタガ型ＴＦＴとゲート配線との積層構造を示す図であり、図６（Ｃ）のＡ−Ｂの断面構造に相当する。第１の絶縁膜１２３上には、第４の半導体領域、ドレイン電極１６３、画素電極１１３２、ゲート配線１１３３ａが形成される。ドレイン電極１６３と画素電極１１３２は絶縁膜を介さないで接続されている。

図６（Ｂ）は、ソース配線１６２ｂ、ゲート配線１１３３ｂ、ゲート電極の接続部１２２ｂ、及び画素電極１１３２の積層構造を示す図であり、図６（Ｃ）のＣ−Ｄの断面構造に相当する。

図６（Ｂ）に示すように、ゲート電極の接続部１２２ｂ上に第１の絶縁膜１２３が形成され、第１の絶縁膜１２３上に、容量配線１８１、ソース配線１６２ｂ、ドレイン電極１６３、ドレイン電極１６３に接続する画素電極１１３２が形成される。また、容量配線１８１、ソース配線１６２ｂ上に第２の絶縁膜１１３１が形成され、第２の絶縁膜１１３１上にゲート配線１１３３ｂが形成される。即ち、ソース配線、ドレイン電極は、第２の絶縁膜１１３１を介してゲート配線１１３３ｂと交差している。

また、ゲート配線１１３３ｂと画素電極１１３２とが重なる領域に第３の絶縁膜を形成してもよい。この場合、画素電極が形成する領域を拡大することが可能であり、開口率を増加させることが可能である。

（実施形態９）
本実施形態では、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図７を用いて説明する。

図７（Ａ）は、本実施形態における逆スタガ型ＴＦＴとゲート配線として機能する第５の導電膜との積層構造を示す図であり、図７（Ｃ）のＡ−Ｂの断面構造に相当する。

図７（Ｂ）は、ソース配線１１４３ｂ、ゲート配線１１４５ａ、１１４５ｂ、ゲート電極の接続部１２２ｂ、及び画素電極１１４２の積層構造を示す図であり、図７（Ｃ）のＣ−Ｄの断面構造に相当する。

図７（Ｂ）に示すように、ゲート電極の接続部１２２ｂ上に第１の絶縁膜１２３が形成され、第１の絶縁膜１２３上に、容量配線１１４４、ソース配線１１４３ｂ、ドレイン電極１１４７、ゲート配線１１４５ａ、１１４５ｂが形成される。なお、ゲート配線１１４５ａ、１１４５ｂは、それぞれ第１の絶縁膜１２３を介してゲート電極の接続部１２２ａ、１２２ｂに接続されている。

また、図７（Ｃ）に示すように、ゲート配線１１４５ａ、１１４５ｂは、各画素にそれぞれ設けられている。ここでは、ゲート配線１１４５ａ、１１４５ｂとソース配線１１４３ｂ、ドレイン電極１１４３ａ、容量配線１１４４それぞれは、交差していない。このためこれらの電極及び配線を同時に形成できるため、量産性を向上させることが可能である。

また、ゲート配線１１４５ａ、１１４５ｂとソース配線１１４３ｂ、ドレイン電極１１４３ａ、容量配線１１４４すべての上に第２の絶縁膜１７１、第３の絶縁膜１７２が形成され、第３の絶縁膜１７２上に導電膜１１４６ａ、１１４６ｂが形成される。また、導電膜１１４６ａ、１１４６ｂは、第２の絶縁膜１７１、第３の絶縁膜１７２を介して、それぞれゲート配線１１４５ａ、１１４５ｂと接続している。このため、各画素に設けられたゲート配線は、導電膜１１４６ａ、１１４６ｂを介して電気的に接続している。また、ソース配線は、第２の絶縁膜１７１、第３の絶縁膜１７２を介してゲート配線１１４５ａ、１１４５ｂ及び導電膜１１４６ａ、１１４６ｂと交差している。

なお、ここでは、導電膜１１４６ａ、１１４６ｂは、画素ごとに形成されており、隣り合う画素に設けられたゲート電極の接続部１２２ａ、１２２ｂに接続されている。このため、導電膜１１４６ａ、１１４６ｂの材料の選択の幅が広がる。

また、第３の絶縁膜１７２上に第４の絶縁膜１７４が形成され、第４の絶縁膜上に画素電極１１４２が形成されている。即ち、第４の絶縁膜を介して、導電膜１１４６ｂの一部を画素電極１１４２が覆っている。画素電極１１４２が形成される第４の絶縁膜１７４は、平坦化膜で形成されているため、後に画素電極間に充填される液晶材料の配向の乱れを抑制することが可能であり、液晶表示装置のコントラストを向上させることが可能である。

なお、ここでは、第４の絶縁膜１７４を、ゲート配線１１４５ａ、１１４５ｂ及び第３の絶縁膜１７２全ての上に形成したが、ゲート配線１１４５ａ、１１４５ｂ及びその周辺の第３の絶縁膜１７２を覆うように設けてもよい。

（実施形態１０）
本実施形態では、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図８を用いて説明する。

図８（Ａ）は、本実施形態における逆スタガ型ＴＦＴとゲート配線との積層構造を示す図であり、図８（Ｃ）のＡ−Ｂの断面構造に相当する。第１の絶縁膜１２３上には、ソース配線１１５３ａ、第４の半導体領域、ドレイン電極１１５７、画素電極１１５２、ゲート配線１１５５ａが形成される。ドレイン電極１１５７と画素電極１１５２は絶縁膜を介さないで接続されている。

図８（Ｂ）は、ソース配線１１５３ｂ、ゲート配線１１５５ａ、１１５５ｂ、ゲート電極の接続部１２２ｂ、及び画素電極１１５２の積層構造を示す図であり、図８（Ｃ）のＣ−Ｄの断面構造に相当する。

図８（Ｂ）に示すように、ゲート電極の接続部１２２ｂ上に第１の絶縁膜１２３が形成され、第１の絶縁膜１２３上に、容量配線１１５４、ソース配線１１５３ｂ、ドレイン電極１１５７、ドレイン電極１１５７に接続する画素電極１１５２、ゲート配線１１５５ａ、１１５５ｂが形成される。また、容量配線１１５４、ソース配線１１５３ｂ上に第２の絶縁膜１１５１が形成され、第２の絶縁膜１１５１上に導電膜１１５６ｂが形成される。ゲート配線１１５５ａ、１１５５ｂは、各画素にそれぞれ設けられている。ここでは、ゲート配線１１５５ａ、１１５５ｂとソース配線１１５３ｂ、ドレイン電極１１５７、容量配線１１５４それぞれは、交差しておらず、同時に形成できるため、量産性を向上させることが可能である。

また、導電膜１１５６ａ、１１５６ｂは、第２の絶縁膜１１５１を介して、それぞれゲート配線１１５５ａ、１１５５ｂと接続している。このため、各画素に設けられたゲート配線は、導電膜１１５６ａ、１１５６ｂを介して電気的に接続している。また、ソース配線、ドレイン電極は、第２の絶縁膜１１５１を介してゲート配線１１５５ａ、１１５５ｂ及び導電膜１１５６ａ、１１５６ｂと交差している。

本実施形態では、ソース配線、容量配線と、ゲート配線とが交差する領域にのみ第２の絶縁膜１１５１を設けている。

また、ソース配線１１５３ａ、容量配線１１５４、導電膜１１５６ｂと画素電極１１５２とが重なる領域に第３の絶縁膜を形成してもよい。この場合、画素電極が形成される領域を拡大することが可能であり、開口率を増加させることが可能である。

（実施形態１１）
本実施形態では、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図３４を用いて説明する。

図３４（Ａ）は、本実施形態における逆スタガ型ＴＦＴとゲート配線との積層構造を示す図であり、図３４（Ｃ）のＡ−Ｂの断面構造に相当する。第１の絶縁膜１２３上には、第４の半導体領域、ドレイン電極１１５７、画素電極１１５２が形成される。ドレイン電極１１５７と画素電極１１５２は絶縁膜を介さないで接続されている。また、ゲート電極の接続部１２２ａ上の第１の絶縁膜は除去されており、その上にゲート配線１１６５ａが形成されている。このような構造により、ゲート電極の接続部とゲート配線との接触抵抗を抑制することが可能である。また、本実施形態のようなゲート電極の接続部１２２ａとゲート配線１１６５ａとの接続構造を、実施形態２乃至実施形態１０それぞれに適用することが可能である。

図３４（Ｂ）は、ソース配線１１６３ｂ、ゲート配線１１６５ａ、１１６５ｂ、導電膜１２３ｂ、及び画素電極１１５２の積層構造を示す図であり、図３４（Ｃ）のＣ−Ｄの断面構造に相当する。

図３４（Ｂ）に示すように、第２の導電膜１２１ａ、ゲート電極の接続部１２２ａと同様の工程で形成された導電膜１２３ｂが基板表面には、形成されている。また、ゲート電極の接続部１２２ａ表面の第１の絶縁膜を除去するときに、導電膜１２３ｂの表面上の第１の絶縁膜を除去する。この後、導電膜１２３ｂ上に第２の絶縁膜１１６１形成する。このとき、導電膜１２３ｂの両端部が露出するように、第２の絶縁膜１１６１を形成することが好ましい。

次に、第１の絶縁膜上にドレイン電極を形成すると同時に、導電膜１２３ｂ上にゲート配線１１６５ａ、１１６５ｂを形成し、また同時に第２の絶縁膜１１６１上にソース配線１１６３ｂ、容量配線１１６４を形成する。ここでは、これらの導電膜は、交差しておらず、同時に形成できるため、量産性を向上させることが可能である。

また、本実施形態では、画素ごとに形成されたゲート配線１１６５ａ、１１６５ｂが導電膜１２３ａ、１２３ｂを介して電気的に接続されている。また、導電膜１２３ｂ上に形成された第２の絶縁膜１１６１を介して、ゲート配線とソース配線とが交差している。

本実施形態では、ソース配線、容量配線と、ゲート配線とが交差する領域にのみ第２の絶縁膜１１６１を設けている。

また、ゲート配線１１６５ａ、１１６５ｂ、容量配線１１６４、及びソース配線１１６３ａ、１１６３ｂと画素電極１１５２とが重なる領域に、第３の絶縁膜を形成してもよい。この場合、画素電極を形成する領域を拡大することが可能であり、開口率を増加させることが可能である。

（実施形態１２）
本実施形態では、ドナー型元素を有する半導体膜の代わりに、希ガス元素を有する半導体膜を用いて触媒元素をゲッタリングしてＴＦＴを形成する工程について、図９を用いて説明する。

図９（Ａ）に示すように、実施形態１と同様の工程により第１の半導体膜１２４を形成する。なお、この後チャネルドープ工程を行っても良い。

次に、第１の半導体膜１２４上にＰＶＤ法、ＣＶＤ法等の公知の手法により希ガス元素を有する第２の半導体膜２３２を形成する。第２の半導体膜２３２としては、非晶質半導体膜であることが好ましい。

次に、第１の半導体膜１２４及び第２の半導体膜２３２を実施形態１と同様の手法により加熱して、第１の半導体膜を結晶化すると共に、図９（Ｂ）の矢印で示すように、第１の半導体膜１２４の結晶化を促した触媒元素を第２の半導体膜２３２に移動させて、触媒元素をゲッタリングする。この工程により、実施形態１と同様に第１の半導体膜中の触媒元素がデバイス特性に影響を与えない濃度、即ち膜中の触媒元素濃度が１×１０¹⁸／ｃｍ³以下、望ましくは１×１０¹⁷／ｃｍ³以下とすることができる。このような膜を第１の結晶性半導体膜２４１と示す。また、ゲッタリング後の触媒元素が移動した第２の半導体膜も同様に結晶化されているため、第２の結晶性半導体膜２４２と示す。

次に、図９（Ｃ）に示すように、第２の結晶性半導体膜２４２を除去した後、導電性を有する第３の半導体膜２４３を成膜する。ここで、第３の半導体膜２４３としては、珪化物気体にボロン、リン、ヒ素のような１３族（３族）又は１５族（５族）の元素を有する気体を加えたプラズマＣＶＤ法で成膜する。なお、第３の半導体膜２４３は、非晶質半導体、セミアモルファス半導体、結晶性半導体、マイクロクリスタル（μｃ）から選ばれたいずれかの状態を有する膜で形成すればよい。なお、第３の半導体膜２４３が導電性を有する非晶質半導体膜、セミアモルファス半導体、又はマイクロクリスタル（μｃ）のいずれかである場合は、この後、不純物を活性化する加熱処理を行う。一方、第２の結晶性半導体膜２４２が導電性を有する結晶性半導体である場合、加熱処理は行わなくとも良い。ここでは、プラズマＣＶＤ法により、膜厚１００ｎｍのリンが含まれる非晶質珪素膜を成膜した後、５５０度２時間で加熱して、不純物を活性化する。

次に、図９（Ｄ）に示すように、実施形態１と同様の工程により第１の半導体領域２５２、第２の半導体領域２５１、第３の導電膜１５３を形成する。次に、感光性材料を塗布又は吐出した後、露光、現像を行い、図９（Ｄ）に示すようなマスク２５４を形成する。

次に、図９（Ｅ）に示すように、ソース電極（ソース配線）１６２ａ及びドレイン電極（ドレイン配線）１６３を形成する。また、実施形態１と同様の工程により、第１の半導体領域をエッチングしてソース領域及びドレイン領域として機能する第３の半導体領域２６２、及びチャネル形成領域として機能する第４の半導体領域２６１を形成することができる。

この後、実施形態１と同様の工程により、逆スタガ型ＴＦＴ及びアクティブマトリクス基板を形成することができる。本実施形態で形成されるＴＦＴを用いることにより実施形態１と同様の効果を得ることができる。また、実施形態１乃至実施形態１１のいずれかにも、本実施形態を適用することが可能である。

（実施形態１３）
本実施形態では、ｎチャネルＴＦＴとｐチャネルＴＦＴとを同一基板に形成する工程を図１０を用いて形成する。

図１０（Ａ）に示すように、実施形態１と同様に基板１０１上に第１の導電膜３０１、３０２を形成し、第１の導電膜上に第１の絶縁膜１２３を形成する。次に、実施形態１と同様の工程により、触媒元素を有する層、及び第１の半導体膜、及びその上にドナー型元素が含まれる第２の半導体膜を形成する。次に、マスクを用いて、第１の半導体膜を所望の形状にエッチングして、第１の半導体領域を形成し、第２の半導体膜を所望の形状にエッチングして、第２の半導体領域を形成する。

次に、第１の半導体領域及び第２の半導体領域を加熱して、第１の半導体領域に含まれる触媒元素を第２の半導体領域に移動させて、触媒元素をゲッタリングする。ここでは、ゲッタリング後の触媒元素が移動した第２の半導体領域を第３の半導体領域３１２、３１３と示し、触媒元素濃度が低減された第１の半導体領域を第４の半導体領域３１１、３１４と示す。なお、第３の半導体領域及び第４の半導体領域は、それぞれゲッタリング工程の加熱により結晶性化されている。

本実施形態では、各半導体領域を形成した後ゲッタリング工程を行ったが、実施形態１のように、各半導体膜のゲッタリング工程を行った後、半導体膜を所望の形状にエッチングして、各半導体領域を形成しても良い。

次に、第３の半導体領域３１２、３１３及び第４の半導体領域３１１、３１４表面に酸化膜を形成した後、図１０（Ｂ）に示すように、マスク３２１、３２２を形成する。マスク３２１は、後にｎチャネル型ＴＦＴとなる第３の半導体領域３１３、第４の半導体領域３１１の全部を覆っている。一方、マスク３２２は、後にｐチャネル型ＴＦＴとなる第３の半導体領域３１２の一部と第４の半導体領域３１４の一部を覆っている。このとき、マスク３２２は、後に形成されるｐチャネル型ＴＦＴのチャネル長よりも狭いことが好ましい。

次に、第３の半導体領域３１２の露出部に、３族元素（１３族元素、以下、アクセプター元素と示す。）を添加し、ｐ型不純物領域３２４を形成する。このときマスク３２２に覆われる領域は、ｎ型不純物領域３２５として残存する。ｎ型を呈する第３の半導体領域３１２の２〜１０倍の不純物濃度となるようにアクセプター型元素を添加することにより、ｐ型不純物領域を形成することができる。

図１７に、ｐ型不純物領域の不純物元素のプロファイルを示す。

図１７（Ａ）は、ＣＶＤ法により、ｎ^-領域濃度及びｎ⁺領域濃度を有する第２の半導体膜を形成した後、アクセプター型元素を添加したときの、各元素のプロファイルを示す。ドナー型元素のプロファイル１５０ａは図１６（Ａ）と同様に、第１の濃度及び第２の濃度を示す。また、アクセプター型元素のプロファイル６０３は、第３の半導体領域表面付近では、濃度が高く、第４の半導体領域３１４に近づくにつれ、濃度が減少している。ｎ⁺領域に含まれるドナー型元素の２〜１０倍の濃度のアクセプター型元素を有する領域をｐ⁺領域６０２ａと示し、ｎ―領域のドナー型元素の２〜１０倍の濃度のアクセプター型元素を有する領域をｐ―領域６０２ｂと示す。

図１７（Ｂ）は、非晶質半導体、セミアモルファス半導体、微結晶半導体、及び結晶性半導体から選ばれたいずれかの状態を有する膜の半導体膜を形成し、イオンドープ法又はイオン注入法により該半導体膜にドナー型元素を添加して、ｎ^-領域濃度及びｎ⁺領域濃度を有する第２の半導体膜を形成した後、アクセプター型元素を添加したときの、各元素のプロファイルを示す。ドナー型元素のプロファイル１５０ｂは図１６（Ａ）のドナー型元素のプロファイル１５０ａと同様である。また、アクセプター型元素のプロファイル６１３は、図１７（Ａ）のアクセプター型元素のプロファイル６０３と同様である。ｎ⁺領域に含まれるドナー型元素の２〜１０倍の濃度のアクセプター型元素を有する領域をｐ⁺領域６０２ａと示し、ｎ―領域のドナー型元素の２〜１０倍の濃度のアクセプター型元素を有する領域をｐ―領域６０２ｂと示す。

なお、ドナー型元素が含まれる第２の半導体膜１３２は、希ガス元素、代表的にはアルゴンが添加されることにより、結晶格子の歪が形成され、後に行われるゲッタリング工程で、より触媒元素をゲッタリングすることが可能である。

つぎに、マスク３２１、３２２を除去した後、第３の半導体領域３１３及びｐ型不純物領域３２４、ｎ型不純物領域３２５を加熱して、不純物元素を活性化する。加熱の方法としては、ＬＲＴＡ（ＬａｍｐＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）、ＧＲＴＡ、ファーネスアニール等を適宜用いることができる。ここでは、５５０度で１時間加熱する。

次に、図１０（Ｃ）に示すように、実施形態１と同様に、第２の導電膜３３１、３３２を形成する。次に、マスク３３３を形成して、図１０（Ｄ）に示すように、ソース領域及びドレイン領域として機能する第５の半導体領域３４３、３４４を形成する。次に、マスク３３３を除去した後第２の導電膜３３１、３３２及び第５の半導体領域３４３、３４４表面上に、パッシベーション膜を成膜することが好ましい。

以上の工程により、同一基板上にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを形成することができる。本実施形態で形成されるＴＦＴを用いることにより実施形態１と同様の効果を得ることができる。また、単チャネルＴＦＴで形成される駆動回路と比較して、低電圧駆動が可能なＣＭＯＳ回路を形成することが可能である。更には、ドナー型元素（例えば、リン）と比較してアクセプター型元素（例えば、ボロン）は原子半径が小さいため、比較的低い加速電圧及び濃度で、半導体膜中にアクセプター型元素を添加することが可能である。本実施形態では、アクセプター型元素のみ半導体膜に添加しているため、従来のＣＯＭＳ回路の作製工程と比較して、短時間、かつ省エネルギーで作製することが可能であり、この結果低コスト化が可能である。

また、実施形態１乃至実施形態１２のいずれにも、本実施形態を適用することが可能である。

（実施形態１４）
本実施形態では、実施形態１３と異なるゲッタリング工程により形成された結晶性半導体膜を有するｎチャネル型ＴＦＴ及びｐチャネル型の作製工程について、図１１を用いて説明する。

実施形態１に従って、基板１０１上に第１の導電膜３０１、３０２を形成する。次に、実施形態１３に従って、図９（Ｂ）に示すような、触媒元素を有する層及び第１の半導体膜を形成した後、第１の半導体膜表面に数ｎｍの絶縁膜を形成する。次に、第１のマスクを形成し、第１の半導体膜を所望の形状にエッチングして、図１１（Ａ）に示すような第１の半導体領域４０１、４０２、触媒元素を有する層１２５ａ、１２５ｂを形成する。

次に、図１１（Ｂ）に示すように、第１の半導体領域４０１、４０２上に第２のマスク４０３、４０４を形成した後、第１の半導体領域の露出部にドナー型元素４０５を添加する。このとき、ドナー型元素が添加された領域をｎ型不純物領域４０６、４０７と示す。ここでは、イオンドーピング法によりリンを添加する。なお、第２のマスク４０３、４０４に覆われた第１の半導体領域には、リンは添加されないが触媒元素は含まれている。

次に、第２のマスク４０３、４０４を除去し、第１の半導体領域を加熱して結晶化すると共に、図１１（Ｃ）の矢印で示すように、第１の半導体領域の結晶化を促した触媒元素を、ｎ型不純物領域４０６、４０７に移動させて、触媒元素をゲッタリングする。ここでは、ゲッタリング後の触媒元素が移動した第１の半導体領域をソース領域及びドレイン領域４１３、４１４と示し、触媒元素濃度が低減された第１の半導体領域をチャネル形成領域４１１、４１２と示す。なお、チャネル形成領域４１１、４１２とソース領域及びドレイン領域４１３，４１４は、それぞれゲッタリング工程の加熱により結晶性化されており、また、ソース領域及びドレイン領域４１３，４１４中に含まれるドナー型元素は活性化されている。

次に、図１１（Ｄ）に示すように、第３のマスク４２１、４２２を形成する。第３のマスク４２１は、後にｎチャネル型ＴＦＴとなるチャネル形成領域４１１及びソース領域及びドレイン領域４１３の全部を覆っている。一方、第３のマスク４２２は、後にｐチャネル型ＴＦＴとなるチャネル形成領域４１２の一部又は全部を覆っている。このとき、第３のマスク４２２は、後に形成されるｐチャネル型ＴＦＴのチャネル長よりも狭いことが好ましい。

次に、ソース領域及びドレイン領域４１４、及びチャネル形成領域４１２の露出部に、アクセプター元素を添加し、ｐ型不純物領域４２４を形成する。このとき、ソース領域及びドレイン領域４１４のドナー型元素濃度の２〜１０倍の濃度となるようにアクセプター型元素を添加することにより、ｐ型不純物領域を形成することができる。

つぎに、第３のマスク４２１、４２２を除去した後、ソース領域及びドレイン領域４１４、及びｐ型不純物領域４２４を加熱して、不純物元素を活性化する。加熱の方法としては、ＬＲＴＡ、ＧＲＴＡ、ファーネスアニール等を適宜用いることができる。ここでは、５５０度で１時間加熱する。

次に、図１１（Ｅ）に示すように、実施形態１３と同様に、第２の導電膜３４１、３４２を形成する。次に、第２の導電膜３４１、３４２及びチャネル形成領域４１１、４１２の表面上に、パッシベーション膜を成膜することが好ましい。

以上の工程により、同一基板上にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを形成することができる。本実施形態で形成されるＴＦＴを用いることにより実施形態１と同様の効果を得ることができる。更には、実施形態６と比較して、成膜工程が削減できるため、スループットを向上させることが可能である。

なお、実施形態１乃至実施形態１４（ただし実施形態１２は除く）のいずれかにも、本実施形態を適用することが可能である。

（実施形態１５）
本実施形態においては、実施形態１３を用いてゲッタリング工程を行った結晶性半導体膜を用いてｎチャネルＴＦＴとｐチャネルＴＦＴとを同一基板に形成する工程を図１２を用いて形成する。

実施形態１３の工程にしたがって、基板１０１上に第１の導電膜３０１、３０２を形成し、第１の導電膜上に第１の絶縁膜１２３を形成する。次に、触媒元素を有する層、第１の半導体膜と、希ガス元素を有する第２の半導体膜を形成する。次に、第１の半導体膜及び第２の半導体膜を実施形態１と同様の手法により加熱して結晶化すると共に、図１２（Ａ）の矢印で示すように、第１の半導体膜の結晶化を促す触媒元素を第２の半導体膜に移動させて、触媒元素をゲッタリングする。触媒元素がゲッタリングされた第１の半導体膜を第１の結晶性半導体膜５０１と示す。また、ゲッタリング後の触媒元素が移動した第２の半導体膜も同様に結晶化されているため、第２の結晶性半導体膜５０２と示す。

次に、図１２（Ｂ）に示すように、第２の結晶性半導体膜５０２をエッチングした後、第１の結晶性半導体膜５０１表面に数ｎｍの絶縁膜を成膜する。次に、第１のマスクを形成して第１の結晶性半導体膜をエッチングして第１の半導体領域５１１、５１２を形成する。次に、第２のマスク５１３、５１４を形成する。第２のマスク５１３は、後にｎチャネル型ＴＦＴのチャネル形成領域となる部分を覆っている。一方、第２のマスク５１４は、後にｐチャネル型ＴＦＴとなる第１の半導体領域５１２の全部を覆っている。次に、第１の半導体領域５１１の露出部にドナー型元素５１５を添加する。このとき、ドナー型元素５１５が添加された領域をｎ型不純物領域５１６と示す。また、第２のマスク５１３に覆われた領域はチャネル形成領域５１７として機能する。

次に、第２のマスク５１３、５１４を除去した後、図１２（Ｃ）に示すように、新たに第３のマスク５２１、５２２を形成する。第３のマスク５２１は、後にｎチャネル型ＴＦＴとなるチャネル形成領域５１７及びｎ型不純物領域５１６の全部を覆っている。一方、第３のマスク５２２は、後にｐチャネル型ＴＦＴのチャネル形成領域となる領域を覆う。

次に、半導体領域５１２の露出部に、アクセプター型元素５２３を添加し、ｐ型不純物領域５２４を形成する。また、第３のマスク５２２に覆われた領域はチャネル形成領域５２５として機能する。つぎに、第３のマスク５２１、５２２を除去した後、ｎ型不純物領域５１６及びｐ型不純物領域５２４を加熱して、不純物元素を活性化する。加熱の方法としては、ＬＲＴＡ、ＧＲＴＡ、ファーネスアニール等を適宜用いることができる。

次に、図１２（Ｄ）に示すように、実施形態１と同様に、第２の導電膜３４１、３４２を形成する。この後、チャネル形成領域５１７、５２５の一部をエッチングしてもよい。次に、第２の導電膜３４１、３４２及びチャネル形成領域５１７、５２５の表面上に、パッシベーション膜を成膜することが好ましい。

以上の工程により、同一基板上にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを形成することができる。本実施形態で形成されるＴＦＴを用いることにより実施形態１と同様の効果を得ることができる。

なお、実施形態１乃至実施形態１３のいずれかにも、本実施形態を適用することが可能である。

（実施形態１６）
本実施形態では実施形態１４の変形例を用いて、ｎチャネルＴＦＴとｐチャネルＴＦＴとを同一基板に形成する工程を、図１３を用いて形成する。

実施形態１４にしたがって、図１３（Ａ）に示すように、触媒元素及びドナー型元素を有する第３の半導体領域３１２、３１３及び第４の半導体領域３１１、３１４を形成する。次に、図１３（Ｂ）に示すように、マスク３２１を形成した後、第３の半導体領域３１２にアクセプター型元素３２３を添加してｐ型不純物領域６０１を形成する。このとき、ｎ型不純物領域である第３の半導体領域３１２の２〜１０倍の濃度となるようにアクセプター型元素３２３を添加することにより、ｐ型不純物領域を形成することができる。また、アクセプター型元素３２３としてボロンを用いた場合、分子半径が小さいため、第３の半導体領域より深いところまで添加される。このため、添加条件によっては、第４の半導体領域の上部にボロンが添加される。この後、第３の半導体領域３１３及びｐ型不純物領域６０１を加熱して、アクセプター型元素及びドナー型元素を活性化する。なお、ここでは、第４の半導体領域３１４にまでアクセプター元素を添加しないように、ドーピング条件を制御する。

次に、実施形態１５にしたがって第２の導電膜３３１、３３２を形成する。次に、マスクを用いて、第２の導電膜３３１、３３２、第３の半導体領域３１３及びｐ型不純物領域６０１の露出部をエッチングして、図１３（Ｄ）に示すようなソース領域及びドレイン領域として機能する第５の半導体領域３４３、６２１、及びチャネル形成領域として機能する第６の半導体領域３４５、６２２を形成することができる。この後、導電膜３４１、３４２及びチャネル形成領域３４５、６２２の表面上に、パッシベーション膜を成膜することが好ましい。

以上の工程により、同一基板上にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを形成することができる。本実施形態で形成されるＴＦＴを用いることにより実施形態１と同様の効果を得ることができる。更には、実施形態１４と同様に、アクセプター型元素のみ半導体膜に添加しているため、従来のＣＭＯＳ回路の作製工程と比較して、短時間で、かつ省エネルギー作製することが可能であり、この結果低コスト化が可能である

なお、実施形態１乃至実施形態１２のいずれかにも、本実施形態を適用することが可能である。

（実施形態１７）
本実施形態では、上記実施形態において、ゲート電極とソース電極及びドレイン電極との端部の位置関係、即ちゲート電極の幅とチャネル長の大きさの関係について、図１４及び図１５を用いて説明する。

図１４（Ａ）は、ゲート電極１２１ａ上をソース電極及びドレイン電極の端部がｚ１だけ重なっている。ここでは、ゲート電極１２１ａと、ソース電極及びドレイン電極とが重なっている領域をオーバーラップ領域と呼ぶ。即ち、ゲート電極の幅ｙ１がチャネル長ｘ１よりも大きい。オーバーラップ領域の幅ｚ１は、（ｙ１−ｘ１）／２で表される。このようなオーバーラップ領域を有するｎチャネルＴＦＴは、ソース電極及びドレイン電極と、半導体領域との間に、図９（Ｂ）で示すようなｎ＋領域とｎ−領域とを有することが好ましい。この構造により、電界の緩和効果が大きくなり、ホットキャリア耐性を高めることが可能となる。

図１４（Ｂ）は、ゲート電極１２１ａの端部と、ソース電極及びドレイン電極の端部が一致している。即ち、ゲート電極の幅ｙ２とチャネル長ｘ２とが等しい。

図１４（Ｃ）は、ゲート電極１２１ａとソース電極及びドレイン電極の端部とがｚ３だけ離れている。ここでは、ゲート電極１２１ａと、ソース電極及びドレイン電極とが離れている領域をオフセット領域と呼ぶ。即ち、ゲート電極の幅ｙ３がチャネル長ｘ３よりも小さい。オフセット領域の幅ｚ３は、（ｘ３−ｙ３）／２で表される。このような構造のＴＦＴは、オフ電流を低減することができるため、該ＴＦＴを表示装置のスイッチング素子として用いた場合、コントラストを向上させることができる。

図１５（Ａ）は、ゲート電極の幅ｙ４が、チャネル長ｘ４よりも大きい。また、ゲート電極１２１ａの第１の端部とソース電極又はドレイン電極の一方の端部とが一致し、ゲート電極１２１ａの第２の端部とソース電極又はドレイン電極の他方の端部とがｚ４だけ重なっている。オーバーラップ領域の幅ｚ４は、（ｙ４−ｘ４）で表される。

図１５（Ｂ）は、ゲート電極の幅ｙ５が、チャネル長ｘ５よりも小さい。また、ゲート電極１２１ａの第１の端部とソース電極又はドレイン電極の一方の端部とが一致し、ゲート電極１２１ａの第２の端部とソース電極又はドレイン電極の他方の端部とがｚ５だけ離れている。オフセット領域の幅ｚ５は、（ｘ５−ｙ５）で表される。ゲート電極１２１ａの第１の端部と端部が一致する電極をソース電極とし、オフセット領域を有する電極をドレイン電極とすることで、ドレイン電極付近での電界緩和が可能となる。

さらには、半導体領域が複数のゲート電極を覆ういわゆるマルチゲート構造のＴＦＴとしても良い。この様な構造のＴＦＴも、オフ電流を低減することができる。

なお、実施形態１乃至実施形態１６のいずれかにも、本実施形態を適用することが可能である。

（実施形態１８）
上記実施形態において、チャネル形成領域表面に対して垂直な端部を有するソース電極及びドレイン電極を示したが、この構造に限定されない。図１８に示すように、チャネル形成領域表面に対して９０度より大きく、１８０度未満、好ましくは１３５〜１４５度を有する端部であってもよい。また、ソース電極とチャネル形成領域表面との角度をθ１、ドレイン電極とチャネル形成領域表面との角度をθ２とすると、θ１とθ２が等しくてもよい。また、異なっていてもよい。このような形状のソース電極及びドレイン電極は、ドライエッチング法により形成することが可能である。

また、図１９に示すように、ソース電極及びドレイン電極２１４９ａ、２１４９ｂの端部が湾曲面２１５０ａ、２１５０ｂを有していても良い。

なお、実施形態１乃至実施形態１７のいずれかにも、本実施形態を適用することが可能である。

次に、アクティブマトリクス基板及びそれを有する液晶表示装置の作製方法について図２２〜図２４を用いて説明する。図２２〜図２４は、アクティブマトリクス基板における縦断面構造図であり、駆動回路部Ａ−Ａ’、及び画素部Ｂ−Ｂ’を模式的に示す。

図２２（Ａ）に示すように、基板８００上に膜厚１００〜２００ｎｍの第１の導電膜を成膜する。ここでは、基板８００にガラス基板を用い、その表面上に第１の導電膜として、膜厚１５０ｎｍの酸化珪素を有する酸化インジウム膜をスパッタリング法により成膜する。次に、感光性材料を第１の導電膜上に塗布し、レーザビーム直接描画装置を用いて感光性材料を露光、現像して、第１のマスクを形成する。次に、第１のマスクを用いて第１の導電膜をエッチングして第１の導電膜８０１〜８０４を形成する。ここでは、ドライエッチング法によりタングステン膜をエッチングして、第１の導電膜８０１〜８０４である酸化珪素を含む酸化インジウム膜を形成する。なお、第１の導電膜８０１〜８０３はゲート電極として機能し、第１の導電膜８０４はゲート電極の接続部として機能する。

次に、基板８００及び第１の導電膜８０１〜８０４表面上に、第１の絶縁膜を形成する。ここでは、第１の絶縁膜８０５、８０６として、膜厚５０ｎｍ〜１００ｎｍの窒化珪素膜と、膜厚５０〜１００ｎｍの酸化窒化珪素膜（ＳｉＯ_xＮ_y（ｘ＞ｙ）を、ＣＶＤ法により積層させて形成する。なお、第１の絶縁膜はゲート絶縁膜として機能する。このとき、窒化珪素膜と酸化窒化珪素膜とを、大気に解放せず原料ガスの切り替えのみで連続成膜することが好ましい。また、実施形態１と同様に３層構造にしてもよい。

次に触媒元素を有する層８０８をＰＶＤ法、ＣＶＤ法、蒸着法等の公知の方法にて形成する。ここでは１００ｐｐｍのニッケル触媒を含む溶液をスピンコート法により塗布する。

次に、図２２（Ｂ）に示すように触媒元素を有する層８０８上に、膜厚１０〜１００ｎｍの非晶質半導体膜８０７を形成する。ここでは、膜厚１００ｎｍのアモルファスシリコン膜をＣＶＤ法により成膜する。次に、後のＴＦＴのチャネル領域となる領域にｐ型またはｎ型の不純物元素を低濃度に添加するチャネルドープ工程を全面または選択的に行う。次に膜厚１００ｎｍのドナー型元素を含む半導体膜８１２を成膜する。ここでは、シランガスと、０．５％フォスフィンガス（流量比シラン／フォスフィンが１０／１７）とを用いて、リンを有するアモルファスシリコン膜を成膜する。

次に、非晶質半導体膜８０７を加熱して図２２（Ｃ）に示すような、結晶性半導体膜８１３を形成する。ここでは、電気炉を用い、５００度で１時間加熱して半導体膜膜中の水素出しを行った後、５５０度で４時間加熱してニッケルを含む結晶性シリコン膜を形成する。

この加熱によって触媒元素はドナー型元素を含む半導体膜８１２に移動しゲッタリングされるとともに、ドナー型元素は活性化する。即ち、触媒元素を含む結晶性半導体膜中の触媒元素を、ドナー型元素を含む半導体膜８１２へ移動させる。このときの触媒元素濃度が低減された結晶性半導体膜を図２２（Ｃ）の８１３で示す。ここでは、結晶性シリコン膜となる。また、触媒元素が移動した、ドナー型元素を含む半導体膜も加熱により結晶性半導体膜となる。即ち、触媒元素及びドナー型元素を含む結晶性半導体膜となる。これを、図２２（Ｃ）の８１４で示す。ここでは、ニッケル及びリンを含む結晶性シリコン膜となる。

次に、図２３（Ａ）に示すように、触媒元素及びドナー型元素を含む結晶性半導体膜８１４及び結晶性半導体膜８１３を、第２のマスク８１５〜８１７を用いて所望の形状にエッチングする。エッチングされた触媒元素及びドナー型元素を含む結晶性半導体膜８１４は、図２３（Ｂ）に示す第１の半導体領域８２４〜８２６となり、エッチングされた結晶性半導体膜８１３は、第２の半導体領域８２１〜８２３となる。

次に、駆動回路において、一部のＴＦＴのゲート電極とソース電極又はドレイン電極とを接続させるために、第３のマスクを用いて第１の絶縁膜８０５、８０６の一部をエッチングして、図２７に示すようなコンタクトホール８５０を形成する。なお、後に形成される第３の導電膜８３１〜８３３は破線で示す。第３のマスクは、第１のマスク又は第２のマスクと同様の形成方法を適宜用いることができる。該コンタクトホールを介してゲート電極８０２と、後に形成されるソース電極又はドレイン電極８３３を接続することにより、抵抗を形成することが可能となり、隣り合うＴＦＴと接続されることで、インバータを形成することが可能である。

次に、図２３（Ｂ）に示すように、第１の半導体領域８２４〜８２６及び第２の半導体領域８２１〜８２３の表面に、膜厚５００〜１０００ｎｍ第２の導電膜８２７を形成する。

次に、感光性材料８２９を塗布し、露光、現像して第４のマスクを形成した後、第２の導電膜をエッチングして、図２３（Ｃ）に示すような、ソース電極及びソース配線、並びにドレイン電極として機能する第３の導電膜８３１〜８３６を形成する。また、この工程において、第２の導電膜を分断して、ソース電極及びドレイン電極を形成すると共に、ソース配線又はドレイン配線の幅が細くなるようにエッチングすることで、後に形成される液晶表示装置の開口率を高めることが可能である。

次に、第４のマスクを残したまま、第１の半導体領域８２４〜８２６をエッチングして、ソース領域及びドレイン領域８３７〜８４３を形成する。このとき、第２の半導体領域８２１〜８２３の一部もエッチングされる。エッチングされた第２の半導体領域８２１〜８２３を第３の半導体領域８４４〜８４６とする。第３の半導体領域８４４〜８４６は、チャネル形成領域として機能する。

次に、第４のマスクを除去した後、第４の導電膜及び第３の半導体領域表面上に第２の絶縁膜８５１及び第３の絶縁膜８５２を形成する。ここでは、第２の絶縁膜として水素を含む膜厚の１５０ｎｍ酸化窒化珪素膜（ＳｉＯ_xＮ_y（ｘ＞ｙ））をＣＶＤ法により形成する。また、第３の絶縁膜として膜厚２００ｎｍの窒化珪素膜を、ＣＶＤ法により成膜する。窒化珪素膜は、外部からの不純物をブロッキングする保護膜として機能する。

次に、第３の半導体領域８４４〜８４６を加熱して水素化する。ここでは、窒素雰囲気で４１０℃１時間の加熱を行うことで、第２の絶縁膜８５１に含まれる水素が第３の半導体領域８４４〜８４６に添加され、水素化される。

以上の工程により、ｎチャネル型ＴＦＴ８６１、８６２で形成される駆動回路（Ａ）−（Ａ’）と、ダブルゲート８０３を有するｎチャネル型ＴＦＴ８６３を有する画素部（Ｂ）−（Ｂ’）とで構成される、液晶表示装置のアクティブマトリクス基板を形成することができる。本実施例では、ｎチャネル型ＴＦＴで駆動回路が形成されているため、ｐチャネル型ＴＦＴを形成する必要がなく、工程数を削減することが可能である。なお、ｎチャネル型ＴＦＴでなく、ｐチャネル型ＴＦＴのみで駆動回路及び画素ＴＦＴを構成してもよい。

次に、図２４（Ａ）に示すように、第３の絶縁膜８５２上に第４の絶縁膜８７１を形成する。ここでは、アクリルを塗布し焼成して第４の絶縁膜８７１を形成する。次に、第４の絶縁膜８７１上に第５のマスクを形成した後、第４の絶縁膜８７１、第３の絶縁膜８５２、第２の絶縁膜８５１をそれぞれエッチングして、ゲート電極の接続部として機能する第１の導電膜８０４の一部を露出する。次に、ゲート電極の接続部として機能する第１の導電膜８０４に接続するゲート配線として機能する第４の導電膜８７２を形成する。

次に、第５の絶縁膜８７３を形成する。第５の絶縁膜８７３も第４の絶縁膜と同様の材料を適宜用いることが可能である。ここでは、第５の絶縁膜８７３にアクリルを用いる。次に、第５の絶縁膜８７３上に第６のマスクを形成した後、第５の絶縁膜〜第２の絶縁膜をエッチングして、第３の導電膜８３６の一部を露出する。

次に、第３の導電膜８３６に接するように、膜厚１００〜３００ｎｍの第５の導電膜を成膜する。第５の導電膜の材料としては、透光性を有する導電膜、又は反射性を有する導電膜があげられる。透光性を有する導電膜の材料としては、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）、酸化珪素を含む酸化インジウムスズ等が挙げられる。また、反射性を有する導電膜の材料としては、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、タンタル（Ｔａ）などの金属、又は該金属と化学量論的組成比以下の濃度で窒素を含む金属材料、若しくは該金属の窒化物である窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）などが挙げられる。また、第５の導電膜の形成方法としては、液滴吐出法、塗布法、スパッタリング法、蒸着法、ＣＶＤ法等を適宜用いる。なお、塗布法、スパッタリング法、蒸着法、ＣＶＤ法等を用いる場合、感光性材料の露光等によりマスクを形成した後、導電膜をエッチングする。ここでは、膜厚１１０ｎｍの酸化珪素を含むインジウム錫酸化物（ＩＴＯ）をスパッタリング法により成膜し、所望の形状にエッチングして画素電極として機能する第５の導電膜８７４を形成する。

次に、図２４（Ｂ）に示すように、第５の絶縁膜８７３及び第５の導電膜８７４を覆うように印刷法やスピンコート法により、絶縁膜を成膜し、ラビングを行って配向膜８８１を形成する。なお、斜方蒸着法により配向膜８８１を形成することで、低温で形成することが可能であり、耐熱性の低いプラスチック上に配向膜を形成することが可能である。

対向基板８８２上に第２の画素電極（対向電極）８８３及び配向膜８８４を形成する。次に、対向基板８８２上に閉ループ状のシール材を形成する。このとき、シール材は画素部の周辺の領域に液滴吐出法を用いて形成する。次に、ディスペンサ式（滴下式）により、シール材で形成された閉ループ内側に、液晶材料を滴下する。

シール材には、フィラーが混入されていてもよく、さらに、対向基板８８２にはカラーフィルタや遮蔽膜（ブラックマトリクス）などが形成されていても良い。

次に、真空中で、配向膜８８４及び第２の画素電極（対向電極）８８３が設けられた対向基板８８２とアクティブマトリクス基板とを貼り合わせ、紫外線硬化を行って、液晶材料が充填された液晶層８８５を形成する。なお、液晶層８８５を形成する方法として、ディスペンサ式（滴下式）の代わりに、対向基板を貼り合わせてから毛細管現象を用いて液晶材料を注入するディップ式（汲み上げ式）を用いることができる。

以上の工程により液晶表示パネルを作製することができる。なお、静電破壊防止のための保護回路、代表的にはダイオードなどを、接続端子とソース配線（ゲート配線）の間または画素部に設けてもよい。この場合、上記したＴＦＴと同様の工程で作製し、画素部のゲート配線層とダイオードのドレイン又はソース配線層とを接続することにより、ダイオードとして動作させることができる。

以上の工程により液晶表示装置を形成することができる。なお、実施形態１乃至実施形態１８のいずれをも本実施例に適用することができる。

次に、実施例１において、駆動回路がＣＭＯＳ回路で形成されるアクティブマトリクス基板及びそれを有する液晶表示装置の作製方法について図２５、図２６、図２８を用いて説明する。図２８は、アクティブマトリクス基板の駆動回路の平面図である。また、駆動回路部Ａ−Ａ’、及び画素部のＢ−Ｂ’の縦断面構造を図２５、及び図２６に模式的に示す。

実施例１と同様の工程により、図２５（Ａ）に示すように、基板８００上にゲート電極として機能する第１の導電膜８０１〜８０４、第１の絶縁膜８０５、８０６、第１の半導体領域８２４〜８２６、第２の半導体領域８２１〜８２３を形成する。次に、後のｎチャネル型ＴＦＴとなる領域にマスク８９１を形成する。ここでは、感光性材料の塗布、露光、現像、エッチングを行い、後のｎチャネル型ＴＦＴとなる第１の半導体領域８２４、８２６及び第２の半導体領域８２１、８２３を覆うマスク８９１を形成する。

次に、後にｐチャネル型ＴＦＴとなる第１の半導体領域８２５に、アクセプター型元素を添加し、図２５（Ｂ）に示すように、ｐ型半導体領域８９３を形成する。

この後、実施例１と同様の工程により、ソース電極及びソース配線、並びにドレイン電極として機能する第３の導電膜８３１〜８３６を形成する。また、ソース領域及びドレイン領域８３７〜８４３、チャネル形成領域として機能する第３の半導体領域８４４〜８４６を形成する。このときの上面図を図２８に示す。また、第２の絶縁膜８５１及び第３の絶縁膜８５２を形成した後、第３の半導体領域８４４〜８４６を加熱して水素化する。

次に、図２６（Ａ）に示すように、第４の絶縁膜８７１を形成した後、ゲート電極として機能する第１の導電膜８０４の一部を露出し、ゲート電極と接続されるゲート配線を形成する。この後、実施例１と同様に第５の絶縁膜８７３を形成した後、第３の導電膜８３３に接続する第５の導電膜８７４を形成する。

以上の工程により、図２６（Ａ）に示すような、ｎチャネル型ＴＦＴ８９６及びｐチャネル型ＴＦＴ８９７のＣＭＯＳ回路で形成される駆動回路Ａ−Ａ’と、ダブルゲート８０３を有するｎチャネル型ＴＦＴ８６３を有する画素部Ｂ−Ｂ’とで構成される、液晶表示装置のアクティブマトリクス基板を形成することができる。

この後、実施例１と同様の工程により、図２６（Ｂ）に示すような液晶表示装置を形成することが可能である。

本実施例では、本発明の半導体装置の一形態に相当する液晶表示装置パネルの外観について、図２９を用いて説明する。図２９（Ａ）は、第１の基板１６００と、第２の基板１６０４との間を第１のシール材１６０５及び第２のシール材１６０６によって封止されたパネルの上面図であり、図２９（Ｂ）は、図２９（Ａ）のＡ−Ａ’、及びＢ−Ｂ’それぞれにおける断面図に相当する。また、第１の基板１６００に、実施例１で形成されたアクティブマトリクス基板を用いることが可能である。

図２９（Ａ）において、点線で示された１６０２は画素部、１６０３は走査線駆動回路である。また、実線で示された１６０１は信号線（ゲート線）駆動回路である。本実施例において、画素部１６０２、及び走査線駆動回路１６０３は第１のシール材１６０５及び第２のシール材１６０６で封止されている領域内にある。また、１６０１は信号線（ソース線）駆動回路であり、チップ状の信号線駆動回路１６０１が第１の基板１６００上に設けられている。

また、１６００は第１の基板、１６０４は第２の基板、１６０５及び１６０６はそれぞれ、密閉空間の間隔を保持するためのギャップ材が含有されている第１のシール材及び第２のシール材である。第１の基板１６００と第２の基板１６０４とは第１のシール材１６０５及び第２のシール材１６０６によって封止されており、それらの間には液晶材料が充填されている。

次に、断面構造について図２９（Ｂ）を用いて説明する。第１の基板１６００上には駆動回路及び画素部が形成されており、ＴＦＴを代表とする半導体素子を複数有している。第２の基板１６０４表面には、カラーフィルタ１６２１が設けられている。駆動回路として走査線駆動回路１６０３と画素部１６０２とを示す。走査線駆動回路１６０３はｎチャネル型ＴＦＴ１６１２、１６１３からなる回路が形成される。なお、実施例２と同様に、ＣＭＯＳ回路によって駆動回路を形成しても良い。

本実施例においては、同一基板上に走査線駆動回路、及び画素部のＴＦＴが形成されている。このため、表示装置の容積を縮小することができる。

画素部１６０２には、複数の画素が形成されており、各画素には液晶素子１６１５が形成されている。液晶素子１６１５は、第１の電極１６１６、第２の電極１６１８及びその間に充填されている液晶材料１６１９が重なっている部分である。液晶素子１６１５が有する第１の電極１６１６は、配線１６１７を介して画素駆動用ＴＦＴ１６１１と電気的に接続されている。また、ゲート電極１６２５は、コンタクトホールを介してゲート配線１６２６と接続されている。ここでは、ゲート配線１６２６を形成した後、第１の電極１６１６を形成しているが、第１の電極１６１６を形成した後、ゲート配線１６２６を形成してもよい。液晶素子１６１５の第２の電極１６１８は、第２の基板１６０４側に形成される。また、各画素電極表面には配向膜１６３０、１６３１が形成されている。

１６２２は柱状のスペーサーであり、第１の電極１６１６と第２の電極１６１８との間の距離（セルギャップ）を制御するために設けられており、絶縁膜を所望の形状にエッチングして形成される。なお、球状スペーサーを用いていても良い。信号線駆動回路１６０１または画素部１６０２に与えられる各種信号及び電位は、接続配線１６２３を介して、ＦＰＣ１６０９から供給されている。なお、接続配線１６２３とＦＰＣとは、異方性導電膜又は異方性導電樹脂１６２７で電気的に接続されている。なお、異方性導電膜又は異方性導電樹脂の代わりに半田等の導電性ペーストを用いてもよい。

図示しないが、第１の基板１６００及び第２の基板１６０４の一方又は両方の表面には、接着剤によって偏光板が固定されている。なお、偏光板の他に位相差板を設けてもよい。

本実施例では、基板周辺部に設けられた走査線入力端子部と信号線入力端子部の構造について、図３５を用いて説明する。図３５（Ａ）、（Ｃ）及び（Ｅ）は、それぞれ基板周辺部の平面図であり、図３５（Ｂ）、（Ｄ）及び（Ｆ）は、それぞれ図３５（Ａ）、（Ｃ）及び（Ｅ）のＫ−Ｌ、及びＭ−Ｎの縦断面図である。なお、Ｋ−Ｌは走査線入力端子部の縦断面図を示し、Ｍ−Ｎは信号線入力端子部の縦断面図を示す。

図３５（Ａ）及び図３５（Ｂ）に示すように、第１の基板１１及び第２の基板２１は、シール材２０を用いて封止されており、これらの内部には、液晶材料２７が充填されている。また、シール材内部には、画素電極１９及び画素ＴＦＴ１が配列された画素部が形成されている。

図３５（Ａ）及び図３５（Ｂ）においては、走査線入力端子１３と信号線入力端子２６は、画素ＴＦＴ１のゲート電極１２と同様の工程により形成されている。また、走査線入力端子１３は、第１の層間絶縁膜１６上に形成されたゲート配線１７を介して各ゲート電極と接続されている。また、信号線入力端子２６は、ソース配線１４と接続されている。

また、画素電極１９は第１の層間絶縁膜１６上に形成された第２の層間絶縁膜１８上に形成されている。なお、第１の層間絶縁膜１６及び第２の層間絶縁膜１８を介して、ドレイン電極１５と接続されている。

走査線入力端子１３と信号線入力端子２６は、それぞれ接続層２２、２３を介してＦＰＣ２４、２５に接続されている。なお、図３５（Ａ）においては、接続層２２、２３及びＦＰＣ２４、２５は破線で示している。

図３５（Ｃ）及び図３５（Ｄ）においては、走査線入力端子３３はソース配線１４と同様の工程で形成され、信号線入力端子は、ソース配線１４の一部である。即ち、ソース配線１４と同時に各入力端子が形成されている。また、走査線入力端子３３とゲート電極１２とは、第１の層間絶縁膜１６上に形成されたゲート配線１７で接続されている。

その他の構造は、図３５（Ａ）及び図３５（Ｂ）と同様である。

図３５（Ｅ）及び図３５（Ｆ）においては、走査線入力端子はゲート配線４３の一部であり、信号線入力端子４４は、ゲート配線４３と同時に形成される。即ち、ゲート配線４３と同時に各入力端子が形成されている。また、信号線入力端子４４は、ソース配線１４上に形成された第１の層間絶縁膜１６が除去された後、露出されたソース配線１４上に形成される。

なお、本実施例は、実施形態１に示されるＴＦＴの構造を用いて説明したが、適宜実施形態２乃至実施形態１８に適用することが可能である。

本発明の半導体装置に具備される保護回路の一例について説明する。保護回路は、ＴＦＴ、ダイオード、抵抗素子及び容量素子等から選択された１つ又は複数の素子によって構成されるものであり、以下にはいくつかの保護回路の構成とその動作について説明する。まず、外部回路と内部回路の間に配置される保護回路であって、１つの入力端子に対応した保護回路の等価回路図の構成について、図３６を用いて説明する。図３６（Ａ）に示す保護回路は、ｐ型ＴＦＴ７２２０、７２３０、容量素子７２１０、７２４０、抵抗素子７２５０を有する。抵抗素子７２５０は２端子の抵抗であり、一端には入力電圧Ｖｉｎ（以下、Ｖｉｎと表記）が、他端には低電位電圧ＶＳＳ（以下、ＶＳＳと表記）が与えられる。

図３６（Ｂ）に示す保護回路は、ｐ型ＴＦＴ７２２０、７２３０を、整流性を有するダイオード７２６０、７２７０で代用した等価回路図である。図３６（Ｃ）に示す保護回路は、ｐ型ＴＦＴ７２２０、７２３０を、ＴＦＴ７３５０、７３６０、７３７０、７３８０で代用した等価回路図である。また、上記とは別の構成の保護回路として、図３６（Ｄ）に示す保護回路は、抵抗７２８０、７２９０と、ｎ型ＴＦＴ７３００を有する。図３６（Ｅ）に示す保護回路は、抵抗７２８０、７２９０、ｐ型ＴＦＴ７３１０及びｎ型ＴＦＴ７３２０を有する。なお、上記保護回路を構成する素子は、耐圧に優れた非晶質半導体により構成することが好ましい。本実施例は、上記実施の形態と自由に組み合わせることが可能である。

本実施例では、上記実施例に示した液晶パネルへの駆動回路の実装について、図３０を用いて説明する。

図３０（Ａ）に示すように、画素部１４０１の周辺に信号線駆動回路１４０２、及び走査線駆動回路１４０３ａ、１４０３ｂを実装する。図３０（Ａ）では、信号線駆動回路１４０２、及び走査線駆動回路１４０３ａ、１４０３ｂ等として、公知の異方性導電接着剤、及び異方性導電フィルムを用いた実装方法、ＣＯＧ方式、ワイヤボンディング方法、並びに半田バンプを用いたリフロー処理等により、基板１４００上にＩＣチップ１４０５を実装する。ここでは、ＣＯＧ方式を用いる。そして、ＦＰＣ（フレキシブルプリントサーキット）１４０６を介して、ＩＣチップと外部回路とを接続する。

なお、信号線駆動回路１４０２の一部、例えばアナログスイッチを基板上に一体形成し、かつその他の部分を別途ＩＣチップで実装してもよい。

また、図３０（Ｂ）に示すように、セミアモルファス半導体や結晶性半導体でＴＦＴを代表とする半導体素子を形成する場合、画素部１４０１と走査線駆動回路１４０３ａ、１４０３ｂ等を基板上に一体形成し、信号線駆動回路１４０２等を別途ＩＣチップとして実装する場合がある。図３０（Ｂ）において、信号線駆動回路１４０２として、ＣＯＧ方式により、基板１４００上にＩＣチップ１４０５を実装する。そして、ＦＰＣ１４０６を介して、ＩＣチップと外部回路とを接続する。

さらに、図３０（Ｃ）に示すように、ＣＯＧ方式に代えて、ＴＡＢ方式により信号線駆動回路１４０２等を実装する場合がある。そして、ＦＰＣ１４０６を介して、ＩＣチップと外部回路とを接続する。図３０（Ｃ）において、信号線駆動回路をＴＡＢ方式により実装しているが、走査線駆動回路をＴＡＢ方式により実装してもよい。

ＩＣチップをＴＡＢ方式により実装すると、基板に対して画素部を大きく設けることができ、狭額縁化を達成することができる。

ＩＣチップは、シリコンウェハを用いて形成するが、ＩＣチップの代わりにガラス基板上に集積回路を形成したＩＣ（以下、ドライバＩＣと表記する）を設けてもよい。ＩＣチップは、円形のシリコンウェハからＩＣチップを取り出すため、母体基板形状に制約がある。一方ドライバＩＣは、母体基板がガラスであり、形状に制約がないため、生産性を高めることができる。そのため、ドライバＩＣの形状寸法は自由に設定することができる。例えば、ドライバＩＣの長辺の長さを１５〜８０ｍｍとして形成すると、ＩＣチップを実装する場合と比較し、必要な数を減らすことができる。その結果、接続端子数を低減することができ、製造上の歩留まりを向上させることができる。

ドライバＩＣは、基板上に形成された結晶性半導体を用いて形成することができ、結晶性半導体は連続発振型のレーザ光を照射することで形成するとよい。連続発振型のレーザ光を照射して得られる半導体膜は、結晶欠陥が少なく、大粒径の結晶粒を有する。その結果、このような半導体膜を有するトランジスタは、移動度や応答速度が良好となり、高速駆動が可能となり、ドライバＩＣに好適である。

本実施例では、表示モジュールについて説明する。ここでは、表示モジュールの一例として、液晶モジュールを、図３１を用いて示す。

図３１（Ａ）は、白色ライト及びカラーフィルタを用いてカラー表示をする液晶モジュールの断面図を示す。

図３１（Ａ）に示すように、アクティブマトリクス基板１２０１と対向基板１２０２とが、シール材１２００により固着され、それらの間には画素部１２０３と液晶層１２０４とが設けられ表示領域を形成している。

着色層１２０５は、カラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に対応した着色層が各画素に対応して設けられている。アクティブマトリクス基板１２０１と対向基板１２０２との外側には、光学フィルム（偏光板、位相差板など）１２０６、１２０７が配設されている。また、光学フィルム１２０６の表面には、保護膜１２１６が形成されており、外部からの衝撃を緩和している。

アクティブマトリクス基板１２０１に設けられた接続端子１２０８には、ＦＰＣ１２０９を介して配線基板１２１０が接続されている。配線基板１２１０には、画素駆動回路（ＩＣチップ、ドライバＩＣ等）、コントロール回路や電源回路などの外部回路１２１２が組み込まれている。

冷陰極管１２１３、反射板１２１４、及び光学フィルム１２１５、インバータ（図示しない。）はバックライトユニットであり、これらが光源となって液晶表示パネルへ光を投射する。液晶パネル、光源、配線基板、ＦＰＣ等は、ベゼル１２１７で保持及び保護されている。

このような構造の液晶モジュールとしては、ＴＮ（ＴｗｉｓｔｅｄＮｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎＶｅｒｔｉｃａｌＡｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（ＡｘｉａｌｌｙＳｙｍｍｅｔｒｉｃａｌｉｇｎｅｄＭｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（ＯｐｔｉｃａｌＣｏｍｐｅｎｓａｔｅｄＢｅｎｄ）モード等を適宜適用することが可能である。

図３１（Ｂ）は、カラーフィルタを用いず、カラー表示を行うことが可能なフィールドシーケンシャル方式の駆動方法を用いる液晶モジュールを示す。フィールドシーケンシャル方式の駆動方法は、液晶パネルによって光シャッタを行って、ＲＧＢの３色のバックライトを高速で点灯させてカラー表示を行い、人間の目の時間的な分解能力の限界を利用し、連続時間的な加法混色によってカラー表示を実現するものである。バックライトとしては、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の光を発する冷陰極管またはダイオード（ＬＥＤ）を用いることができる。

ここでは、いわゆるπセル構造を有しており、ＯＣＢ（ＯｐｔｉｃａｌｌｙＣｏｍｐｅｎｓａｔｅｄＢｅｎｄ）モードという表示モードを用いる。πセル構造とは、液晶分子のプレチルト角がアクティブマトリクス基板と対向基板との基板間の中心面に対して面対称の関係で配向された構造である。πセル構造の配向状態は、基板間に電圧が印加されていない時はスプレイ配向となり、電圧を印加するとベンド配向に移行する。さらに電圧を印加するとベンド配向の液晶分子が両基板と垂直に配向し、光が透過する状態となる。なお、ＯＣＢモードにすると、従来のＴＮモードより約１０倍速い高速応答性を実現できる。

また、液晶層１２０４に充填される材料としては、ネマチック液晶、スメクチック液晶、強誘電性液晶、又は反強誘電性液晶、若しくはこれらの材料を複数混合した材料を用いることができる。

また、ＯＣＢモードによる表示においては、液晶パネルを挟持する一対の光学フィルム（偏光板、位相差板など）１２０６、１２０７は、リタデーションの視角依存性を３次元的に補償するため、２軸性位相差板を用いることが好ましい。

ここでは、Ｒ（赤）、Ｇ（緑）、Ｂ（青）それぞれに発光するＬＥＤ１２２１〜１２２３が反射板１２１４内に設けられている。また、これらのＬＥＤの発光を制御するコントローラ（図示しない。）が設けられている。フィールドシーケンシャル駆動方法においては、ＬＥＤ点灯期間ＴＲ期間、ＴＧ期間およびＴＢ期間に、それぞれＲ、Ｇ、ＢのＬＥＤが順に点灯する。赤のＬＥＤの点灯期間（ＴＲ）には、赤に対応したビデオ信号が液晶パネルに供給され、液晶パネルに赤の画像１画面分が書き込まれる。また、緑のＬＥＤの点灯期間（ＴＧ）には、緑に対応したビデオデータが液晶パネルに供給され、液晶パネルに緑の画像１画面分が書き込まれる。また、青のＬＥＤの点灯期間（ＴＢ）には、青に対応したビデオデータが液晶表示装置に供給され、液晶表示装置に青の画像１画面分が書き込まれる。これらの３回の画像の書き込みにより、１フレームが形成される。

なお、本実施例は実施形態１乃至実施形態１８のいずれとも自由に組み合わせて用いることができる。

上記実施例に示される半導体装置又は液晶表示装置を筺体に組み込んだ電子機器として、テレビジョン装置（単にテレビ、又はテレビジョン受信機ともよぶ）、デジタルカメラ、デジタルビデオカメラ、携帯電話装置（単に携帯電話機、携帯電話ともよぶ）、ＰＤＡ等の携帯情報端末、携帯型ゲーム機、コンピュータ用のモニター、コンピュータ、カーオーディオ等の音響再生装置、家庭用ゲーム機等の記録媒体を備えた画像再生装置等が挙げられる。その具体例について、図３２を参照して説明する。

図３２（Ａ）に示す携帯情報端末は、本体９２０１、表示部９２０２等を含んでいる。表示部９２０２は、実施形態１〜１８、及び実施例１〜７で示すものを適用することができる。本発明の一である液晶表示装置を用いることにより、高画質な表示が可能な携帯情報端末を安価に提供することができる。

図３２（Ｂ）に示すデジタルビデオカメラは、表示部９７０１、表示部９７０２等を含んでいる。表示部９７０１及び９７０２は、実施形態１〜１８、及び実施例１〜７で示すものを適用することができる。本発明の一である液晶表示装置を用いることにより、高画質な表示が可能なデジタルビデオカメラを安価に提供することができる。

図３２（Ｃ）に示す携帯端末は、本体９１０１、表示部９１０２等を含んでいる。表示部９１０２は、実施形態１〜１８、及び実施例１〜７で示すものを適用することができる。本発明の一である液晶表示装置を用いることにより、高画質な表示が可能な携帯端末を安価に提供することができる。

図３２（Ｄ）に示す携帯型のテレビジョン装置は、本体９３０１、表示部９３０２等を含んでいる。表示部９３０２は、実施形態１〜１８、及び実施例１〜７で示すものを適用することができる。本発明の一である液晶表示装置を用いることにより、高画質な表示が可能な携帯型のテレビジョン装置を安価に提供することができる。このようなテレビジョン装置は携帯電話などの携帯端末に搭載する小型のものから、持ち運びをすることができる中型のもの、また、大型のもの（例えば４０インチ以上）まで、幅広く適用することができる。

図３２（Ｅ）に示す携帯型のコンピュータは、本体９４０１、表示部９４０２等を含んでいる。表示部９４０２は、実施形態１〜１８、及び実施例１〜７で示すものを適用することができる。本発明の一である液晶表示装置を用いることにより、高画質な表示が可能な携帯型のコンピュータを安価に提供することができる。

図３２（Ｆ）に示すテレビジョン装置は、本体９５０１、表示部９５０２等を含んでいる。表示部９５０２は、実施形態１〜１８、及び実施例１〜７で示すものを適用することができる。本発明の一である液晶表示装置を用いることにより、高画質な表示が可能なテレビジョン装置を安価に提供することができる。

上記に挙げた電子機器において、二次電池を用いているものは、消費電力を削減した分、電子機器の使用時間を長持ちさせることができ、二次電池を充電する頻度を下げることができる。

図３３に示す大型テレビジョンは、本体９６０１、表示部９６０２等を含んでいる。また、本体の裏又は上部には、壁掛用の支持体が設けられている。図３３では、大型テレビジョンの代表例として、壁掛けテレビジョンを示す。図３３に示すように壁９６０３にかけて表示することができる。また、鉄道の駅や空港などにおける情報表示板や、街頭における広告表示板など特に大面積の表示媒体として様々な用途に適用することができる。表示部９６０２は、実施形態１〜１８、及び実施例１〜７で示すものを適用することができる。本発明の一である液晶表示装置を用いることにより、高画質な表示が可能な大型テレビジョンを安価に提供することができる。

本発明に係る液晶表示装置の作製工程を説明する断面図。本発明に係る液晶表示装置の構造を説明する平面図及び断面図。本発明に係る液晶表示装置の構造を説明する断面図。本発明に係る液晶表示装置の構造を説明する平面図及び断面図。本発明に係る液晶表示装置の構造を説明する平面図及び断面図。本発明に係る液晶表示装置の構造を説明する平面図及び断面図。本発明に係る液晶表示装置の構造を説明する平面図及び断面図。本発明に係る液晶表示装置の構造を説明する平面図及び断面図。本発明に係る液晶表示装置の作製工程を説明する断面図。本発明に係る液晶表示装置の作製工程を説明する断面図。本発明に係る液晶表示装置の作製工程を説明する断面図。本発明に係る液晶表示装置の作製工程を説明する断面図。本発明に係る液晶表示装置の作製工程を説明する断面図。本発明に係る液晶表示装置の構造を説明する断面図。本発明に係る液晶表示装置の構造を説明する断面図。本発明に係る液晶表示装置の不純物濃度を説明する断面図。本発明に係る液晶表示装置の不純物濃度を説明する断面図。本発明に係る液晶表示装置の構造を説明する断面図。本発明に係る液晶表示装置の構造を説明する断面図。本発明に係る液晶表示装置の作製工程を説明する断面図。本発明に係る液晶表示装置の作製工程を説明する断面図。本発明に係る液晶表示装置の作製工程を説明する段面図。本発明に係る液晶表示装置の作製工程を説明する段面図。本発明に係る液晶表示装置の作製工程を説明する段面図。本発明に係る液晶表示装置の作製工程を説明する段面図。本発明に係る液晶表示装置の作製工程を説明する段面図。本発明に係る液晶表示装置の駆動回路の接続を説明する平面図。本発明に係る液晶表示装置の駆動回路の接続を説明する平面図。本発明に係る液晶表示パネルの構成を説明する平面図及び断面図。本発明に係る液晶表示装置の駆動回路の実装方法を説明する平面図。本発明に係る液晶表示モジュールの構成を説明する図。電子機器の一例を説明する図。電子機器の一例を説明する図。本発明に係る液晶表示装置の構造を説明する平面図及び断面図。本発明に係る液晶表示装置の作製工程を説明する段面図。保護回路を説明する回路図。本発明に係る液晶表示装置の作製工程を説明する断面図。

符号の説明

１０１基板
１０２第１の導電膜
１０３感光性材料
１１１第１のマスク
１１２第１のマスク
１２１ａ第２の導電膜（ゲート電極）
１２２ａ第２の導電膜（ゲート電極の接続部）
１２３第１の絶縁膜
１２４第１の半導体膜
１２５触媒元素を有する層
１３２第２の半導体膜
１４１第１の結晶性半導体膜
１４２第２の結晶性半導体膜

Claims

絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に第１の半導体膜を形成し、前記第１の半導体膜上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜に接する第１の導電層を形成し、前記第１の導電層の一部をエッチングして、ソース電極及びドレイン電極を形成し、前記第２の半導体膜の一部をエッチングして、ソース領域及びドレイン領域を形成し、前記ゲート絶縁膜及び前記ソース電極及びドレイン電極上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線を形成し、前記絶縁膜の一部をエッチングして前記ソース電極又はドレイン電極の一部を露出した後、前記ソース電極又はドレイン電極に接続する第１の電極を形成することを特徴とする液晶表示装置の作製方法。
絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に第１の半導体膜を形成し、前記第１の半導体膜上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜に接する第１の導電層を形成し、前記第１の導電層の一部をエッチングして、ソース電極及びドレイン電極を形成し、前記第２の半導体膜の一部をエッチングして、ソース領域及びドレイン領域を形成し、前記ソース電極又はドレイン電極の一部を覆う絶縁膜を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ソース電極又はドレイン電極の一部を覆う絶縁膜及び前記ゲート絶縁膜上に、前記ゲート電極に接続するゲート配線を形成し、前記ソース電極又はドレイン電極の他方に接する第１の電極を形成することを特徴とする液晶表示装置の作製方法。
絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体膜を形成し、前記第１の半導体膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜に接する第１の導電層を形成し、前記第１の導電層の一部をエッチングして、ソース電極及びドレイン電極を形成し、前記第２の半導体膜の一部をエッチングして、ソース領域及びドレイン領域を形成し、前記ゲート絶縁膜及び前記ソース電極及びドレイン電極上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線を形成し、前記絶縁膜の一部をエッチングして前記ソース電極又はドレイン電極の一部を露出した後、前記ソース電極又はドレイン電極に接続する第１の電極を形成することを特徴とする液晶表示装置の作製方法。
絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体膜を形成し、前記第１の半導体膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜に接する第１の導電層を形成し、前記第１の導電層の一部をエッチングして、ソース電極及びドレイン電極を形成し、前記第２の半導体膜の一部をエッチングして、ソース領域及びドレイン領域を形成し、前記ソース電極又はドレイン電極の一部を覆う絶縁膜を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ソース電極又はドレイン電極の一部を覆う絶縁膜及び前記ゲート絶縁膜上に、前記ゲート電極に接続するゲート配線を形成し、前記ソース電極又はドレイン電極の他方に接する第１の電極を形成することを特徴とする液晶表示装置の作製方法。
絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に第１の半導体膜を形成し、前記ゲート電極、前記触媒元素を有する層、及び前記第１の半導体膜が重畳する領域上に保護層を形成し、前記第１の半導体膜及び前記保護層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜に接する第１の導電層を形成し、前記第１の導電層の一部をエッチングして、ソース電極及びドレイン電極を形成し、前記第２の半導体膜の一部をエッチングして、ソース領域及びドレイン領域を形成し、前記ゲート絶縁膜及び前記ソース電極及びドレイン電極上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線を形成し、前記絶縁膜の一部をエッチングして前記ソース電極又はドレイン電極の一部を露出した後、前記ソース電極又はドレイン電極に接続する第１の電極を形成することを特徴とする液晶表示装置の作製方法。
絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に第１の半導体膜を形成し、前記ゲート電極、前記触媒元素を有する層、及び前記第１の半導体膜が重畳する領域上に保護層を形成し、前記半導体膜及び前記保護層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜に接する第１の導電層を形成し、前記第１の導電層の一部をエッチングして、ソース電極及びドレイン電極を形成し、前記第２の半導体膜の一部をエッチングして、ソース領域及びドレイン領域を形成し、前記ソース電極又はドレイン電極の一部を覆う絶縁膜を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ソース電極又はドレイン電極の一部を覆う絶縁膜及び前記ゲート絶縁膜上に、前記ゲート電極に接続するゲート配線を形成し、前記ソース電極又はドレイン電極の他方に接する第１の電極を形成することを特徴とする液晶表示装置の作製方法。
絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体膜を形成し、前記第１の半導体膜上に触媒元素を有する層を形成し、前記ゲート電極、前記第１の半導体膜及び前記触媒元素を有する層が重畳する領域に保護層を形成し、前記保護層及び前記触媒元素を有する層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜に接する第１の導電層を形成し、前記第１の導電層の一部をエッチングして、ソース電極及びドレイン電極を形成し、前記第２の半導体膜の一部をエッチングして、ソース領域及びドレイン領域を形成し、前記ゲート絶縁膜及び前記ソース電極及びドレイン電極上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線を形成し、前記絶縁膜の一部をエッチングして前記ソース電極又はドレイン電極の一部を露出した後、前記ソース電極又はドレイン電極に接続する第１の電極を形成することを特徴とする液晶表示装置の作製方法。
絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体膜を形成し、前記第１の半導体膜上に触媒元素を有する層を形成し、前記ゲート電極、前記第１の半導体膜及び前記触媒元素を有する層が重畳する領域に保護層を形成し、前記保護層及び前記触媒元素を有する層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜に接する第１の導電層を形成し、前記第１の導電層の一部をエッチングして、ソース電極及びドレイン電極を形成し、前記第２の半導体膜の一部をエッチングして、ソース領域及びドレイン領域を形成し、前記ソース電極又はドレイン電極の一部を覆う絶縁膜を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ソース電極又はドレイン電極の一方を覆う絶縁膜及び前記ゲート絶縁膜上に、前記ゲート電極に接続するゲート配線を形成し、前記ソース電極又はドレイン電極の他方に接する第１の電極を形成することを特徴とする液晶表示装置の作製方法。
基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に第１の半導体膜を形成し、前記第１の半導体膜上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜をエッチングしてソース領域及びドレイン領域を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線と、前記ソース領域及びドレイン領域に接するソース電極及びドレイン電極とを形成し、前記ゲート絶縁膜、前記ゲート配線、前記ソース電極及びドレイン電極上に絶縁膜を形成し、前記絶縁膜の一部をエッチングして、前記ゲート配線の一部を露出した後、前記ゲート配線に接続する導電層を形成し、前記絶縁膜の一部をエッチングして前記ソース電極又はドレイン電極の一部を露出した後、前記ソース電極又はドレイン電極に接する第１の電極を形成することを特徴とする液晶表示装置の作製方法。
基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に第１の半導体膜を形成し、前記第１の半導体膜上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜をエッチングしてソース領域及びドレイン領域を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線と、前記ソース領域及びドレイン領域に接するソース電極及びドレイン電極とを形成し、前記ソース電極又はドレイン電極の一部を覆う絶縁膜を形成し、前記ソース電極又はドレイン電極の一方を覆う絶縁膜及び前記ゲート電極上に、前記ゲート配線に接続する導電層を形成し、
前記ソース電極又はドレイン電極の他方に接する第１の電極を形成することを特徴とする液晶表示装置の作製方法。
基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体膜を形成し、前記第１の半導体膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜をエッチングしてソース領域及びドレイン領域を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線と、前記ソース領域及びドレイン領域に接するソース電極及びドレイン電極とを形成し、前記ゲート絶縁膜、前記ゲート配線、前記ソース電極及びドレイン電極上に絶縁膜を形成し、前記絶縁膜の一部をエッチングして、前記ゲート配線の一部を露出した後、前記ゲート配線に接続する導電層を形成し、前記絶縁膜の一部をエッチングして前記ソース電極又はドレイン電極の一部を露出した後、前記ソース電極又はドレイン電極に接する第１の電極を形成することを特徴とする液晶表示装置の作製方法。
基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体膜を形成し、前記第１の半導体膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜をエッチングしてソース領域及びドレイン領域を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線と、前記ソース領域及びドレイン領域に接するソース電極及びドレイン電極とを形成し、前記ソース電極又はドレイン電極の一部を覆う絶縁膜を形成し、前記ソース電極又はドレイン電極の一方を覆う絶縁膜及び前記ゲート電極上に、前記ゲート配線に接続する導電層を形成し、前記ソース電極又はドレイン電極の他方に接する第１の電極を形成することを特徴とする液晶表示装置の作製方法。
基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に第１の半導体膜を形成し、前記ゲート電極、前記触媒元素を有する層、及び前記第１の半導体膜が重畳する領域上に保護層を形成し、前記第１の半導体膜及び前記保護層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜をエッチングしてソース領域及びドレイン領域を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線と、前記ソース領域及びドレイン領域に接するソース電極及びドレイン電極とを形成し、前記ゲート絶縁膜、前記ゲート配線、前記ソース電極及びドレイン電極上に絶縁膜を形成し、前記絶縁膜の一部をエッチングして、前記ゲート配線の一部を露出した後、前記ゲート配線に接続する導電層を形成し、前記絶縁膜の一部をエッチングして前記ソース電極又はドレイン電極の一部を露出した後、前記ソース電極又はドレイン電極に接する第１の電極を形成することを特徴とする液晶表示装置の作製方法。
基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に触媒元素を有する層を形成し、前記触媒元素を有する層上に第１の半導体膜を形成し、前記ゲート電極、前記触媒元素を有する層、及び前記第１の半導体膜が重畳する領域上に保護層を形成し、前記第１の半導体膜及び前記保護層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜をエッチングしてソース領域及びドレイン領域を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線と、前記ソース領域及びドレイン領域に接するソース電極及びドレイン電極とを形成し、前記ソース電極又はドレイン電極の一部を覆う絶縁膜を形成し、前記ソース電極又はドレイン電極の一方を覆う絶縁膜及び前記ゲート電極上に、前記ゲート配線に接続する導電層を形成し、前記ソース電極又はドレイン電極の他方に接する第１の電極を形成することを特徴とする液晶表示装置の作製方法。
基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体膜を形成し、前記第１の半導体膜上に触媒元素を有する層を形成し、前記ゲート電極、前記第１の半導体膜及び前記触媒元素を有する層が重畳する領域に保護層を形成し、前記保護層及び前記触媒元素を有する層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜をエッチングしてソース領域及びドレイン領域を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線と、前記ソース領域及びドレイン領域に接するソース電極及びドレイン電極とを形成し、前記ゲート絶縁膜、前記ゲート配線、前記ソース電極及びドレイン電極上に絶縁膜を形成し、前記絶縁膜の一部をエッチングして、前記ゲート配線の一部を露出した後、前記ゲート配線に接続する導電層を形成し、前記絶縁膜の一部をエッチングして前記ソース電極又はドレイン電極の一部を露出した後、前記ソース電極又はドレイン電極に接する第１の電極を形成することを特徴とする液晶表示装置の作製方法。
基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の半導体膜を形成し、前記第１の半導体膜上に触媒元素を有する層を形成し、前記ゲート電極、前記第１の半導体膜及び前記触媒元素を有する層が重畳する領域に保護層を形成し、前記保護層及び前記触媒元素を有する層上に不純物元素を有する第２の半導体膜を形成した後加熱し、加熱された前記第２の半導体膜をエッチングしてソース領域及びドレイン領域を形成し、前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続するゲート配線と、前記ソース領域及びドレイン領域に接するソース電極及びドレイン電極とを形成し、前記ソース電極又はドレイン電極の一部を覆う絶縁膜を形成し、前記ソース電極又はドレイン電極の一方を覆う絶縁膜及び前記ゲート電極上に、前記ゲート配線に接続する導電層を形成し、前記ソース電極又はドレイン電極の他方に接する第１の電極を形成することを特徴とする液晶表示装置の作製方法。
請求項１乃至請求項１６のいずれか一項において、前記ソース電極又はドレイン電極に接する第１の電極を形成した後、前記ゲート電極に接続するゲート配線を形成することを特徴とする液晶表示装置の作製方法。
請求項１乃至請求項１７のいずれか一項において、前記ゲート電極に接続するゲート配線を形成した後、前記ソース電極又はドレイン電極に接する第１の電極を形成することを特徴とする液晶表示装置の作製方法。
請求項１乃至請求項１８のいずれか一項において、前記ゲート配線は、３つ以上の前記ゲート電極に接続されていることを特徴とする液晶表示装置の作製方法。
請求項１乃至請求項１９のいずれか一項において、前記ゲート配線は、２つの前記ゲート電極に接続されていることを特徴とする液晶表示装置の作製方法。
請求項１乃至請求項２０のいずれか一項において、前記ゲート電極は、前記絶縁表面上に導電膜を形成し、前記導電膜上に感光性樹脂を吐出又は塗布し、前記感光性樹脂をフォトマスクを用いて露光し現像してマスクを形成した後、前記マスクを用いて前記導電膜をエッチングして形成することを特徴とする液晶表示装置の作製方法。
請求項１乃至請求項２１のいずれか一項において、前記ゲート電極は、耐熱性を有する導電層で形成されていることを特徴とする液晶表示装置の作製方法。
請求項１乃至請求項２２のいずれか一項において、前記ゲート電極は、タングステン、モリブデン、ジルコニウム、ハフニウム、バナジウム、ニオブ、タンタル、クロム、コバルト、ニッケル、白金又はリンを含有する結晶性珪素膜、酸化インジウムスズ、酸化亜鉛、酸化インジウム亜鉛、ガリウムを添加した酸化亜鉛、又は酸化珪素を含む酸化インジウムスズで形成されることを特徴とする液晶表示装置の作製方法。
請求項１乃至請求項２３のいずれか一項において、前記不純物元素はリン、ヒ素、アンチモン、ビスマスから選ばれた元素であることを特徴とする液晶表示装置の作製方法。
請求項１乃至請求項２４のいずれか一項において、前記触媒元素は、タングステン、モリブデン、ジルコニウム、ハフニウム、バナジウム、ニオブ、タンタル、クロム、コバルト、チタン、銅、ニッケル、及び白金から選ばれる一つ又は複数であることを特徴とする液晶表示装置の作製方法。
請求項１乃至請求項２５のいずれか一項において、前記第１の電極は、画素電極であることを特徴とする液晶表示装置の作製方法。
請求項１乃至請求項２６のいずれか一項において、前記ゲート絶縁膜として窒化珪素膜を有する層を形成することを特徴とする液晶表示装置の作製方法。
請求項１乃至請求項２７のいずれか一項において、前記ゲート絶縁膜として窒化珪素膜を成膜した後、前記窒化珪素膜に接するように前記触媒元素を有する層又は第１の半導体膜を形成することを特徴とする液晶表示装置の作製方法。
請求項１乃至請求項２８のいずれか一項において、前記加熱によって前記第１の半導体膜を結晶化させると共に、前記触媒元素を前記第２の半導体膜へ移動させることを特徴とする液晶表示装置の作製方法。