JP2006119578A - アレイ基板及びこれを有する表示措置 - Google Patents

Abstract

【課題】 検査効率性を向上させることができるアレイ基板及びこれを有する表示装置が開示される。
【解決手段】 画素部は、複数のゲートライン、複数のデータライン、及び複数のゲートラインと複数のデータラインに電気的に連結された複数の画素で構成される。駆動回路は、基板上に具備され、複数のゲートラインの第１端部に電気的に連結された画素部を駆動させる。検査回路は複数のゲートラインの第２端部と電気的に連結され、外部から提供される検査信号に応答して画素部を検査する。したがって、アレイ基板の検査効率性を向上させることができる。
【選択図】 図１

Description

本発明は、アレイ基板及びこれを有する表示装置に関する。

一般的に、表示装置の一つである液晶表示装置は、画像を表示するための液晶表示パネル及び液晶表示パネルを駆動するための駆動部を含む。
液晶表示パネルは、下部基板と、下部基板と向い合う上部基板と、下部基板と上部基板との間に介在された液晶層とで構成される。下部基板には、複数のゲートラインと、複数のデータラインと、複数の画素とが具備される。

駆動部は、ゲート駆動部とデータ駆動部とで構成される。ゲート駆動部は、複数のゲートラインに電気的に連結されており、複数のゲートラインにゲート信号を順次出力する。データ駆動部は、複数のデータラインに電気的に連結されており、複数のデータラインにデータ信号を出力する。

最近では、液晶表示装置は、下部基板に複数の画素を形成する薄膜工程を通じて、ゲート駆動部は下部基板の一側に形成されている構造を有したものが多い。しかし、ゲート駆動部が形成された状態で下部基板を検査すると、下部基板で発生する欠陥の原因や欠陥の位置を判別することが難しい。

そこで本発明は、検査の効率性を向上させるためのアレイ基板を提供することを目的とする。また、本発明は、前記アレイ基板を採用した表示装置を提供することを目的とするにある。

前記課題を解決するために、発明１は、基板と、前記基板上に具備されており、複数のゲートラインと、複数のデータラインと、前記複数のゲートライン及び前記複数のデータラインに電気的に連結された複数の画素と、を含む画素部と、前記基板上に具備されており、前記複数のゲートラインの第１端部に電気的に連結され、前記画素部を駆動させる駆動回路と、前記基板上に具備されており、前記複数のゲートラインの第２端部と電気的に連結され、外部から提供される検査信号に基づいて前記画素部を検査する第１検査回路と、を含むことを特徴とするアレイ基板を提供する。

これにより、検査回路は複数のゲートラインを二つの群に分割して第１検査時間及び第２検査時間に二つの群をそれぞれ検査する。そのため、画素部から発生する欠陥の位置を正確に判別することができる。

発明２は、前記発明１において、前記第１検査回路は、前記複数のゲートラインのうち、奇数番目のゲートラインの前記第２端部に並列に接続された奇数番目の第１スイッチング素子及び奇数番目の第２スイッチング素子と、前記奇数番目の第１スイッチング素子及び前記奇数番目の第２スイッチング素子に接続された第１検査ラインと、前記複数のゲートラインのうち、偶数番目のゲートラインの前記第２端部に並列に接続された偶数番目の第１スイッチング素子及び偶数番目の第２スイッチング素子と、前記偶数番目の第１スイッチング素子及び前記偶数番目の第２スイッチング素子に接続された第２検査ラインと、を含むことを特徴とするアレイ基板を提供する。

発明３は、前記発明２において、前記奇数番目の第１スイッチング素子及び前記偶数番目の第１スイッチング素子は３つの電極を有しており、前記奇数番目の第１スイッチング素子の前記３つの電極のうち１つの電極は前記奇数番目のゲートラインの第２端部に接続され、前記３つの電極のうち残りの電極は前記第１検査ラインに接続され、前記偶数番目の第１スイッチング素子の前記３つの電極のうち１つの電極は前記偶数番目のゲートラインの第２端部に接続され、前記３つの電極のうち残りの電極は前記第２検査ラインに接続されていることを特徴とするアレイ基板を提供する。

発明４は、前記発明３において、前記奇数番目のゲートラインには、前記複数の画素のうち奇数番目の画素が接続されており、前記奇数番目の画素を検査する第１検査時間では、前記奇数番目の第１スイッチング素子は前記第１検査ラインから第１駆動電圧を印加され前記奇数番目の画素をオンさせ、前記偶数番目のゲートラインには、前記複数画素のうち偶数番目の画素が接続されており、前記偶数番目の画素を検査する第２検査時間の間では、前記偶数番目の第１スイッチング素子は前記第２検査ラインから前記第１駆動電圧を印加され前記偶数番目の画素をオンさせることを特徴とするアレイ基板を提供する。

これにより、画素部から発生する欠陥の原因及び欠陥の位置を正確に判別するため、検査の効率性を向上させることができる。
発明５は、前記発明４において、前記奇数番目の第２スイッチング素子及び前記偶数番目の第２スイッチング素子は３つの電極を有しており、前記奇数番目の第２スイッチング素子の前記３つの電極のうち１つの電極は、前記奇数番目のゲートラインの第２端部に接続され、前記３つの電極のうち残りの電極は前記偶数番目のゲートラインの次の段の前記偶数番目のゲートライン及び前記第１検査ラインにそれぞれ接続され、前記偶数番目の第２スイッチング素子の前記３つの電極のうち１つの電極は、前記偶数番目のゲートラインの第２端部に接続され、前記３つの電極のうち残りの電極は前記奇数番目のゲートラインの次の段の奇数番目ゲートライン及び前記第２検査ラインにそれぞれ接続されていることを特徴とするアレイ基板を提供する。

発明６は、前記発明５において、前記第１検査時間の間では、前記偶数番目の第２スイッチング素子は、前記第２検査ラインから第２駆動電圧を印加されて前記偶数番目の画素をオフさせ、前記第２検査時間の間では、前記奇数番目の第２スイッチング素子は、前記第１検査ラインから前記第２駆動電圧を印加されて前記奇数番目の画素をオフさせることを特徴とするアレイ基板を提供する。

これにより、画素部から発生する欠陥の原因及び欠陥の位置を正確に判別するため、検査の効率性を向上させることができる。
発明７は、前記発明２において、前記アレイ基板を駆動させる駆動時間の間では、前記第１検査ライン及び第２検査ラインには第２駆動電圧が印加されており、前記奇数番目の第２スイッチング素子及び前記偶数番目の第２スイッチング素子にそれぞれ接続されている前記奇数番目のゲートライン及び前記偶数番目のゲートラインには、前記第１検査ライン及び前記第２検査ラインから前記第２駆動電圧が印加されていることを特徴とするアレイ基板を提供する。

発明８は、前記発明１において、前記第１検査回路は、前記複数のゲートラインのうち、奇数番目のゲートラインの前記第２端部に並列に接続された奇数番目の第１スイッチング素子及び奇数番目の第２スイッチング素子と、前記奇数番目の第１スイッチング素子及び前記奇数番目の第２スイッチング素子に接続された第１検査ラインと、前記複数のゲートラインのうち、偶数番目のゲートラインの前記第２端部に並列に接続された偶数番目の第１スイッチング素子及び偶数番目の第２スイッチング素子と、前記偶数番目の第１スイッチング素子及び前記偶数番目の第２スイッチング素子に接続された第２検査ラインと、前記奇数番目の第１スイッチング素子及び前記偶数番目の第１スイッチング素子に接続された第３検査ラインと、を含むことを特徴とするアレイ基板を提供する。

発明９は、前記発明８において、前記奇数番目の第１スイッチング素子及び前記偶数番目の第１スイッチング素子は３つの電極を有しており、前記奇数番目の第１スイッチング素子の前記３つの電極のうち１つの電極は、前記奇数番目のゲートラインの第２端部に接続され、前記３つの電極のうち残りの電極は、前記第１検査ライン及び前記第３検査ラインにそれぞれ接続され、前記偶数番目の第１スイッチング素子の前記３つの電極のうち１つの電極は、前記偶数番目のゲートラインの第２端部に連結され、前記３つの電極のうち残りの電極は、前記第２検査ライン及び前記第３検査ラインにそれぞれ接続されることを特徴とするアレイ基板を提供する。

発明１０は、前記発明９において、前記奇数番目のゲートラインには、前記複数の画素のうち奇数番目の画素が接続され、前記偶数番目のゲートラインには、前記複数画素のうち偶数番目の画素が接続され、前記奇数番目の複数画素を検査する第１検査時間の間、前記第１検査ライン及び第３検査ラインには第１駆動電圧が印加されており、前記第２検査ラインには、第２駆動電圧が印加されていることを特徴とするアレイ基板を提供する。
これにより、画素部から発生する欠陥の原因及び欠陥の位置を正確に判別するため、検査の効率性を向上させることができる。

発明１１は、前記発明１０において、前記第１検査時間の間では、前記奇数番目の第１スイッチング素子は前記第３検査ラインから前記第１駆動電圧を印加されてオンし、前記第１検査ラインに印加されている前記第１駆動電圧を前記奇数番目のゲートラインに提供し、前記偶数番目の第１スイッチング素子は、前記第３検査ラインから前記第１駆動電圧を印加されてオンし、前記第２検査ラインに印加されている前記第２駆動電圧を前記偶数番目のゲートラインに提供することを特徴とするアレイ基板を提供する。

発明１２は、前記発明１１において、前記第１検査時間の間では、前記奇数番目の画素は前記第１駆動電圧によりオンし、前記偶数番目の画素は前記第２駆動電圧によりオフしていることを特徴とするアレイ基板を提供する。

発明１３は、前記発明９において、前記偶数番目のゲートラインには、前記複数画素のうち奇数番目の画素が接続され、前記奇数番目のゲートラインには、前記複数画素のうち奇数番目の画素が接続され、前記偶数番目の画素を検査する第２検査時間の間、前記第２検査ライン及び第３検査ラインには第１駆動電圧が印加されており、前記第１検査ラインには第２駆動電圧が印加されていることを特徴とするアレイ基板を提供する。

これにより、画素部から発生する欠陥の原因及び欠陥の位置を正確に判別するため、検査の効率性を向上させることができる。
発明１４は、前記発明１３において、前記第２検査時間の間では、前記奇数番目の第１スイッチング素子は、前記第３検査ラインから前記第１駆動電圧を印加されてオンし、前記第１検査ラインに印加されている前記第２駆動電圧を前記奇数番目のゲートラインに提供し、前記偶数番目の第１スイッチング素子は、前記第３検査ラインから前記第１駆動電圧を印加されてオンし、前記第２検査ラインに印加されている前記第１駆動電圧を前記偶数番目のゲートラインに提供することを特徴とするアレイ基板を提供する。

発明１５は、前記発明１４において、前記第１検査時間の間では、前記偶数番目の画素は前記第１駆動電圧よりオンし、前記奇数番目の画素は前記第２駆動電圧よりオフしていることを特徴とするアレイ基板を提供する。

発明１６は、前記発明９において、前記複数のゲートラインを接地させる接地時間の間では、前記第１検査ライン及び第２検査ラインには接地電圧が印加されており、前記第３検査ラインには第１駆動電圧が印加されていることを特徴とするアレイ基板を提供する。

発明１７は、前記発明１６において、前記接地時間の間では、前記奇数番目の第１スイッチング素子及び前記偶数番目の第１スイッチング素子は、前記第３検査ラインから前記第１駆動電圧を印加されてオンし、前記検査ラインに印加されている前記接地電圧を前記奇数番目のゲートライン及び前記複数番目のゲートラインに提供することを特徴とするアレイ基板を提供する。

発明１８は、前記発明８において、前記奇数番目の第２スイッチング素子及び前記偶数番目の第２スイッチング素子は３つの電極を有しており、前記奇数番目の第２スイッチング素子の前記３つの電極のうちの１つの電極は、前記奇数番目のゲートラインの第２端部に接続され、前記３つの電極のうち残りの電極は、次の段の前記偶数番目のゲートライン及び前記第１検査ラインにそれぞれ接続され、前記偶数番目の第２スイッチング素子の前記３つの電極のうちの１つの電極は、前記偶数番目のゲートラインの第２端部に接続され、前記３つの電極のうち残りの電極は、次の段の奇数番目のゲートライン及び前記第２検査ラインにそれぞれ接続されていることを特徴とするアレイ基板を提供する。

発明１９は、前記発明１８において、前記奇数番目のゲートラインには、前記複数画素のうち奇数番目の画素が接続され、前記偶数番目のゲートラインには、前記複数画素のうち偶数番目の画素が接続され、前記奇数番目の画素を検査する第１検査時間の間、前記偶数番目の第２スイッチング素子は前記第２検査ラインから第２駆動電圧を印加され前記偶数番目の画素をオフさせ、前記偶数番目の画素を検査する第２検査時間の間、前記奇数番目の第２スイッチング素子は前記第１検査ラインから前記第２駆動電圧を印加され前記奇数番目の画素をオフさせることを特徴とするアレイ基板を提供する。

これにより、画素部から発生する欠陥の原因及び欠陥の位置を正確に判別するため、検査の効率性を向上させることができる。
発明２０は、前記発明１において、前記駆動回路は、前記複数のゲートラインにゲート信号を出力するゲート駆動回路であることを特徴とするアレイ基板を提供する。

発明２１は、前記発明２０において、前記駆動回路は、外部から各種信号を印加される複数の信号配線を含む配線部と、前記配線部を通じて提供された前記各種信号に応じて前記ゲート信号を出力する回路部と、を含むことを特徴とするアレイ基板を提供する。

発明２２は、前記発明２１において、前記複数の信号配線を接続させる連結配線と、前記連結配線から延長されており外部から検査信号の入力を受けて前記連結配線に提供する検査パッドと、を有する第２検査回路を更に含むことを特徴とするアレイ基板を提供する。

このような過程により、第２検査回路はゲート駆動回路と画素部との状態を検査することができる。また、第１及び第２ダミー検査回路を用いて検査を行うことにより、不良の原因が画素部にあるか、それとも駆動回路にあるかを正確に検出することができる。従って、検査の効率性を向上させることができ、不良の原因を解消するアレイ基板のリペア工程が用意になる。

発明２３は、前記発明２２において、前記基板の端部には、グラインディング領域が形成され、前記連結配線及び前記検査パッドは、前記基板の前記グラインディング領域上に形成されていることを特徴とするアレイ基板を提供する。

発明２４は、前記発明２３において、前記グラインディング領域に形成された前記連結ライン及び前記検査パッドは、検査工程の後に遂行される研磨工程において除去されることを特徴とするアレイ基板を提供する。

また、前記課題を解決するために、発明２５は、基板と、前記基板上に具備され、複数のゲートラインと、複数のデータラインと、前記複数のゲートライン及び前記複数のデータラインに電気的に連結された複数の画素と、を含む画素部と、前記基板上に具備されており、前記複数のゲートラインの第１端部と電気的に連結され、前記画素部に前記画素部を駆動させる駆動信号を提供する駆動回路と、前記基板上に具備されており、前記複数のゲートラインの第２端部と電気的に連結され、前記画素部に提供された前記駆動信号を放電させる放電回路と、前記基板上に具備されており、前記複数のゲートラインの第２端部と電気的に連結され、外部から提供される検査信号に基づいて前記画素部を検査する検査部と、を含むことを特徴とするアレイ基板を提供する。

これにより、検査回路は複数のゲートラインを二つの群に分割して第１検査時間及び第２検査時間に二つの群をそれぞれ検査する。そのため、画素部から発生する欠陥の位置を正確に判別することができる。

発明２６は、前記発明２５において、前記検査部は、前記複数のゲートラインのうち、奇数番目のゲートラインに連結されており、外部から提供された第１駆動電圧又は第２駆動電圧を印加される第１検査ラインと、前記複数のゲートラインのうち、偶数番目のゲートラインに連結されており、外部から前記第１駆動電圧又は第２駆動電圧を印加される第２検査ラインと、を含むことを特徴とするアレイ基板を提供する。

発明２７は、前記発明２６において、前記奇数番目のゲートラインには、前記複数の画素のうち奇数番目の画素が接続されており、前記奇数番目の画素を検査する第１検査時間の間、前記第１検査ラインには前記第１駆動電圧が印加されて、前記奇数番目の画素がオンし、前記偶数番目のゲートラインには、前記複数の画素のうち偶数番目の画素が接続されており、前記偶数番目の画素を検査する第２検査時間の間、前記第２検査ラインには前記第１駆動電圧が印加されて、前記偶数番目の画素がオンしていることを特徴とするアレイ基板を提供する。

従って、第１検査回路は、複数のゲートラインを二つの群に分割し、第１検査時間及び第２検査時間の２つの場合を用いて二つの群それぞれを検査する。これにより、画素部から発生する欠陥の原因及び欠陥の位置を正確に判別するため、検査の効率性を向上させることができる。

発明２８は、前記発明２７において、前記第１検査時間の間、前記第２検査ラインには前記第２駆動電圧が印加されて、前記偶数番目の画素がオフし、前記第２検査時間の間、前記第１検査ラインには、前記第２駆動電圧が印加されて、前記奇数番目の画素がオフしていることを特徴とするアレイ基板を提供する。

従って、第１検査回路は、複数のゲートラインを二つの群に分割し、第１検査時間及び第２検査時間の２つの場合を用いて二つの群それぞれを検査する。これにより、画素部から発生する欠陥の原因及び欠陥の位置を正確に判別するため、検査の効率性を向上させることができる。

発明２９は、前記発明２６において、前記放電回路は、前記複数のゲートラインの第２端部にそれぞれ接続された複数の放電スイッチング素子と、前記放電スイッチング素子に接続されており、前記放電スイッチング素子に第２駆動電圧を提供する放電配線と、を含むことを特徴とするアレイ基板を提供する。

発明３０は、前記発明２９において、前記放電スイッチング素子は３つの電極を有しており、前記放電スイッチング素子の前記３つの電極のうち１つの電極は、前記複数のゲートラインのうち１つのゲートラインに接続され、前記３つの電極のうち残りの電極は、前記ゲートラインの次の段のゲートライン及び前記放電配線にそれぞれ接続されており、前記アレイ基板を動作させる駆動時間の間では、前記放電スイッチング素子は、前記次の段のゲートラインに印加された第１駆動信号によりオンし、前記３つの電極のうち１つの電極が接続されている前記１つのゲートラインに前記第２駆動電圧を印加することを特徴とするアレイ基板を提供する。

結果的に、奇数番目の第２スイッチング素子及び偶数番目の第２スイッチング素子は、前記第１検査及び第２検査時間の間に用いられるだけでなく、アレイ基板の駆動時間の間にも対応するゲートラインに印加された信号を第２駆動電圧レベルに放電させる役割を果たす。
発明３１は、前記発明３０において、前記放電配線は、前記複数のゲートラインと絶縁するように交差していることを特徴とするアレイ基板を提供する。

発明３２は、前記発明２５において、前記基板の端部にはグラインディング領域が形成され、前記検査部は、前記グラインディング領域に形成されており、検査工程の後に遂行される研磨工程において除去されることを特徴とするアレイ基板を提供する。

また、前記課題を解決するために、発明３３は、アレイ基板と、前記アレイ基板と対向して結合する対向基板と、を含み、前記アレイ基板は、基板と、前記基板上に具備され、複数のゲートラインと、複数のデータラインと、前記複数のゲートラインに電気的に連結された複数の画素と、を含む画素部と、前記基板上に具備されており、前記複数のゲートラインの第１端部に電気的に連結され、前記画素部を駆動させる駆動回路と、前記基板上に具備されており、前記複数のゲートラインの第２端部と電気的に連結され、外部から提供される検査信号に基づいて前記画素部を検査する検査回路と、を含むことを特徴とする表示装置を提供する。

これにより、検査回路は複数のゲートラインを二つの群に分割して第１検査時間及び第２検査時間に二つの群をそれぞれ検査する。そのため、画素部から発生する欠陥の位置を正確に判別することができる。

発明３４は、前記発明３３において、前記検査回路は、前記複数のゲートラインのうちの奇数番目のゲートラインを検査する第１検査時間では、第１駆動電圧が印加され、前記複数のゲートラインのうちの偶数番目のゲートラインを検査する第２検査時間の間では、前記偶数番目のゲートラインには第２駆動電圧が印加される第１検査ラインと、前記第１検査時間の間は前記第２駆動電圧が印加され、前記第２検査時間の間は前記第１駆動電圧が印加される第２検査ラインと、３つの電極を有しており、前記３つの電極うち１つの電極は前記奇数番目のゲートラインに接続され、前記３つの電極のうち残りの電極は前記第１検査ラインに接続され、前記第１検査時間の間は、前記第１検査ラインに印加された前記第１駆動電圧に基づいて、前記複数の画素のうちの前記奇数番目のゲートラインに連結された奇数番目の画素をオンさせる第１奇数スイッチング素子と、３つの電極を有しており、前記３つの電極のうち１つの電極は前記偶数番目のゲートラインに接続され、前記３つの電極のうち残りの電極は前記第２検査ラインに接続され、前記第２検査時間の間は、前期第２検査ラインに印加された前記第１駆動電圧基づいて、前記複数の画素のうちの前記偶数番目のゲートラインに連結された偶数番目の画素をオンさせる第１偶数スイッチング素子と、３つの電極を有しており、前記３つの電極のうち１つの電極は前記奇数番目のゲートラインに接続され、前記３つの電極のうち残りの電極は前記奇数番目のゲートラインの次の偶数番目のゲートライン及び前記第１検査ラインにそれぞれ接続され、前記第２検査時間の間は、前記第１検査ラインに印加された前記第２駆動電圧に基づいて、前記奇数番目の画素をオフさせる第２奇数スイッチング素子と、３つの電極を有しており、前記３つの電極のうち１つの電極は前記偶数番目のゲートラインに接続され、前記３つの電極のうち残りの電極は前記偶数番目の次の奇数番目のゲートライン及び前記第２検査ラインにそれぞれ接続され、前記第１検査時間の間は、前記第２検査ラインに印加された前記第２駆動電圧に基づいて前記偶数番目の画素をオフさせる第２偶数スイッチング素子と、を含むことを特徴とする表示装置を提供する。

発明３５は、前記発明３４において、画素が表示される表示時間の間は、前記第１検査ライン及び第２検査ラインには前記第２駆動電圧が提供されることを特徴とする表示装置を提供する。

本発明に係るアレイ基板及びこれを有する表示装置では、検査回路は複数のゲートラインを二つの群に分割して第１検査時間及び第２検査時間に二つの群をそれぞれ検査する。そのため、画素部から発生する欠陥の位置を正確に判別することができる。

以下より、図面を参照して本発明の望ましい実施例をより詳細に説明する。
＜アレイ基板＞
図１は、本発明の一実施例によるアレイ基板の平面図である。図１を参照すると、本発明の一実施例によるアレイ基板１００は、基板１１０と、画素部１２０と、ゲート駆動回路１３０と、検査回路１４０とを含む。

前記基板１１０は、前記画素部１２０が形成される画素領域（ＰＡ）、前記ゲート駆動回路１３０が具備される駆動領域（ＤＡ）及び前記検査回路１４０が具備される検査領域（ＩＡ）を含む。前記駆動領域（ＤＡ）は前記画素領域（ＰＡ）の第１側（Ｓ１）に隣接して位置しており、前記検査領域（ＩＡ）は前記画素領域（ＰＡ）の第１側（Ｓ１）と対向している第２側（Ｓ２）に隣接して位置している。

前記画素部１２０は、第１ゲートライン乃至第２ｎゲートライン（ＧＬ１〜ＧＬ２ｎ）、第１データライン乃至第ｍデータライン（ＤＬ１〜ＤＬｍ）及び複数の画素を含む。前記第１ゲートライン乃至第２ｎゲートライン（ＧＬ１〜ＧＬ２ｎ）は、第１方向（Ｄ１）に互いに平行に延長しており、前記第１データライン乃至第ｍデータライン（ＤＬ１〜ＤＬｍ）は、前記第１方向（Ｄ１）と直交する第２方向（Ｄ２）に互いに平行に延長している。前記第１ゲートライン乃至第２ｎゲートライン（ＧＬ１〜ＧＬ２ｎ）と、前記第１データライン乃至第ｍデータライン（ＤＬ１〜ＤＬｍ）とは互いに絶縁して交差している。

前記複数の画素のそれぞれは、薄膜トランジスタ１１１と画素電極１１２とを含む。例えば、前記薄膜トランジスタ１１１のゲート電極は前記第１ゲートライン（ＧＬ１）に連結され、ソース電極は前記第１データライン（ＤＬ１）に連結され、ドレイン電極は前記画素電極１１２に連結されている。

前記ゲート駆動回路１３０は、前記第１ゲートライン乃至第２ｎゲートライン（ＧＬ１〜ＧＬ２ｎ）の第１端部（ＥＰ１）と電気的に連結している。前記ゲート駆動回路１３０は、前記アレイ基板１００を駆動させる間、即ち駆動時間内では、前記第１ゲートライン乃至第２ｎゲートライン（ＧＬ１〜ＧＬ２ｎ）にゲート信号を順次出力する。したがって、前記第１ゲートライン乃至第２ｎゲートライン（ＧＬ１〜ＧＬ２ｎ）に結合された複数の画素は、前記ゲート信号に応答して順次にオンする。

一方、前記検査回路１４０は、前記第１ゲートライン乃至第２ｎゲートライン（ＧＬ１〜ＧＬ２ｎ）の第２端部（ＥＰ２）と電気的に連結している。前記検査回路１４０は、前記第１ゲートライン乃至第２ｎゲートライン（ＧＬ１〜ＧＬ２ｎ）のうち、奇数番目のゲートライン（ＧＬ１〜ＧＬ２ｎ−１）を検査する時間、即ち第１検査時間内では、前記奇数番目のゲートライン（ＧＬ１〜ＧＬ２ｎ−１）に第１駆動電圧を出力する。したがって、前記第１検査時間の間、前記複数の画素のうち、前記奇数番目のゲートライン（ＧＬ１〜ＧＬ２ｎ−１）に連結された奇数番目の画素は、前記第１駆動電圧に応答してオンされる。

また、前記検査回路１４０は前記第１ゲートライン乃至第２ｎゲートライン（ＧＬ１〜ＧＬ２ｎ）のうち、偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）を検査する時間、即ち第２検査時間内では、前記偶数番目のゲートライン（ＧＬ１〜ＧＬ２ｎ）に前記第１駆動電圧を出力する。したがって、第２検査時間の間、前記複数の画素のうち、前記偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）に連結された偶数番目の画素は、前記第１駆動電圧に応答してオンされる。
＜検査回路＞
まず、第１検査時間の間の、検査回路１４０の動作について説明する。図２は、第１検査時間の間における検査回路１４０の動作を、具体的に示した回路図である。図３は、検査回路１４０の入／出力波形図である。
（１）検査回路の構成
図２及び図３を参照すると、検査回路１４０は、第１奇数スイッチング素子（ＩＴ１）、第１偶数スイッチング素子（ＩＴ２）、第２奇数スイッチング素子（ＤＴ１）、第２偶数スイッチング素子（ＤＴ２）、第１検査ライン（ＩＬ１）及び第２検査ライン（ＩＬ２）を含む。

前記第１奇数スイッチング素子（ＩＴ１）の第１電極は、奇数番目のゲートライン（ＧＬ１〜ＧＬ２ｎ−１）に連結されており、第２電極及び第３電極は、前記第１検査ライン（ＩＬ１）に連結されている。前記第１偶数スイッチング素子（ＩＴ２）の第１電極は、偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）に連結されており、第２電極及び第３電極は前記第２検査ライン（ＩＬ２）に連結されている。

前記第１奇数スイッチング素子（ＤＴ１）の第１電極は前記奇数番目のゲートライン（ＧＬ１〜ＧＬ２ｎ−１）に連結されており、第２電極は次の偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）に連結されている。また、前記第１奇数スイッチング素子（ＤＴ１）の第３電極は前記第１検査ライン（ＩＬ１）に連結されている。前記第２偶数スイッチング素子（ＤＴ２）の第１電極は前記偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）に連結されており、第２電極は次の奇数番目のゲートライン（ＧＬ１〜ＧＬ２ｎ−１）に連結されている。また、前記第２偶数スイッチング素子（ＤＴ２）の第３電極は前記第２検査ライン（ＩＬ２）に連結されている。

ここで、前記第１検査ライン（ＩＬ１）及び第２検査ライン（ＩＬ２）は、第１検査時間及び第２検査時間においては、次のようになる。前記第１検査ライン（ＩＬ１）は、前記奇数番目のゲートライン（ＧＬ１〜ＧＬ２ｎ−１）を検査する第１検査時間の間、外部から第１駆動電圧（Ｖｏｎ）の入力を受け、前記偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）を検査する第２検査時間の間、外部から第２駆動電圧（Ｖｏｆｆ）の入力を受ける。前記第２検査ライン（ＩＬ２）は、前記第１検査時間の間、外部から第２駆動電圧（Ｖｏｆｆ）の入力を受け、前記第２検査時間の間、外部から前記第１駆動電圧（Ｖｏｎ）の入力を受ける。図２は、第１検査時間における図のため、第１検査ライン（ＩＬ１）にはＶｏｎが印加されており、第２検査ライン（ＩＬ２）にはＶｏｆｆが印加された図となっている。
（２）検査回路の動作
（２−１）第１検査時間
図２及び図３に示すように、前記第１検査時間の間では、前記第１奇数スイッチング素子（ＩＴ１）の第２電極には、前記第１検査ライン（ＩＬ１）を通じて前記第１駆動電圧（Ｖｏｎ）が印加される。これにより、前記第１奇数スイッチング素子（ＩＴ１）はオンして、前記第１駆動電圧（Ｖｏｎ）が第３電極から第１電極へ流れる。そして、前記第１駆動電圧（Ｖｏｎ）は第１電極に接続されている前記奇数番目のゲートライン（ＧＬ１〜ＧＬ２ｎ−１）に提供される。また、前記第２偶数スイッチング素子（ＤＴ２）の下段のゲートラインに接続されている第１奇数スイッチング素子（ＩＴ１）が第１駆動電圧（Ｖｏｎ）によりオンしているため、前記第２偶数スイッチング素子（ＤＴ２）の第２電極には、この下段の第１奇数スイッチング素子（ＩＴ１）を通過した第１駆動電圧（Ｖｏｎ）がかかる。そして、第２偶数スイッチング素子（ＤＴ２）がオンすると、第２偶数スイッチング素子（ＤＴ２）の第３電極には、第２検査ラインからの第２駆動電圧（Ｖｏｆｆ）が入力する。そして、第２駆動電圧（Ｖｏｆｆ）は、第１電極を経て前記偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）に提供される。即ち、前記第１検査時間の間では、前記奇数番目のゲートライン（ＧＬ１〜ＧＬ２ｎ−１）に連結された奇数番目の画素はオンするが、前記偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）に連結された偶数番目の画素はオフする。

一方、前記第１検査時間の間、前記第２奇数スイッチング素子（ＤＴ１）は、下段の前記偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）に印加された第２駆動電圧（Ｖｏｆｆ）によってオフし、前記第１偶数スイッチング素子（ＩＴ１）は前記第２検査ライン（ＩＬ２）に印加された前記第２駆動電圧（Ｖｏｆｆ）によってオフする。

したがって、前記第１検査時間の間では、前記奇数番目のゲートライン（ＧＬ１〜ＧＬ２ｎ−１）に連結された奇数番目の画素のみを駆動させることができるため、前記奇数番目の画素及び奇数番目のゲートライン（ＧＬ１〜ＧＬ２ｎ−１）を検査することができる。
（２−２）第２検査時間
次に、第２検査時間の間の第２検査回路の動作について説明する。図４は、第２検査時間の期間における検査回路１４０の動作を、具体的に示した回路図である。図５は、検査回路１４０の入／出力波形図である。ここで、図４の検査回路の構成は、図２の検査回路の構成と同様である。

図４及び図５を参照すると、偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）を検査する第２検査時間の間では、第１偶数スイッチング素子（ＩＴ２）の第２電極には、第２検査ライン（ＩＬ２）を通じて第１駆動電圧（Ｖｏｎ）が入力されるため、第１偶数スイッチング素子（ＩＴ２）はオンする。そして、第１スイッチング素子（ＩＴ２）は、第１駆動電圧（Ｖｏｎ）を、第３電極から第１電極を経て偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）に提供する。また、偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）に提供された第１駆動電圧（Ｖｏｎ）は第２奇数スイッチング素子（ＤＴ１）の第２電極に入力されて、第２奇数スイッチング素子（ＤＴ１）はオンする。すると、第２奇数スイッチング素子（ＤＴ１）には、第１検査ライン（ＩＬ１）からの前記第２駆動電圧（Ｖｏｆｆ）が、第３電極から第１電極を経て前記奇数番目のゲートライン（ＧＬ１〜ＧＬ２ｎ−１）に提供される。即ち、前記偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）に連結された偶数番目の画素はオンし、前記奇数番目のゲートライン（ＧＬ１〜ＧＬ２ｎ−１）に連結された奇数番目の画素はオフする。

また、前記第１検査時間の間では、前記第２偶数スイッチング素子（ＤＴ２）は、その下段の前記奇数番目のゲートライン（ＧＬ１〜ＧＬ２ｎ−１）に印加された前記第２駆動電圧（Ｖｏｆｆ）によってオフし、前記第１奇数スイッチング素子（ＩＴ１）は、前記第１検査ライン（ＩＬ１）に印加された前記第２駆動電圧（ｖｏｆｆ）によってオフする。

したがって、前記第２検査時間の間では、前記偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）に連結された偶数番目の画素のみを駆動させる。これにより、前記偶数番目の画素及び偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）を検査することができる。
（２−１）第１検査時間及び（２−２）第２検査時間において説明したように、前記検査回路１４０では、第１ゲートライン乃至第２ｎゲートライン（ＧＬ１〜ＧＬ２ｎ）を二つの群に分割し、かつ検査時間を第１検査時間及び第２検査時間の２回に分けてゲートラインの二つの群をそれぞれ検査する。これにより、前記画素部１２０から発生する欠陥の原因及び欠陥の位置を正確に判別するため、検査の効率性を向上させることができる。
＜ゲート駆動回路＞
図６は、図１のゲート駆動回路１３０の構成を具体的に示したブロック図である。図７は、図６のゲート駆動回路１３０の入／出力波形図である。
（１）ゲート駆動回路の構成
図６を参照すると、ゲート駆動回路１３０は、外部から各種信号の入力を受ける配線部１３２及び前記配線部１３２を通じて提供された各種信号に応答してゲート信号を出力する回路部１３１を含む。

前記回路部１３１は、互いに従属的に連結された第１ステージ乃至第２ｎ＋１ステージ（ＳＲＣ１〜ＳＲＣ２ｎ＋１）で構成されており、第１ゲートライン乃至第２ｎゲートライン（ＧＬ１〜ＧＬ２ｎ）にゲート信号を順次出力する。

前記第１ステージ乃至第２ｎ＋１ステージ（ＳＲＣ１〜ＳＲＣ２ｎ＋１）は、それぞれ第１クロック端子（ＣＫ１）、第２クロック端子（ＣＫ２）、入力端子（ＩＮ）、制御端子（ＣＲ）、電圧端子（Ｖｉｎ）、第１出力端子（ＯＵＴ１）及び第２出力端子（ＯＵＴ２）を含む。

前記第１ステージ乃至第２ｎ＋１ステージのうち、奇数番目のステージ（ＳＲＣ１〜ＳＲＣ２ｎ−１、ＳＲＣ２ｎ＋１）の前記第１クロック端子（ＣＫ１）には第１クロックが提供され、偶数番目のステージ（ＳＲＣ２〜ＳＲＣ２ｎ）の前記第１クロック端子（ＣＫ２）には、前記第１クロックとは逆の位相を有する第２クロックが提供される。一方、前記奇数番目のステージ（ＳＲＣ１〜ＳＲＣ２ｎ−１、ＳＲＣ２ｎ＋１）の前記第２クロック端子（ＣＫ２）には前記第２クロックが提供され、前記偶数番目のステージ（ＳＲＣ２〜ＳＲＣ２ｎ）の前記第２クロック端子（ＣＫ２）には前記第１クロックが提供される。

前記第１ステージ乃至第２ｎ＋１ステージ（ＳＲＣ１〜ＳＲＣ２ｎ＋１）それぞれの入力端子（ＩＮ）には、前ステージの第２出力端子（ＯＵＴ２）から出力された第２出力信号が入力される。前記一番目のステージ（ＳＲＣ１）の第１入力端子（ＩＮ１）には、前記回路部（ＣＳ）の動作が開始する開始信号が提供される。

一方、前記第１ステージ乃至第２ｎ＋１ステージ（ＳＲＣ１〜ＳＲＣ２ｎ＋１）のそれぞれの制御端子（ＣＲ）には、次のステージの第１出力端子（ＯＵＴ１）から出力された第１出力信号が入力される。ここで、前記第２ｎ＋１ステージ（ＳＲＣ２ｎ＋１）は、前記ｎ番目のステージ（ＳＲＣｎ）の制御端子（ＣＲ）に前記第１出力信号を提供するために、ダミーで準備されたステージである。前記第２ｎ＋１ステージ（ＳＲＣｎ＋１）の制御端子（ＣＲ）には前記開始信号（ＳＴＶ）が提供される。

前記第１ステージ乃至第２ｎ＋１ステージ（ＳＲＣ１〜ＳＲＣ２ｎ＋１）の電圧端子（Ｖｉｎ）には、第２駆動電圧が提供される。
前記奇数番目のステージ（ＳＲＣ１〜ＳＲＣ２ｎ−１、ＳＲＣ２ｎ＋１）の第１出力端子（ＯＵＴ１）及び第２出力端子（ＯＵＴ２）からは前記第１クロック（ＣＫＶ）が出力され、前記偶数番目のステージ（ＳＲＣ２〜ＳＲＣ２ｎ）の第１出力端子（ＯＵＴ１）及び第２出力端子（ＯＵＴ２）からは前記第２クロック（ＣＫＶＢ）が出力される。ここで、第１クロック（ＣＫＶ）及び第２クロック（ＣＫＶＢ）はゲート信号に相当する。前記第１ステージ乃至第２ｎステージ（ＳＲＣ１〜ＳＲＣ２ｎ）の第１出力端子（ＯＵＴ１）から順次出力されたゲート信号は、それぞれ第１ゲートライン乃至第２ｎゲートライン（ＧＬ１〜ＧＬ２ｎ）に印加される。

一方、前記配線部１３２は、互いに平行に延長された開始信号配線（ＳＬ１）、第１クロック配線（ＳＬ２）、第２クロック配線（ＳＬ３）及び電圧配線（ＳＬ４）を含む。これらの配線は、前記開始信号配線（ＳＬ１）、第２クロック配線（ＳＬ３）、第１クロック配線（ＳＬ２）及び電圧配線（ＳＬ４）の順序で前記回路部（ＣＳ）に隣接するように配置される。

前記開始信号配線（ＩＮ１）は、外部から提供された前記開始信号を前記第１ステージ（ＳＲＣ１）の入力端子（ＩＮ）及び前記第ｎ＋１ステージ（ＳＲＣｎ＋１）の制御端子（ＣＲ）に提供する。

表示装置に画像をディスプレイする場合は、前記第１クロック配線（ＳＬ２）には、外部から前記第１クロックが印加される。前記第２クロック配線（ＳＬ３）には、外部から前記第２クロックが印加される。そして、前記電圧配線（ＳＬ４）には、外部から前記第２駆動電圧が印加される。

前記アレイ基板１００は、前記ゲート駆動回路１３０及び画素部１２０を検査するために第１グラインディング領域（ＧＡ１）に具備されたダミー検査回路１５０を更に含む。
前記ダミー検査回路１５０は、連結配線（ＣＬ）及び検査パッド（ＩＰ）で構成される。前記連結配線（ＣＬ）は前記開始信号配線（ＳＬ１）、第１クロック配線（ＳＬ２）、第２クロック配線（ＳＬ３）及び電圧配線（ＳＬ４）を電気的に連結させる。前記検査パッド（ＩＰ）は前記連結配線（ＣＬ）が延長したところに形成されており、表示装置を検査する場合には、外部から第１駆動電圧（Ｖｏｎ）が印加される。
（２）ゲート駆動回路及び画素部の検査
以下より、ゲート駆動回路及び画素部を検査する場合について説明する。前記ゲート駆動回路１３０と画素部１２０とを検査する間、前記ダミー検査回路１５０の前記検査パッド（ＩＰ）には前記第１駆動電圧（Ｖｏｎが提供される。前記検査パッド（ＩＰ）から入力された前記第１駆動電圧（Ｖｏｎ）は、前記連結配線（ＣＬ）を経て前記開始信号配線（ＳＬ１）、第１クロック配線（ＳＬ２）、第２クロック配線（ＳＬ３）及び電圧配線（ＳＬ４）に提供される。

図７に示したように、前記回路部１３１は、前記開始信号配線（ＳＬ１）、第１クロック配線（ＳＬ２）、第２クロック配線（ＳＬ３）及び電圧配線（ＳＬ４）を経て提供された前記第１駆動電圧（Ｖｏｎ）に応答して、前記第１ゲートライン乃至第２ｎゲートライン（ＧＬ１〜ＧＬ２ｎ）に前記第１駆動電圧（Ｖｏｎ）を出力する。したがって、前記第１ゲートライン乃至第２ｎゲートライン（ＧＬ１〜ＧＬ２ｎ）に連結された複数の画素は前記第１駆動電圧（Ｖｏｎ）に応答してオンする。このような過程により、前記ダミー検査回路１５０は前記ゲート駆動回路１３０と前記画素部１２０との状態を検査することができる。

検査過程が完了すると、前記アレイ基板１００の第１グライディング領域（ＧＡ１）を研磨する研磨工程が遂行される。ここで、前記第１グラインディング領域（ＧＡ１）に形成された前記連結配線（ＣＬ）及び前記検査パッド（ＩＰ）は、研磨過程において前記アレイ基板１００から除去される。したがって、前記連結配線（ＣＬ）によって電気的に連結された前記開始信号配線（ＳＬ１）、第１クロック配線（ＳＬ２）、第２クロック配線（ＳＬ３）及び電圧配線（ＳＬ４）は、前記研磨工程の後には、互いに電気的に分離される。

本発明で、前記アレイ基板１００は、前記検査回路１４０及び前記ダミー検査回路１５０を全て具備する。前記検査回路１４０及び前記ダミー検査回路１５０を用いて検査を行うことにより、不良の原因が画素部１２０にあるか、それとも前記ゲート駆動回路１３０にあるかを正確に検出することができる。従って、検査の効率性を向上させることができ、不良の原因を解消する前記アレイ基板１００のリペア工程が用意になる。
＜アレイ基板の駆動時間＞
図８は、アレイ基板の駆動時間の間の検査回路１４０の動作を具体的に示した回路図である。図９は、検査回路１４０の入／出力波形図である。ここで、図８の検査回路１４０の構成は、図２の検査回路の構成と同様であるため、詳細は省略する。

図８及び図９を参照すると、検査工程が完了した後、完成したアレイ基板１００（図１に図示）を駆動させる駆動時間の間、第１検査ライン（ＩＬ１）及び第２検査ライン（ＩＬ２）には第２駆動電圧（Ｖｏｆｆ）が提供される。前記検査回路１４０の第１奇数スイッチング素子（ＩＴ１）の第２電極には、前記第１検査ライン（ＩＬ１）をより前記第２駆動電圧（Ｖｏｆｆ）が印加されるため第１奇数スイッチング素子（ＩＴ１）はオフする。第１偶数スイッチング素子（ＩＴ２）の第２電極には、前記第２検査ライン（ＩＬ２）より前記第２駆動電圧（Ｖｏｆｆ）が印加されるため、第１偶数スイッチング素子（Ｖｏｆｆ）はオフする。

前記第１ゲートライン乃至第２ｎゲートライン（ＧＬ１〜ＧＬ２ｎ）には、ゲート駆動回路１３０（図１に図示）から出力されたゲート信号が順次提供される。
前記検査回路１４０の第２奇数スイッチング素子（ＤＴ１）は、次の偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）に提供されたゲート信号によりオン／オフを繰り返す。即ち、ゲート信号が第１駆動電圧（Ｖｏｎ）である場合は、第２奇数スイッチング素子（ＤＴ１）はオンする。ゲート信号が第２駆動電圧（Ｖｏｆｆ）である場合は、第２奇数スイッチング素子（ＤＴ１）はオフする。そして、第２奇数スイッチング素子（ＤＴ１）がオンすると、前記奇数番目のゲートライン（ＧＬ１〜ＧＬ２ｎ−１）には前記第２駆動電圧（Ｖｏｆｆ）が提供される。また、前記検査回路１４０の第２偶数スイッチング素子（ＤＴ２）は、次の奇数番目のゲートライン（ＧＬ１〜ＧＬ２ｎ―１）に提供されたゲート信号が第１駆動電圧（Ｖｏｎ）レベルを有する場合はオンし、前記偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）に前記第２駆動電圧（Ｖｏｆｆ）を提供する。

結果的に、前記第２奇数スイッチング素子（ＤＴ１）及び前記第２偶数スイッチング素子（ＤＴ２）は、前記第１検査及び第２検査時間の間に用いられるだけでなく、アレイ基板１００の駆動時間の間にも対応するゲートライン（ＧＬ１〜ＧＬ２ｎ）に印加された信号を前記第２駆動電圧（Ｖｏｆｆ）レベルに放電させる役割を果たす。
＜検査回路動作の他の例＞
（１）検査回路１４０の構成
図１０は、第１検査時間の間における検査回路１４０の動作を具体的に示した回路図である。図１１は、検査回路１４０の入／出力波形図である。

図１０及び図１１を参照すると、検査回路１４０は、第１奇数スイッチング素子（ＩＴ１）、第１偶数スイッチング素子（ＩＴ２）、第２奇数スイッチング素子（ＤＴ１）、第２偶数スイッチング素子（ＤＴ２）、第１検査ライン（ＩＬ１）、第２検査ライン（ＩＬ２）及び第３検査ライン（ＩＬ３）を含む。

前記第１奇数スイッチング素子（ＩＴ１）の第１電極は、奇数番目のゲートライン（ＧＬ１〜ＧＬ２ｎ−１）に連結され、第２電極は前記第３検査ライン（ＩＬ３）に連結され、第３電極は前記第１検査ライン（ＩＬ１）に連結されている。前記第１偶数スイッチング素子（ＩＴ２）の第１電極は偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）に連結され、第２電極は前記第３検査ライン（ＩＬ３）に連結され、第３電極は前記第２検査ライン（ＩＬ２）に連結されている。

前記第２奇数スイッチング素子（ＤＴ１）の第１電極は前記奇数番目のゲートライン（ＧＬ１〜ＧＬ２ｎ−１）に連結され、第２電極は次の偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）に連結され、第３電極は前記第１検査ライン（ＩＬ１）に連結されている。前記第２偶数スイッチング素子（ＤＴ２）の第１電極は前記偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）に連結され、第２電極は次の奇数番目のゲートラインに連結され、第３電極は前記第２検査ライン（ＩＬ２）連結されている。
（２―１）第１検査時間（ＦＴ１）の場合
次に、第１検査時間（ＦＴ１）の間における検査回路の動作について説明する。前記奇数番目のゲートライン（ＧＬ１〜ＧＬ２ｎ−１）を検査する第１検査時間（ＦＴ１）の間、前記第１検査ライン（ＩＬ１）は外部から第１駆動電圧（Ｖｏｎ）の入力を受け、前記第２検査ライン（ＩＬ２）は第２駆動電圧（Ｖｏｆｆ）の入力を受け、前記第３検査ライン（ＩＬ３）は前記第１駆動電圧（Ｖｏｎ）の入力を受ける。

前記第１検査時間（ＦＴ１）の間では、前記第１奇数スイッチング素子（ＩＴ１）は、前記第３検査ライン（ＩＬ３）から前記第１駆動電圧（Ｖｏｎ）の第２電極に印加されてオンすると、前記第１検査ライン（ＩＬ１）の前記第１駆動電圧（Ｖｏｎ）は第３電極及び第１電極を経て前記奇数番目のゲートライン（ＣＬ１〜ＣＬ２ｎ―１）に流れる。また、前記第１偶数スイッチング素子（ＩＴ２）は、前記第３検査ライン（ＩＬ３）から前記第１駆動電圧（Ｖｏｎ）を第２電極に印加されてオンすると、前記第２検査ライン（ＩＬ２）の前記第２駆動電圧（Ｖｏｆｆ）は第３電極及び第１電極を経て前記偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）に流れる。即ち、前記第１検査時間（ＦＴ１）の間では、前記奇数番目のゲートライン（ＧＬ１〜ＧＬ２ｎ−１）に連結された奇数番目の画素はオンし、前記偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）に連結された偶数番目の画素はオフする。

一方、前記第１検査時間（ＦＴ１）の間では、前記第２奇数スイッチング素子（ＤＴ１）は前記偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）に印加された前記第２駆動電圧（Ｖｏｆｆ）によってオフし、前記第２偶数スイッチング素子（ＤＴ２）は、下段の奇数番目ゲートラインからの第１駆動電圧（Ｖｏｎ）によりオンする。しかしながら、前記第２偶数スイッチング素子（ＤＴ２）は、第３電極が第２検査ライン（ＩＬ２）に接続されており、第２検査ラインから前記第２駆動電圧（Ｖｏｆｆ）が流れるため、実質的には前記偶数番目ゲートライン（ＧＬ２〜ＧＬ２ｎ）は第２駆動電圧（Ｖｏｆｆ）が提供された状態である。
したがって、前記第１検査時間（ＦＴ１）の間では、前記奇数番目のゲートライン（ＧＬ１〜ＧＬ２ｎ−１）に連結された奇数番目の画素のみを駆動させるため、前記奇数番目の画素及び奇数番目のゲートライン（ＧＬ１〜ＧＬ２ｎ−１）を検査することができる。

ここで、前記第１奇数スイッチング素子（ＩＴ１）及び第２奇数スイッチング素子（ＤＴ１）、第１偶数スイッチング素子（ＩＴ２）及び第２偶数スイッチング素子（ＤＴ２）は、前記薄膜トランジスタ１１１（図１に図示）のようにアモルファスシリコン型で構成され、前記薄膜トランジスタ１１１と同時に形成される。
（２―２）第２検査時間（ＦＴ２）の場合
次に、第２検査時間における検査回路１４０の動作について説明する。図１２は、第２検査時間の間における検査回路１４０の動作を具体的に示した回路図である。図１３は、検査回路１４０の入／出力波形図である。

図１２及び図１３を参照すると、偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）を検査する第２検査時間（ＳＴ２）の間では、第１検査ライン（ＩＬ１）は外部から第２駆動電圧（Ｖｏｆｆ）の入力を受け、前記第２検査ライン（ＩＬ２）は第１駆動電圧（Ｖｏｎ）の入力を受け、第３検査ライン（ＩＬ３）は前記第１駆動電圧（Ｖｏｎ）の入力を受ける。

前記第２検査時間（ＳＴ１）の間では、第１偶数スイッチング素子（ＩＴ２）は、第３検査ライン（ＩＬ３）からの第１駆動電圧（Ｖｏｎ）を第２電極に受けてオンすると、第２検査ライン（ＩＬ２）の第１駆動電圧（Ｖｏｎ）は第１偶数スイッチング素子（ＩＴ２）の第３電極及び第１電極を経て前記偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）に提供される。第１奇数スイッチング素子（ＩＴ１）は、前記第３検査ライン（ＩＬ３）からの第１駆動電圧（Ｖｏｎ）を第２電極に受けてオンすると、第１検査ライン（ＩＬ１）の第２駆動電圧（Ｖｏｆｆ）は第１奇数スイッチング素子（ＩＴ１）の第３電極及び第１電極を経て前記奇数番目のゲートライン（ＧＬ１〜ＧＬ２ｎ−１）に提供される。

したがって、前記第２検査時間（ＳＴ２）の間では、前記偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）に連結された偶数番目の画素はオンし、前記奇数番目のゲートライン（ＧＬ１〜ＧＬ２ｎ−１）に連結された奇数番目の画素はオフする。

一方、前記第２検査時間（ＳＴ２）の間では、前記第２偶数スイッチング素子（ＤＴ２）は、下段の前記奇数番目のゲートライン（ＧＬ１〜ＧＬ２ｎ−１）に印加された前記第２駆動電圧（Ｖｏｆｆ）によってオフし、前記第２奇数スイッチング素子（ＤＴ１）は、前記偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）によりオンする。しかしながら、前記第２奇数スイッチング素子（ＤＴ１）は、第３電極が第１検査ライン（ＩＬ１）に接続されており、第１検査ラインから前記第２駆動電圧（Ｖｏｆｆ）が流れるため、実質的には前記奇数番目ゲートライン（ＧＬ２〜ＧＬ２ｎ）は第２駆動電圧（Ｖｏｆｆ）が提供された状態である。

したがって、前記第２検査時間（ＳＴ２）の間では、前記偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）に連結された偶数番目の画素のみを駆動させることで前記偶数番目の画素及び偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）を検査することができる。

上述したように、前記検査回路１４０は、第１ゲートライン乃至第２ｎゲートライン（ＧＬ１〜ＧＬ２ｎ）を二つの群に分割し、第１検査時間（ＦＴ１）及び第２検査時間（ＳＴ２）の２つの場合を用いて二つの群それぞれを検査する。これにより、前記画素部１２０から発生する欠陥の原因及び欠陥の位置を正確に判別するため、検査の効率性を向上させることができる。
（３）接地時間（ＧＴ）の場合
次に、接地時間（ＧＴ）の動作について説明する。

図１４は、接地時間の間における検査回路１４０の動作を具体的に示した回路図である。図１５は、検査回路１４０の入／出力波形図である。
図１４及び図１５を参照すると、複数のゲートライン（ＧＬ１〜ＧＬ２ｎ）を接地させる接地時間（ＧＴ）の間では、第１検査ライン（ＩＬ１）は外部から接地電圧（Ｖｇｎｄ）の入力を受け、前記第２検査ライン（ＩＬ２）は前記接地電圧（Ｖｇｎｄ）の入力を受け、第３検査ラインは第１駆動電圧（Ｖｏｎ）の入力を受ける。
前記接地時間（ＧＴ）の間では、第１奇数スイッチング素子（ＩＴ１）は、前記第３検査ライン（ＩＬ３）からの第１駆動電圧（Ｖｏｎ）を第２電極に受けてオンすると、第１検査ライン（ＩＬ１）の接地電圧（Ｖｇｎｄ）は第１奇数スイッチング素子（ＩＴ１）の第３電極及び第１電極を経て前記奇数番目のゲートライン（ＧＬ１〜ＧＬ２ｎ―１）に提供される。また、第１偶数スイッチング素子（ＩＴ２）は、前記第３検査ライン（ＩＬ３）からの第１駆動電圧（Ｖｏｎ）を第２電極に受けてオンすると、第２検査ライン（ＩＬ２）の接地電圧（Ｖｇｎｄ）は第１偶数スイッチング素子（ＩＴ２）の第３電極及び第１電極を経て前記偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）に提供される。

したがって、前記接地時間（ＧＴ）の間では、前記複数のゲートライン（ＧＬ１〜ＧＬ２ｎ）には前記接地電圧（Ｖｇｎｄ）が提供され、前記複数のゲートライン（ＧＬ１〜ＧＬ２ｎ）に連結された複数の画素は前記接地電圧（Ｖｇｎｄ）に応答してオフする。

その後、前記複数のゲートライン（ＧＬ１〜ＧＬ２ｎ）が全て接地すると、前記第３検査ライン（ＩＬ３）には前記接地電圧（Ｖｇｎｄ）が提供される。したがって、前記第３検査ライン（ＩＬ３）に連結されている前記第１奇数スイッチング素子（ＩＴ１）及び第１偶数スイッチング素子（ＩＴ２）はオフする。その結果、前記複数のゲートライン（ＧＬ１〜ＧＬ２ｎ）は前記ゲート駆動回路１３０（図１に図示）によってオンするまで、接地状態が維持される。
＜アレイ基板の他の例＞
次に、アレイ基板のその他の例について説明する。図１６は、本発明の他の実施例によるアレイ基板の平面図である。図１７は、図１６に示した放電回路と検査回路とを具体的に示した回路図である。

図１６及び図１７を参照すると、本発明の他の実施例によるアレイ基板２００は、基板２１０、画素部２２０、ゲート駆動回路２３０、放電回路２４０及び検査部２５０を含む。

前記基板２１０は、前記画素部２２０が形成される画素領域（ＰＡ）、前記ゲート駆動回路２３０具備される駆動領域（ＤＡ）、前記放電回路２４０が具備される放電領域（ＣＡ）及び前記検査部２５０が具備される第２グラインディング領域（ＧＡ２）を含む。前記駆動領域（ＤＡ）は前記画素領域（ＰＡ）の第１側（Ｓ１）に隣接して具備され、前記放電領域（ＣＡ）は前記画素領域（ＰＡ）の第１側（Ｓ１）と対向している第２側（Ｓ２）に隣接して具備され、前記第２グラインディング領域（ＧＡ２）は前記放電領域（ＣＡ）の外側に具備される。

前記画素部２２０は、第１ゲートライン乃至第２ｎゲートライン（ＧＬ１〜ＧＬ２ｎ）、第１データライン乃至第ｍデータライン（ＤＬ１〜ＤＬｍ）及び複数の画素を含む。前記複数の画素それぞれは、薄膜トランジスタ２１１及び画素電極２１２で構成される。

前記ゲート駆動回路２３０は、前記第１ゲートライン乃至第２ｎゲートライン（ＧＬ１〜ＧＬ２ｎ）の第１端部（ＥＰ１）に電気的に連結される。前記ゲート駆動回路２３０は、前記アレイ基板２００を駆動させる駆動時間の間、前記第１ゲートライン乃至第２ゲートライン（ＧＬ１〜ＧＬ２ｎ）にゲート信号を順次出力する。

前記放電回路２４０は、放電スイッチング素子２４１及び放電配線２４２を含む。前記放電スイッチング素子２４１の第１電極は対応するゲートライン（ＧＬ１〜ＧＬ２ｎ）に連結され、第２電極は次のゲートライン（ＧＬ２〜ＧＬ２ｎ）に連結され、第３電極は前記放電配線２４２に連結されている。前記放電配線２４２には第２駆動電圧（Ｖｏｆｆ）が印加される。

前記アレイ基板２００を駆動させる前記駆動時間の間、前記放電スイッチング素子２４１は下段のゲートラインに印加されたゲート信号に応じてオン／オフし、オンした場合は前記放電配線２４２に印加された第２駆動電圧（Ｖｏｆｆ）を対応するゲートラインに提供する。したがって、対応するゲートラインに印加されている第１駆動電圧（Ｖｏｎ）レベルを有するゲート信号を前記第２駆動電圧（Ｖｏｆｆ）レベルにダウンさせる。

一方、前記検査部２５０は、奇数番目のゲートライン（ＧＬ１〜ＧＬ２ｎ−１）の第２端部（ＥＰ２）に電気的に連結された第１検査ライン（ＩＬ１）と、偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）の第２端部（ＥＰ２）に電気的に連結された第２検査ライン（ＩＬ２）とを含む。奇数番目のゲートライン（ＧＬ１〜ＧＬ２ｎ−１）を検査する第１検査時間の間では、前記第１検査ライン（ＩＬ１）には第１駆動電圧（Ｖｏｎ）が印加され、前記第２検査ライン（ＩＬ２）には第２駆動電圧（Ｖｏｆｆ）が印加される。

前記第１検査時間の間では、前記奇数番目のゲートライン（ＧＬ１〜ＧＬ２ｎ−１）に連結された放電スイッチング素子は、下段の偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）に印加された第２検査ライン（ＩＬ２）の第２駆動電圧（Ｖｏｆｆ）によりオフする。そのため、前記奇数番目のゲートライン（ＧＬ１〜ＧＬ２ｎ―１）に連結された奇数番目の画素は、前記第１検査ライン（ＩＬ１）を通じて提供された前記第１駆動電圧（Ｖｏｎ）によりオンする。一方、前記偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）に連結された放電スイッチング素子は、下段の奇数番目のゲートライン（ＧＬ３〜ＧＬ２ｎ―１）に印加された第１検査ライン（ＩＬ１）の第１駆動電圧（Ｖｏｎ）によりオンする。そのため、前記偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）に連結された偶数番目の画素は、放電配線に提供された前記第２駆動電圧（Ｖｏｆｆ）によりオフする。

一方、前記第２検査時間の間では、前記第１検査ライン（ＩＬ１）には第２駆動電圧（Ｖｏｆｆ）が印加され、前記第２検査ライン（ＩＬ２）には第１駆動電圧（Ｖｏｎ）が印加される。この場合、前記奇数番目のゲートライン（ＧＬ１〜ＧＬ２ｎ―１）に連結された放電スイッチング素子は、下段の偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）に印加された第２検査ライン（ＩＬ２）の第１駆動電圧（Ｖｏｎ）によりオンする。そのため、前記奇数番目のゲートライン（ＧＬ１〜ＧＬ２ｎ―１）に連結された奇数番目の画素は、前記放電配線の第２駆動電圧（Ｖｏｆｆ）によりオフする。一方、前記偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）に連結された放電スイッチング素子は、下段の奇数番目のゲートライン（ＧＬ３〜ＧＬ２ｎ―１）に印加された第１検査ライン（ＩＬ１）の第２駆動電圧（Ｖｏｆｆ）によりオフする。そのため、前記偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）に連結された偶数番目の画素は、前記第２検査ライン（ＩＬ２）を通じて提供された前記第１駆動電圧（Ｖｏｎ）によりオンする。

したがって、前記第１検査時間の間には、前記奇数番目のゲートライン（ＧＬ１〜ＧＬ２ｎ−１）のみを検査し、前記第２検査時間の間には前記偶数番目のゲートライン（ＧＬ２〜ＧＬ２ｎ）のみを検査することができる。

前記検査部２５０が形成された前記第２グラインディング領域（ＧＡ２）は、検査工程が完了した後に研磨される領域である。前記第２グラインディング領域（ＧＡ２）を研磨する研磨工程が遂行されると、前記第２グラインディング領域（ＧＡ２）に形成された前記検査部２５０は前記アレイ基板２００から除去される。したがって、完成した前記アレイ基板２００に具備された前記第１ゲートライン乃至第２ｎゲートライン（ＧＬ１〜ＧＬ２ｎ）の第２端部（ＥＰ２）には、前記放電回路２４０のみが電気的に連結された状態となる。
＜表示装置の他の例＞
図１８は、本発明の他の実施例による表示装置の平面図である。但し、図１８に示した構成要素のうち、図１に示した構成要素と同じ構成要素に対しては同じ参照符号を併記し、それに対する具体的な説明は省略する。

図１８を参照すると、本発明の他の実施例による表示装置４００は、画像を表示する表示パネル３３０を含む。前記表示パネル３３０は、アレイ基板１００と、前記アレイ基板１００と向い合う対向基板３００と、前記アレイ基板１００と前記対向基板３００との間に介在された液晶層（図示せず）とで構成される。

前記表示パネル３００は、画像を表示する有効表示領域（ＥＤＡ）と、画像が表示されない非有効表示領域（ＮＤＡ）とに区分される。前記アレイ基板１００に形成された画素領域（ＰＡ）は、前記有効表示領域（ＥＤＡ）に含まれ、駆動領域（ＤＡ）及び検査領域（ＩＡ）は前記非有効領域（ＮＤＡ）に含まれる。

前記非有効領域（ＮＤＡ）は、前記アレイ基板１００の第１データライン乃至第ｍデータライン（ＤＬ１〜ＤＬｍ）の一端部と隣接する周辺領域（ＳＡ）を更に含む。前記周辺領域（ＳＡ）に対応して前記アレイ基板１００上には、前記第１データライン乃至第ｍデータライン（ＤＬ１〜ＤＬｍ）にデータ信号を提供し、チップ形態で構成されたデータ駆動回路３５０が実装される。

尚、図示していないが、前記対向基板３００には、赤色、緑色、及び青色のカラー画素を含むカラーフィルタ層及び前記アレイ基板１００に形成されており画素電極１１２と向い合う共通電極が形成される。

このようなアレイ基板及びこれを有する表示装置によると、検査回路は、複数のゲートラインを二つの群に分割し、第１検査時間及び第２検査時間の２回の時間において二つの群それぞれを検査する。

したがって、画素部で発生する欠陥の原因及び欠陥の位置を正確に判別可能であり、その結果、検査の効率性を向上させることができる。
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。

本発明の一実施例によるアレイ基板の平面図である。 第１検査時間の間、図１に示した検査回路の動作を具体的に示した回路図である。 図２に示した検査回路の入／出力波形図である。 第２検査時間の間、図１に示した検査回路の動作を具体的に示した回路図である。 図４に示した検査回路の入／出力波形図である。 図１に示したゲート駆動回路を具体的に示したブロック図である。 図６に示したゲート駆動回路の入／出力波形図である。 表示時間の間、図１に示した検査回路の動作を具体的に示した回路図である。 図８に示した検査回路の入／出力波形図である。 第１検査時間の間、図１に示した検査回路の動作を具体的に示した回路図である。 図１０に示した検査回路の入／出力波形図である。 第２検査時間の間、図１に示した検査回路の動作を具体的に示した回路図である。 図１２にグラインディングされた検査回路の入／出力 波形図である。 グラインディング時間の間、図１に示した検査回路の動作を具体的に示した回路図である。 図１４に示した検査回路の入／出力波形図である。 本発明の他の実施例によるアレイ基板の平面図である。 図１６に示した放電回路と検査回路を具体的に示した回路図である。 本発明のまた他の実施例による表示装置の平面図である。

符号の説明

１００、２００ アレイ基板
１２０、２２０ 画素部
１３０、２３０ 駆動回路
１３１ 回路部
１３２ 配線部
１４０ 検査回路
１５０ ダミー検査回路
２４０ 放電回路
２４１ 放電スイッチング素子
２４２ 放電配線
２５０ 検査部
３００ 対向基板
３３０ 表示パネル
３５０ データ駆動回路
４００ 表示装置

Claims (35)

1. 基板と、
   前記基板上に具備されており、複数のゲートラインと、複数のデータラインと、前記複数のゲートライン及び前記複数のデータラインに電気的に連結された複数の画素と、を含む画素部と、
   前記基板上に具備されており、前記複数のゲートラインの第１端部に電気的に連結され、前記画素部を駆動する駆動回路と、
   前記基板上に具備されており、前記複数のゲートラインの第２端部と電気的に連結され、外部から提供される検査信号に基づいて前記画素部を検査する第１検査回路と、
   を含むことを特徴とするアレイ基板。
2. 前記第１検査回路は、
   前記複数のゲートラインのうち、奇数番目のゲートラインの前記第２端部に並列に接続された奇数番目の第１スイッチング素子及び奇数番目の第２スイッチング素子と、
   前記奇数番目の第１スイッチング素子及び前記奇数番目の第２スイッチング素子に接続された第１検査ラインと、
   前記複数のゲートラインのうち、偶数番目のゲートラインの前記第２端部に並列に接続された偶数番目の第１スイッチング素子及び偶数番目の第２スイッチング素子と、
   前記偶数番目の第１スイッチング素子及び前記偶数番目の第２スイッチング素子に接続された第２検査ラインと、
   を含むことを特徴とする請求項１に記載のアレイ基板。
3. 前記奇数番目の第１スイッチング素子及び前記偶数番目の第１スイッチング素子は３つの電極を有しており、
   前記奇数番目の第１スイッチング素子の前記３つの電極のうち１つの電極は前記奇数番目のゲートラインの第２端部に接続され、前記３つの電極のうち残りの電極は前記第１検査ラインに接続され、
   前記偶数番目の第１スイッチング素子の前記３つの電極のうち１つの電極は前記偶数番目のゲートラインの第２端部に接続され、前記３つの電極のうち残りの電極は前記第２検査ラインに接続されていることを特徴とする、請求項２に記載のアレイ基板。
4. 前記奇数番目のゲートラインには、前記複数の画素のうち奇数番目の画素が接続されており、
   前記奇数番目の画素を検査する第１検査時間では、前記奇数番目の第１スイッチング素子は前記第１検査ラインから第１駆動電圧を印加され前記奇数番目の画素をオンさせ、
   前記偶数番目のゲートラインには、前記複数画素のうち偶数番目の画素が接続されており、
   前記偶数番目の画素を検査する第２検査時間の間では、前記偶数番目の第１スイッチング素子は前記第２検査ラインから前記第１駆動電圧を印加され前記偶数番目の画素をオンさせることを特徴とする、請求項３に記載のアレイ基板。
5. 前記奇数番目の第２スイッチング素子及び前記偶数番目の第２スイッチング素子は３つの電極を有しており、
   前記奇数番目の第２スイッチング素子の前記３つの電極のうち１つの電極は、前記奇数番目のゲートラインの第２端部に接続され、前記３つの電極のうち残りの電極は前記偶数番目のゲートラインの次の段の前記偶数番目のゲートライン及び前記第１検査ラインにそれぞれ接続され、
   前記偶数番目の第２スイッチング素子の前記３つの電極のうち１つの電極は、前記偶数番目のゲートラインの第２端部に接続され、前記３つの電極のうち残りの電極は前記奇数番目のゲートラインの次の段の奇数番目ゲートライン及び前記第２検査ラインにそれぞれ接続されていることを特徴とする、請求項４に記載のアレイ基板。
6. 前記第１検査時間の間では、前記偶数番目の第２スイッチング素子は、前記第２検査ラインから第２駆動電圧を印加されて前記偶数番目の画素をオフさせ、
   前記第２検査時間の間では、前記奇数番目の第２スイッチング素子は、前記第１検査ラインから前記第２駆動電圧を印加されて前記奇数番目の画素をオフさせることを特徴とする、請求項５に記載のアレイ基板。
7. 前記アレイ基板を駆動させる駆動時間の間では、前記第１検査ライン及び第２検査ラインには第２駆動電圧が印加されており、
   前記奇数番目の第２スイッチング素子及び前記偶数番目の第２スイッチング素子にそれぞれ接続されている前記奇数番目のゲートライン及び前記偶数番目のゲートラインには、前記第１検査ライン及び前記第２検査ラインから前記第２駆動電圧が印加されていることを特徴とする、請求項２に記載のアレイ基板。
8. 前記第１検査回路は、
   前記複数のゲートラインのうち、奇数番目のゲートラインの前記第２端部に並列に接続された奇数番目の第１スイッチング素子及び奇数番目の第２スイッチング素子と、
   前記奇数番目の第１スイッチング素子及び前記奇数番目の第２スイッチング素子に接続された第１検査ラインと、
   前記複数のゲートラインのうち、偶数番目のゲートラインの前記第２端部に並列に接続された偶数番目の第１スイッチング素子及び偶数番目の第２スイッチング素子と、
   前記偶数番目の第１スイッチング素子及び前記偶数番目の第２スイッチング素子に接続された第２検査ラインと、
   前記奇数番目の第１スイッチング素子及び前記偶数番目の第１スイッチング素子に接続された第３検査ラインと、を含むことを特徴とする請求項１に記載のアレイ基板。
9. 前記奇数番目の第１スイッチング素子及び前記偶数番目の第１スイッチング素子は３つの電極を有しており、
   前記奇数番目の第１スイッチング素子の前記３つの電極のうち１つの電極は、前記奇数番目のゲートラインの第２端部に接続され、前記３つの電極のうち残りの電極は、前記第１検査ライン及び前記第３検査ラインにそれぞれ接続され、
   前記偶数番目の第１スイッチング素子の前記３つの電極のうち１つの電極は、前記偶数番目のゲートラインの第２端部に連結され、前記３つの電極のうち残りの電極は、前記第２検査ライン及び前記第３検査ラインにそれぞれ接続されることを特徴とする、請求項８に記載のアレイ基板。
10. 前記奇数番目のゲートラインには、前記複数の画素のうち奇数番目の画素が接続され、前記偶数番目のゲートラインには、前記複数画素のうち偶数番目の画素が接続され、
    前記奇数番目の複数画素を検査する第１検査時間の間、前記第１検査ライン及び第３検査ラインには第１駆動電圧が印加されており、前記第２検査ラインには、第２駆動電圧が印加されていることを特徴とする、請求項９に記載のアレイ基板。
11. 前記第１検査時間の間では、前記奇数番目の第１スイッチング素子は前記第３検査ラインから前記第１駆動電圧を印加されてオンし、前記第１検査ラインに印加されている前記第１駆動電圧を前記奇数番目のゲートラインに提供し、
    前記偶数番目の第１スイッチング素子は、前記第３検査ラインから前記第１駆動電圧を印加されてオンし、前記第２検査ラインに印加されている前記第２駆動電圧を前記偶数番目のゲートラインに提供することを特徴とする、請求項１０に記載のアレイ基板。
12. 前記第１検査時間の間では、前記奇数番目の画素は前記第１駆動電圧によりオンし、前記偶数番目の画素は前記第２駆動電圧によりオフしていることを特徴とする、請求項１１に記載のアレイ基板。
13. 前記偶数番目のゲートラインには、前記複数画素のうち奇数番目の画素が接続され、前記奇数番目のゲートラインには、前記複数画素のうち奇数番目の画素が接続され、
    前記偶数番目の画素を検査する第２検査時間の間、前記第２検査ライン及び第３検査ラインには第１駆動電圧が印加されており、前記第１検査ラインには第２駆動電圧が印加されていることを特徴とする、請求項９に記載のアレイ基板。
14. 前記第２検査時間の間では、前記奇数番目の第１スイッチング素子は、前記第３検査ラインから前記第１駆動電圧を印加されてオンし、前記第１検査ラインに印加されている前記第２駆動電圧を前記奇数番目のゲートラインに提供し、
    前記偶数番目の第１スイッチング素子は、前記第３検査ラインから前記第１駆動電圧を印加されてオンし、前記第２検査ラインに印加されている前記第１駆動電圧を前記偶数番目のゲートラインに提供することを特徴とする、請求項１３に記載のアレイ基板。
15. 前記第１検査時間の間では、前記偶数番目の画素は前記第１駆動電圧よりオンし、前記奇数番目の画素は前記第２駆動電圧よりオフしていることを特徴とする、請求項１４に記載のアレイ基板。
16. 前記複数のゲートラインを接地させる接地時間の間では、前記第１検査ライン及び第２検査ラインには接地電圧が印加されており、前記第３検査ラインには第１駆動電圧が印加されていることを特徴とする、請求項９に記載のアレイ基板。
17. 前記接地時間の間では、前記奇数番目の第１スイッチング素子及び前記偶数番目の第１スイッチング素子は、前記第３検査ラインから前記第１駆動電圧を印加されてオンし、前記検査ラインに印加されている前記接地電圧を前記奇数番目のゲートライン及び前記複数番目のゲートラインに提供することを特徴とする、請求項１６に記載のアレイ基板。
18. 前記奇数番目の第２スイッチング素子及び前記偶数番目の第２スイッチング素子は３つの電極を有しており、
    前記奇数番目の第２スイッチング素子の前記３つの電極のうちの１つの電極は、前記奇数番目のゲートラインの第２端部に接続され、前記３つの電極のうち残りの電極は、次の段の前記偶数番目のゲートライン及び前記第１検査ラインにそれぞれ接続され、
    前記偶数番目の第２スイッチング素子の前記３つの電極のうちの１つの電極は、前記偶数番目のゲートラインの第２端部に接続され、前記３つの電極のうち残りの電極は、次の段の奇数番目のゲートライン及び前記第２検査ラインにそれぞれ接続されていることを特徴とする、請求項８に記載のアレイ基板。
19. 前記奇数番目のゲートラインには、前記複数画素のうち奇数番目の画素が接続され、前記偶数番目のゲートラインには、前記複数画素のうち偶数番目の画素が接続され、
    前記奇数番目の画素を検査する第１検査時間の間、前記偶数番目の第２スイッチング素子は前記第２検査ラインから第２駆動電圧を印加され前記偶数番目の画素をオフさせ、
    前記偶数番目の画素を検査する第２検査時間の間、前記奇数番目の第２スイッチング素子は前記第１検査ラインから前記第２駆動電圧を印加され前記奇数番目の画素をオフさせることを特徴とする、請求項１８に記載のアレイ基板。
20. 前記駆動回路は、前記複数のゲートラインにゲート信号を出力するゲート駆動回路であることを特徴とする、請求項１に記載のアレイ基板。
21. 前記駆動回路は、
    外部から各種信号を印加される複数の信号配線を含む配線部と、
    前記配線部を通じて提供された前記各種信号に応じて前記ゲート信号を出力する回路部と、
    を含むことを特徴とする、請求項２０に記載のアレイ基板。
22. 前記複数の信号配線を接続させる連結配線と、前記連結配線から延長されており外部から検査信号の入力を受けて前記連結配線に提供する検査パッドと、を有する第２検査回路を更に含むことを特徴とする、請求項２１に記載のアレイ基板。
23. 前記基板の端部には、グラインディング領域が形成され、
    前記連結配線及び前記検査パッドは、前記基板の前記グラインディング領域上に形成されていることを特徴とする、請求項２２に記載のアレイ基板。
24. 前記グラインディング領域に形成された前記連結ライン及び前記検査パッドは、検査工程の後に遂行される研磨工程において除去されることを特徴とする、請求項２３に記載のアレイ基板。
25. 基板と、
    前記基板上に具備され、複数のゲートラインと、複数のデータラインと、前記複数のゲートライン及び前記複数のデータラインに電気的に連結された複数の画素と、を含む画素部と、
    前記基板上に具備されており、前記複数のゲートラインの第１端部と電気的に連結され、前記画素部に前記画素部を駆動させる駆動信号を提供する駆動回路と、
    前記基板上に具備されており、前記複数のゲートラインの第２端部と電気的に連結され、前記画素部に提供された前記駆動信号を放電させる放電回路と、
    前記基板上に具備されており、前記複数のゲートラインの第２端部と電気的に連結され、外部から提供される検査信号に基づいて前記画素部を検査する検査部と、
    を含むことを特徴とするアレイ基板。
26. 前記検査部は、
    前記複数のゲートラインのうち、奇数番目のゲートラインに連結されており、外部から提供された第１駆動電圧又は第２駆動電圧を印加される第１検査ラインと、
    前記複数のゲートラインのうち、偶数番目のゲートラインに連結されており、外部から前記第１駆動電圧又は第２駆動電圧を印加される第２検査ラインと、
    を含むことを特徴とする、請求項２５に記載のアレイ基板。
27. 前記奇数番目のゲートラインには、前記複数の画素のうち奇数番目の画素が接続されており、
    前記奇数番目の画素を検査する第１検査時間の間、前記第１検査ラインには前記第１駆動電圧が印加されて、前記奇数番目の画素がオンし、
    前記偶数番目のゲートラインには、前記複数の画素のうち偶数番目の画素が接続されており、
    前記偶数番目の画素を検査する第２検査時間の間、前記第２検査ラインには前記第１駆動電圧が印加されて、前記偶数番目の画素がオンしていることを特徴とする、請求項２６に記載のアレイ基板。
28. 前記第１検査時間の間、前記第２検査ラインには前記第２駆動電圧が印加されて、前記偶数番目の画素がオフし、
    前記第２検査時間の間、前記第１検査ラインには、前記第２駆動電圧が印加されて、前記奇数番目の画素がオフしていることを特徴とする、請求項２７に記載のアレイ基板。
29. 前記放電回路は、
    前記複数のゲートラインの第２端部にそれぞれ接続された複数の放電スイッチング素子と、
    前記放電スイッチング素子に接続されており、前記放電スイッチング素子に第２駆動電圧を提供する放電配線と、
    を含むことを特徴とする、請求項２６に記載のアレイ基板。
30. 前記放電スイッチング素子は３つの電極を有しており、
    前記放電スイッチング素子の前記３つの電極のうち１つの電極は、前記複数のゲートラインのうち１つのゲートラインに接続され、前記３つの電極のうち残りの電極は、前記ゲートラインの次の段のゲートライン及び前記放電配線にそれぞれ接続されており、
    前記アレイ基板を動作させる駆動時間の間では、前記放電スイッチング素子は、前記次の段のゲートラインに印加された第１駆動信号によりオンし、前記３つの電極のうち１つの電極が接続されている前記１つのゲートラインに前記第２駆動電圧を印加することを特徴とする、請求項２９に記載のアレイ基板。
31. 前記放電配線は、前記複数のゲートラインと絶縁するように交差していることを特徴とする、請求項３０に記載のアレイ基板。
32. 前記基板の端部にはグラインディング領域が形成され、
    前記検査部は、前記グラインディング領域に形成されており、検査工程の後に遂行される研磨工程において除去されることを特徴とする、請求項２５に記載のアレイ基板。
33. アレイ基板と、前記アレイ基板と対向して結合する対向基板と、を含み、
    前記アレイ基板は、
    基板と、
    前記基板上に具備され、複数のゲートラインと、複数のデータラインと、前記複数のゲートラインに電気的に連結された複数の画素と、を含む画素部と、
    前記基板上に具備されており、前記複数のゲートラインの第１端部に電気的に連結され、前記画素部を駆動させる駆動回路と、
    前記基板上に具備されており、前記複数のゲートラインの第２端部と電気的に連結され、外部から提供される検査信号に基づいて前記画素部を検査する検査回路と、
    を含むことを特徴とする表示装置。
34. 前記検査回路は、
    前記複数のゲートラインのうちの奇数番目のゲートラインを検査する第１検査時間では、第１駆動電圧が印加され、前記複数のゲートラインのうちの偶数番目のゲートラインを検査する第２検査時間の間では、前記偶数番目のゲートラインには第２駆動電圧が印加される第１検査ラインと、
    前記第１検査時間の間は前記第２駆動電圧が印加され、前記第２検査時間の間は前記第１駆動電圧が印加される第２検査ラインと、
    ３つの電極を有しており、前記３つの電極うち１つの電極は前記奇数番目のゲートラインに接続され、前記３つの電極のうち残りの電極は前記第１検査ラインに接続され、前記第１検査時間の間は、前記第１検査ラインに印加された前記第１駆動電圧に基づいて、前記複数の画素のうちの前記奇数番目のゲートラインに連結された奇数番目の画素をオンさせる第１奇数スイッチング素子と、
    ３つの電極を有しており、前記３つの電極のうち１つの電極は前記偶数番目のゲートラインに接続され、前記３つの電極のうち残りの電極は前記第２検査ラインに接続され、前記第２検査時間の間は、前期第２検査ラインに印加された前記第１駆動電圧基づいて、前記複数の画素のうちの前記偶数番目のゲートラインに連結された偶数番目の画素をオンさせる第１偶数スイッチング素子と、
    ３つの電極を有しており、前記３つの電極のうち１つの電極は前記奇数番目のゲートラインに接続され、前記３つの電極のうち残りの電極は前記奇数番目のゲートラインの次の偶数番目のゲートライン及び前記第１検査ラインにそれぞれ接続され、前記第２検査時間の間は、前記第１検査ラインに印加された前記第２駆動電圧に基づいて、前記奇数番目の画素をオフさせる第２奇数スイッチング素子と、
    ３つの電極を有しており、前記３つの電極のうち１つの電極は前記偶数番目のゲートラインに接続され、前記３つの電極のうち残りの電極は前記偶数番目の次の奇数番目のゲートライン及び前記第２検査ラインにそれぞれ接続され、前記第１検査時間の間は、前記第２検査ラインに印加された前記第２駆動電圧に基づいて前記偶数番目の画素をオフさせる第２偶数スイッチング素子と、
    を含むことを特徴とする、請求項３３に記載の表示装置。
35. 画素が表示される表示時間の間は、前記第１検査ライン及び第２検査ラインには前記第２駆動電圧が提供されることを特徴とする、請求項３４に記載の表示装置。

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